[go: up one dir, main page]

TWI776682B - 閘極驅動電路 - Google Patents

閘極驅動電路 Download PDF

Info

Publication number
TWI776682B
TWI776682B TW110134770A TW110134770A TWI776682B TW I776682 B TWI776682 B TW I776682B TW 110134770 A TW110134770 A TW 110134770A TW 110134770 A TW110134770 A TW 110134770A TW I776682 B TWI776682 B TW I776682B
Authority
TW
Taiwan
Prior art keywords
transistor
coupled
voltage
signal
node
Prior art date
Application number
TW110134770A
Other languages
English (en)
Other versions
TW202314336A (zh
Inventor
林志隆
李家倫
張瑞宏
賴柏成
葉佳元
劉匡祥
Original Assignee
友達光電股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 友達光電股份有限公司 filed Critical 友達光電股份有限公司
Priority to TW110134770A priority Critical patent/TWI776682B/zh
Priority to CN202111336796.4A priority patent/CN114005398B/zh
Application granted granted Critical
Publication of TWI776682B publication Critical patent/TWI776682B/zh
Publication of TW202314336A publication Critical patent/TW202314336A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)
  • Electronic Switches (AREA)

Abstract

一種閘極驅動電路，其包括雙向傳輸電路、第一電路、第二電路和第三電路。其中，雙向傳輸電路允許閘極驅動電路接受順向傳輸訊號和反向傳輸訊號，達到雙向傳輸功能，閘極驅動電路能產生顯示面板所需的掃描訊號。

Description

閘極驅動電路
本發明為一種利用雙向傳輸電路、第一電路、第二電路和第三電路產生顯示面板所需之掃描訊號且實現雙向低頻操作之閘極驅動電路。
近來，閘極驅動電路(Gate Drive On Array,GOA)技術興起，將面板左右兩側的閘極驅動電路設計製作於玻璃基板上，可大幅減少面板驅動器的使用數量，達到超窄邊框設計。閘極驅動電路目前已應用於手機、電腦、平板或大型顯示器，顯然閘極驅動電路技術已成為主流趨勢。
根據不同顯示面板之資料線驅動器的位置，閘極驅動電路需要順向或反向輸出，現有的閘極驅動電路若需同時具有雙向輸出的功能，則需設計額外的電路去達成雙向輸出的功能，增加電路佈局所需的面積。
綜觀前所述，本發明之發明者思索並設計一種閘極驅動電路，以期針對習知技術之缺失加以改善，進而增進產業上之實施利用。
有鑑於上述習知技術之問題，本發明的目的在於提供一種閘極驅動電路，透過雙向傳輸電路、第一電路、第二電路和第三電路，提供雙向低頻操作的功能，無須額外電路輔助即能達成雙向低頻操作。
基於上述目的，本發明提供一種閘極驅動電路，其包括雙向傳輸電路、第一電路、第二電路和第三電路。雙向傳輸電路包括第一電晶體和第二電晶體，第一電晶體的控制端耦接前一級第一訊號線，第二電晶體的控制端耦接後一級第一訊號線，第一電晶體和第二電晶體的第一端分別耦接第一傳輸訊號線和第二傳輸訊號線，第一電晶體和第二電晶體的第二端耦接第一節點。第一電路耦接第一節點和輸出端，第一電路耦接第一時脈線、本級第一訊號線、本級第二訊號線和電壓線。第二電路耦接輸出端，第二電路耦接第一時脈線、第二時脈線、本級第一訊號線及電壓線。第三電路耦接第一節點及第二節點，第三電路耦接第一時脈線、第二時脈線、本級第二訊號線及電壓線。
在本發明的實施例中，第一電路包括第三電晶體、第四電晶體、第五電晶體以及第一電容，電壓線包括第一電壓線、第二電壓線，第三電晶體的控制端耦接本級第二訊號線，第三電晶體的第一端耦接第一電壓線，第三電晶體的第二端耦接第一節點，第四電晶體的第一端耦接第一時脈線，第四電晶體的控制端耦接第一節點，第四電晶體的第二端耦接第二節點，第一電容設置於第二節點和第一節點之間，第二節點耦接本級第一訊號線，第五電晶體的第一端耦接第二電壓線，第五電晶體的控制端耦接第二節點，第五電晶體的第二端耦接輸出端。
在本發明的實施例中，第二電路包括第六電晶體、第七電晶體、第八電晶體、第九電晶體以及第二電容，第六電晶體的第一端和控制端互相耦 接，第六電晶體的第二端耦接第三節點，第六電晶體的第一端和第七電晶體的第一端耦接第四節點，第七電晶體的控制端耦接第二時脈線，第七電晶體的第二端耦接第二電壓線，第二電容的一端耦接第四節點，第二電容的另一端耦接第一時脈線，第八電晶體的第一端耦接第一電壓線，第八電晶體的控制端耦接本級第一訊號線，第八電晶體的第二端耦接第三節點，第九電晶體的第一端耦接輸出端，第九電晶體的控制端耦接第三節點，第九電晶體的第二端耦接第三時脈線。
在本發明的實施例中，第三電路包括第十電晶體、第十一電晶體、第十二電晶體以及第三電容，第十電晶體的第一端耦接第二節點，第十電晶體的控制端耦接第二時脈線，第十電晶體的第二端耦接第一電壓線，第十一電晶體的第一端耦接第二節點，第十一電晶體的第二端耦接第一電壓線，第十一電晶體的控制端耦接本級第二訊號線，第十二電晶體的第一端耦接本級第二訊號線，第十二電晶體的控制端耦接第一節點，第十二電晶體的第二端耦接第一電壓線，第三電容的一端耦接本級第二訊號線，第三電容的另一端耦接第一時脈線。
在本發明的實施例中，第一電晶體、第二電晶體、第三電晶體、第四電晶體、第六電晶體、第七電晶體、第八電晶體、第十電晶體、第十一電晶體和第十二電晶體N型電晶體，第五電晶體和第九電晶體為P型電晶體。
在本發明的實施例中，在第一時間，前一級第一訊號線傳輸前一級第一訊號使第一電晶體導通，後一級第一訊號線傳輸後一級第一訊號線使第二電晶體關閉，本級第一訊號線傳輸本級第一訊號使第八電晶體關閉，第三時脈訊號線傳輸第三時脈訊號，第九電晶體關閉，本級第二訊號線傳輸本級第二 訊號使第三電晶體和第十一電晶體關閉，第二時脈訊號線傳輸第二時脈訊號使第七電晶體和第十電晶體導通，第三節點的電壓大於第四節點的電壓，使第六電晶體關閉，第一節點的電壓使第四電晶體導通，本級第一訊號使第五電晶體導通，第一節點的電壓使第十二電晶體導通。
在本發明的實施例中，在第二時間，前一級第一訊號使第一電晶體關閉，後一級第一訊號使第二電晶體關閉，本級第一訊號使第八電晶體導通，第九電晶體導通，本級第二訊號使第三電晶體和第十一電晶體關閉，第二時脈訊號使第七電晶體和第十電晶體關閉，第三節點的電壓小於第四節點的電壓，使第六電晶體導通，第一節點的電壓使第四電晶體導通，第五電晶體關閉，第一節點的電壓使第十二電晶體導通。
在本發明的實施例中，在第三時間，前一級第一訊號使第一電晶體關閉，後一級第一訊號使第二電晶體導通，本級第一訊號使第八電晶體關閉，第三時脈訊號使第九電晶體導通，本級第二訊號使第三電晶體和第十一電晶體關閉，第二時脈訊號使第七電晶體和第十電晶體導通，第三節點的電壓小於第四節點的電壓，使第六電晶體導通，第一節點的電壓使第四電晶體關閉，本級第一訊號使第五電晶體導通，第一節點的電壓和第一電壓相等，使第十二電晶體關閉。
在本發明的實施例中，在第四時間，前一級第一訊號使第一電晶體關閉，後一級第一訊號使第二電晶體關閉，本級第一訊號使第八電晶體關閉，第九電晶體關閉，本級第二訊號使第三電晶體和第十一電晶體導通，第二時脈訊號使第七電晶體和第十電晶體關閉，第三節點的電壓小於第四節點的電壓，使第六電晶體導通，第一節點的電壓小於第二節點的電壓，使第四電晶體關閉， 本級第一訊號使第五電晶體導通，第一節點的電壓和第一電壓相等，使第十二電晶體關閉。
在本發明的實施例中，第一電路包括第三電晶體、第四電晶體、第五電晶體以及第一電容，電壓線包括第一電壓線、第二電壓線以及第三電壓線，第三電晶體的控制端耦接本級第二訊號線，第三電晶體的第一端耦接第一電壓線，第三電晶體的第二端耦接第一節點，第四電晶體的第一端耦接第一時脈線，第四電晶體的控制端耦接第一節點，第四電晶體的第二端耦接第二節點，第一電容位於第二節點和第一節點之間，第二節點耦接本級第一訊號線，第五電晶體的第一端耦接第三電壓線，第五電晶體的控制端耦接第一節點，第五電晶體的第二端耦接輸出端。
在本發明的實施例中，第二電路包括第六電晶體、第七電晶體、第八電晶體、第九電晶體以及第二電容，第六電晶體的第一端耦接第三電壓線，第六電晶體的控制端耦接本級第一訊號線，第六電晶體的第二端耦接第三節點，第七電晶體的第一端耦接第二電壓線，第七電晶體的控制端耦接第二時脈線，第七電晶體的第二端耦接第三節點，第二電容的一端耦接第三節點，第二電容的另一端耦接第一時脈線，第八電晶體的第一端耦接輸出端，第八電晶體的控制端耦接第三節點，第八電晶體的第二端耦接第一時脈線，第九電晶體的第一端耦接輸出端，第九電晶體的控制端耦接第二時脈線，第九電晶體的第二端耦接第三電壓線。
在本發明的實施例中，第三電路包括第十電晶體、第十一電晶體、第十二電晶體以及第三電容，第十電晶體的第一端耦接第二節點，第十電晶體的控制端耦接第二時脈線，第十電晶體的第二端耦接第一電壓線，第十一 電晶體的第一端耦接第二節點，第十一電晶體的第二端耦接第一電壓線，第十一電晶體的控制端耦接本級第二訊號線，第十二電晶體的第一端耦接本級第二訊號線，第十二電晶體的控制端耦接第一節點，第十二電晶體的第二端耦接第一電壓線，第三電容的一端耦接本級第二訊號線，第三電容的另一端耦接第一時脈線。
在本發明的實施例中，第一電晶體、第二電晶體、第三電晶體、第四電晶體、第六電晶體、第七電晶體、第九電晶體、第十電晶體、第十一電晶體和第十二電晶體為N型電晶體，第五電晶體和第八電晶體為P型電晶體。
在本發明的實施例中，在第一時間，前一級第一訊號線傳輸前一級第一訊號使第一電晶體導通，後一級第一訊號傳輸線傳輸後一級第一訊號使第二電晶體關閉，本級第一訊號線傳輸本級第一訊號使第六電晶體關閉，本級第二訊號線傳輸本級第二訊號使第三電晶體和第十一電晶體關閉，第一節點的電壓使第四電晶體導通，第五電晶體關閉，第二時脈訊號線傳輸第二時脈訊號使第七電晶體、第九電晶體和第十電晶體導通，第八電晶體關閉，第一節點的電壓使第十二電晶體導通。
在本發明的實施例中，在第二時間，前一級第一訊號使第一電晶體關閉，後一級第一訊號使第二電晶體關閉，本級第一訊號使第六電晶體導通，本級第二訊號使第三電晶體和第十一電晶體關閉，第一節點的電壓使第四電晶體導通，第五電晶體關閉，第二時脈訊號使第七電晶體、第九電晶體和第十電晶體關閉，第八電晶體導通，第一節點的電壓使第十二電晶體導通。
在本發明的實施例中，在第三時間，前一級第一訊號使第一電晶體關閉，後一級第一訊號使第二電晶體導通，本級第一訊號使第六電晶體關閉， 本級第二訊號使第三電晶體和第十一電晶體關閉，第四電晶體關閉，第五電晶體導通，第二時脈訊號使第七電晶體、第九電晶體和第十電晶體導通，第八電晶體關閉，使第十二電晶體關閉。
在本發明的實施例中，在第四時間，前一級第一訊號使第一電晶體關閉，後一級第一訊號使第二電晶體關閉，本級第一訊號使第六電晶體關閉，本級第二訊號使第三電晶體和第十一電晶體導通，第四電晶體關閉，第一節點的電壓使第五電晶體導通，第二時脈訊號使第七電晶體、第九電晶體和第十電晶體關閉，第八電晶體關閉，第一節點的電壓為第一電壓，使第十二電晶體關閉。
承上所述，本發明之閘極驅動電路，提供雙向低頻操作的功能及顯示面板所需的掃描訊號，無須額外電路輔助即能達成雙向低頻操作。
10,20:雙向傳輸電路
11,21:第一電路
12,22:第二電路
13,23:第三電路
B[n]:第四節點的電壓訊號
C1:第一電容
C2:第二電容
C3:第三電容
C[n]:本級第一訊號線
C[n-1]:前一級第一訊號線
C[n+1]:後一級第一訊號線
CK:第一時脈線
D2U:第二傳輸訊號線
G[n]:輸出端的電壓訊號
K[n]:本級第二訊號線
N1:第一節點
N2:第二節點
N3:第三節點
N4:第四節點
P[n]:第三節點的電壓訊號
P1:第一時間
P2:第二時間
P3:第三時間
P4:第四時間
Q[n]:第一節點的電壓訊號
T1:第一電晶體
T2:第二電晶體
T3:第三電晶體
T4:第四電晶體
T5:第五電晶體
T6A,T6B:第六電晶體
T7A,T7B:第七電晶體
T8A,T8B:第八電晶體
T9A,T9B:第九電晶體
T10:第十電晶體
T11:第十一電晶體
T12:第十二電晶體
U2D:第一傳輸訊號線
VB,Vp,Vk,VQ:電壓
VGL:第一電壓
VGH:第二電壓
VL:第三電壓
VTH_T1:第一電晶體的臨界電壓
VTH_T7:第六電晶體的臨界電壓
VTH_T7:第七電晶體的臨界電壓
XCK:第二時脈線
XCKL:第三時脈線
第1圖為本發明之閘極驅動電路之第一實施例的配置圖。
第2A圖為本發明之閘極驅動電路之第一實施例於第一時間的示意圖。
第2B圖為本發明之閘極驅動電路之第一實施例於第一時間的訊號波形圖。
第3A圖為本發明之閘極驅動電路之第一實施例於第二時間的示意圖。
第3B圖本發明之閘極驅動電路之第一實施例於第二時間的訊號波形圖。
第4A圖為本發明之閘極驅動電路之第一實施例於第三時間的示意圖。
第4B圖為本發明之閘極驅動電路之第一實施例於第三時間的訊號波形圖。
第5A圖為本發明之閘極驅動電路之第一實施例於第四時間的示意圖。
第5B圖為本發明之閘極驅動電路之第一實施例於第四時間的訊號波形圖。
第6圖為本發明之閘極驅動電路之第二實施例的配置圖。
第7A圖為本發明之閘極驅動電路之第二實施例於第一時間的示意圖。
第7B圖為本發明之閘極驅動電路之第二實施例於第一時間的訊號波形圖。
第8A圖為本發明之閘極驅動電路之第二實施例於第二時間的示意圖。
第8B圖為本發明之閘極驅動電路之第二實施例於第二時間的訊號波形圖。
第9A圖為本發明之閘極驅動電路之第二實施例於第三時間的示意圖。
第9B圖為本發明之閘極驅動電路之第二實施例於第三時間的訊號波形圖。
第10A圖為本發明之閘極驅動電路之第二實施例於第四時間的示意圖。
第10B圖為本發明之閘極驅動電路之第二實施例於第四時間的訊號波形圖。
本發明之優點、特徵以及達到之技術方法將參照例示性實施例及所附圖式進行更詳細地描述而更容易理解，且本發明可以不同形式來實現，故不應被理解僅限於此處所陳述的實施例，相反地，對所屬技術領域具有通常知識者而言，所提供的實施例將使本揭露更加透徹與全面且完整地傳達本發明的範疇，且本發明將僅為所附加的申請專利範圍所定義。
應當理解的是，儘管術語「第一」、「第二」等在本發明中可用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、層及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層及/或部分與另一個元件、部件、區域、層及/或部分區分開。因此，下文討論的「第一元件」、「第一部件」、「第一區域」、「第一層」及/或「第一部分」 可以被稱為「第二元件」、「第二部件」、「第二區域」、「第二層」及/或「第二部分」，而不悖離本發明的精神和教示。
另外，術語「包括」及/或「包含」指所述特徵、區域、整體、步驟、操作、元件及/或部件的存在，但不排除一個或多個其他特徵、區域、整體、步驟、操作、元件、部件及/或其組合的存在或添加。
除非另有定義，本發明所使用的所有術語(包括技術和科學術語)具有與本發明所屬技術領域的普通技術人員通常理解的相同含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的定義，並且將不被解釋為理想化或過度正式的意義，除非本文中明確地這樣定義。
請參閱第1圖，其為本發明之閘極驅動電路之第一實施例的配置圖。如第1圖所示，本發明之閘極驅動電路，其包括雙向傳輸電路10、第一電路11、第二電路12和第三電路13。雙向傳輸電路10包括第一電晶體T1和第二電晶體T2，第一電晶體T1的控制端耦接前一級第一訊號線C[n-1]，第二電晶體T2的控制端耦接後一級第一訊號線C[n+1]，第一電晶體T1和第二電晶體T2的第一端分別耦接第一傳輸訊號線U2D和第二傳輸訊號線D2U，第一電晶體T1和第二電晶體T2的第二端耦接第一節點N1。第一電路11耦接第一節點N1和輸出端，第一電路11耦接第一時脈線CK、本級第一訊號線C[n]、本級第二訊號線K[n]和電壓線。第二電路12耦接輸出端，第二電路12耦接第一時脈線CK、第二時脈線XCK、第三時脈訊號線XCKL、本級第一訊號線C[n]及電壓線。第三電路13耦接第一節點N1及第二節點N2，第三電路13耦接第一時脈線CK、第二時脈線XCK、本級第二訊號線K[n]及電壓線。
在第一實施例中，第一電路11包括第三電晶體T3、第四電晶體T4、第五電晶體T5以及第一電容C1，第二電路12包括第六電晶體T6A、第七電晶體T7A、第八電晶體T8A、第九電晶體T9A以及第二電容C2，第三電路13包括第十電晶體T10、第十一電晶體T11、第十二電晶體T12以及第三電容C3。第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4、第六電晶體T6A、第七電晶體T7A、第八電晶體T8A、第十電晶體T10、第十一電晶體T11和第十二電晶體T12為N型電晶體，第五電晶體T5和第九電晶體T9A為P型電晶體。
N型電晶體的材料可包括氧化銦錫(Indium Tin Oxide,ITO)、氧化鋅(ZnO)、氧化鋁鎵銦錫(AlGaInSnO)、氧化鋁鋅(Aluminium-doped Zinc Oxide,AZO)、氧化錫(SnO2)、氧化銦(In2O3)或氧化銦鎵鋅(Indium Gallium Zinc Oxide,IGZO)，透過前述材料能防止內部節點電壓在輸出訊號時受漏電影響輸出；P型電晶體的材料可包括多晶矽或低溫多晶矽(Low Temperature Poly-silicon,LTPS)，透過前述材料能減少佈局面積。
其中，電壓線包括第一電壓線和第二電壓線，第一電壓線提供第一電壓VGL，第二電壓線提供第二電壓VGH。
在第一實施例中，第三電晶體T3的控制端耦接本級第二訊號線K[n]，第三電晶體T3的第一端耦接第一電壓線，第三電晶體T3的第二端耦接第一節點N1，第四電晶體T4的第一端耦接第一時脈線CK，第四電晶體T4的控制端耦接第一節點N1，第四電晶體T4的第二端耦接第二節點N2，第一電容C1設置於第二節點N2和第一節點N1之間，第二節點N2耦接本級第一訊號線C[n]，第五電晶體T5的第一端耦接第二電壓線，第五電晶體T5的控制端耦接 第二節點N2，第五電晶體T5的第二端耦接輸出端。換句話說，第三電晶體T3的第二端、第四電晶體T4的控制端和第一電容C1的一端互相連接，第四電晶體T4的第二端、第五電晶體T5的控制端和第一電容C1的另一端互相連接，第三電晶體T3的第二端、第一電晶體T1的第二端和第二電晶體T2的第二端互相連接。
第六電晶體T6A的第一端和控制端互相耦接，第六電晶體T6A的第二端耦接第三節點N3，第六電晶體T6A的第一端和第七電晶體T7A的第一端耦接第四節點N4，第七電晶體T7A的控制端耦接第二時脈線XCK，第七電晶體T7A的第二端耦接第二電壓線，第二電容C2的一端耦接第四節點N4，第二電容C2的另一端耦接第一時脈線CK，第八電晶體T8A的第一端耦接第一電壓線，第八電晶體T8A的控制端耦接本級第一訊號線C[n]，第八電晶體T8A的第二端耦接第三節點N3，第九電晶體T9A的第一端耦接輸出端，第九電晶體T9A的控制端耦接第三節點N3，第九電晶體T9A的第二端耦接第三時脈線XCKL。換句話說，第六電晶體T6A的控制端、第七電晶體T7A的第一端和第二電容C2的一端互相連接，第八電晶體T8A的第二端、第六電晶體T6A的第二端和第九電晶體T9A的控制端互相連接。
第十電晶體T10的第一端耦接第二節點N2，第十電晶體T10的控制端耦接第二時脈線XCK，第十電晶體T10的第二端耦接第一電壓線，第十一電晶體T11的第一端耦接第二節點N2，第十一電晶體T11的第二端耦接第一電壓線，第十一電晶體T11的控制端耦接本級第二訊號線K[n]，第十二電晶體T12的第一端耦接本級第二訊號線K[n]，第十二電晶體T12的控制端耦接第一節點N1，第十二電晶體T12的第二端耦接第一電壓線，第三電容C3的一端耦 接本級第二訊號線K[n]，第三電容C3的另一端耦接第一時脈線CK。換句話說，第十電晶體T10的第一端和第十一電晶體T11的第一端互相連接，第十一電晶體T11的控制端、第十二電晶體T12的第一端和第三電容C3的一端互相連接。
請參閱第2A圖和第2B圖，其為本發明之閘極驅動電路之第一實施例於第一時間的示意圖以及本發明之閘極驅動電路之第一實施例於第一時間的訊號波形圖。如第2A圖和第2B圖所示，在第一時間P1，前一級第一訊號線C[n-1]傳輸前一級第一訊號(此時其電壓為第二電壓VGH)使第一電晶體T1導通，後一級第一訊號線C[n+1]傳輸後一級第一訊號(此時其電壓為第一電壓VGL)使第二電晶體T2關閉，第一節點N1的電壓訊號Q[n]的電壓值為VGH-VTH_T1(VTH_T1為第一電晶體T1的臨界電壓)，第一節點N1的電壓訊號Q[n]使第四電晶體T4和第十二電晶體T12導通，本級第一訊號線C[n]傳輸本級第一訊號(此時其電壓為第一電壓VGL)使第八電晶體T8A關閉，本級第一訊號線C[n]傳輸本級第一訊號至第四電晶體T4的第二端和第五電晶體T5的控制端，第三節點N3的電壓訊號P[n]的電壓值仍維持在電壓Vp，第三時脈訊號線XCKL傳輸第三時脈訊號(此時其電壓為第二電壓VGH)，第九電晶體T9A的第二端和控制端的電壓差並未大於第九電晶體T9A的臨界電壓，使第九電晶體T9A關閉，本級第二訊號線K[n]傳輸本級第二訊號(此時其電壓為第一電壓VGL)使第三電晶體T3和第十一電晶體T11關閉。
第二時脈訊號線XCK傳輸第二時脈訊號(此時其電壓為第二電壓VGH)使第七電晶體T7A和第十電晶體T10導通，第四節點N4的電壓訊號B[n]的電壓值為VGH-VTH_T7(VTH_T7為第七電晶體T7A的臨界電壓)，第三節點N3的電壓訊號P[n]的電壓值大於第四節點N4的電壓訊號B[n]的電壓值，使第六電晶體T6A 關閉，本級第一訊號(此時其電壓為第一電壓VGL)輸入至第五電晶體T5的控制端，第五電晶體T5的第二端和控制端的電壓差大於第五電晶體T5的臨界電壓，使第五電晶體T5導通，於輸出端輸出電壓訊號G[n]，電壓訊號G[n]的電壓值為第二電壓VGH。
請參閱第3A圖和第3B圖，其為本發明之閘極驅動電路之第一實施例於第二時間的示意圖。如第3A圖和第3B圖所示，在第二時間P2，前一級第一訊號(此時其電壓為第一電壓VGL)使第一電晶體T1關閉，後一級第一訊號(此時其電壓為第一電壓VGL)使第二電晶體T2關閉，第一節點N1的電壓訊號Q[n]的電壓值仍維持在電壓VQ，第一節點N1的電壓訊號Q[n]的電壓值使第四電晶體T4導通，本級第一訊號(此時其電壓為第二電壓VGH)使第八電晶體T8A導通，第三節點N3的電壓訊號P[n]的電壓值為第一電壓VGL，第二時脈訊號(此時其電壓為第一電壓VGL)使第七電晶體T7A和第十電晶體T10關閉，第四節點N4的電壓訊號B[n]的電壓值為VGL+VTH_T6(VTH_T6為第六電晶體T6A的臨界電壓)。由於本級第一訊號的控制端電壓為第二電壓VGH，使第五電晶體T5的第二端和控制端的電壓差並未大於第五電晶體T5的臨界電壓，第五電晶體T5關閉，輸出端的電壓訊號G[n]的電壓值為第一電壓VGL。
由於第三時脈訊號的電壓值為第三電壓VL，第三電壓VL大於第一電壓VGL但小於第二電壓VGH，第九電晶體T9A的第二端和控制端的電壓差大於第九電晶體T9A的臨界電壓，第九電晶體T9A導通。本級第二訊號(此時其電壓為第一電壓VGL)使第三電晶體T3和第十一電晶體T11關閉，第三節點N3的電壓訊號P[n]的電壓值小於第四節點N4的電壓訊號B[n]的電壓值，使第六電晶體T6A導通，第一節點N1的電壓訊號Q[n]使第十二電晶體T12導通。
請參閱第4A圖和第4B圖，其為本發明之閘極驅動電路之第一實施例於第三時間的示意圖以及本發明之閘極驅動電路之第一實施例於第三時間的訊號波形圖。如第4A圖和第4B圖所示，在第三時間P3，前一級第一訊號(此時其電壓為第一電壓VGL)使第一電晶體T1關閉，後一級第一訊號(此時其電壓為第二電壓VGH)使第二電晶體T2導通，第一節點N1的電壓訊號Q[n]的電壓值為第一電壓VGL而使第四電晶體T4和第十二電晶體T12關閉，本級第一訊號(此時其電壓為第一電壓VGL)使第八電晶體T8A關閉，第二時脈訊號(此時其電壓為第二電壓VGH)使第七電晶體T7A和第十電晶體T10導通，第四節點N4的電壓訊號B[n]的電壓值為VGL-VTH_T7(VTH_T7為第七電晶體T7A的臨界電壓)，第六電晶體T6A因第四節點N4的電壓訊號B[n]而導通，第三節點N3的電壓訊號P[n]的電壓值為VGH-VTH_T7-VTH_T6(VTH_T6為第六電晶體T6A的臨界電壓)，第三節點N3的電壓小於第四節點N4的電壓。
由於第三時脈訊號的電壓值為第二電壓VGH和第三節點N3的電壓訊號P[n]的電壓值為VGH-VTH_T7-VTH_T6，第九電晶體T9A的第二端和控制端的電壓差大於第九電晶體的臨界電壓，第九電晶體T9A因而導通。本級第二訊號(此時其電壓為第一電壓VGL)使第三電晶體T3和第十一電晶體T11關閉，本級第一訊號的電壓為第一電壓VGL，使第五電晶體T5的第二端和控制端之電壓差大於第五電晶體T5的臨界電壓，第五電晶體T5導通，於輸出端輸出電壓訊號G[n]，電壓訊號G[n]的電壓值為第二電壓VGH。
請參閱第5A圖和第5B圖，其為本發明之閘極驅動電路之第一實施例於第四時間的示意圖以及本發明之閘極驅動電路之第一實施例於第四時間的訊號波形圖。如第5A圖和第5B圖所示，在第四時間P4，前一級第一訊號(此時其 電壓為第一電壓VGL)使第一電晶體T1關閉，後一級第一訊號(此時其電壓為第一電壓VGL)使第二電晶體T2關閉，第一節點N1的電壓訊號Q[n]的電壓值為第一電壓VGL而使第四電晶體T4和第十二電晶體T12關閉，本級第一訊號使第八電晶體T8A關閉，本級第一訊號的電壓為第一電壓VGL，第一節點N1的電壓小於第二節點N2的電壓，使第四電晶體T4的控制端和第二端之電壓差小於第四電晶體的臨界電壓，第四電晶體T4關閉，使第五電晶體T5的第二端和控制端之電壓差大於第五電晶體T5的臨界電壓，第五電晶體T5導通，於輸出端輸出電壓訊號G[n]，電壓訊號G[n]的電壓值為第二電壓VGH。
本級第二訊號(此時其電壓為電壓Vk)使第三電晶體T3和第十一電晶體T11導通，第二時脈訊號使第七電晶體T7A和第十電晶體T10關閉，第三節點N3的電壓訊號P[n]的電壓值維持在電壓Vp，第四節點N4的電壓訊號B[n]的電壓值為VB，第三節點N3的電壓小於第四節點N4的電壓，使第六電晶體T6A導通，第九電晶體T9A的第二端和控制端之電壓差小於第九電晶體T9A的臨界電壓，第九電晶體T9A關閉，因為第一節點N1的電壓訊號Q[n]的電壓值為第一電壓VGL，使第十二電晶體T12關閉。由於第一時脈訊號的第二電壓VGH將第二電容C2耦合至VGH-VTH_T7+△V，並搭配第六電晶體T6A的二極體連接方式，使第三節點N3的電壓訊號P[n]的電壓值大於第二電壓VGH，確保第九電晶體T9A於穩壓階段關閉。
請參閱第6圖，其為本發明之閘極驅動電路之第二實施例的配置圖。如第6圖所示，本發明之閘極驅動電路，其包括雙向傳輸電路20、第一電路21、第二電路22和第三電路23，雙向傳輸電路20包括第一電晶體T1和第二電晶體T2，第一電路21包括第三電晶體T3、第四電晶體T4、第五電晶體T5以及第一 電容C1，第二電路22包括第六電晶體T6B、第七電晶體T7B、第八電晶體T8B、第九電晶體T9B以及第二電容C2，第三電路23包括第十電晶體T10、第十一電晶體T11、第十二電晶體T12以及第三電容C3，第二實施例與第一實施例具有相同的元件，但第二實施例的第一電路21和第二電路22的配置和第一實施例的配置相異，第二實施例的雙向傳輸電路20和第三電路23的配置和第一實施例的配置相同，於此不再重複敘述。
在第二實施例中，第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4、第六電晶體T6B、第七電晶體T7B、第九電晶體T9B、第十電晶體T10、第十一電晶體T11和第十二電晶體T12為N型電晶體，第五電晶體T5和第八電晶體T8B為P型電晶體。N型電晶體和P型電晶體的材料已於前述段落說明，於此不再重複敘述。電壓線包括第一電壓線、第二電壓線以及第三電壓線，第一電壓線提供第一電壓VGL，第二電壓線提供第二電壓VGH，第三電壓線提供第三電壓VL，第三電壓VL大於第一電壓VGL但小於第二電壓VGH。
在第二實施例中，第三電晶體T3的控制端耦接本級第二訊號線K[n]，第三電晶體T3的第一端耦接第一電壓線，第三電晶體T3的第二端耦接第一節點N1，第四電晶體T4的第一端耦接第一時脈線CK，第四電晶體T4的控制端耦接第一節點N1，第四電晶體T4的第二端耦接第二節點N2，第一電容C1位於第二節點N2和第一節點N1之間，第二節點N2耦接本級第一訊號線C[n]，第五電晶體T5的第一端耦接第二電壓線，第五電晶體T5的控制端耦接第一節點N1，第五電晶體T5的第二端耦接輸出端。換句話說，第一節點N1、第四電晶體T4的控制端和第五電晶體T5的控制端互相連接。
第六電晶體T6B的第一端耦接第三電壓線，第六電晶體T6B的控制端耦接本級第一訊號線C[n]，第六電晶體T6B的第二端耦接第三節點，第七電晶體T7B的第一端耦接第二電壓線，第七電晶體T7B的控制端耦接第二時脈線XCK，第七電晶體T7B的第二端耦接第三節點N3，第二電容C2的一端耦接第三節點N3，第二電容C2的另一端耦接第一時脈線CK，第八電晶體T8B的第一端耦接輸出端，第八電晶體T8B的控制端耦接第三節點N3，第八電晶體T8B的第二端耦接第一時脈線CK，第九電晶體T9B的第一端耦接輸出端，第九電晶體T9B的控制端耦接第二時脈線XCK，第九電晶體T9B的第二端耦接第三電壓線。換句話說，第六電晶體T6B的第二端和第七電晶體T7B的第二端互相連接，第八電晶體T8B的第一端和第九電晶體T9B的第一端互相連接。
請參閱第7A圖和第7B圖，其為本發明之閘極驅動電路之第二實施例於第一時間的示意圖以及本發明之閘極驅動電路之第二實施例於第一時間的訊號波形圖。如第7A圖和第7B圖所示，在第一時間P1，前一級第一訊號線C[n-1]傳輸前一級第一訊號(此時其電壓為第二電壓VGH)使第一電晶體T1導通，後一級第一訊號傳輸線C[n+1]傳輸後一級第一訊號(此時其電壓為第一電壓VGL)使第二電晶體T2關閉，本級第一訊號線C[n]傳輸本級第一訊號(此時其電壓為第一電壓VGL)至第四電晶體T4和第六電晶體T6B，第六電晶體T6B因而關閉，本級第二訊號線K[n]傳輸本級第二訊號(此時其電壓為第一電壓VGL)使第三電晶體T3和第十一電晶體T11關閉，第一節點N1的電壓訊號Q[n]的電壓值為VGH-VTH_T1(VTH_T1為第一電晶體T1的臨界電壓)，第一節點N1的電壓訊號Q[n]造成第四電晶體T4的控制端和第二端之電壓差大於第四電晶體T4的臨界電壓，第四電晶體T4導通，第一節點N1的電壓訊號Q[n]使第十二電晶體T12導通，由於第五電晶體T5的控制端 和第一節點N1連接，第五電晶體T5的控制端的電壓為第一節點N1的電壓訊號Q[n]的電壓值，使第五電晶體T5的第二端和控制端之電壓差小於第五電晶體T5的臨界電壓，第五電晶體T5關閉，輸出端的電壓訊號G[n]的電壓值為第二電壓VGH。
第二時脈訊號線XCK傳輸第二時脈訊號使第七電晶體T7B、第九電晶體T9B和第十電晶體T10導通，第三節點N3的電壓訊號P[n]的電壓值為VGH-VTH_T7，第八電晶體T8B的控制端的電壓為第三節點N3的電壓訊號P[n]，第八電晶體T8B的第二端和控制端之電壓差小於第八電晶體T8B的臨界電壓，第八電晶體T8B關閉。
請參閱第8A圖和第8B圖，其為本發明之閘極驅動電路之第二實施例於第二時間的示意圖和本發明之閘極驅動電路之第二實施例於第二時間的訊號波形圖。如第8A圖和第8B圖所示，在第二時間P2，前一級第一訊號(此時其電壓為第一電壓VGL)使第一電晶體T1關閉，後一級第一訊號(此時其電壓為第一電壓VGL)使第二電晶體T2關閉，本級第一訊號(此時其電壓為第二電壓VGH)使第六電晶體T6B導通，本級第二訊號(此時其電壓為第一電壓VGL)使第三電晶體T3和第十一電晶體T11關閉，第一節點N1的電壓訊號Q[n]的電壓值為電壓VQ(其等於VGH-VTH_T1+△V)，第一節點N1的電壓訊號Q[n]造成第四電晶體T4的控制端和第二端之電壓差大於第四電晶體T4的臨界電壓，第四電晶體T4導通，第一節點N1的電壓訊號Q[n]傳輸至第五電晶體T5的控制端，使第五電晶體T5的第二端和控制端之電壓差小於第五電晶體T5的臨界電壓，第五電晶體T5關閉，輸出端的電壓訊號G[n]的電壓值為第一電壓VGL，第一節點N1的電壓訊號Q[n]的電壓值使第十二電晶體T12導通。
第二時脈訊號(此時其電壓為第一電壓VGL)使第七電晶體T7B、第九電晶體T9B和第十電晶體T10關閉，第三節點N3的電壓訊號P[n]的電壓值為VVL，第三節點N3的電壓訊號P[n]傳輸至第八電晶體T8B的控制端，第一時脈訊號的電壓值為第二電壓VGH，第八電晶體T8B的第二端和控制端之電壓差大於第八電晶體的臨界電壓，第八電晶體T8B導通。
請參閱第9A圖和第9B圖，其為本發明之閘極驅動電路之第二實施例於第三時間的示意圖以及本發明之閘極驅動電路之第二實施例於第三時間的訊號波形圖。如第9A圖和第9B圖所示，在第三時間P3，前一級第一訊號(此時其電壓為第一電壓VGL)使第一電晶體T1關閉，後一級第一訊號(此時其電壓為第二電壓VGH)使第二電晶體T2導通，本級第一訊號(此時其電壓為第一電壓VGL)使第六電晶體T6B關閉，本級第二訊號(此時其電壓為第一電壓VGL)使第三電晶體T3和第十一電晶體T11關閉，第一節點N1的電壓訊號Q[n]的電壓值為第一電壓VGL，第一節點N1的電壓訊號Q[n]傳輸至第四電晶體T4和第五電晶體T5的控制端，第二節點N2的電壓為第一電壓VGL，本級第一訊號的第一電壓VGL使第四電晶體T4的控制端電壓小於其第二端的電壓，第四電晶體T4關閉，第五電晶體T5的第二端和控制端之電壓差大於第五電晶體T5的臨界電壓，第五電晶體T5導通，輸出端的電壓訊號G[n]為第二電壓VGH，第一節點N1的電壓訊號Q[n]也傳遞至第十二電晶體T12的控制端，本級第一訊號的第一電壓VGL使第十二電晶體T12的控制端電壓小於其第二端的電壓，第十二電晶體T12關閉。
第二時脈訊號使第七電晶體T7B、第九電晶體T9B和第十電晶體T10導通，第三節點N3的電壓訊號P[n]的電壓值為VGH-VTH_T7，第三節點N3的電壓訊號P[n]大於第一時脈訊號的電壓值(此時其電壓為第三電壓VL)，造成第八電 晶體T8B的第二端和控制端之電壓差小於第八電晶體T8B的臨界電壓，第八電晶體T8B關閉。
請參閱第10A圖和第10B圖，其為本發明之閘極驅動電路之第二實施例於第四時間的示意圖以及本發明之閘極驅動電路之第二實施例於第四時間的訊號波形圖。如第10A圖和第10B圖所示，在第四時間P4，前一級第一訊號(此時其電壓為第一電壓VGL)使第一電晶體T1關閉，後一級第一訊號(此時其電壓為第一電壓VGL)使第二電晶體T2關閉，本級第一訊號(此時其電壓為第一電壓VGL)使第六電晶體T6B關閉，本級第二訊號(此時其電壓為電壓Vk)使第三電晶體T3和第十一電晶體T11導通，第一節點N1的電壓訊號Q[n]為第一電壓VGL，第一節點N1的電壓訊號Q[n]傳輸至第四電晶體T4和第五電晶體T5，第四電晶體T4關閉，第五電晶體T5的第二端和控制端之電壓差大於第五電晶體T5的臨界電壓，第五電晶體T5導通，輸出端的電壓訊號G[n]為第二電壓VGH，第一節點N1的電壓訊號Q[n]也傳遞至第十二電晶體T12的控制端，第十二電晶體T12關閉。
第二時脈訊號使第七電晶體T7B、第九電晶體T9B和第十電晶體T10關閉，第三節點N3的電壓訊號P[n]的電壓值電壓Vp，第三節點N3的電壓訊號P[n]傳輸至第八電晶體T8B的控制端，第八電晶體T8B的第二端和控制端之電壓差小於第八電晶體T8B的臨界電壓，第八電晶體T8B關閉。當第一時脈訊號的電壓值為第二電壓VGH，第二電容C2的耦合使第三節點N3的電壓訊號P[n]的電壓值為電壓Vp，確保電晶體T8關閉。
承上所述，本發明之閘極驅動電路，提供雙向低頻操作的功能及顯示面板所需的掃描訊號，無須額外電路輔助即能達成雙向低頻操作。
以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精神與範疇，而對其進行之等效修改或變更，均應包含於後附之申請專利範圍中。
10:雙向傳輸電路
11:第一電路
12:第二電路
13:第三電路
C1:第一電容
C2:第二電容
C3:第三電容
C[n]:本級第一訊號線
C[n-1]:前一級第一訊號線
C[n+1]:後一級第一訊號線
CK:第一時脈線
D2U:第二傳輸訊號線
G[n]:輸出端的電壓訊號
K[n]:本級第二訊號線
N1:第一節點
N2:第二節點
N3:第三節點
N4:第四節點
T1:第一電晶體
T2:第二電晶體
T3:第三電晶體
T4:第四電晶體
T5:第五電晶體
T6A:第六電晶體
T7A:第七電晶體
T8A:第八電晶體
T9A:第九電晶體
T10:第十電晶體
T11:第十一電晶體
T12:第十二電晶體
U2D:第一傳輸訊號線
VGL:第一電壓
VGH:第二電壓
XCK:第二時脈線
XCKL:第三時脈線

Claims (17)

  1. 一種閘極驅動電路，其包括：一雙向傳輸電路，包括一第一電晶體和一第二電晶體，該第一電晶體的一控制端耦接一前一級第一訊號線，該第二電晶體的一控制端耦接一後一級第一訊號線，該第一電晶體和該第二電晶體的一第一端分別耦接一第一傳輸訊號線和一第二傳輸訊號線，該第一電晶體和該第二電晶體的一第二端耦接一第一節點；一第一電路，耦接該第一節點和一輸出端，該第一電路耦接一第一時脈線、一本級第一訊號線、一本級第二訊號線和一電壓線；一第二電路，耦接該輸出端，該第二電路耦接該第一時脈線、一第二時脈線、該本級第一訊號線及該電壓線；以及一第三電路，耦接該第一節點及一第二節點，該第三電路耦接該第一時脈線、該第二時脈線、該本級第二訊號線及該電壓線。
  2. 如請求項1所述之閘極驅動電路，其中該第一電路包括一第三電晶體、一第四電晶體、一第五電晶體以及一第一電容，該電壓線包括一第一電壓線、一第二電壓線，該第三電晶體的一控制端耦接該本級第二訊號線，該第三電晶體的一第一端耦接該第一電壓線，該第三電晶體的一第二端耦接該第一節點，該第四電晶體的一第一端耦接該第一時脈線，該第四電晶體的一控制端耦接該第一節點，該第四電晶體的一第二端耦接該第二節點，該第一電容設置於該第二節點和該第一 節點之間，該第二節點耦接該本級第一訊號線，該第五電晶體的一第一端耦接該第二電壓線，該第五電晶體的一控制端耦接該第二節點，該第五電晶體的一第二端耦接該輸出端。
  3. 如請求項2所述之閘極驅動電路，其中該第二電路包括一第六電晶體、一第七電晶體、一第八電晶體、一第九電晶體以及一第二電容，該第六電晶體的一第一端和一控制端互相耦接，該第六電晶體的一第二端耦接一第三節點，該第六電晶體的該第一端和該第七電晶體的一第一端耦接一第四節點，該第七電晶體的一控制端耦接該第二時脈線，該第七電晶體的一第二端耦接該第二電壓線，該第二電容的一端耦接該第四節點，該第二電容的另一端耦接該第一時脈線，該第八電晶體的一第一端耦接該第一電壓線，該第八電晶體的一控制端耦接該本級第一訊號線，該第八電晶體的一第二端耦接該第三節點，該第九電晶體的一第一端耦接該輸出端，該第九電晶體的一控制端耦接該第三節點，該第九電晶體的一第二端耦接一第三時脈線。
  4. 如請求項3所述之閘極驅動電路，其中該第三電路包括一第十電晶體、一第十一電晶體、一第十二電晶體以及一第三電容，該第十電晶體的一第一端耦接該第二節點，該第十電晶體的一控制端耦接該第二時脈線，該第十電晶體的一第二端耦接該第一電壓線，該第十一電晶體的一第一端耦接該第二節點，該第十一電晶體的一第二端耦接該第一電壓線，該第十一電晶體的一控制端耦接該本級第二訊號線，該第十二電晶體的一第一端耦接該本級第二訊號線，該第十二電晶體的一控制端耦接該第一節點，該第十二電晶體的一第二端耦接 該第一電壓線，該第三電容的一端耦接該本級第二訊號線，該第三電容的另一端耦接該第一時脈線。
  5. 如請求項4所述之閘極驅動電路，其中該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體、該第六電晶體、該第七電晶體、該第八電晶體、該第十電晶體、該第十一電晶體和該第十二電晶體為N型電晶體，該第五電晶體和該第九電晶體為P型電晶體。
  6. 如請求項4所述之閘極驅動電路，其中在一第一時間，該前一級第一訊號線傳輸一前一級第一訊號使該第一電晶體導通，該後一級第一訊號線傳輸一後一級第一訊號線使該第二電晶體關閉，該本級第一訊號線傳輸一本級第一訊號使該第八電晶體關閉，該第三時脈訊號線傳輸一第三時脈訊號，該第九電晶體關閉，該本級第二訊號線傳輸一本級第二訊號使該第三電晶體和該第十一電晶體關閉，該第二時脈訊號線傳輸一第二時脈訊號使該第七電晶體和該第十電晶體導通，該第三節點的電壓大於該第四節點的電壓，使該第六電晶體關閉，該第一節點的電壓使該第四電晶體導通，該本級第一訊號使該第五電晶體導通，該第一節點的電壓使該第十二電晶體導通。
  7. 如請求項6所述之閘極驅動電路，其中在一第二時間，該前一級第一訊號使該第一電晶體關閉，該後一級第一訊號使該第二電晶體關閉，該本級第一訊號使該第八電晶體導通，該第九電晶體導通，該本級第二訊號使該第三電晶體和該第十一電晶體關閉，該第二時脈訊號使該第七電晶體和該第十電晶體關閉，該第三節點的電壓小於該第四節點的電壓，使該 第六電晶體導通，該第一節點的電壓使該第四電晶體導通，該第五電晶體關閉，該第一節點的電壓使該第十二電晶體導通。
  8. 如請求項7所述之閘極驅動電路，其中在一第三時間，該前一級第一訊號使該第一電晶體關閉，該後一級第一訊號使該第二電晶體導通，該本級第一訊號使該第八電晶體關閉，該第九電晶體導通，該本級第二訊號使該第三電晶體和該第十一電晶體關閉，該第二時脈訊號使該第七電晶體和該第十電晶體導通，該第三節點的電壓小於該第四節點的電壓，使該第六電晶體導通，該第一節點的電壓使該第四電晶體關閉，該本級第一訊號使該第五電晶體導通，該第一節點的電壓和該第一電壓相等，使該第十二電晶體關閉。
  9. 如請求項8所述之閘極驅動電路，其中在一第四時間，該前一級第一訊號使該第一電晶體關閉，該後一級第一訊號使該第二電晶體關閉，該本級第一訊號使該第八電晶體關閉，該第九電晶體關閉，該本級第二訊號使該第三電晶體和該第十一電晶體導通，該第二時脈訊號使該第七電晶體和該第十電晶體關閉，該第三節點的電壓小於該第四節點的電壓，使該第六電晶體導通，該第一節點的電壓小於該第二節點的電壓，使該第四電晶體關閉，該第五電晶體導通，該第一節點的電壓和該第一電壓相等，使該第十二電晶體關閉。
  10. 如請求項1所述之閘極驅動電路，其中該第一電路包括一第三電晶體、一第四電晶體、一第五電晶體以及一第一電容，該電壓線包括一第一電壓線、一第二電壓線以及一第三電壓線，該第三電晶體的一控制端耦接該本級第二訊號線，該第 三電晶體的一第一端耦接該第一電壓線，該第三電晶體的一第二端耦接該第一節點，該第四電晶體的一第一端耦接該第一時脈線，該第四電晶體的一控制端耦接該第一節點，該第四電晶體的一第二端耦接該第二節點，該第一電容位於該第二節點和該第一節點之間，該第二節點耦接該本級第一訊號線，該第五電晶體的一第一端耦接該第二電壓線，該第五電晶體的一控制端耦接該第一節點，該第五電晶體的一第二端耦接該輸出端。
  11. 如請求項10所述之閘極驅動電路，其中該第二電路包括一第六電晶體、一第七電晶體、一第八電晶體、一第九電晶體以及一第二電容，該第六電晶體的一第一端耦接該第三電壓線，該第六電晶體的一控制端耦接該本級第一訊號線，該第六電晶體的一第二端耦接一第三節點，該第七電晶體的一第一端耦接該第二電壓線，該第七電晶體的一控制端耦接該第二時脈線，該第七電晶體的一第二端耦接該第三節點，該第二電容的一端耦接該第三節點，該第二電容的另一端耦接該第一時脈線，該第八電晶體的一第一端耦接該輸出端，該第八電晶體的一控制端耦接該第三節點，該第八電晶體的一第二端耦接該第一時脈線，該第九電晶體的一第一端耦接該輸出端，該第九電晶體的一控制端耦接該第二時脈線，該第九電晶體的一第二端耦接該第三電壓線。
  12. 如請求項11所述之閘極驅動電路，其中該第三電路包括一第十電晶體、一第十一電晶體、一第十二電晶體以及一第三電容，該第十電晶體的一第一端耦接該第二節點，該第十電晶體的一控制端耦接該第二時脈線，該第十電晶體的一第二 端耦接該第一電壓線，該第十一電晶體的一第一端耦接該第二節點，該第十一電晶體的一第二端耦接該第一電壓線，該第十一電晶體的一控制端耦接該本級第二訊號線，該第十二電晶體的一第一端耦接該本級第二訊號線，該第十二電晶體的一控制端耦接該第一節點，該第十二電晶體的一第二端耦接該第一電壓線，該第三電容的一端耦接該本級第二訊號線，該第三電容的另一端耦接該第一時脈線。
  13. 如請求項12所述之閘極驅動電路，其中該第一電晶體、該第二電晶體、該第三電晶體、該第四電晶體、該第六電晶體、該第七電晶體、該第九電晶體、該第十電晶體、該第十一電晶體和該第十二電晶體為N型電晶體，該第五電晶體和該第八電晶體為P型電晶體。
  14. 如請求項12所述之閘極驅動電路，其中在一第一時間，該前一級第一訊號線傳輸一前一級第一訊號使該第一電晶體導通，該後一級第一訊號傳輸線傳輸一後一級第一訊號使該第二電晶體關閉，該本級第一訊號線傳輸一本級第一訊號使該第六電晶體關閉，該本級第二訊號線傳輸一本級第二訊號使該第三電晶體和該第十一電晶體關閉，該第一節點的電壓使該第四電晶體導通，該第五電晶體關閉，該第二時脈訊號線傳輸一第二時脈訊號使該第七電晶體、該第九電晶體和該第十電晶體導通，該第八電晶體關閉，該第一節點的電壓使該第十二電晶體導通。
  15. 如請求項14所述之閘極驅動電路，其中在一第二時間，該前一級第一訊號使該第一電晶體關閉，該後一級第一訊號使該第二電晶體關閉，該本級第一訊號使該第六電晶體導通， 該本級第二訊號使該第三電晶體和該第十一電晶體關閉，該第一節點的電壓使該第四電晶體導通，該第五電晶體關閉，該第二時脈訊號使該第七電晶體、該第九電晶體和該第十電晶體關閉，該第八電晶體導通，該第一節點的電壓使該第十二電晶體導通。
  16. 如請求項15所述之閘極驅動電路，其中在一第三時間，該前一級第一訊號使該第一電晶體關閉，該後一級第一訊號使該第二電晶體導通，該本級第一訊號使該第六電晶體關閉，該本級第二訊號使該第三電晶體和該第十一電晶體關閉，該第四電晶體關閉，該第五電晶體導通，該第二時脈訊號使該第七電晶體、該第九電晶體和該第十電晶體導通，該第八電晶體關閉，該第十二電晶體關閉。
  17. 如請求項16所述之閘極驅動電路，其中在一第四時間，該前一級第一訊號使該第一電晶體關閉，該後一級第一訊號使該第二電晶體關閉，該本級第一訊號使該第六電晶體關閉，該本級第二訊號使該第三電晶體和該第十一電晶體導通，該第四電晶體關閉，該第一節點的電壓使該第五電晶體導通，該第二時脈訊號使該第七電晶體、該第九電晶體和該第十電晶體關閉，該第八電晶體關閉，該第一節點的電壓為該第一電壓，使該第十二電晶體關閉。
TW110134770A 2021-09-17 2021-09-17 閘極驅動電路 TWI776682B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW110134770A TWI776682B (zh) 2021-09-17 2021-09-17 閘極驅動電路
CN202111336796.4A CN114005398B (zh) 2021-09-17 2021-11-12 栅极驱动电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW110134770A TWI776682B (zh) 2021-09-17 2021-09-17 閘極驅動電路

Publications (2)

Publication Number Publication Date
TWI776682B true TWI776682B (zh) 2022-09-01
TW202314336A TW202314336A (zh) 2023-04-01

Family

ID=79928695

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110134770A TWI776682B (zh) 2021-09-17 2021-09-17 閘極驅動電路

Country Status (2)

Country Link
CN (1) CN114005398B (zh)
TW (1) TWI776682B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI871002B (zh) * 2023-09-07 2025-01-21 元太科技工業股份有限公司 閘極驅動電路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201539420A (zh) * 2014-04-10 2015-10-16 Au Optronics Corp 閘極驅動電路及移位暫存器
TW201824287A (zh) * 2016-12-30 2018-07-01 友達光電股份有限公司 移位暫存器與採用其之閘極驅動電路
TW201839739A (zh) * 2017-04-28 2018-11-01 友達光電股份有限公司 閘極驅動電路與採用其之顯示裝置
TW202004713A (zh) * 2018-05-28 2020-01-16 友達光電股份有限公司 閘極驅動器電路
CN112086053A (zh) * 2020-02-06 2020-12-15 友达光电股份有限公司 栅极驱动电路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102682727B (zh) * 2012-03-09 2014-09-03 北京京东方光电科技有限公司 移位寄存器单元、移位寄存器电路、阵列基板及显示器件
CN102903323B (zh) * 2012-10-10 2015-05-13 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及显示器件
CN104376824A (zh) * 2014-11-13 2015-02-25 深圳市华星光电技术有限公司 用于液晶显示的goa电路及液晶显示装置
CN110033737B (zh) * 2019-05-31 2021-10-26 上海天马有机发光显示技术有限公司 一种扫描电路、显示面板及显示装置
TWI738281B (zh) * 2020-04-01 2021-09-01 友達光電股份有限公司 顯示面板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201539420A (zh) * 2014-04-10 2015-10-16 Au Optronics Corp 閘極驅動電路及移位暫存器
TW201824287A (zh) * 2016-12-30 2018-07-01 友達光電股份有限公司 移位暫存器與採用其之閘極驅動電路
TW201839739A (zh) * 2017-04-28 2018-11-01 友達光電股份有限公司 閘極驅動電路與採用其之顯示裝置
TW202004713A (zh) * 2018-05-28 2020-01-16 友達光電股份有限公司 閘極驅動器電路
CN112086053A (zh) * 2020-02-06 2020-12-15 友达光电股份有限公司 栅极驱动电路

Also Published As

Publication number Publication date
TW202314336A (zh) 2023-04-01
CN114005398A (zh) 2022-02-01
CN114005398B (zh) 2023-12-12

Similar Documents

Publication Publication Date Title
TWI421881B (zh) 移位暫存器
CN104282285B (zh) 移位寄存器电路及其驱动方法、栅极驱动电路、显示装置
CN110660362B (zh) 移位寄存器及栅极驱动电路
TWI410944B (zh) 顯示裝置之移位暫存器
CN103280200B (zh) 移位寄存器单元、栅极驱动电路与显示器件
CN102184697B (zh) 移位缓存器电路
CN104021769B (zh) 一种移位寄存器、栅线集成驱动电路及显示屏
CN102654968B (zh) 移位寄存器、栅极驱动器及显示装置
US8724406B2 (en) Bidirectional shift register and the driving method thereof
WO2010050262A1 (ja) シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法
WO2009104307A1 (ja) シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法
WO2014166251A1 (zh) 移位寄存器单元及栅极驱动电路
KR20080081822A (ko) 시프트 레지스터 회로 및 그것을 구비한 화상표시장치
WO2022222408A1 (zh) 移位寄存器及其驱动方法、栅极驱动电路、显示装置
US10825412B2 (en) Liquid crystal panel including GOA circuit and driving method thereof
CN106847195A (zh) 栅极线驱动电路
WO2019109446A1 (zh) Goa电路单元、goa电路及显示面板
CN107633831A (zh) 移位寄存器及其驱动方法、栅极驱动电路和显示装置
US7986761B2 (en) Shift register and liquid crystal display device using same
CN105788508A (zh) 一种栅极驱动电路及显示面板
WO2017177632A1 (zh) 移位寄存器及驱动方法、驱动电路、阵列基板及显示装置
CN104134425A (zh) 一种oled反相电路和显示面板
US7406146B2 (en) Shift register circuit
TWI494673B (zh) 顯示裝置
CN106683617B (zh) 移位寄存器单元、阵列基板和显示装置

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent