TWI738281B - 顯示面板 - Google Patents

Abstract

一種顯示面板，具有顯示區及圍繞顯示區之非顯示區，其包括複數個畫素單元、複數條資料線、複數條閘極線、閘極驅動電路以及複數條第一訊號線。複數個畫素單元設置於顯示區並排列為畫素陣列，各畫素單元包括第一子畫素、第二子畫素與第三子畫素，且第一子畫素、第二子畫素與第三子畫素分別沿著第一方向排列設置。複數條資料線包含第一資料線、第二資料線與第三資料線，且該些條資料線分別電性連接於該些個畫素單元，其中第一資料線電性連接於第一子畫素，第二資料線電性連接於第二子畫素，第三資料線電性連接於第三子畫素。複數條閘極線包含第一閘極線，且該些條閘極線分別電性連接於該些個畫素單元，其中第一閘極線分別電性連接於第一子畫素、第二子畫素與第三子畫素。閘極驅動電路設置於顯示區，且閘極驅動電路包含複數個閘極驅動電路模組。複數條第一訊號線之一位於第一子畫素與第二子畫素之間，且第一資料線與第一訊號線分別位於第一子畫素的相對兩側，第一訊號線與第二資料線亦分別位於第二子畫素的相對兩側。

Description

顯示面板

本發明關於一種設置閘極驅動電路於顯示區以增加顯示區面積之顯示面板。

一般而言，閘極驅動電路設置於顯示面板左右兩側的邊框，閘極驅動電路所占面積較大，難以達成窄邊框的要求，造成顯示區的面積減少，如何解決前述癥結點，遂成為待解決的問題。

綜觀前所述，本發明之發明者思索並設計一種顯示面板，以期針對習知技術之缺失加以改善，進而增進產業上之實施利用。

有鑑於上述習知之問題，本發明的目的在於提供一種顯示面板，用以解決習知技術中所面臨之問題。

基於上述目的，本發明提供一種顯示面板，具有顯示區及圍繞顯示區之非顯示區，其包括複數個畫素單元、複數條資料線、複數條閘極線、閘極驅動電路以及複數條第一訊號線。複數個畫素單元設置於顯示區並排列為畫素陣列，各畫素單元包括第一子畫素、第二子畫素與第三子畫素，且第一子畫素、第二子畫素與第三子畫素分別沿著第一方向排列設置。複數條資料線包含 第一資料線、第二資料線與第三資料線，且該些條資料線分別電性連接於該些個畫素單元，其中第一資料線電性連接於第一子畫素，第二資料線電性連接於第二子畫素，第三資料線電性連接於第三子畫素。複數條閘極線包含第一閘極線，且該些條閘極線分別電性連接於該些個畫素單元，其中第一閘極線分別電性連接於第一子畫素、第二子畫素與第三子畫素。閘極驅動電路設置於顯示區，且閘極驅動電路包含複數個閘極驅動電路模組。複數條第一訊號線之一位於第一子畫素與第二子畫素之間，且第一資料線與第一訊號線分別位於第一子畫素的相對兩側，第一訊號線與第二資料線亦分別位於第二子畫素的相對兩側。

在本發明的實施例中，該些第一訊號線和各條資料線為沿著第二方向延伸，第一方向與第二方向彼此相交。

在本發明的實施例中，畫素單元更包括第四子畫素、第五子畫素、第六子畫素，第四子畫素、第五子畫素及第六子畫素沿著第一方向設置而與第一子畫素、第二子畫素及第三子畫素形成相鄰兩列，第一資料線電性連接於第四子畫素，第二資料線電性連接於第五子畫素，複數條閘極線還包括後一級閘極線，後一級閘極線分別電性連接於第四子畫素、第五子畫素與第六子畫素，第一資料線與第一訊號線分別位於第四子畫素的相對兩側，第一訊號線與第二資料線亦分別位於第五子畫素的相對兩側。

在本發明的實施例中，閘極驅動電路更包含複數條第一訊號走線及複數條第二訊號走線，複數條第一訊號走線沿著第一方向延伸，複數條第二訊號走線沿著第二方向延伸，第一方向與第二方向彼此相交。

在本發明的實施例中，各閘極驅動電路模組包括複數個電晶體與電阻，複數個電晶體分別經由至少一之複數條第一訊號走線及/或至少一之複數條第二訊號走線而電性連接於複數條第一訊號線。

在本發明的實施例中，複數條第一訊號線包括第一時脈線、第二時脈線、重置訊號線、第一高電壓線、第二高電壓線以及低電壓線，複數條閘極線包括前二級閘極線、前三級閘極線以及後三級閘極線。

在本發明的實施例中，閘極驅動電路模組包括第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體、第八電晶體、第九電晶體、第十電晶體以及第十一電晶體。

第一電晶體具有第一端、第二端以及控制端，第一電晶體之第一端連接第一高電壓線，控制端連接前二級閘極線或前三級閘極線。

第二電晶體具有第一端、第二端以及控制端，第二電晶體之第一端連接第一電晶體之第二端，第二電晶體之第二端連接低電壓線，第二電晶體之控制端連接後三級閘極線。

第三電晶體具有第一端、第二端以及控制端，第三電晶體之控制端連接第二電晶體之第一端，第三電晶體之第二端電性連接低電壓線。

第四電晶體具有第一端、第二端以及控制端，第四電晶體之第一端電性連接第二高電壓線，第四電晶體之控制端連接第一時脈線，第四電晶體之第二端連接第三電晶體之第一端。

第五電晶體，具有第一端、第二端以及控制端，第五電晶體之第一端連接重置訊號線，第五電晶體之控制端連接第五電晶體之第一端，第五電晶體之第二端連接第三電晶體之第一端。

第六電晶體具有第一端、第二端以及控制端，第六電晶體之控制端連接第五電晶體之第二端，第六電晶體之第二端電性連接低電壓線。

第七電晶體具有第一端、第二端以及控制端，第七電晶體的第一端連接第二時脈線。

第八電晶體具有第一端、第二端以及控制端，第八電晶體的控制端連接第六電晶體之控制端，第八電晶體之第二端電性連接低電壓線，第八電晶體之第一端連接第一閘極線。

第九電晶體具有第一端、第二端以及控制端，第九電晶體之第二端連接第七電晶體之控制端，第九電晶體之第一端連接第三電晶體的控制端，第九電晶體之控制端連接第二高電壓線。

第十電晶體具有第一端、第二端以及控制端，第十電晶體之第一端連接第七電晶體之第一端，第十電晶體之第二端連接第八電晶體之第一端，第十電晶體之控制端連接第七電晶體之控制端。

第十一電晶體具有第一端、第二端以及控制端，第十一電晶體之第一端連接第六電晶體之第一端，第十一電晶體之第二端連接第八電晶體之第一端，第十一電晶體之第二端和控制端相連。

在本發明的實施例中，電阻設置於第四電晶體之第二端和第三電晶體之第一端。

在本發明的實施例中，電阻的材料與第四電晶體或第三電晶體之半導體層材料相同。

在本發明的實施例中，第一電晶體、第七電晶體、第十電晶體及第十一電晶體沿著第一方向排列，使得其皆設置於同列，第二電晶體、第三電 晶體及第五電晶體沿著第一方向排列，使得其皆設置於另一同列，第四電晶體、第六電晶體及第八電晶體沿著第一方向排列，使得其皆設置於另一同列。

在本發明的實施例中，第七電晶體、第十電晶體及第十一電晶體沿著第一方向排列，使得其皆設置於同列，第二電晶體、第三電晶體及第五電晶體沿著第一方向排列，使得其皆設置於另一同列，第四電晶體、第六電晶體及第八電晶體沿著第一方向排列，使得其皆設置於另一同列。

在本發明的實施例中，第一高電壓線位於第一時脈線和低電壓線之間，重置訊號線和第二高電壓線位於第二時脈線的相對兩側，重置訊號線位於第十電晶體和第十一電晶體之間。

在本發明的實施例中，各閘極驅動電路模組包括複數個電晶體，該些電晶體分別設置於第一子畫素與第二子畫素之間。

在本發明的實施例中，第一電晶體與第二電晶體分別沿著第二方向排列，第五電晶體與第十一電晶體分別沿著第二方向排列，第八電晶體與第十電晶體分別沿著第二方向排列。

承上所述，本發明之顯示面板，使閘極驅動電路位於顯示區，達到窄邊框的要求及提高顯示區的面積，進而提高畫面的解析度。

1:顯示面板

10:畫素陣列

CLK:第二時脈線

DR:顯示區

Data(n-1):資料線

Data(n):第一資料線

Data(n+1):第二資料線

Data(n+2):第三資料線

D1~D11:第二端

DR_1:第一方向

DR_2:第二方向

G1~G11:控制端

GC:閘極驅動電路模組

Gata(n):第一閘極線

Gate(n-1):前一級閘極線

Gate(n-2):前二級閘極線

Gate(n-3):前三級閘極線

Gate(n+1):後一級閘極線

Gate(n+2):後二級閘極線

Gate(n+3):後三級閘極線

Gate(n+4):後四級閘極線

M1:第一電晶體

M2:第二電晶體

M3:第三電晶體

M4:第四電晶體

M5:第五電晶體

M6:第六電晶體

M7:第七電晶體

M8:第八電晶體

M9:第九電晶體

M10:第十電晶體

M11:第十一電晶體

NDR:非顯示區

PU:畫素單元

P1:第一子畫素

P2:第二子畫素

P3:第三子畫素

P4:第四子畫素

P5:第五子畫素

P6:第六子畫素

R:電阻

RST:重置訊號線

S1~S11:第一端

VGH1:第一高電壓線

VGH2:第二高電壓線

VGL:低電壓線

XCLK:第一時脈線

第1圖為本發明之顯示面板之示意圖。

第2圖為本發明之顯示面板之第一實施例之畫素陣列的配置圖。

第3圖為本發明之顯示面板之第二實施例之畫素陣列的配置圖。

第4圖為本發明之顯示面板之第三實施例之畫素陣列的配置圖。

第5A圖為本發明之顯示面板之閘極驅動電路模組之第一實施例之配置圖。

第5B圖為本發明之顯示面板之閘極驅動電路模組之第一實施例之電路圖。

第6A圖為本發明之顯示面板之閘極驅動電路模組之第二實施例之配置圖。

第6B圖為本發明之顯示面板之閘極驅動電路模組之第二實施例之電路圖。

本發明之優點、特徵以及達到之技術方法將參照例示性實施例及所附圖式進行更詳細地描述而更容易理解，且本發明可以不同形式來實現，故不應被理解僅限於此處所陳述的實施例，相反地，對所屬技術領域具有通常知識者而言，所提供的實施例將使本揭露更加透徹與全面且完整地傳達本發明的 範疇，且本發明將僅為所附加的申請專利範圍所定義。

應當理解的是，儘管術語「第一」、「第二」等在本發明中可用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、層及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層及/或部分與另一個元件、部件、區域、層及/或部分區分開。因此，下文討論的「第一元件」、「第一部件」、「第一區域」、「第一層」及/或「第一部分」可以被稱為「第二元件」、「第二部件」、「第二區域」、「第二層」及/或「第二部分」，而不悖離本發明的精神和教示。

另外，術語「包括」及/或「包含」指所述特徵、區域、整體、步驟、操作、元件及/或部件的存在，但不排除一個或多個其他特徵、區域、整體、步驟、操作、元件、部件及/或其組合的存在或添加。

除非另有定義，本發明所使用的所有術語(包括技術和科學術語)具有與本發明所屬技術領域的普通技術人員通常理解的相同含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的定義，並且將不被解釋為理想化或過度正式的意義，除非本文中明確地這樣定義。

請參閱第1圖，為本發明之顯示面板之示意圖。如第1圖所示，本發明之顯示面板1，具有顯示區DR及圍繞顯示區DR之非顯示區NDR。舉例來說，若本發明之顯示面板1的截面形狀為矩形，非顯示區NDR可位於顯示區DR之兩側邊、三側邊或四側邊；若本發明之顯示面板1的截面形狀為圓形，非顯示區NDR可位於顯示區DR的周側。根據顯示面板1的截面形狀，顯示區DR和非顯示區NDR之配置相應調整，而未侷限於本發明所列舉的範圍。

請參閱第2圖，其為本發明之顯示面板之第一實施例之畫素陣列的配置圖。如第2圖所示，本發明之顯示面板1，其包括複數個畫素單元PU、複數條資料線Data(n-1)~Data(n+3)、複數條閘極線Gate(n)~Gate(n+1)、閘極驅動電路以及複數條第一訊號線S1。複數個畫素單元PU設置於顯示區並排列為畫素陣列10，各畫素單元包括第一子畫素P1、第二子畫素P2與第三子畫素P3，且第一子畫素P1、第二子畫素P2與第三子畫素P3分別沿著第一方向DR_1排列設置。複數條資料線Data(n-1)~Data(n+3)包含第一資料線Data(n)、第二資料線Data(n+1)與第三資料線Data(n+2)，且該些條資料線Data(n-1)~Data(n+3)分別 電性連接於該些個畫素單元PU，其中第一資料線Data(n)電性連接於第一子畫素P1，第二資料線Data(n+1)電性連接於第二子畫素P2，第三資料線Data(n+2)電性連接於第三子畫素P3。複數條閘極線Gata(n)~Gate(n+1)包含第一閘極線Gata(n)，且該些條閘極線Gata(n)~Gate(n+1)分別電性連接於該些個畫素單元PU，其中第一閘極線Gate(n)分別電性連接於第一子畫素P1、第二子畫素P2與第三子畫素P3。閘極驅動電路設置於顯示區DR，且閘極驅動電路包含複數個閘極驅動電路模組GC(如第5A圖至第6B圖所示)，閘極驅動電路模組GC將於後文詳細描述。複數條第一訊號線S1之一位於第一子畫素P1與第二子畫素P2之間，且第一資料線Data(n)與第一訊號線S1分別位於第一子畫素P1的相對兩側，第一訊號線S1與第二資料線Data(n+1)亦分別位於第二子畫素P2的相對兩側。

其中，複數個畫素單元PU、複數條資料線Data(n-1)~Data(n+3)、複數條閘極線Gate(n)~Gate(n+1)之數量乃根據顯示面板1之實際需求而有所變更，而未侷限於本發明所列舉的範圍。複數條資料線Data(n-1)~Data(n+3)、複數條閘極線Gate(n)~Gate(n+1)的材料例如可包括銦(In)、錫(Sn)、鋁(Al)、金(Au)、鉑(Pt)、銦(In)、鋅(Zn)、鍺(Ge)、銀(Ag)、鉛(Pb)、鈀(Pd)、銅(Cu)、鈹化金(AuBe)、鈹化鍺(BeGe)、鎳(Ni)、錫化鉛(PbSn)、鉻(Cr)、鋅化金(AuZn)、鈦(Ti)、鎢(W)以及鎢化鈦(TiW)等所組成材料中至少一種。

舉例來說，第一方向DR_1為列方向，第二方向DR_2為行方向，第一方向DR_1和第二方向DR_2相交且互相垂直；或者，第一方向DR_1和第二方向DR_2彼此相交但不垂直，但不以此為限。因此，第一子畫素P1、第二子畫素P2與第三子畫素P3可沿第一方向DR_1(亦即列方向)設置，複數條資料 線Data(n-1)~Data(n+3)和複數條第一訊號線S1沿著第二方向DR_2(亦即行方向)延伸，複數條閘極線Gata(n)~Gate(n+1)沿著第一方向DR_1(亦即列方向)延伸。

請參閱第3圖，其為本發明之顯示面板之第二實施例之畫素陣列的配置圖。如第3圖所示，本發明之第二實施例與第一實施例之差異為第一訊號線S1位於第二資料線Data(n+1)與第三資料線Data(n+2)之間，而第二資料線Data(n+1)與第一訊號線S1分別位於第二子畫素P2的相對兩側，第一訊號線S1與第三資料線Data(n+2)亦分別位於第三子畫素P3的相對兩側，其他相同元件的敘述於此不再重複其細節。

請參閱第4圖，其為本發明之顯示面板之第三實施例之畫素陣列的配置圖。於本實施例中，相同元件符號之元件，其配置與前述類似，其類似處於此便不再加以贅述。

如第4圖所示，本發明之第三實施例和第一實施例的差異為畫素單元PU更包括第四子畫素P4、第五子畫素P5、第六子畫素P6，第四子畫素P4、第五子畫素P5及第六子畫素P6沿著第一方向DR_1設置而與第一子畫素P1、第二子畫素P2及第三子畫素P3形成相鄰兩列，第二資料線Data(n+1)電性連接於第四子畫素P4，第三資料線Data(n+2)電性連接於第五子畫素P5，複數條資料線Data(n-1)~Data(n+3)還包括第四資料線Data(n+3)，第四資料線Data(n+3)電性連接於第六子畫素P6，複數條閘極線Gate(n)~Gate(n+1)還包括後一級閘極線Gata(n+1)，後一級閘極線Gata(n+1)分別電性連接於第四子畫素P4、第五子畫素P5與第六子畫素P6，第一資料線Data(n)與第一訊號線S1分別位於第四子畫素P4的相對兩側，第一訊號線S1與第二資料線Data(n+1)亦分別位於第五子 畫素P5的相對兩側，第二資料線Data(n+1)和第三資料線Data(n+2)亦分別位於第六子畫素P6的相對兩側。

請參閱第5A圖及第5B圖，其為本發明之顯示面板之閘極驅動電路模組之第一實施例之配置圖以及本發明之顯示面板之閘極驅動電路模組之第一實施例之電路圖。需提及的是，閘極驅動電路包含複數條第一訊號走線CR1以及複數條第二訊號走線CR2，複數條第一訊號走線CR1沿著第一方向DR_1延伸，複數條第二訊號走線CR2沿著第二方向D2延伸，複數條第二訊號走線CR2可為共模電壓線Vcom或閘極驅動電路的接線，其也可為其他類型的電壓線或訊號線，而未侷限於本發明所列舉的範圍。複數條第一訊號線S1包括第一時脈線XCLK、第二時脈線CLK、重置訊號線RST、第一高電壓線VGH1、第二高電壓線VGH2以及低電壓線VGL，複數條閘極線Gate(n)~Gate(n+1)還包括前一級閘極線Gate(n-1)、前二級閘極線Gate(n-2)、前三級閘極線Gate(n-3)、後二級閘極線Gate(n+2)、後三級閘極線Gate(n+3)以及後四級閘極線Gate(n+4)。

如第5A圖和第5B圖所示，閘極驅動電路模組GC包括第一電晶體M1、第二電晶體M2、第三電晶體M3、第四電晶體M4、第五電晶體M5、第六電晶體M6、第七電晶體M7、第八電晶體M8、第九電晶體M9、第十電晶體M10、第十一電晶體M11以及電阻R，第一電晶體M1至第十一電晶體M11分別經由複數條第一訊號走線CR1當中之至少一條及/或複數條第二訊號走線CR2當中之至少一條而電性連接於複數條第一訊號線S1，第一電晶體M1至第十一電晶體M11分別設置於第一子畫素P1與第二子畫素P2之間。

於此，說明第一電晶體M1至第十一電晶體M11的詳細配置如下：第一電晶體M1具有第一端S1、第二端D1以及控制端G1，第一電晶體M1之第一端S1連接第一高電壓線VGH1，控制端G1連接前二級閘極線Gate(n-2)。

第二電晶體M2具有第一端S2、第二端D2以及控制端G2，第二電晶體M2之第一端S2連接第一電晶體M1之第二端D1，第二電晶體M2之第二端D2連接低電壓線VGL，第二電晶體M2之控制端G2連接後三級閘極線Gate(n+3)。

第三電晶體M3具有第一端S3、第二端D3以及控制端G3，第三電晶體M3之控制端G3連接第二電晶體M2之第一端S2，第三電晶體M3之第二端D3電性連接低電壓線VGL。

第四電晶體M4具有第一端S4、第二端D4以及控制端G4，第四電晶體M4之第一端S4電性連接第二高電壓線VGH2，第四電晶體M4之控制端G4連接第一時脈線XCLK，第四電晶體M4之第二端D4連接第三電晶體M3之第一端S3，電阻R設置於第四電晶體M4之第二端D4和第三電晶體M3之第一端S3，電阻R的材料與第四電晶體M4或第三電晶體M3之半導體層材料相同，半導體層的材料可包括多晶矽，其也可為其他較佳的材料，而未侷限於本發明所列舉的範圍。

第五電晶體M5，具有第一端S5、第二端D5以及控制端G5，第五電晶體M5之第一端S5連接重置訊號線RST，第五電晶體M5之控制端G5連接第五電晶體M5之第一端S5，第五電晶體M5之第二端D5連接第三電晶體M3之第一端S3。

第六電晶體M6具有第一端S6、第二端D6以及控制端G6，第六電晶體M6之控制端G6連接第五電晶體M5之第二端D5，第六電晶體M6之第二端D6電性連接低電壓線VGL。

第七電晶體M7具有第一端S7、第二端D7以及控制端G7，第七電晶體M7的第一端S7連接第二時脈線CLK；另，由於第七電晶體M7的體積較大，考慮大體積會影響畫素的開口率，因而於第5A圖上以兩個小體積的第七電晶體M7表示。

第八電晶體M8具有第一端S8、第二端D8以及控制端G8，第八電晶體M8的控制端G8連接第六電晶體M6之控制端G6，第八電晶體M8之第二端D8電性連接低電壓線VGL，第八電晶體M8的第一端S8連接第一閘極線G(n)。

第九電晶體M9具有第一端S9、第二端D9以及控制端G9，第九電晶體M9之第二端D9連接第七電晶體M7之控制端G7，第九電晶體M9之第一端S9連接第三電晶體M3的控制端G3、第一電晶體M1的第二端D1以及第二電晶體M2的第一端S1，第九電晶體之控制端連接第二高電壓線。

第十電晶體M10具有第一端S10、第二端D10以及控制端G10，第十電晶體M10之第一端S10連接第七電晶體M7之第一端S7，第十電晶體M10之第二端D10連接第八電晶體M8之第一端S8，第十電晶體M10之第一端S10和第二端D10互相連接，第十電晶體M10之控制端G10連接第七電晶體M7之控制端G7及第九電晶體M9的第二端D9。

第十一電晶體M11具有第一端S11、第二端D11以及控制端G11，第十一電晶體M11之第一端S11連接第六電晶體M6之第一端S6，第十一電晶 體M11之第二端D11連接第八電晶體M8之第一端S8，第十一電晶體M11之第二端D11和控制端G11相連，第十一電晶體M11之第二端D11、第十電晶體M10之第二端D10及第八電晶體M8之第一端S8互相連接。

其中，第一電晶體M1、第七電晶體M7、第十電晶體M10及第十一電晶體M11沿著第一方向DR_1排列，使得其皆設置於同列；第二電晶體M2、第三電晶體M3及第五電晶體M5沿著第一方向DR_1排列，使得其皆設置於另一同列；第四電晶體M4、第六電晶體M6及第八電晶體M8沿著第一方向DR_1排列，使得其皆設置於另一同列。第一電晶體M1與第二電晶體M2分別沿著第二方向DR_2排列，使得其皆設置於同行；第五電晶體M5與第十一電晶體M11分別沿著第二方向DR_2排列，使得其皆設置於同行；第八電晶體M8與第十電晶體M10分別沿著第二方向DR_2排列，使得其皆設置於同行。第一高電壓線VGH1位於第一時脈線XCLK和低電壓線VGL之間，重置訊號線RST和第二高電壓線VGH2位於第二時脈線CLK的相對兩側，重置訊號線RST位於第十電晶體M10和第十一電晶體M11之間。

請參閱第6A圖及第6B圖，其為本發明之顯示面板之閘極驅動電路模組之第二實施例之配置圖以及本發明之顯示面板之閘極驅動電路模組之第二實施例之電路圖。於本實施例中，相同元件符號之元件，其配置與前述類似，其類似處於此便不再加以贅述。

如第6A圖及第6B圖所示，本發明之閘極驅動電路之第二實施例和第一實施例之差異：(1)第一電晶體M1的控制端G1連接前三級閘極線Gate(n-3)。 (2)第七電晶體M7、第十電晶體M10及第十一電晶體M11沿著第一方向DR_1排列，使得其皆設置於同列；第二電晶體M2、第三電晶體M3及第五電晶體M5沿 著第一方向DR_1排列，使得其皆設置於另一同列；第四電晶體M4、第六電晶體M6及第八電晶體M8沿著第一方向DR_1排列，使得其皆設置於另一同列。

承上所述，本發明之顯示面板，使閘極驅動電路GC位於顯示區DR，達到窄邊框的要求及提高顯示區DR的面積，進而提高畫面的解析度。

以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精神與範疇，而對其進行之等效修改或變更，均應包含於後附之申請專利範圍中。

Data(n-1):資料線

Data(n):第一資料線

Data(n+1):第二資料線

Data(n+2):第三資料線

DR_1:第一方向

DR_2:第二方向

Gata(n):第一閘極線

Gate(n+1):後一級閘極線

PU:畫素單元

P1:第一子畫素

P2:第二子畫素

P3:第三子畫素

Claims (12)

1. 一種顯示面板，具有一顯示區以及圍繞該顯示區之一非顯示區，該顯示面板包括：複數個畫素單元，設置於該顯示區並排列為一畫素陣列，各該畫素單元包括一第一子畫素、一第二子畫素與一第三子畫素，且該第一子畫素、該第二子畫素與該第三子畫素分別沿著一第一方向排列設置；複數條資料線，包含一第一資料線、一第二資料線與一第三資料線，且該些條資料線分別電性連接於該些個畫素單元，其中該第一資料線電性連接於該第一子畫素，該第二資料線電性連接於該第二子畫素，該第三資料線電性連接於該第三子畫素；複數條閘極線，包含一第一閘極線，且該些條閘極線分別電性連接於該些個畫素單元，其中該第一閘極線分別電性連接於該第一子畫素、該第二子畫素與該第三子畫素；一閘極驅動電路，設置於該顯示區，且該閘極驅動電路包含複數個閘極驅動電路模組；以及複數條第一訊號線，其一之該些第一訊號線位於該第一子畫素與一第二子畫素之間，且該第一資料線與該第一訊號線分別位於該第一子畫素的相對兩側，該第一訊號線與該第二資料線亦分別位於該第二子畫素的相對兩側；其中該閘極驅動電路更包含複數條第一訊號走線及複數條第二訊號走線，該複數條第一訊號走線沿著該第一方向延伸，該複數條第二訊號走線沿著一第二方向延伸，該第一方向與該第二方向彼此相交，各該閘極驅動電路模組包括複數個電晶體與一電阻， 該複數個電晶體分別經由至少一之該複數條第一訊號走線及/或至少一之該複數條第二訊號走線而電性連接於該複數條第一訊號線。
2. 如請求項1所述之顯示面板，其中該些第一訊號線和各該條資料線為沿著該第二方向延伸。
3. 如請求項1所述之顯示面板，其中該畫素單元更包括一第四子畫素、一第五子畫素、一第六子畫素，該第四子畫素、該第五子畫素及該第六子畫素沿著該第一方向設置而與該第一子畫素、該第二子畫素及該第三子畫素形成相鄰兩列，其中該第二資料線電性連接於該第四子畫素，該第三資料線電性連接於該第五子畫素，該複數條閘極線還包括一後一級閘極線，該後一級閘極線分別電性連接於該第四子畫素、該第五子畫素與該第六子畫素，其中，該第一資料線與該第一訊號線分別位於該第四子畫素的相對兩側，該第一訊號線與該第二資料線亦分別位於該第五子畫素的相對兩側。
4. 如請求項1所述之顯示面板，其中該複數條第一訊號線包括一第一時脈線、一第二時脈線、一重置訊號線、一第一高電壓線、一第二高電壓線以及一低電壓線，該複數條閘極線包括一前二級閘極線、一前三級閘極線以及一後三級閘極線。
5. 如請求項4所述之顯示面板，其中該閘極驅動電路模組包括：一第一電晶體，具有一第一端、一第二端以及一控制端，該第一電晶體之該第一端連接該第一高電壓線，該控制端連接該前二級閘極線或該前三級閘極線； 一第二電晶體，具有一第一端、一第二端以及一控制端，該第二電晶體之該第一端連接該第一電晶體之該第二端，該第二電晶體之該第二端連接該低電壓線，該第二電晶體之該控制端連接該後三級閘極線；一第三電晶體，具有一第一端、一第二端以及一控制端，該第三電晶體之該控制端連接該第二電晶體之該第一端，該第三電晶體之該第二端電性連接該低電壓線；一第四電晶體，具有一第一端、一第二端以及一控制端，該第四電晶體之該第一端電性連接該第二高電壓線，該第四電晶體之該控制端連接該第一時脈線，該第四電晶體之該第二端連接該第三電晶體之該第一端；一第五電晶體，具有一第一端、一第二端以及一控制端，該第五電晶體之該第一端連接該重置訊號線，該第五電晶體之該控制端連接該第五電晶體之該第一端，該第五電晶體之該第二端連接該第三電晶體之該第一端；一第六電晶體，具有一第一端、一第二端以及一控制端，該第六電晶體之該控制端連接該第五電晶體之該第二端，該第六電晶體之該第二端電性連接該低電壓線；一第七電晶體，具有一第一端、一第二端以及一控制端，該第七電晶體的該第一端連接該第二時脈線；一第八電晶體，具有一第一端、一第二端以及一控制端，該第八電晶體的該控制端連接該第六電晶體之該控制端，該第八電晶體之該第二端電性連接該低電壓線，該第八電晶體之該第一端連接該第一閘極線； 一第九電晶體，具有一第一端、一第二端以及一控制端，該第九電晶體之該第二端連接該第七電晶體之該控制端，該第九電晶體之該第一端連接該第三電晶體的該控制端，該第九電晶體之該控制端連接該第二高電壓線；一第十電晶體，具有一第一端、一第二端以及一控制端，該第十電晶體之該第一端連接該第七電晶體之該第一端，該第十電晶體之該第二端連接該第八電晶體之該第一端，該第十電晶體之該控制端連接該第七電晶體之該控制端；以及一第十一電晶體，具有一第一端、一第二端以及一控制端，該第十一電晶體之該第一端連接該第六電晶體之該第一端，該第十一電晶體之該第二端連接該第八電晶體之該第一端，該第十一電晶體之該第二端和該控制端相連。
6. 如請求項5所述之顯示面板，其中，該電阻設置於該第四電晶體之該第二端和該第三電晶體之該第一端。
7. 如請求項5所述之顯示面板，其中該電阻的材料與該第四電晶體或該第三電晶體之一半導體層材料相同。
8. 如請求項5所述之顯示面板，其中該第一電晶體、該第七電晶體、該第十電晶體及該第十一電晶體沿著該第一方向排列，使得其皆設置於同列，該第二電晶體、該第三電晶體及該第五電晶體沿著該第一方向排列，使得其皆設置於另一同列，該第四電晶體、該第六電晶體及該第八電晶體沿著該第一方向排列，使得其皆設置於另一同列。
9. 如請求項5所述之顯示面板，該第七電晶體、該第十電晶體及該第十一電晶體沿著該第一方向排列，使得其皆設置於同 列，該第二電晶體、該第三電晶體及該第五電晶體沿著該第一方向排列，使得其皆設置於另一同列，該第四電晶體、該第六電晶體及該第八電晶體沿著該第一方向排列，使得其皆設置於另一同列。
10. 如請求項5所述之顯示面板，其中該第一高電壓線位於該第一時脈線和該低電壓線之間，該重置訊號線和該第二高電壓線位於該第二時脈線的相對兩側，該重置訊號線位於該第十電晶體和該第十一電晶體之間。
11. 如請求項1所述之顯示面板，其中各該閘極驅動電路模組包括複數個電晶體，該些電晶體分別設置於該第一子畫素與該第二子畫素之間。
12. 如請求項5所述之顯示面板，其中該第一電晶體與該第二電晶體分別沿著該第二方向排列，該第五電晶體與該第十一電晶體分別沿著該第二方向排列，該第八電晶體與該第十電晶體分別沿著該第二方向排列。

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