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TWI775731B - 鰭式場效應電晶體及其製造方法 - Google Patents

鰭式場效應電晶體及其製造方法 Download PDF

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TWI775731B
TWI775731B TW105137052A TW105137052A TWI775731B TW I775731 B TWI775731 B TW I775731B TW 105137052 A TW105137052 A TW 105137052A TW 105137052 A TW105137052 A TW 105137052A TW I775731 B TWI775731 B TW I775731B
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黃俊儒
吳啟明
李健瑋
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例提供了一種包括基底、多個隔離物、閘極 堆疊件和應變材料部分的FinFET。基底包括位於其上的至少兩個鰭。隔離物設置在基底上，位於鰭之間的每個隔離物包括凹槽輪廓。閘極堆疊件設置在鰭的部分上方和隔離物上方。應變材料部分覆蓋由閘極堆疊件暴露的鰭。

Description

鰭式場效應電晶體及其製造方法
本發明實施例是關於一種鰭式場效應電晶體。
隨著半導體元件的尺寸不斷縮小，已經開發出諸如鰭式場效應電晶體(FinFET)的三維多閘極結構以代替平面互補金屬氧化物半導體(CMOS)元件。FinFET的結構性特徵是具有從半導體基底的表面垂直向上延伸且以矽為基礎的鰭，以及包裹在由鰭所形成的導電通道周圍的閘極，以進一步提供了對通道有更好的電控制。源極/汲極(S/D)的輪廓對於元件性能是至關重要的。
根據本發明的一些實施例，提供了一種鰭式場效應電晶體(FinFET)，包括：基底，在所述基底上具有至少兩個鰭；多個隔離物，設置在所述基底上，位於所述鰭之間的每個所述隔離物包括凹槽輪廓；閘極堆疊件，設置在所述鰭的部分上方和所述隔離物上方；以及應變材料部分，覆蓋由所述閘極堆疊件暴露的所 述鰭。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
200、200a:基底
202a:襯層
202a’:圖案化的襯層
202b:罩幕層
202b’:圖案化的罩幕層
204:光阻層
206:溝槽
208:鰭
210:絕緣材料
210a:隔離物
211a:第一突出部分
211b:第二突出部分
212:閘極堆疊件
212a:閘極介電質
212b:閘電極層
212c:間隙物
214:應變材料
T1、T2:頂面
E:暴露部分
D1、D2:距離
M:中間部分
R:凹部
H1、H2、H3:高度
W:半高寬
θ:角度
S10、S12、S14、S16:步驟
圖1是根據一些實施例的製造FinFET的方法的流程圖。
圖2A至圖2H是根據一些實施例的用於製造FinFET的方法的立體圖。
圖3A至圖3H是根據一些實施例的用於製造FinFET的方法的截面圖。
圖4是根據一些實施例的圖3H的放大圖。
圖5是根據一些實施例的示出FinFET的截面圖。
圖6是根據一些實施例的FinFET的立體圖。
圖7是根據一些實施例的FinFET的截面圖。
圖8是根據一些實施例的示出FinFET的截面圖。
以下公開內容提供了許多不同的實施例或實例以實現本發明的不同特徵。下面將描述元件和佈置的特定實例以簡化本發明。當然這些僅僅是實例並不旨在限定本發明。例如，在下面的描述中第一構件在第二構件上方或者在第二構件上的形成可以包 括第一構件和第二構件以直接接觸方式形成的實施例，也可以包括額外的構件可以形成在第一和第二構件之間，使得第一構件和第二構件可以不直接接觸的實施例。此外，本發明可以在各實施例中重複參考標號和/或字母符號。這種重複僅是為了簡明和清楚，其自身並不表示所論述的各個實施例和/或配置之間的關係。
此外，為了便於描述，本文中可以使用諸如“在...下方”、“在...下面”、“下部”、“在...上面”、“上部”等的空間關係用語，以描述如圖中所示的一個元件或構件與另一元件或構件的關係。除了圖中所示的方位外，空間關係用語意旨在包括元件在使用或操作過程中的不同方位。裝置可以以其他方式定位(旋轉90度或在其他方位)，並且在本文中使用的空間關係描述可以同樣地作相應地解釋。
本發明的實施例描述了示範例性的FinFET的製造過程和由該製程製造的FinFET。在本發明的特定實施例中，FinFET可以形成在矽基底上。此外，FinFET可以形成在矽在隔離物上(SOI)之基底上或者可形成在鍺在隔離物上之(GOI)半導體基底上，以作為可選擇的方式。此外，根據一些實施例，矽基底可以包括其他導電層或其他半導體元件，諸如電晶體、二極體等。此些實施例不限定在該上下文中。
參考圖1，所繪示出的是根據本發明的一些實施例的FinFET的製造方法的流程圖。該方法至少包括步驟S10，步驟S12，步驟S14和步驟S16。首先，在步驟S10中，在基底上形成 至少兩個鰭。然後，在步驟S12中，在基底上形成多個隔離物並且每個隔離物位於鰭之間並且具有凹槽輪廓。例如，隔離物是淺溝槽隔離(STI)結構以絕緣或隔離鰭。此後，在步驟S14中，閘極堆疊件形成在鰭的部分上方以及隔離物的部分上方；在步驟S16中，形成應變材料部分以覆蓋被閘極堆疊件暴露出的鰭。如圖1所示，此實施例是在形成閘極堆疊件後，才形成應變材料部分。然而，閘極堆疊件(步驟S14)和應變材料(步驟S16)的形成順序不限制在本發明實施例之中。
圖2A是FinFET的製造方法中的多個階段之一的立體圖，且圖3A是沿著圖2A的線I-I’截取的FinFET的截面圖。在圖1中的步驟S10中，並且如圖2A和圖3A所示，提供基底200。在一個實施例中，該基底200包括結晶矽基底(例如，晶圓)。根據設計要求(例如，p型基底或n型基底)，該基底200可以包括各種摻雜區。在一些實施例中，摻雜區可以摻雜有p型或n型摻雜劑。例如，摻雜區可摻雜p型摻雜劑，諸如硼或BF2；n型摻雜劑，諸如磷或砷和/或其組合。摻雜區可配置為用於n型FinFET，或者可選擇地配置為用於P型FinFET。在一些可選實施例中，該基底200可以由一些其他合適的元素半導體，諸如金剛石或鍺；合適的化合物半導體，諸如砷化鎵、碳化矽、砷化銦、或磷化銦；或合適的合金半導體材料，諸如碳化矽鍺，磷砷化鎵或磷銦化鎵製成。
在一個實施例中，在基底200上依序形成襯層202a和罩 幕層202b。例如，襯層202a可以是透過熱氧化製程由氧化矽薄膜形成的。襯層202a可以作為基底200和罩幕層202b之間的粘合層，襯層202a還可以作為用於蝕刻罩幕層202b的蝕刻停止層。在至少一個實施例中，例如，罩幕層202b是由氮化矽層透過低壓化學汽相沉積(LPCVD)和等離子增強化學汽相沉積(PECVD)形成的。罩幕層202b在隨後的微影製程中用作硬罩幕。具有預定圖案的圖案化的光阻層204形成在罩幕層202b上。
圖2B是FinFET的製造方法中的多個階段之一的立體圖，且圖3B是沿著圖2B的線I-I’截取的FinFET的截面圖。在圖1中的步驟S10中，並且如圖2A-2B和圖3A-3B所示，依序蝕刻未被圖案化的光阻層204覆蓋的罩幕層202b和襯層202a以形成圖案化的罩幕層202b’和圖案化的襯層202a’以暴露下面的基底200。透過使用圖案化的罩幕層202b’、圖案化的襯層202a’和圖案化的光阻層204作為罩幕，基底200的一部分被暴露出並且被蝕刻以形成溝槽206和鰭208。鰭208被圖案化的罩幕層202b’、圖案化的襯層202a’和圖案化的光阻層204覆蓋。兩個鄰近的溝槽206被間距間隔開。例如，溝槽206之間的間距可小於約30nm。換句話說，兩個相鄰的溝槽206被相應的鰭208間隔開。在形成溝槽206和鰭208之後，去除圖案化的光阻層204。在一個實施例中，可以實施清洗製程以去除基底200a和鰭208的原生氧化物。可以使用稀釋的氫氟酸(DHF)或其他合適的清洗溶液來實施清洗製程。
圖2C是FinFET的製造方法中的多個階段之一的立體圖，且圖3C是沿著圖2C的線I-I’截取的FinFET的截面圖。在圖1中的步驟S12中，並且如圖2B-2C和圖3B-3C所示，在基底200a上方形成絕緣材料210以覆蓋鰭208並且填入溝槽206。除了鰭208之外，絕緣材料210進一步覆蓋圖案化的襯層202a’和圖案化的罩幕層202b’。絕緣材料210可包括氧化矽、氮化矽、氮氧化矽，旋塗介電材料或低k介電材料。可透過高密度等離子體化學汽相沉積(HDP-CVD)，次大氣壓CVD(SACVD)或旋轉形成絕緣材料210。
圖2D是FinFET的製造方法中的多個階段之一的立體圖，且圖3D是沿著圖2D的線I-I’截取的FinFET的截面圖。在圖1中的步驟S12中，並且如圖2C-2D和圖3C-3D所示，例如，實施化學機械研磨製程，以去除絕緣材料210的一部分、圖案化的罩幕層202b’和圖案化的襯層202a’直到暴露出鰭208。如圖2D和3D所示，在研磨絕緣材料210之後，被研磨的絕緣材料210的頂面與鰭208的頂面T2基本共平面。
圖2E是FinFET的製造方法中的多個階段之一的立體圖，且圖3E是沿著圖2E的線I-I’截取的FinFET的截面圖。在圖1中的步驟S12中，並且如圖2D-2E和圖3D-3E所示，透過蝕刻製程部分地去除填充在溝槽206中的研磨的絕緣材料210，從而使得隔離物210a形成在基底200a上方並且每個隔離物210a位於兩個鄰近的鰭208之間。在一個實施例中，位於兩個鄰近的鰭208 之間的隔離物210a包括第一突出部分211a和第二突出部分211b以形成凹槽輪廓。隔離物210a的凹槽輪廓也可以稱為微笑曲線輪廓。具有微笑曲線的隔離物210a的頂面T1低於鰭208的頂面T2。第一突出部分211a具有高度H1，第二突出部分211b具有高度H2，並且高度H1和高度H2之間的高度差小於3nm。也就是，第一突出部分211a和第二突出部分211b之間的高度差小於3nm。
在一些實施例中，用於形成隔離物210a的蝕刻製程可以是濕蝕刻或乾蝕刻製程。在一個實施例中，實施濕蝕刻製程以形成隔離物210a，且蝕刻劑可以包括氫氟酸(HF)，過氧化氫，或其他合適的蝕刻劑。在另一個實施例中，實施乾蝕刻製程以形成隔離物210a，且蝕刻氣體可以包括NF3，氫氟酸或其他合適的蝕刻氣體。
圖2F是FinFET的製造方法中的多個階段之一的立體圖，且圖3F是沿著圖2F的線I-I’截取的FinFET的截面圖。在圖1中的步驟S14中，並且如圖2E-2F和圖3E-3F所示，在鰭208的部分和隔離物210a的部分上方形成閘極堆疊件212。在一個實施例中，例如，閘極堆疊件212的延伸方向D1垂直於鰭208的延伸方向D2以覆蓋鰭208的中間部分M(如圖3F中所示)。上述中間部分M可以用作三閘極FinFET的溝道。閘極堆疊件212包括閘極介電層212a和設置在閘極介電層212a上方的閘電極層212b。閘極介電層212a設置在鰭208的部分上方以及隔離物210a的部分上方。
所形成的閘極介電層212a覆蓋半導體鰭208的中間部分M。在一些實施例中，閘極介電層212a可以包括氧化矽、氮化矽、氧氮化矽，或高k電介質。高k電介質包括金屬氧化物。用於高k電介質的金屬氧化物的實例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它們混合物。在一個實施例中，閘極介電層212a是具有在從約10埃至約30埃的範圍內的厚度的高k介電層。可以使用諸如原子層沉積(ALD)，化學汽相沉積(CVD)、物理汽相沉積(PVD)、熱氧化、UV-具氧氧化，或它們的組合的適當的製程形成閘極介電層212a。閘極介電層212a可以進一步包括介面層(未示出)以降低閘極介電層212a和鰭208之間的損壞。介面層可以包括氧化矽。
然後，在閘極介電層212a上形成閘電極層212b。在一些實施例中，閘電極層212b可以包括單層或多層結構。在一些實施例中，閘電極層212b可包括多晶矽或金屬，諸如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi、具有與半導體基底材料可相容的功函的其他導電材料或其組合。在一些實施例中，閘電極層212b包括含矽材料，諸如多晶矽、非晶矽或其的組合，並且在形成應變材料214之前形成。在一些實施例中，閘電極層212b的厚度在從約30nm至約60nm的範圍內。可以使用諸如ALD、CVD、PVD、電鍍、或它們的組合的合適的製程形成閘電極層212b。
此外，閘極堆疊件212還包括設置在閘極介電層212a和閘電極層212b的側壁上的一對間隔件212c。該對間隔件212c可以進一步覆蓋鰭208的部分。間隔件212c是由介電材料形成的，諸如氮化矽或SiCON。間隔件212c可以包括單層或多層結構。在後文中，將鰭208的未被閘極堆疊件212覆蓋的部分稱為暴露部分E。
圖2G是FinFET的製造方法中的多個階段之一的立體圖，且圖3G是沿著圖2G的線II-II’截取的FinFET的截面圖。在圖1中的步驟S16中，並且如圖2F-2G和圖3F-3G所示，去除鰭208的暴露部分E並且使其凹陷而形成凹部R。例如，透過各向異性蝕刻、各向同性蝕刻或它們的組合去除暴露部分E。在一些實施例中，使鰭208的暴露部分E凹陷成為低於絕緣體210a的頂面T1。凹部R的深度小於隔離物210a的厚度。換句話說，不完全去除鰭208的暴露部分。如圖2G和圖3G所示，當使鰭208的暴露部分E凹陷時，鰭208之被閘極堆疊件212覆蓋的部分不會被去除。鰭208的被閘極堆疊件212覆蓋的部分暴露於閘極堆疊件212的側壁。
圖2H是FinFET的製造方法中的多個階段之一的立體圖，且圖3H是沿著圖2H的線II-II’截取的FinFET的截面圖。在圖1中的步驟S16中，並且如圖2G-2H和圖3G-3H所示，在鰭208的凹部R上方選擇性生長應變材料部分214，並且應變材料部分214延伸超出隔離物210a的頂面T1以使鰭208應變或者對鰭208 施加應力。如圖2H和圖3H所示，應變材料部分214包括設置在閘極堆疊件212的一側處的源極和設置在閘極堆疊件212的另一側處的汲極。源極覆蓋鰭208的第一端並且汲極覆蓋鰭208的第二端。在一個實施例中，透過LPCVD製程外延生長諸如碳化矽(SiC)的應變材料214以形成n型FinFET的源極和汲極。在另一個實施例中，透過LPCVD製程外延生長諸如矽鍺(SiGe)的應變材料214以形成p型FinFET的源極和汲極。
圖4是根據一些實施例的圖3H的放大圖。如圖3H和圖4中所示，位於兩個鄰近的鰭208之間的隔離物210a包括第一突出部分211a和第二突出部分211b以形成凹槽輪廓。第一突出部分211a和第二突出部分211b之間的高度差小於3nm。在這種情況下，鰭208的高度H3小於第一突出部分211a的高度H1或第二突出部分211b的高度H2。此外，根據一些實施例，隔離物210a的凹槽輪廓具有大於2nm的深度D1。深度D1是從隔離物210a的凹槽輪廓的底部至第一突出部分211a的頂部或第二突出部分211b的頂部的距離。從鰭208的頂部至第一突出部分211a的頂部或第二突出部分211b的頂部的距離D2在從5nm到7nm的範圍內。此外，第一突出部分211a和第二突出部分211b分別具有從0.5nm至5nm的半高寬(full width at half maximum)W。半高寬W是從鰭208的頂部至第一突出部分211a的頂部或第二突出部分211b的頂部的最大值的一半的寬度。第一突出部分211a或第二突出部分211b的兩個側面的兩條切線之間的夾角θ在從1°到50°的 範圍內，並且在一些實施例中，夾角θ可以在從10°至50°的範圍內。
在本發明的FinFET中，第一突出部分211a和第二突出部分211b之間的高度差小於3nm，因此隔離物210a的凹槽輪廓是對稱的。當在形成隔離物210a之後生長應變材料部分214時，具有對稱的凹槽輪廓的隔離物210a有助於應變材料部分214具有對稱輪廓。具有對稱輪廓的應變材料部分214可以改進FinFET元件的性能和良率。
圖5根據一些實施例的示出FinFET的截面圖。圖5所示的FinFET元件是一種改良的實施例。更具體地，在圖2H和圖3H所示的FinFET中，應變材料部分214包括覆蓋鰭208的第一端的源極和覆蓋鰭208的第二端的汲極，並且覆蓋鰭208的第一端的各個源極是彼此分離以形成多個源極圖案，另外，覆蓋鰭208的第二端的汲極也彼此分離以形成多個汲極圖案。在圖5的FinFET中，應變材料部分214包括覆蓋鰭208的第一端的源極和覆蓋鰭208的第二端的汲極，覆蓋鰭208的第一端的各個源極是彼此連接再一起以形成單一源極圖案，另外，覆蓋鰭208的第二端的汲極也彼此連接以形成單一汲極圖案。
圖6是FinFET的立體圖，和圖7是沿著圖6的線II-II’截取的FinFET的截面圖。在實施例中，FinFET的製造步驟包括實施與在圖2A-2F和3A-3F中所繪示出的步驟類似的製程步驟。因此，所形成的隔離物210a也具有凹槽輪廓。在形成鰭208、隔 離物210a和閘極堆疊件212之後，在鰭208上方選擇性地生長應變材料部分214，並且如圖6和圖7所示，應變材料部分214延伸超出隔離物210a的頂面T1。在一個實施例中，透過LPCVD製程外延生長諸如碳化矽(SiC)的應變材料部分214以形成n型FinFET的源極和汲極。在另一實施例中，透過LPCVD製程外延生長諸如矽鍺(SiGe)的應變材料部分214以形成p型FinFET的源極和汲極。在這種情況下，由於鰭208不形成為具有凹槽部分，所以鰭208的頂部高於隔離物210a的頂面T1。
根據一些實施例，在形成應變材料部分214之前，實施預先磊晶製程。預先磊晶製程還可調整隔離物210a的輪廓以使其具有對稱的凹槽輪廓。在實施例中，利用乾蝕刻或濕蝕刻實施預先磊晶製程。
圖8是根據一些實施例的示出FinFET的截面圖。圖8中示出的FinFET是對應於圖6和圖7中示出的實施例的改進的實施例。具體地，在圖6和圖7所示的FinFET中，應變材料部分214包括覆蓋鰭208的第一端的源極和覆蓋鰭208的第二端的汲極，並且覆蓋鰭208的第一端的源極彼此隔離以形成多個源極圖案，並且覆蓋鰭208的第二端的汲極也彼此隔離以形成多個汲極圖案。在圖8的FinFET中，應變材料部分214包括覆蓋鰭208的第一端的源極和覆蓋鰭208的第二端的汲極，覆蓋鰭208的第一端的源極彼此連接以形成單個源極圖案，和覆蓋鰭208的第二端的汲極也彼此連接以形成單個汲極圖案。
根據本發明的一些實施例，FinFET包括基底、多個隔離物、閘極堆疊件和應變材料部分。基底包括位於其上的至少兩個鰭。隔離物設置在基底上，位於鰭之間的每個隔離物包括凹槽輪廓。閘極堆疊件設置在鰭的部分上方和隔離物上方。應變材料部分覆蓋被閘極堆疊件所暴露出的鰭。
根據本發明實施例，具有凹槽輪廓的每個所述隔離物包括第一突出部分和第二突出部分，並且所述第一突出部分和所述第二突出部分之間的高度差小於3nm。
根據本發明實施例，所述第一突出部分和所述第二突出部分分別具有介於0.5nm至5nm的範圍內的半高寬。
根據本發明實施例，每個所述鰭的高度都小於每個所述隔離物的所述第一突出部分的高度或所述第二突出部分的高度。
根據本發明實施例，每個所述鰭的高度都大於每個所述隔離物的第一頂部的高度或第二頂部的高度。
根據本發明實施例，每個所述隔離物的凹槽輪廓的深度大於2nm。
根據本發明實施例，所述應變材料部分包括覆蓋所述鰭的第一端的至少兩個源極和覆蓋所述鰭的第二端的至少兩個汲極，所述第一端和所述第二端由所述閘極堆疊件暴露，覆蓋所述鰭的第一端的源極彼此分離，和覆蓋所述鰭的第二端的汲極彼此分離。
根據本發明實施例，所述應變材料部分包括覆蓋所述鰭 的第一端的至少兩個源極和覆蓋所述鰭的第二端的至少兩個汲極，所述第一端和所述第二端由所述閘極堆疊件暴露，覆蓋所述鰭的第一端的源極彼此連接，和覆蓋所述鰭的第二端的汲極彼此連接。
根據本發明的另一些實施例，還提供了一種鰭式場效應電晶體(FinFET)，包括：基底，其包括至少兩個鰭，每個所述鰭具有凹部；多個隔離物，設置在所述基底上以隔離所述鰭，每個所述隔離物包括第一突出部分和第二突出部分以形成凹槽輪廓，並且所述第一突出部分和所述第二突出部分之間的高度差小於3nm；閘極堆疊件，設置在所述鰭的部分上方和所述隔離物上方；以及應變材料部分，填充所述鰭的凹部並且覆蓋被所述閘極堆疊件所暴露的所述鰭。
根據本發明實施例，所述第一突出部分和所述第二突出部分分別具有介於0.5nm至5nm的範圍內的半高寬。
在上述電晶體中，每個所述隔離物的凹槽輪廓的深度大於2nm。
根據本發明實施例，所述應變材料部分包括覆蓋所述鰭的第一端的至少兩個源極和覆蓋所述鰭的第二端的至少兩個汲極，所述第一端和所述第二端由所述閘極堆疊件暴露，覆蓋所述鰭的第一端的源極彼此分離，和覆蓋所述鰭的第二端的汲極彼此分離。
根據本發明實施例，所述應變材料部分包括覆蓋所述鰭 的第一端的至少兩個源極和覆蓋所述鰭的第二端的至少兩個汲極，所述第一端和所述第二端由所述閘極堆疊件暴露，覆蓋所述鰭的第一端的源極彼此連接，和覆蓋所述鰭的第二端的汲極彼此連接。
根據本發明的又一些實施例，還提供了一種製造鰭式場效應電晶體(FinFET)的方法，包括：提供基底；圖案化所述基底以形成至少兩個鰭和多個溝槽；在所述基底上形成絕緣材料以覆蓋所述鰭和填充所述溝槽；去除所述絕緣材料的部分以在所述溝槽中形成多個隔離物，並且每個所述隔離物包括凹槽輪廓；在所述鰭的部分上方和所述隔離物的部分上方形成閘極堆疊件；以及在被所述閘極堆疊件暴露的所述鰭上方形成應變材料部分。
根據本發明實施例，每個所述隔離物的凹槽輪廓包括第一突出部分和第二突出部分，並且所述第一突出部分和所述第二突出部分之間的高度差小於3nm。
根據本發明實施例，透過實施蝕刻製程形成具有凹槽輪廓的每個所述隔離物。
根據本發明實施例，利用乾蝕刻或濕蝕刻實施所述蝕刻製程。
根據本發明實施例，透過磊晶製程形成所述應變材料，並且透過實施預先磊晶製程形成具有所述凹槽輪廓的每個所述隔離物。
根據本發明實施例，利用乾蝕刻或濕蝕刻實施所述預先 磊晶製程。
根據本發明實施例，還包括：在形成所述閘極堆疊件之後，部分地去除所述鰭以形成凹部，並且所述應變材料部分填充所述鰭的凹部。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
200a:基底
208:鰭
210a:隔離物
211a:第一突出部分
211b:第二突出部分
214.應變材料
D1、D2:距離
H1、H2、H3:高度
W:半高寬
θ:角度

Claims (10)

  1. 一種鰭式場效應電晶體(FinFET)，包括：基底，在所述基底上具有至少兩個鰭；多個隔離物，設置在所述基底上，位於所述鰭之間的每個所述隔離物包括凹槽輪廓，其中具有所述凹槽輪廓的每個所述隔離物包括第一突出部分和第二突出部分，所述至少兩個鰭的凹部的頂面的水平高度位於所述多個隔離物之其中一者的頂面的水平高度與所述第一突出部分的頂面的水平高度或所述第二突出部分的頂面的水平高度之間，且所述第一突出部分和所述第二突出部分分別具有圓的頂部和較寬於所述圓的頂部之底部；以及閘極堆疊件，設置在所述鰭的部分上方和所述隔離物上方；以及應變材料部分，覆蓋被所述閘極堆疊件所暴露的所述鰭。
  2. 如申請專利範圍第1項所述的電晶體，其中所述第一突出部分和所述第二突出部分之間的高度差小於3nm。
  3. 如申請專利範圍第2項所述的電晶體，其中所述第一突出部分和所述第二突出部分分別具有介於0.5nm至5nm的範圍內的半高寬。
  4. 如申請專利範圍第2項所述的電晶體，其中每個所述鰭的高度都小於每個所述隔離物的所述第一突出部分的高度或所述第二突出部分的高度。
  5. 如申請專利範圍第2項所述的電晶體，其中每個所述鰭的高度都大於每個所述隔離物的所述第一突出部分的高度或所述第二突出部分的高度。
  6. 如申請專利範圍第1項所述的電晶體，其中每個所述隔離物的凹槽輪廓的深度大於2nm。
  7. 如申請專利範圍第1項所述的電晶體，其中所述應變材料部分包括覆蓋所述鰭的第一端的至少兩個源極和覆蓋所述鰭的第二端的至少兩個汲極，所述第一端和所述第二端由所述閘極堆疊件暴露，覆蓋所述鰭的第一端的所述至少兩個源極彼此分離，且覆蓋所述鰭的第二端的所述至少兩個汲極彼此分離。
  8. 如申請專利範圍第1項所述的電晶體，其中所述應變材料部分包括覆蓋所述鰭的第一端的至少兩個源極和覆蓋所述鰭的第二端的至少兩個汲極，所述第一端和所述第二端由所述閘極堆疊件暴露，覆蓋所述鰭的第一端的所述至少兩個源極彼此連接，且覆蓋所述鰭的第二端的所述至少兩個汲極彼此連接。
  9. 一種鰭式場效應電晶體(FinFET)，包括：基底，其包括至少兩個鰭，每個所述鰭具有凹部；多個隔離物，設置在所述基底上以隔離所述鰭，每個所述隔離物包括第一突出部分和第二突出部分以形成凹槽輪廓，其中所述多個隔離物之其中一者的頂面位於所述第一突出部分和所述第二突出部分之間，所述至少兩個鰭的凹部的頂面的水平高度位於所述多個隔離物之其中一者的所述頂面的水平高度與所述第一突 出部分的頂面的水平高度或所述第二突出部分的頂面的水平高度之間，並且所述第一突出部分和所述第二突出部分之間的高度差小於3nm，且所述第一突出部分和所述第二突出部分分別具有圓的頂部和較寬於所述圓的頂部之底部；閘極堆疊件，設置在所述鰭的部分上方和所述隔離物上方；以及應變材料部分，填充所述鰭的所述凹部並且覆蓋被所述閘極堆疊件所暴露的所述鰭。
  10. 一種製造鰭式場效應電晶體(FinFET)的方法，包括：提供基底；圖案化所述基底以形成至少兩個鰭和多個溝槽；在所述基底上形成絕緣材料以覆蓋所述鰭和填充所述溝槽；去除所述絕緣材料的部分以在所述溝槽中形成多個隔離物，並且每個所述隔離物包括凹槽輪廓，其中每個所述隔離物具有的所述凹槽輪廓包括第一突出部分和第二突出部分，且所述第一突出部分和所述第二突出部分分別具有圓的頂部和較寬於所述圓的頂部之底部，其中所述至少兩個鰭的凹部的頂面的水平高度位於所述多個隔離物之其中一者的頂面的水平高度與所述第一突出部分的頂面的水平高度或所述第二突出部分的頂面的水平高度之間；在所述鰭的部分上方和所述隔離物的部分上方形成閘極堆疊件；以及 在被所述閘極堆疊件暴露的所述鰭上方形成應變材料部分。
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