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TW201730979A - 鰭型場效電晶體及其製作方法 - Google Patents

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TW201730979A
TW201730979A TW105139818A TW105139818A TW201730979A TW 201730979 A TW201730979 A TW 201730979A TW 105139818 A TW105139818 A TW 105139818A TW 105139818 A TW105139818 A TW 105139818A TW 201730979 A TW201730979 A TW 201730979A
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fin
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effect transistor
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張哲誠
林志翰
曾鴻輝
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台灣積體電路製造股份有限公司
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Abstract

一種包括以下步驟的製作鰭型場效電晶體的方法。提供基材，基材包括多個溝渠及位於溝渠之間的多個半導體鰭。在溝渠中形成多個絕緣體。執行鰭切割製程以移除半導體鰭的某些部分，直至在絕緣體之間形成多個凹部為止。形成閘極堆疊結構，以局部地覆蓋半導體鰭及絕緣體。

Description

鰭型場效電晶體及其製作方法
本發明的實施例是有關於一種鰭型場效電晶體及其製作方法。
隨著半導體裝置的大小不斷縮減，已開發出三維多閘極結構（例如鰭型場效電晶體（fin-type field effect transistor，FinFET））以取代平面的互補金屬氧化物半導體（Complementary Metal Oxide Semiconductor，CMOS）裝置。鰭型場效電晶體的結構特徵為從基材的表面直立延伸的矽系鰭（silicon-based fin），且包裹於由半導體鰭形成的通道周圍的閘極進一步提供對通道的更好的電性控制。
在製作鰭型場效電晶體期間，藉由後進行的鰭切割製程（fin cut last process）將半導體鰭圖案化以移除半導體鰭的不需要的部分，且在鰭切割製程之後，接著形成淺溝渠隔離（shallow trench isolation，STI）及閘極堆疊結構。在鰭切割製程期間，形成圖案化光阻層以局部地覆蓋半導體鰭且對半導體鰭的不需要的部分進行蝕刻。由於在鰭切割製程中使用的圖案化光阻層形成於基材之上，且圖案化光阻層可能厚度不足以保護被覆蓋的半導體鰭，特別是分佈於積體電路的密集區域（例如，核心區域）中的半導體鰭，因此，在鰭切割製程期間會出現鰭損壞現象，並且鰭切割製程的穩定性會劣化。
根據本發明的某些實施例，提供一種包括以下步驟的製作鰭型場效電晶體（FinFET）的方法。提供基材，基材包括多個溝渠及位於溝渠之間的多個半導體鰭。在溝渠中形成多個絕緣體。執行鰭切割製程以移除半導體鰭的某些部分，直至在絕緣體之間形成多個凹部為止。形成閘極堆疊結構，以局部地覆蓋半導體鰭及絕緣體。
以下揭露內容提供用於實施所提供標的物的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露內容。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或在第二特徵上的形成可包括第一特徵及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可在第一特徵與第二特徵之間形成使得第一特徵及第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複參考數字及/或字母。此重複係出於簡化及清楚的目的，且本身並不指示所論述各種實施例及/或組態之間的關係。
另外，為易於描述，可使用諸如「在......之下」、「在......下方」、「下部」、「在......上方」、「上部」以及其類似者的空間相對術語以描述如諸圖中所說明的一個組件或特徵相對於另一組件或特徵的關係。除諸圖中所描繪的定向以外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞同樣可相應地進行解釋。
本發明的實施例闡述鰭型場效電晶體的示例性製作流程。在本發明的某些實施例中可在塊狀矽（bulk silicon）基材上形成鰭型場效電晶體。再者，在其他實施例中，可在絕緣體上矽（silicon-on-insulator，SOI）基材或絕緣體上鍺（germanium-on-insulator，GOI）基材上形成鰭型場效電晶體。此外，根據實施例，基材可包括其他導電層或其他半導體元件（例如電晶體、二極體等）。實施例在本上下文中不受限制。
圖1說明用以說明根據本發明某些實施例的製作鰭型場效電晶體的方法的流程圖。參照圖1，方法至少包括步驟S10、步驟S20、步驟S30、步驟S40、步驟S50、步驟S60及步驟S70。首先，在步驟S10中，將基材圖案化以在基材中形成多個溝渠及在溝渠之間形成多個半導體鰭。接著，在步驟S20中，在溝渠中形成多個絕緣體，其中絕緣體局部地覆蓋半導體鰭的側壁。在步驟S30中，形成圖案化光阻層以局部地覆蓋半導體鰭。在步驟S40中，移除未被圖案化光阻層覆蓋的半導體鰭的部分，直至在絕緣體之間形成凹部為止。在步驟S50中，在形成凹部之後，移除圖案化光阻層。在步驟S60中，形成閘極介電層以填充凹部且覆蓋絕緣體及半導體鰭。之後，在步驟S70中，在閘極介電層上形成閘極。
圖2A是鰭型場效電晶體在製造方法的各個階段中的一個階段的立體圖，且圖3A是鰭型場效電晶體的沿圖2A所示的剖面線I-I’截取的剖視圖。在圖1中的步驟S10中且如圖2A及圖3A中所示，提供基材100。在一個實施例中，基材100包括晶體矽基材（例如，晶圓）。根據設計要求（例如，p型基材或n型基材），基材100可包括各種摻雜區。在某些實施例中，摻雜區可被摻雜以p型摻質或n型摻質。舉例來說，摻雜區可被摻雜以p型摻質，例如硼或BF2；n型摻質，例如磷或砷及/或其組合。摻雜區可被配置用於n型鰭型場效電晶體或被配置用於p型鰭型場效電晶體。在某些替代實施例中，基材100可由下列製成：某些其他合適的元素半導體，例如鑽石(diamond)或鍺；合適的化合物半導體，例如砷化鎵、碳化矽、砷化銦或磷化銦；或者合適的合金半導體，例如碳化矽鍺、磷化鎵砷或磷化鎵銦。
在一個實施例中，在基材100上依序形成保護層102a及硬罩幕層102b。保護層102a可為例如藉由熱氧化（thermal oxidation）製程形成的氧化矽薄膜。保護層102a可充當基材100與硬罩幕層102b之間的黏著層。保護層102a也可充當用於蝕刻硬罩幕層102b的蝕刻終止層。在至少一個實施例中，硬罩幕層102b是例如藉由低壓化學氣相沉積（low-pressure chemical vapor deposition，LPCVD）或電漿增強型化學氣相沉積（plasma enhanced chemical vapor deposition，PECVD）形成的氮化矽層。在硬罩幕層102b上形成具有預定圖案的圖案化光阻層104。
圖2B是鰭型場效電晶體在製造方法的各個階段中的一個階段的立體圖，且圖3B是鰭型場效電晶體的沿圖2B所示的剖面線I-I’截取的剖視圖。在圖1中的步驟S10中且如圖2A-圖2B及圖3A-圖3B中所示，依序蝕刻未被圖案化光阻層104覆蓋的硬罩幕層102b及保護層102a，以形成圖案化硬罩幕層102b’及圖案化保護層102a’，進而暴露出下面的基材100。藉由利用圖案化硬罩幕層102b’、 圖案化保護層102a’及圖案化光阻層104作為罩幕，暴露出基材100的部分並蝕刻基材100的部分以形成溝渠106及半導體鰭108。舉例來說，半導體鰭108實質上彼此平行。圖2B及圖3B中所示的半導體鰭108的數目僅用於說明，在某些替代實施例中，至少一個半導體鰭（例如，一個、兩個、三個或超過四個）可根據實際設計要求而形成。如圖2B及圖3B中所示，半導體鰭108被圖案化硬罩幕層102b’、 圖案化保護層102a’及圖案化光阻層104覆蓋。兩個相鄰的溝渠106以間距S間隔開。舉例來說，位於兩個相鄰的溝渠106之間的間距S可小於約30 奈米。換句話說，兩個相鄰的溝渠106被半導體鰭108中的一者對應地間隔開且半導體鰭108的寬度與間距S相同。
在某些實施例中，溝渠106的寬度W介於約20 奈米至約48 奈米的範圍內。舉例來說，半導體鰭108的高度及溝渠106的深度D介於約40 奈米至約70 奈米的範圍內。在形成溝渠106與半導體鰭108之後，接著移除圖案化光阻層104。在一個實施例中，可執行清洗製程來移除半導體基材100a及半導體鰭108的原生氧化物（native oxide）。可利用稀釋的氫氟（diluted hydrofluoric，DHF）酸或其他合適的清洗溶液來執行清洗製程。
圖2C是鰭型場效電晶體在製造方法的各個階段中的一個階段的立體圖，且圖3C是鰭型場效電晶體的沿圖2C所示的剖面線I-I’截取的剖視圖。在圖1中的步驟S20中及如圖2B-圖2C及圖3B-圖3C中所示，在形成溝渠106及半導體鰭108之後，接著在半導體基材100a之上形成介電層110，以填充溝渠106並覆蓋半導體鰭108。除半導體鰭108之外，介電層110進一步覆蓋圖案化保護層102a’及圖案化硬罩幕層102b’。介電層110可包括氧化矽、氮化矽、氮氧化矽、旋塗（spin-on）介電材料或低介電係數介電材料。可藉由高密度電漿化學氣相沉積（high-density-plasma chemical vapor deposition，HDP-CVD）、次大氣壓化學氣相沉積（sub-atmospheric CVD，SACVD）或藉由旋塗來形成介電層110。在某些替代實施例中，介電層110是由化學氣相沉積（chemical vapor deposition，CVD）製程及固化製程形成的流動（flowable）介電層。
圖2D是鰭型場效電晶體在製造方法的各個階段中的一個階段的立體圖，且圖3D是鰭型場效電晶體的沿圖2D所示的剖面線I-I’截取的剖視圖。在圖1中的步驟S20中且如圖2C-圖2D及圖3C-圖3D中所示，舉例來說，執行例如化學機械研磨（chemical mechanical polish，CMP）製程等平坦化製程來移除介電層110的位於溝渠106外的一部分、圖案化硬罩幕層102b’及圖案化保護層102a’，直至暴露出半導體鰭108的頂表面T2為止。如圖2D及圖3D中所示，在對介電層110研磨之後，經研磨的介電層110的頂表面與半導體鰭108的頂表面T2實質上對準或共平面。
圖2E是鰭型場效電晶體在製造方法的各個階段中的一個階段的立體圖，且圖3E是鰭型場效電晶體的沿圖2E所示的剖面線I-I’截取的剖視圖。在圖1中的步驟S20中且如圖2D-圖2E及圖3D-圖3E中所示，在移除溝渠106外的介電層110之後，溝渠106中的其餘介電層110藉由蝕刻製程被局部地移除，進而使得在溝渠106中形成絕緣體110a（例如，淺溝渠隔離結構）且絕緣體110a局部地覆蓋半導體鰭108的側壁。在某些實施例中，蝕刻製程可為使用氫氟酸（hydrofluoric acid，HF）的濕蝕刻（wet etching）製程或乾蝕刻（dry etching）製程。
如圖2E及圖3E中所示，絕緣體110a的頂表面T1低於半導體鰭108的頂表面T2。半導體鰭108從絕緣體110a的頂表面T1突出。舉例來說，半導體鰭108的頂表面T2與絕緣體110a的頂表面T1之間的高度差H（即，鰭高度）介於約15 奈米至約50 奈米的範圍內。
圖2F是鰭型場效電晶體在製造方法的各個階段中的一個階段的立體圖，且圖3F是鰭型場效電晶體的沿圖2F所示的剖面線I-I’截取的剖視圖。在圖1中的步驟S30~S40中且如圖2E-圖2F及圖3E-圖3F所示，執行鰭切割製程以移除半導體鰭108的不需要的部分，直至在絕緣體110a之間形成多個凹部111為止。舉例來說，藉由微影製程及蝕刻製程來執行鰭切割製程。鰭切割製程的詳細描述如下。
在製作半導體鰭108及絕緣體110a之後，形成圖案化光阻層PR以局部地覆蓋半導體鰭108（步驟S30）。半導體鰭108的需要的部分被圖案化光阻層PR覆蓋，而半導體鰭108的不需要的部分不被圖案化光阻層PR覆蓋且被圖案化光阻層PR暴露出。在某些實施例中，圖案化光阻層PR形成於絕緣體110a的頂表面T1上且局部地覆蓋半導體鰭108的需要的部分。由於圖案化光阻層PR形成於絕緣體110a的頂表面T1上，因此分佈於積體電路的密集區域（例如，核心區域）中的半導體鰭108可容易地被圖案化阻膠層PR覆蓋並受到圖案化光阻層PR的保護。換句話說，半導體鰭108的上部部分被圖案化光阻層PR保護而半導體鰭108的下部部分被絕緣體110a保護。當形成圖案化光阻層PR以覆蓋分佈於積體電路的密集區域（例如，核心區域）中的半導體鰭108時，由於半導體鰭108的下部部分被絕緣體110a保護，因此，容易滿足圖案化光阻層PR的厚度要求。
在絕緣體110a之上形成圖案化光阻層PR之後，移除未被圖案化光阻層PR覆蓋的半導體鰭108的不需要的部分，直至在絕緣體110a之間形成凹部111為止（步驟S40）。半導體鰭108的不需要的部分的移除是自對準製程（self-aligned process）且在形成圖案化光阻層PR時具有足夠大的製程窗口（process window）。在某些實施例中，藉由利用圖案化光阻層PR作為蝕刻罩幕來蝕刻半導體鰭108的不需要的部分。在移除半導體鰭108的不需要的部分期間，半導體鰭108的不需要的部分例如被蝕刻劑（例如，HBr、He、Cl2 、NF3 、O2 、SF6 、CF4 、CH3 F、CH2 F2 、CHx Fy 、N2 、SO2 、Ar等）有效地蝕刻，且蝕刻劑並不會大幅地損壞絕緣體110a。在某些實施例中，上述用於移除半導體鰭108的不需要的部分的蝕刻製程可為濕蝕刻製程或乾蝕刻製程。
凹部111的數目僅用於說明，在某些替代實施例中，可根據實際設計要求形成一個凹部或超過兩個凹部。
如圖2F及圖3F中所示，在移除半導體鰭108的不需要的部分之後，多個半導體部分108’存留於凹部111下方。在某些實施例中，半導體部分108’可包括位元於半導體部分108’頂部上的曲面CS且曲面CS被凹部111暴露出。曲面CS低於絕緣體110a的頂表面T1。舉例來說，半導體部分108’是位元於凹部111的下方的突出部分。此外，舉例來說，曲面CS是凹陷的表面。
在某些替代實施例中，如圖4及圖5中所示，可移除（例如，蝕刻掉）半導體鰭108的不需要的部分，直至形成半導體基材100a的多個曲面CS’且多個曲面CS’被凹部111暴露出。曲面CS’低於絕緣體110a的底表面。換句話說，在凹部111中不存留有半導體部分或突出部。舉例來說，曲面CS’是凹陷的表面。
在移除半導體鰭108的不需要的部分之後，移除圖2F及圖3F中所示的圖案化光阻層PR（步驟S50）。
圖2G至圖2K是鰭型場效電晶體在製造方法的各個階段的立體圖，且圖3G至圖3K是鰭型場效電晶體的沿圖2G至圖2K所示的剖面線I-I’截取的剖視圖。在圖1中的步驟S60~S70中且如圖2F-圖2G及圖3F-圖3G中所示，接著形成閘極堆疊結構GS（圖2K中所示），以局部地覆蓋半導體鰭108及絕緣體110a。結合圖2G至圖2K及圖3G至圖3K示出閘極堆疊結構GS（圖2K中所示）的形成。
在圖1中的步驟S60中且如圖2G及圖3G中所示，形成閘極介電層112以填充凹部111並覆蓋絕緣體110a及半導體鰭108。換句話說，絕緣體110a之間的凹部111被閘極介電層112及半導體部分108’填充。在絕緣體110a之間填充的閘極介電層112提供良好的絕緣特性及結構強度。在某些實施例中，閘極介電層112的厚度處於約1 奈米至約50 奈米的範圍內。閘極介電層112可包含氧化矽、氮化矽、氮氧化矽或高介電係數電介質。高介電係數電介質包括金屬氧化物。用於高介電係數電介質的金屬氧化物的實例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物及/或其混合物。可藉由例如原子層沉積（atomic layer deposition，ALD）、化學氣相沉積（CVD）、物理氣相沉積（physical vapor deposition，PVD）、熱氧化、紫外臭氧氧化（UV-ozone oxidation）等合適的製程來形成閘極介電層112。
在某些實施例中，絕緣體110a之間的凹部111可完全被閘極介電層112及半導體部分108’填充。換句話說，閘極介電層112包括分佈於凹部111中的少量孔洞。在某些替代實施例中，如圖6及圖7中所示，閘極介電層112可包括分佈於凹部111中的孔洞V。應注意，閘極介電層112中的孔洞V可增強閘極介電層112的絕緣特性且提供充分的結構強度。
圖2H是鰭型場效電晶體在製造方法的各個階段中的一個階段的立體圖，且圖3H是鰭型場效電晶體的沿圖2H所示的剖面線I-I’截取的剖視圖。在圖1中的步驟S70中且如圖2G-圖2H及圖3G-圖3H中所示，在閘極介電層112上形成至少一個擬閘極條114，其中擬閘極條114的長度方向D1不同於半導體鰭108的長度方向D2。在某些實施例中，擬閘極條114的長度方向D1垂直於半導體鰭108的長度方向D2。圖2H中所示的擬閘極條114的數目僅用於說明，在某些替代實施例中，可根據實際設計要求形成兩個或更多個平行擬閘極條。擬閘極條114包括含矽材料，例如多晶矽、非晶矽或其組合。
如圖2H中所示，在形成擬閘極條114之後，在擬閘極條114的側壁上形成一對間隔壁116。間隔壁116形成於閘極介電層112上且沿擬閘極條114的側壁延伸。換句話說，間隔壁116沿長度方向D1延伸。間隔壁116由介電材料形成，例如氮化矽或SiCON等。間隔壁116可包括單層結構或多層結構。
圖2I是鰭型場效電晶體在製造方法的各個階段中的一個階段的立體圖，且圖3I是鰭型場效電晶體的沿圖2I所示的剖面線I-I’截取的剖視圖。在圖1中的步驟S70中且如圖2H-圖2I及圖3H-圖3I中所示，形成圖案化介電層118以覆蓋未被擬閘極條114及間隔壁116覆蓋的閘極介電層112。舉例來說，圖案化介電層118的頂表面與擬閘極條114的頂表面實質上共平面。在某些實施例中，在形成圖案化介電層118之前，可提前執行某些製程（例如，閘極介電層112的圖案化製程、半導體鰭108凹入（recessing）製程、對半導體鰭108進行的應變源極/汲極磊晶製程、矽化（silicidation）製程等）。不再對上述可選的製程的細節予以贅述。
如圖2I中所示，間隔壁116與圖案化介電層118的組合可被視作鄰近於擬閘極條114的介電結構DS。換句話說，擬閘極條114可嵌於介電結構DS中且介電結構DS局部地覆蓋半導體鰭108及絕緣體110a。
圖2J是鰭型場效電晶體在製造方法的各個階段中的一個階段的立體圖，且圖3J是鰭型場效電晶體的沿圖2J所示的剖面線I-I’截取的剖視圖。在圖1中的步驟S70中且如圖2I-圖2J及圖3I-圖3J中所示，移除擬閘極條114。在某些實施例中，例如藉由蝕刻製程移除擬閘極條114。藉由恰當地選擇蝕刻劑來移除擬閘極條114，而不會對圖案化介電層118、閘極介電層112及間隔壁116造成大幅的損壞。在移除擬閘極條114之後，在間隔壁116之間形成空腔C。換句話說，閘極介電層112被空腔C局部地暴露出。
圖2K是鰭型場效電晶體在製造方法的各個階段中的一個階段的立體圖，且圖3K是鰭型場效電晶體的沿圖2K所示的剖面線I-I’截取的剖視圖。在圖1中的步驟S70中且如圖2J-圖2K及圖3J-圖3K中所示，在形成空腔C之後，閘極122形成於空腔C中且填充空腔C，並且閘極122覆蓋被空腔C暴露出的閘極介電層112。閘極122的寬度與擬閘極條114（如圖2I中所示）的寬度實質上相同。鰭型場效電晶體的通道長度與閘極122的寬度相關或由閘極122的寬度來決定。換句話說，半導體鰭108的與閘極122交疊且被閘極122覆蓋的部分用作鰭型場效電晶體的通道。
如圖2K中所示，在一個實施例中，舉例來說，閘極122及其下方的閘極介電層112被視作閘極堆疊結構GS，在閘極堆疊結構GS的側壁上形成介電結構DS（例如，一對間隔壁116或一對間隔壁116與圖案化介電層118的組合），且介電結構DS的頂表面與閘極堆疊結構GS的頂表面實質上共平面。在某些替代實施例中，可省略上述閘極置換製程（圖2J至圖2K及圖3J至圖3K）。
在本發明的實施例中，由於鰭切割製程是在形成絕緣體之後執行的，因而其餘的半導體鰭可得到妥善地保護。因此，鰭型場效電晶體的性能（例如，洩漏、晶片探測(Cp）良率等）、可靠性及製程控制（例如，製程視窗）可得到提高。
根據本發明的某些實施例，提供一種包括以下步驟的製作鰭型場效電晶體的方法。提供基材，所述基材包括多個溝渠及位於所述溝渠之間的多個半導體鰭。在所述溝渠中形成多個絕緣體。執行鰭切割製程以移除所述半導體鰭的某些部分，直至在所述絕緣體之間形成多個凹部為止。形成閘極堆疊結構，以局部地覆蓋所述半導體鰭及所述絕緣體。
在所述的方法中，形成所述絕緣體的方法包括：形成介電層，以填充所述溝渠及覆蓋所述半導體鰭；移除所述溝渠外的所述介電層；以及局部地移除所述溝渠中的所述介電層，以形成所述絕緣體。
在所述的方法中，所述鰭切割製程包括：形成圖案化光阻層，以局部地覆蓋所述半導體鰭；移除未被所述圖案化光阻層覆蓋的所述半導體鰭的所述部分，直至在所述絕緣體之間形成所述凹部為止；以及在形成所述凹部之後，移除所述圖案化光阻層。
在所述的方法中，在執行所述鰭切割製程之後，形成所述基材的多個曲面且所述曲面被所述凹部暴露出。
在所述的方法中，所述半導體鰭的所述部分被移除以在所述絕緣體之間形成多個半導體部分。
在所述的方法中，形成所述閘極堆疊結構的方法包括：形成閘極介電層，以填充所述凹部並覆蓋所述絕緣體及所述半導體鰭；以及在所述閘極介電層上形成閘極。
在所述的方法中，在執行所述鰭切割製程之後，形成所述基材的多個曲面且所述多個曲面被所述凹部暴露出，並且被所述凹部暴露出的所述曲面被所述閘極介電層覆蓋。
在所述的方法中，所述半導體鰭的所述部分被移除，以形成被所述凹部暴露出的多個半導體部分，且被所述凹部暴露出的所述半導體部分被所述閘極介電層覆蓋。
在所述的方法中，所述閘極介電層包括分佈於所述凹部中的多個孔洞。
根據本發明的其他實施例，提供一種包括以下步驟的製作鰭型場效電晶體的方法。將基材圖案化，以在所述基材中形成多個溝渠以及在所述溝渠之間形成多個半導體鰭。在所述溝渠中形成多個絕緣體，其中所述絕緣體局部地覆蓋所述半導體鰭的側壁。形成圖案化光阻層，以局部地覆蓋所述半導體鰭。移除未被所述圖案化光阻層覆蓋的所述半導體鰭的部分，直至在所述絕緣體之間形成所述凹部為止。在形成所述凹部之後，移除所述圖案化光阻層。形成閘極介電層，以填充所述凹部並覆蓋所述絕緣體及所述半導體鰭。在所述閘極介電層上形成閘極。
在所述的方法中，形成所述絕緣體的方法包括：形成介電層，以填充所述溝渠並覆蓋所述半導體鰭；移除所述溝渠外的所述介電層；以及局部地移除所述溝渠中的所述介電層，以形成所述絕緣體。
在所述的方法中，在未被所述圖案化光阻層覆蓋的所述半導體鰭的所述部分被移除之後，所述基材的多個曲面被所述絕緣體之間的所述凹部暴露出，且被所述凹部暴露出的所述曲面被所述閘極介電層覆蓋。
在所述的方法中，未被所述圖案化光阻層覆蓋的所述半導體鰭的所述部分被移除，以形成被所述凹部暴露出的多個半導體部分，且被所述凹部暴露出的所述半導體部分被所述閘極介電層覆蓋。
在所述的方法中，所述閘極介電層包括分佈於所述凹部中的多個孔洞。
根據本發明的另一實施例，提供一種鰭型場效電晶體，所述鰭型場效電晶體包括基材、多個絕緣體、閘極介電層及閘極。所述基材包括多個溝渠及位於所述溝渠之間的至少一個半導體鰭。所述絕緣體配置於所述溝渠中且所述絕緣體中的至少相鄰兩者藉由所述絕緣體之間的至少一個凹部間隔開。所述至少一個凹部被所述閘極介電層填充，且所述閘極介電層覆蓋所述絕緣體及所述至少一個半導體鰭。所述閘極配置於所述閘極介電層上，且所述閘極局部地覆蓋所述至少一個半導體鰭及所述絕緣體。
在所述的結構中，所述至少一個凹部的寬度等於所述至少一個半導體鰭的寬度。
在所述的結構中，所述基材的至少一個曲面被所述至少一個凹部暴露出且被所述閘極介電層覆蓋。
在所述的結構中，所述基材包括位於所述至少一個凹部下方的至少一個半導體部分，且所述至少一個半導體部分被所述閘極介電層覆蓋。
在所述的結構中，所述至少一個凹部被所述閘極介電層及所述半導體部分填充。
在所述的結構中，所述閘極介電層包括分佈於所述凹部中的多個孔洞。
前文概述數個實施例的特徵，使得熟習此項技術者可較佳地理解本揭露內容的態樣。熟習此項技術者應理解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本揭露內容的精神及範疇，且其可在不脫離本揭露內容的精神及範疇的情況下在本文中進行各種改變、替代以及更改。
100‧‧‧基材
100a‧‧‧半導體基材
102a‧‧‧保護層
102a’‧‧‧圖案化保護層
102b‧‧‧硬罩幕層
102b’‧‧‧圖案化硬罩幕層
104‧‧‧圖案化光阻層
106‧‧‧溝渠
108‧‧‧半導體鰭
108’‧‧‧半導體部分
110‧‧‧介電層
110a‧‧‧絕緣體
111‧‧‧凹部
112‧‧‧閘極介電層
114‧‧‧擬閘極條
116‧‧‧間隔壁
118‧‧‧圖案化介電層
122‧‧‧閘極
C‧‧‧空腔
CS‧‧‧曲面
D‧‧‧深度
D1、D2‧‧‧長度方向
DS‧‧‧介電結構
GS‧‧‧閘極堆疊結構
H‧‧‧高度差
I-I’‧‧‧剖面線
PR‧‧‧圖案化光阻層
S‧‧‧間距
S10、S20、S30、S40、S50、S60、S70‧‧‧步驟
T1、T2‧‧‧頂表面
V‧‧‧孔洞
W‧‧‧寬度
當結合附圖閱讀時，自以下實施方式最好地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，為論述清楚起見，可任意增大或減小各種特徵的尺寸。 圖1說明用以說明根據本發明某些實施例的製作鰭型場效電晶體的方法的流程圖。 圖2A-圖2K是根據本發明某些實施例的製作鰭型場效電晶體的方法的立體圖。 圖3A-圖3K是根據本發明某些實施例的製作鰭型場效電晶體的方法的剖視圖。 圖4及圖5示意性地說明圖2F及圖3F的修改形式。 圖6及圖7示意性地說明圖2G及圖3G的修改形式。
100a‧‧‧半導體基材
106‧‧‧溝渠
108‧‧‧半導體鰭
108’‧‧‧半導體部分
110a‧‧‧絕緣體
111‧‧‧凹部
CS‧‧‧曲面
PR‧‧‧圖案化光阻層
T1、T2‧‧‧頂表面

Claims (1)

  1. 一種製作鰭型場效電晶體的方法，包括： 提供基材，所述基材包括多個溝渠及位於所述溝渠之間的多個半導體鰭； 在所述溝渠中形成多個絕緣體； 執行鰭切割製程以移除所述半導體鰭的某些部分，直至在所述絕緣體之間形成多個凹部為止；以及 形成閘極堆疊結構，以局部地覆蓋所述半導體鰭及所述絕緣體。
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