JP5318865B2 - 薄膜トランジスタと、その製造方法と、薄膜トランジスタを用いた電子機器 - Google Patents

Description

本発明は、薄膜トランジスタと、その製造方法と、薄膜トランジスタを用いた電子機器に関するものである。

例えば、有機エレクトロルミネッセンス表示装置や液晶表示装置を用いた電子機器（例えばテレビジョン受信機）においては、前記有機エレクトロルミネッセンス表示装置や液晶表示装置を構成すべくマトリックス状に配置された表示素子を、複数の薄膜トランジスタにより駆動している。

そして、上記薄膜トランジスタの構造としては、下記のような構造となっていた。

すなわち、基板と、この基板上に設けたゲート電極と、このゲート電極を覆った絶縁層と、この絶縁層上に設けた半導体層と、この半導体層のチャネル領域両側のソース／ドレイン領域上に設けたソース／ドレイン電極とを備えた構造となっていた（これに類似する技術は例えば下記特許文献１に記載されている。）。

特開２００６−１０８６２３号公報

上記従来例の薄膜トランジスタにおける課題は生産性が低いものになるということである。

すなわち、従来の薄膜トランジスタでは、半導体層の結晶化を図るため、基板上にゲート電極、絶縁層、半導体層を順次設けた後、前記半導体層のチャネル領域両側のソース／ドレイン領域上に、結晶化誘導金属層を設け、次に加熱を行うようにしている。

そして、この加熱により、結晶化誘導金属層により半導体層の結晶化を促進した後、上記結晶化誘導金属層を除去し、次に半導体層のチャネル領域両側のソース／ドレイン領域上に、ソース／ドレイン電極を形成している。

つまり従来例では、半導体層の結晶化を図るために設けた結晶化誘導金属層は、ソース／ドレイン電極を形成前に除去するようになっており、この除去工程が必要となる分、生産性が低いものになるのである。

また従来方法によれば結晶化誘導金属層の膜厚の不均一性が結晶化の不均一性をもたらし、その結果トランジスタの特性の不均一性が生じ、例えば有機エレクトロルミネッセンス表示装置や液晶表示装置の輝度ムラを生じさせるという課題がある。

そしてこの目的を達成するために本発明は、基板と、前記基板上に設けられたゲート電極と、前記ゲート電極を覆う絶縁層と、前記絶縁層上に設けられた半導体層と、前記半導体層のチャネル領域両側のソース／ドレイン領域上に設けられたソース／ドレイン電極とを備え、前記チャネル領域および前記ソース／ドレイン領域は多結晶シリコンまたは微結晶シリコンで構成され、前記ソース／ドレイン電極は、Ｎｉ以外の金属が主成分であり、かつ一定濃度のＮｉを均一に含有させた構成と薄膜トランジスタとし、これにより所期の目的を達成するものである。

すなわち、本発明においては、従来方法における結晶化誘導金属層とソース／ドレイン電極の積層構造にかわりＮｉ以外の金属が主成分であり、かつ一定濃度のＮｉを均一に含有させたソース／ドレイン電極を用いる。ソース／ドレイン電極に含有するＮｉが結晶化を誘導する作用を及ぼすため、結晶化誘導金属層の形成、除去の必要がなく、生産性を向上させることができる。さらに、結晶化誘導金属層の膜厚の不均一性に起因するトランジスタの特性の不均一性も抑制することができる。

図１は、本発明の一実施形態の薄膜トランジスタの断面図である。 図２Ａは、本発明の一実施形態の製造方法を示す断面図である。 図２Ｂは、本発明の一実施形態の製造方法を示す断面図である。 図２Ｃは、本発明の一実施形態の製造方法を示す断面図である。 図２Ｄは、本発明の一実施形態の製造方法を示す断面図である。 図２Ｅは、本発明の一実施形態の製造方法を示す断面図である。 図２Ｆは、本発明の一実施形態の製造方法を示す断面図である。 図３Ａは、本発明の一実施形態の製造方法を示す断面図である。 図３Ｂは、本発明の一実施形態の製造方法を示す断面図である。 図３Ｃは、本発明の一実施形態の製造方法を示す断面図である。 図３Ｄは、本発明の一実施形態の製造方法を示す断面図である。 図４は、本発明の他の実施形態の薄膜トランジスタの断面図である。

以下本発明の一実施形態を、添付図面を用いて説明する。

図１は本発明の一実施形態の薄膜トランジスタを示し、薄膜トランジスタは、基板１と、この基板１上に設けられたゲート電極２と、このゲート電極２を覆う絶縁層３と、この絶縁層３上に設けられた半導体層４と、この半導体層４のチャネル領域５両側のソース／ドレイン領域６上に設けられたソース／ドレイン電極７とを備える。

なお、ソース／ドレイン領域６では、半導体層４のチャネル領域５の片側の一方の部分がソース領域であり、他方の部分がドレイン領域である。同様に、ソース／ドレイン電極７では、物理的に分離された部分の一方がソース電極であり、他方の部分がドレイン電極である。そして、ソース電極はソース領域上に設けられ、ドレイン電極はドレイン領域上に設けられる。

この薄膜トランジスタの構造をさらに詳述すると、先ず基板１は例えばガラスにより構成されており、その上面に酸化珪素層９を設け、この酸化珪素層９の上面に、例えばＭｏをスパッタすることで上記ゲート電極２が形成されている。

また、半導体層４は、下面側の第一の半導体層４ａと、その上面側の第二の半導体層４ｂの二層により構成されており、このうち第一の半導体層４ａはノンドープアモルファスシリコンを結晶化させたものであり、また第二の半導体層４ｂはｎ型またはｐ型アモルファスシリコンを結晶化させたものである。従って、半導体層４のチャネル領域５およびソース／ドレイン領域６は多結晶シリコンまたは微結晶シリコンで構成される。

ソース／ドレイン電極７は、Ｎｉ以外の金属が主成分であり、かつ一定濃度のＮｉを均一に含有する。好ましくは、ソース／ドレイン電極７のＮｉの含有量は１％以下である。半導体層４のチャネル領域５に対応する第一の半導体層４ａの上部、第二の半導体層４ｂの全部、ソース／ドレイン電極７の全部は、この図１に示すように除去され、これにより左右のソース／ドレイン電極７の一方がソース電極、他方がドレイン電極となっている。

またこの除去により、半導体層４のチャネル領域５においては、第一の半導体層４ａの上部にまで達する凹部１０が形成されており、この凹部１０の存在により、半導体層４のチャネル領域５は、そのソース／ドレイン領域６に比べて層厚さが薄くなっている。チャネル領域５は、半導体層４表面の凹部１０の底部に形成される。

さらにソース／ドレイン電極７上には感光性塗布膜により形成された平坦化層１１が形成され、この平坦化層１１の貫通孔１２には配線１３の一部が貫通配線され、これによりソース／ドレイン電極７が配線１３と接続されている。

そして、上記配線１３を介して本実施形態の薄膜トランジスタは、例えばテレビジョン受信機の表示装置（有機エレクトロルミネッセンス表示装置や液晶表示装置）のマトリックス配置された表示素子と接続され、該表示素子の駆動回路に用いられ、それらを駆動することとなる。

次に本実施形態の薄膜トランジスタの製造方法について説明する。

先ず図２Ａに示すごとく基板１上に酸化珪素層９、およびゲート電極２を設け、次に図２Ｂのごとく、リソグラフィー法、およびエッチング法などによりパターンニングを行う。

次に図２Ｃのごとく、ゲート電極２を覆うごとく絶縁層３、第一の半導体層４ａ、およびｎ型化不純物、あるいはｐ型化不純物（Ｐ原子やＢ原子）を含有する第二の半導体層４ｂを設ける。その結果、絶縁層３上に非晶質半導体層としての第一の半導体層４ａおよび第二の半導体層４ｂが設けられる。

その後、図２Ｄのごとく、リソグラフィー法およびエッチング法などにより第一の半導体層４ａおよび第二の半導体層４ｂのパターンニングを行う。

次に、図２Ｅのごとくスパッタ法により、第二の半導体層４ｂ上に、Ｎｉ以外の金属、例えばＭｏを主成分とし、かつ一定濃度のＮｉを均一に含有する電極層７ａ、例えばＮｉ含有量が１％である電極層（例えばＮｉ含有Ｍｏ層）７ａを設け、さらにチャネル領域５で開口したフォトレジスト１４を設ける。このとき、電極層７ａの好ましい製造方法としては、スパッタ法の原料ターゲットとしてＭｏが主成分であり、かつＮｉを１％程度均一に含有するものを用いることにより、従来の簡便なスパッタ法によりＭｏを主成分とし、Ｎｉ含有量が１％である電極層７ａが形成される。Ｎｉ含有量が１％である例を記載したが、ターゲットのＮｉ含有量を制御することにより電極層７ａのＮｉ含有量を制御することができる。電極層７ａに含有するＮｉは、のちの加熱処理によって第一の半導体層４ａおよび第二の半導体層４ｂ内に拡散し、結晶化を促進する。このとき拡散するＮｉの量によって結晶化の促進度合いが変化する。本実施形態においては、Ｎｉの拡散はターゲットのＮｉ含有量に依存し、電極層７ａの膜厚などのプロセス条件に依存しないため、Ｎｉの拡散量の不均一性が低減され、結果として結晶性の均一性、さらにはトランジスタ特性の均一性を著しく向上することができる。

Ｎｉの拡散量が多すぎると、チャネルに残留するＮｉがトランジスタ特性の劣化をもたらすため、電極層７ａのＮｉ含有量は１％以下であることが好ましい。また、Ｎｉ含有量は結晶化を促す最小量が必要であるため、０．０１％以上であることが好ましい。

その後、図２Ｆのごとくフォトレジスト１４の開口を活用し、エッチングによりチャネル領域５に対応する電極層７ａを除去する。具体的には、第一の半導体層４ａおよび第二の半導体層４ｂのチャネル領域５上に位置する電極層７ａを除去することで、第一の半導体層４ａおよび第二の半導体層４ｂのチャネル領域５両側のソース／ドレイン領域６上にソース／ドレイン電極７となる電極層７ａを設ける。

次に、図３Ａのごとくフォトレジスト１４の開口を活用し、さらにエッチングを行い、チャネル領域５に対応する第二の半導体層４ｂ全部および第一の半導体層４ａの上部のみを除去する。

つまり、本実施形態においては、第一の半導体層４ａのチャネル領域５は、第一の半導体層４ａのチャネル領域５対応部分をエッチングにより凹状に窪ませて形成したものであり、これにより第一の半導体層４ａのチャネル領域５は、この図３Ａのごとくそのソース／ドレイン領域６に比べて層厚さが薄くなっている。

次に図３Ａの状態の基板１からフォトレジスト１４を除去したものを、電気炉内に投入する。この加熱により、第一の半導体層４ａおよび第二の半導体層４ｂは多結晶半導体または微結晶半導体に結晶化される。

この電気炉において基板１は移動にしたがって徐々に加熱されることになるが、その移動初期時において電気炉において基板１が３００度〜３５０度となった状態を模式的に示すと図３Ｂの状態となる。

すなわち、この図３Ｂにおいては、第二の半導体層４ｂ中のｎ型化不純物あるいはｐ型化不純物（Ｐ原子やＢ原子）が第一の半導体層４ａ中に一部拡散し、さらにこの図３Ｂに示すごとく、電極層７ａ中のＮｉが第一の半導体層４ａおよび第二の半導体層４ｂに拡散移動を開始することになる。

ここで重要なことは、上述のごとく、絶縁層３、第一の半導体層４ａ、第二の半導体層４ｂ、および電極層７ａの外周部分は、ゲート電極２の外周部分よりも外方部分まで延長していることである。

すなわち、このように絶縁層３、第一の半導体層４ａ、第二の半導体層４ｂおよび電極層７ａの外周部分を、ゲート電極２の外周部分よりも外方まで延長すると、第一の半導体層４ａ、第二の半導体層４ｂおよび電極層７ａの外周部分（ゲート電極２外周部分よりも外側の部分）は、この図３Ｂに示すごとく基板１側へと曲がる状況となり、その結果として第一の半導体層４ａ、第二の半導体層４ｂおよび電極層７ａの外周部分には、第一の半導体層４ａのチャネル領域５側に対向する湾曲面Ａ（あるいは傾斜面）が形成されることになる。

なお、この第一の半導体層４ａ、第二の半導体層４ｂおよび電極層７ａの外周部分に、「第一の半導体層４ａのチャネル領域５側に対向する湾曲面Ａ（あるいは傾斜面）が形成される」とは、この図３Ｂのごとく本実施形態の薄膜トランジスタを、縦方向に切断した場合において、上記湾曲面Ａ（あるいは傾斜面）が第一の半導体層４ａのチャネル領域５側に対向する状態を示している。

またこのことからすると、上記電極層７ａだけは必ずしも第一の半導体層４ａのチャネル領域５側に対向する湾曲面、または傾斜面となっていなくても良い。

現状においてまだ十分には解明できていない部分はあるが、上述のような湾曲面Ａを形成すると、この第一の半導体層４ａおよび第二の半導体層４ｂの外周部分においては、図３Ｂに示すごとく電極層７ａから第一の半導体層４ａおよび第二の半導体層４ｂに向かうＮｉとして、第一の半導体層４ａのチャネル領域５側に向かう軌道（斜め矢印、または水平矢印）が形成されるため、結論としてチャネル領域５の結晶化に大きく貢献するものとなる。

すなわち、第一の半導体層４ａおよび第二の半導体層４ｂのシリコン結晶化は、電気炉内における基板１の搬送にともない５００度以上の加熱状態となると、上記Ｎｉが結晶化促進の触媒として作用し、結晶化が大きく進行することとなる。

第一の半導体層４ａのチャネル領域５は、この図３Ｂからも判るように電極層７ａからは遠く、しかも上述のごとくソース／ドレイン領域６に比べて層厚さが薄くなっているので、Ｎｉが届きにくくなる。しかしながら、本実施形態では上述のごとく第一の半導体層４ａ、第二の半導体層４ｂおよび電極層７ａの外周部分に、第一の半導体層４ａのチャネル領域５側に対向する湾曲面Ａ（あるいは傾斜面）を形成したためであろうと考えられるが、結論としてこのチャネル領域５にも図３Ｃの模式図のごとくＮｉが届き、結晶化が図られ、特性を十分発揮できるものとなる（また第二の半導体層４ｂ中にドーパントさせたＰ原子やＢ原子も上記Ｎｉと同じように第一の半導体層４ａのチャネル領域５に移動することになると考えられる。）。

また、この図３Ｃの５００度以上の加熱が行われる結果、電極層７ａは図１のソース／ドレイン電極７となる。

次に図３Ｄのごとく、ソース／ドレイン電極７上に、感光性樹脂による平坦化層１１を設け、リソグラフィー法による露光、現像を行えば貫通孔１２を簡単に形成できる。

そして図３Ｄの次にはスパッタにより配線層（図示せず）を形成し、リソグラフィー法やエッチング法によるパターンニングを行えば配線１３が形成され、図１の完成状態となる。

そして、上記配線１３を介して本実施形態の薄膜トランジスタは、例えばテレビジョン受信機の表示装置（有機エレクトロルミネッセンス表示装置や液晶表示装置）においてマトリックス配置された表示素子と接続され、それらを駆動することとなる。

例えばテレビジョン受信機の表示装置においては、本実施形態の薄膜トランジスタがきわめて多く用いられることとなるので、電子機器全体の効率化にも大きく貢献するものとなる。

また、本実施形態の薄膜トランジスタにおいては、上述のごとく結晶化促進のために用いたＮｉ層を除去する工程が不要となるので、生産工程が簡素化され、生産性の高いものとなる。

なお、本実施形態では、ソース／ドレイン電極７として、Ｍｏを主成分とし、Ｎｉを含有した電極を設けたが、ソース／ドレイン電極７の主成分の金属としては、Ｍｏ以外にも例えば、Ａｌ、Ｃｕ、Ｗ、Ａｕ、Ａｇ、およびＴｉなどを用いることができる。

図４は本発明の他の実施形態を示すもので、この薄膜トランジスタの構造は下記のようになっている。

なお、上記図１〜図３Ｄに示したものと同一の構成要素については、同一番号を付して、説明を簡略化する。

すなわち、図４に示した薄膜トランジスタは、第一の半導体層４ａのチャネル領域５上に、例えば窒化珪素層よりなるエッチング保護層１５を設けたものである。

さらに具体的に説明すると、第一の半導体層４ａのチャネル領域５上に、例えば窒化珪素層よりなるエッチング保護層１５を設け、その後第二の半導体層４ｂを設けているのである。

図４の薄膜トランジスタは、基板１上にゲート電極２を設け、ゲート電極２を覆うごとく絶縁層３を設け、絶縁層３上に第一の非晶質半導体層としての第一の半導体層４ａを設け、第一の半導体層４ａのチャネル領域５上にエッチング保護層１５を設け、エッチング保護層１５を覆うごとく第一の半導体層４ａ上に第二の非晶質半導体層としての第二の半導体層４ｂを設け、第二の半導体層４ｂ上に、Ｎｉ以外の金属が主成分であり、かつ一定濃度のＮｉを均一に含有する電極層７ａを設け、第一の半導体層４ａのチャネル領域５上に位置する電極層７ａおよび第二の半導体層４ｂを除去することで、第一の半導体層４ａのチャネル領域５両側のソース／ドレイン領域６上にソース／ドレイン電極７を設け、その後加熱することにより、第一の半導体層４ａおよび第二の半導体層４ｂを多結晶半導体または微結晶半導体に結晶化することで製造される。

このとき、絶縁層３、第一の半導体層４ａおよび第二の半導体層４ｂの外周部分をゲート電極２の外周部分よりも外方まで延長して形成することにより、第一の半導体層４ａおよび第二の半導体層４ｂの外周部分に、第一の半導体層４ａのチャネル領域５側に対向する湾曲面、あるいは傾斜面が設けられる。また、電極層７ａのＮｉ含有量は例えば１％以下とされる。

このように第一の半導体層４ａのチャネル領域５上に、例えば窒化珪素層よりなるエッチング保護層１５を設け、次に第二の半導体層４ｂを設けた製造途中における状態は、図２Ｃのような状態となる。

したがって、以降は図２Ｄ〜図３Ｄとほぼ同じ工程に進むことになるのであるが、特に図３Ａに対応する工程においては、この図４に示す実施形態の薄膜トランジスタでは、エッチング保護層１５の効果により、第一の半導体層４ａのチャネル領域５まではエッチングが届かず、よって第一の半導体層４ａのチャネル領域５の厚さが均一なものとなる。

つまり、この図４に示した薄膜トランジスタは水平方向に無数の数が並ぶことになるのであるが、隣接する薄膜トランジスタ間において第一の半導体層４ａのチャネル領域５の厚さが不均一になると、特性上のばらつきが問題となることがある。

そのような場合、この実施形態のごとく、第一の半導体層４ａのチャネル領域５上に、エッチング保護層１５を設ければ、隣接する薄膜トランジスタの全てにおいて、その第一の半導体層４ａのチャネル領域５の厚さが均一なものとなるので、特性上のばらつき問題を解消することが出来る。

以上、本発明の薄膜トランジスタについて、実施形態に基づいて説明したが、本発明は、この実施形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。

以上のごとく本発明は、薄膜トランジスタの生産性を高いものとすることが出来、また薄膜トランジスタとしての効率を高めることが出来るものである。

したがって本発明の薄膜トランジスタを用いた、各種電子機器の低価格化や効率化にも貢献できるものとなる。

１ 基板
２ ゲート電極
３ 絶縁層
４ 半導体層
４ａ 第一の半導体層
４ｂ 第二の半導体層
５ チャネル領域
６ ソース／ドレイン領域
７ ソース／ドレイン電極
７ａ 電極層
９ 酸化珪素層
１０ 凹部
１１ 平坦化層
１２ 貫通孔
１３ 配線
１４ フォトレジスト
１５ エッチング保護層

Claims (13)

1. 基板と、
   前記基板上に設けられたゲート電極と、
   前記ゲート電極を覆う絶縁層と、
   前記絶縁層上に設けられた半導体層と、
   前記半導体層のチャネル領域両側の領域上に設けられた、Ｎｉ以外の金属が主成分であり、かつ一定濃度のＮｉを均一に含有するソースドレイン電極とを備え、
   前記チャネル領域および前記チャネル領域両側の領域は、前記ソースドレイン電極に含有されるＮｉを前記半導体層内へ熱拡散することにより非晶質シリコン層を結晶化して形成された多結晶シリコンまたは微結晶シリコンで構成された
   薄膜トランジスタ。
2. 前記ソースドレイン電極のＮｉ含有量が１％以下である
   請求項１に記載の薄膜トランジスタ。
3. 前記半導体層のチャネル領域は、前記チャネル領域両側の領域に比べて層厚さが薄い
   請求項１又は２に記載の薄膜トランジスタ。
4. 前記半導体層のチャネル領域は、前記半導体層表面の凹部の底部に形成される
   請求項３に記載の薄膜トランジスタ。
5. 前記半導体層のチャネル領域上には、エッチング保護層が設けられる
   請求項４に記載の薄膜トランジスタ。
6. 前記絶縁層と前記半導体層の外周部分は、前記ゲート電極の外周部分よりも外方まで延長され、
   前記半導体層の外周部分には、前記半導体層のチャネル領域側に対向する湾曲面、あるいは傾斜面が設けられる
   請求項１〜５のいずれか１項に記載の薄膜トランジスタ。
7. 基板上にゲート電極を設け、
   前記ゲート電極を覆うごとく絶縁層を設け、
   前記絶縁層上に非晶質シリコン層を設け、
   前記非晶質シリコン層上に、Ｎｉ以外の金属が主成分であり、かつ一定濃度のＮｉを均一に含有する電極層を設け、
   前記非晶質シリコン層のチャネル領域上に位置する前記電極層、および前記非晶質シリコン層の一部を除去することで、前記非晶質シリコン層のチャネル領域両側の領域上にソースドレイン電極を設け、その後前記非晶質シリコン層を加熱することにより、前記Ｎｉを前記非晶質シリコン層に拡散させて前記非晶質シリコン層を多結晶半導体または微結晶半導体に結晶化する
   薄膜トランジスタの製造方法。
8. 前記絶縁層と前記非晶質シリコン層の外周部分を前記ゲート電極の外周部分よりも外方まで延長して形成することにより、前記非晶質シリコン層の外周部分に、前記非晶質シリコン層のチャネル領域側に対向する湾曲面、あるいは傾斜面を設ける
   請求項７に記載の薄膜トランジスタの製造方法。
9. 前記電極層のＮｉ含有量が１％以下である
   請求項７に記載の薄膜トランジスタの製造方法。
10. 基板上にゲート電極を設け、
    前記ゲート電極を覆うごとく絶縁層を設け、
    前記絶縁層上に第一の非晶質シリコン層を設け、
    前記第一の非晶質シリコン層のチャネル領域上にエッチング保護層を設け、
    前記エッチング保護層を覆うごとく前記第一の非晶質シリコン層上に第二の非晶質シリコン層を設け、
    前記第二の非晶質シリコン層上に、Ｎｉ以外の金属が主成分であり、かつ一定濃度のＮｉを均一に含有する電極層を設け、
    前記第一の非晶質シリコン層のチャネル領域上に位置する前記電極層および前記第二の非晶質シリコン層を除去することで、前記第一の非晶質シリコン層のチャネル領域両側の領域上にソースドレイン電極を設け、その後前記第一の非晶質シリコン層および前記第二の非晶質シリコン層を加熱することにより、前記Ｎｉを前記第一の非晶質シリコン層および前記第二の非晶質シリコン層に拡散させて前記第一の非晶質シリコン層および前記第二の非晶質シリコン層を多結晶半導体または微結晶半導体に結晶化する
    薄膜トランジスタの製造方法。
11. 前記絶縁層、前記第一の非晶質シリコン層、および前記第二の非晶質シリコン層の外周部分を前記ゲート電極の外周部分よりも外方まで延長して形成することにより、前記第一の非晶質シリコン層および前記第二の非晶質シリコン層の外周部分に、前記第一の非晶質シリコン層のチャネル領域側に対向する湾曲面、あるいは傾斜面を設ける
    請求項１０に記載の薄膜トランジスタの製造方法。
12. 前記電極層のＮｉ含有量が１％以下である
    請求項１０に記載の薄膜トランジスタの製造方法。
13. 請求項１〜６に記載の薄膜トランジスタが、マトリックス配置された表示素子の駆動回路に用いられた
    電子機器。

Images