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TWI773757B - 記憶體裝置及記憶體裝置之控制方法 - Google Patents

記憶體裝置及記憶體裝置之控制方法 Download PDF

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TWI773757B
TWI773757B TW107115653A TW107115653A TWI773757B TW I773757 B TWI773757 B TW I773757B TW 107115653 A TW107115653 A TW 107115653A TW 107115653 A TW107115653 A TW 107115653A TW I773757 B TWI773757 B TW I773757B
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日商索尼半導體解決方案公司
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Abstract

本揭露之一實施形態的記憶體裝置係具備記憶胞。該記憶胞係含有：電阻狀態會在第1電阻狀態與第2電阻狀態間變化的電阻變化型元件、和選擇元件。該記憶體裝置係還具備：藉由改變電阻變化型元件之狀態以進行對記憶胞的資料寫入與資料抹除的驅動電路。驅動電路，係在資料抹除之際，除了階段性地改變對記憶胞所施加的電壓，也還階段性地改變用來限制記憶胞中所流過之電流之大小的電流限制值。

Description

記憶體裝置及記憶體裝置之控制方法
本揭露係有關於記憶體裝置及記憶體裝置之控制方法。
作為非揮發性記憶體，ReRAM(Resistive Random Access Memory：電阻變化型記憶體)、CBRAM (Conduction Bridge Random Access Memory：導電性橋接記憶體)、PCRAM(Phase-Change Random Access Memory：相變記憶體)、MRAM(Magnetoresistive Random Access Memory：磁阻記憶體)、STTRAM(Spin Transfer Torque Random Access Memory：自旋注入記憶體)等係為已知。ReRAM，係將藉由電阻狀態之變化而記憶資料的電阻變化型元件，作為非揮發性記憶元件來使用(例如參照專利文獻1、2)。
又，作為使用到上記非揮發性記憶體的記憶胞之構成，1R(1 Resistor)型或1D1R(1 Diode 1 Resistor)型係為已知。將此種記憶胞配置在複數個位元線與複數個字組線之交叉部的交叉點型之記憶體裝置，係為已知。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2011-243265號公報 　　[專利文獻2]國際公開第2016/072173號
在記憶胞使用到電阻變化型元件的交叉點型之記憶體裝置中，資料的寫入係藉由例如，對記憶胞施加寫入時所必要之電壓以使電阻變化型元件從高電阻狀態變化成低電阻狀態，而進行之。該資料之寫入係被稱為「設置」。資料的抹除係藉由例如，對記憶胞施加抹除時所必要之電壓，以使電阻變化型元件從低電阻狀態變化成高電阻狀態，而進行之。該資料之抹除係被稱為「重置」。
在已被重置的記憶胞中，隨著所被施加的電壓之大小，保持特性或壽命會有很大的不同。例如，記憶胞所被施加的電壓(記憶胞電壓)低於適切範圍的情況下，則保持特性會劣化。又，例如，記憶胞電壓超過適切範圍的情況下，則會因為寫入、抹除的反覆之壓力，導致抹寫壽命降低。因此，提供可抑制已被重置的記憶胞的保持特性或抹寫壽命之降低的記憶體裝置及記憶體裝置之控制方法，係被人們所期望。
本揭露之一實施形態的記憶體裝置，係具備被配置在第1配線與第2配線之交叉部的記憶胞。該記憶胞係含有：電阻狀態會在第1電阻狀態與第2電阻狀態間變化的電阻變化型元件、和選擇元件。該記憶體元件係還具備：驅動電路，係藉由使電阻變化型元件從第1電阻狀態變化成第2電阻狀態以對記憶胞進行資料之寫入，藉由使電阻變化型元件從第2電阻狀態變化成第1電阻狀態以進行已被記憶在記憶胞中的資料之抹除。驅動電路，係在進行資料之抹除之際，除了階段性地改變對記憶胞所施加的電壓，也還階段性地改變用來限制記憶胞中所流過之電流之大小的電流限制值。
本揭露之一實施形態的記憶體裝置之控制方法，係包含對被配置在第1配線與第2配線之交叉部的記憶胞，藉由驅動電路而進行以下的2個步驟。此處，記憶胞係含有：電阻狀態會在第1電阻狀態與第2電阻狀態間變化的電阻變化型元件、和選擇元件。 　　(1)藉由使電阻變化型元件從第1電阻狀態變化成第2電阻狀態以對記憶胞進行資料之寫入 　　(2)藉由使電阻變化型元件從第2電阻狀態變化成第1電阻狀態以進行已被記憶在記憶胞中的資料之抹除 　　該驅動方法，係在進行資料之抹除之際，除了階段性地改變對記憶胞所施加的電壓，也還階段性地改變用來限制記憶胞中所流過之電流之大小的電流限制值。
在本揭露之一實施形態的記憶體裝置、及記憶體裝置之控制方法中，在進行資料之抹除之際，施加至記憶胞的電壓會被階段性地改變，用來限制記憶胞中所流過之電流之大小的電流限制值也會被階段性地改變。藉此，在資料抹除完成時，可使電阻變化型元件所被施加的電壓，收斂在適切電壓範圍內。
若依據本揭露之一實施形態的記憶體裝置、及記憶體裝置之控制方法，則由於在資料抹除完成時，可使電阻變化型元件所被施加的電壓收斂在適切電壓範圍內，因此，可抑制已被重置之記憶胞的保持特性或抹寫壽命的降低。此外，本技術的效果，係並沒有一定限定於此處所記載之效果，亦可為本說明書中所記載任一效果。
以下，關於實施本揭露所需之形態，參照圖面來詳細說明本發明的實施形態。此外，說明係用以下順序來進行。 　　0.電阻變化型記憶體元件之說明(圖1、圖2) 　　1.第1實施形態(圖3～圖12) 　　2.第2實施形態(圖13～圖14) 　　3.各實施形態之變形例(圖15) 　　4.第3實施形態之變形例(圖16～圖18)
＜0.電阻變化型記憶體元件之說明＞ [構成] 　　圖1係表示作為非揮發性記憶元件是使用到電阻變化型元件VR的電阻變化型記憶體元件之第1例。圖2係表示電阻變化型記憶體元件之第2例。
圖1所示的電阻變化型記憶體元件係具有：由電阻變化型元件VR與3端子之MOS(Metal Oxide Semiconductor)電晶體TE所成之1T1R(1 Transistor 1 Resistor)型之記憶胞MC的結構。MOS電晶體TE的閘極端子係被連接至字組線WL，汲極端子係被連接至位元線BL，源極端子係隔著電阻變化型元件VR而被連接至源極線SL。位元線BL及源極線SL中係分別存在有配線電阻RBL 、RSL 。位元線BL及源極線SL中係也分別存在有寄生電容CBL 、CSL 。
使用1T1R型之電阻變化型記憶體元件來構成記憶胞陣列的情況下，會需要位元線BL、字組線WL、及源極線SL之3條配線，而難以發揮交叉點型之記憶體裝置的優點也就是記憶胞MC的高密度配置。在1T1R型中，可藉由字組線WL來控制記憶胞MC之電流值。藉此可抑制電阻變化型元件VR之電阻變化時的位元線BL與字組線WL的電壓變化。
圖2所示的電阻變化型記憶體元件係具有：將電阻變化型元件VR與選擇元件SE做串聯的1S1R(1 Selector 1 Resistor)型之記憶胞MC的結構。此外，在圖2中作為1S1R型之記憶胞MC，圖示了在選擇元件SE是使用了二極體的1D1R(1 Diode 1 Resistor)型之記憶胞MC的結構。
將如此的1D1R型之記憶胞MC，配置在複數個位元線BL與複數個字組線WL之交叉部，藉此就可構成交叉點型的記憶體裝置。在如此的交叉點型之記憶體裝置中，位元線BL係被連接至電阻變化型元件VR之一端，字組線WL係被連接至選擇元件SE之一端。位元線BL及字組線WL中係分別存在有配線電阻RBL 、RWL 。位元線BL及字組線WL中係也分別存在有寄生電容CBL 、CWL 。
於電阻變化型記憶體元件中，電阻變化型元件VR的電阻狀態係在高電阻狀態與低電阻狀態間做變化，所被記憶的資料值係例如若為高電阻狀態則為“0”，若為低電阻狀態則為“1”，而被區別。
[課題] 　　在交叉點型的記憶體裝置中，係為了實現高密度的記憶胞陣列，通常不是像1D1R型般地在選擇元件SE是採用3端子之MOS電晶體TE，而是採用2端子之選擇元件SE。因此，選擇元件SE並不帶有用來限制電流所需之機能。
於電阻變化型記憶體元件中，在抹除(重置)動作時，存在有2種類之電壓。具體而言，第1種類的電壓係為，為了使低電阻狀態之電阻變化型元件VR的電阻狀態做反轉而讓必須之電流流過所需之電壓。第2種類之電壓係為，電阻變化型元件VR變化成高電阻狀態之後，為了使其高電阻狀態之特性變得穩定而為必須的某一定範圍之電壓Vhrs_limit。電壓Vhrs_limit，係相當於本揭露的「適切電壓範圍」之一具體例。電壓Vhrs_limit係相當於，在進行資料抹除之際後述的初期重置電壓Vrst1正被施加至記憶胞MC時選擇元件SE所被施加的電壓值、與在進行資料抹除之際初期重置電壓Vrst1正被施加至記憶胞MC時電阻變化型元件VR所被施加的電壓值所包夾的範圍。
隨著選擇元件SE的大小參差，有時候，藉由選擇元件SE的一度之選擇，電阻變化型元件VR所被施加的電壓會比所定範圍之電壓Vhrs_limit還低。此情況下，電阻變化型元件VR之電阻值會變成比所望之值還低，有可能導致保持特性劣化。又，隨著選擇元件SE的大小參差，有時候，藉由選擇元件SE的二度之選擇，電阻變化型元件VR所被施加的電壓會比所定範圍之電壓Vhrs_limit還高。此情況下，因為寫入、抹除之反覆的壓力，有可能導致電阻變化型元件VR發生劣化、或容易被破壞，導致抹寫壽命降低。
＜1.第1實施形態＞ [構成] 　　圖3係表示本揭露的第1實施形態所述之資訊處理系統之機能區塊之一例。此資訊處理系統係具備主機電腦100及記憶體裝置200。記憶體裝置200係具備：記憶體控制器300、1或複數個記憶胞陣列單元400及電源電路500。此外，圖3中係例示，1個記憶胞陣列單元400被設置的樣子。記憶體控制器300係相當於本揭露之「判定部」之一具體例。
(主機電腦100) 　　主機電腦100係控制記憶體裝置200。具體而言，主機電腦100，係發行用以指定存取目的地之邏輯位址的指令，然後將該指令或資料，供給至記憶體裝置200。又，主機電腦100，係將從記憶體裝置200所輸出的資料，予以收取。此處，指令，係用來控制記憶體裝置200所需，包含例如：用來指示資料之寫入處理的寫入指令、用來指示資料之讀出處理的讀取指令、或指示資料之抹除處理的重置指令。又，邏輯位址，係在主機電腦100所定義的位址空間中，由主機電腦100存取記憶體裝置200之際的存取單位之每一領域所被指派的位址。此存取單位之領域，以下稱為「扇區」。
(記憶體控制器300) 　　記憶體控制器300係控制1或複數個記憶胞陣列單元400。記憶體控制器300，係從主機電腦100，收取用來指定邏輯位址的寫入指令。又，記憶體控制器300，係依照寫入指令，來執行資料的寫入處理。該寫入處理中，邏輯位址係被轉換成實體位址，對該實體位址寫入資料。此處，實體位址，係對記憶體控制器300存取1或複數個記憶胞陣列單元400之際的每一存取單位，於1或複數個記憶胞陣列單元400中所被指派的位址。假設記憶體控制器300對1或複數個記憶胞陣列單元400進行存取的單位係為例如，與扇區相同。此情況下，於1或複數個記憶胞陣列單元400中，對每一扇區指派實體位址。又，記憶體控制器300，係一旦收取用來指定邏輯位址的讀取指令，則將該邏輯位址轉換成實體位址，從該實體位址讀出資料。然後，記憶體控制器300，係將已讀出之資料當作讀取資料而輸出至主機電腦100。又，記憶體控制器300，係一旦從主機電腦100，接收到用來指定邏輯位址的重置指令，則將該邏輯位址轉換成實體位址，將該實體位址上已被寫入之資料予以抹除。記憶體控制器300所做的存取單位，係亦可和主機電腦100所做的存取單位相同，也可不同。
(電源電路500) 　　電源電路500係對1或複數個記憶胞陣列單元400供給所望的電壓。具體而言，電源電路500，係對後述的位元線解碼器26，供給寫入時所使用的設置電壓、讀出時所使用的感測電壓、及抹除時所使用的重置電壓。此時的重置電壓中係包含有例如：初期位元電壓Vbl1、後期位元電壓Vbl2、共通電壓Vinh等。又，電源電路500，係對後述的字組線解碼器23，供給感測電壓及重置電壓。此時的重置電壓中係包含有例如：初期字組電壓Vwl1、後期字組電壓Vwl2等。初期字組電壓Vwl1與初期位元電壓Vbl1之差分(=初期字組電壓Vwl1-初期位元電壓Vbl1)也就是初期重置電壓Vrst1，係相當於本揭露的「第1電壓」之一具體例。初期重置電壓Vrst1，係於重置動作中，電阻變化型元件VR已經變成低電阻狀態時，將選擇元件SE變成選擇狀態的電壓。後期字組電壓Vwl2與後期位元電壓Vbl2之差分(=後期字組電壓Vwl2-後期位元電壓Vbl2)也就是後期重置電壓Vrst2，係相當於本揭露的「第2電壓」之一具體例。後期重置電壓Vrst2，係於重置動作中，電阻變化型元件VR已經變成高電阻狀態時，將選擇元件SE變成選擇狀態的電壓，係為比初期重置電壓Vrst1還大的值。
(記憶胞陣列單元400) 　　接著，說明記憶胞陣列單元400。圖4係表示記憶胞陣列單元400的機能區塊之一例。記憶胞陣列單元400，係由例如半導體晶片所構成。記憶胞陣列單元400係具有：控制電路10、驅動電路20及記憶胞陣列30。控制電路10，係與記憶體控制器300之間，交換指令、寫入資料及讀取資料等。控制電路10，係依照寫入指令，而對記憶胞陣列30將資料予以寫入，並依照讀取指令，而從記憶胞陣列30將資料予以讀出。又，控制電路10，係依照重置指令，而將記憶胞陣列30中的所定之地點的資料予以抹除。
(記憶胞陣列30) 　　圖5係表示記憶胞陣列30的電路構成之一例。記憶胞陣列30，係具有n(n為2以上之整數)個扇區。各個扇區係具有，相應於扇區大小之個數的複數個記憶胞MC。然後，對每一扇區指派有實體位址。
記憶胞陣列30，係為所謂的交叉點型的記憶胞陣列，具體而言，具有：複數條字組線WL、複數條位元線BL、在字組線WL與位元線BL彼此對向之每一位置上分別被配置1個的複數個記憶胞MC。字組線WL，係相當於本揭露的「第1配線」之一具體例。位元線BL，係相當於本揭露的「第2配線」之一具體例。圖5中係圖示了，在3條位元線BL0、BL1、BL2與3條字組線WL0、WL1、WL2的交叉部配置有記憶胞MC的例子。此外，位元線BL、字組線WL及記憶胞MC之數量係不限定於圖示的例子。
在記憶胞陣列30中，可對藉由來自外部之位址輸入而被指定的記憶胞MC，寫入資料。又，可將藉由位址輸入而被指定的記憶胞MC中所被記憶之資料，予以讀出。記憶胞MC中所被記憶的資料值係以電阻變化型元件VR的電阻狀態而被區別。例如若為高電阻狀態則是“0”，若為低電阻狀態則是“1”，而被區別。高電阻狀態，係相當於本揭露的「第1電阻狀態」之一具體例。低電阻狀態，係相當於本揭露的「第2電阻狀態」之一具體例。
(驅動電路20) 　　接著，說明驅動電路20。驅動電路20，係在進行資料的抹除之際，除了階段性地改變對記憶胞MC所施加的電壓，也還階段性地改變用來限制記憶胞MC中所流過之電流之大小的電流限制值。具體而言，驅動電路20，係在進行資料的抹除之際，階段性地增大對記憶胞MC所施加的電壓，並階段性地減少用來限制記憶胞MC中所流過之電流之大小的電流限制值。
驅動電路20係例如，如圖4所示，具有：時序控制電路21、電壓控制電路22、字組線解碼器23、電壓控制電路24、電流控制電路25及位元線解碼器26。
時序控制電路21，係對電壓控制電路22、24輸出控制變更輸出電壓之時序的訊號。時序控制電路21係例如，藉由將後述之第1重置啟用訊號/rst_en1設成high，以將電壓控制電路22之輸出電壓設定成電壓Vwl1。時序控制電路21係例如，藉由將後述之第2重置啟用訊號/rst_en2設成high，以將電壓控制電路22之輸出電壓設定成電壓Vwl2。時序控制電路21係例如，藉由將後述之第3重置啟用訊號/rst_en3設成high，以將電壓控制電路24之輸出電壓設定成電壓Vbl1。時序控制電路21係例如，藉由將後述之第4重置啟用訊號/rst_en4設成high，以將電壓控制電路24之輸出電壓設定成電壓Vbl2。
時序控制電路21，係還會對電流控制電路25輸出控制變更電流限制值之時序的訊號。時序控制電路21係例如，藉由將後述之第5重置啟用訊號/rst_en5設成high，以將電流控制電路25的電流限制值設定成定電流(初期重置電流Irst1)。時序控制電路21係例如，藉由將後述之第6重置啟用訊號/rst_en6設成high，以將電流控制電路25的電流限制值設定成定電流Irst2(後期重置電流Irst2)。
電壓控制電路22係含有：在進行資料「1」的寫入動作之際，亦即，使記憶胞MC的電阻變化型元件VR從高電阻狀態變化成低電阻狀態的寫入(設置)動作進行之際，將寫入資料「1」的字組線WL驅動成設置動作所必須之所定之電壓(設置電壓)的電路。亦即，電壓控制電路22，係藉由使電阻變化型元件VR從高電阻狀態變化成低電阻狀態，以對記憶胞MC進行資料之寫入。電壓控制電路22係還含有：在進行資料「0」的寫入動作之際，亦即，使記憶胞MC的電阻變化型元件VR從低電阻狀態變化成高電阻狀態的寫入(重置)動作進行之際，將寫入資料「0」的字組線WL驅動成重置動作所必須之所定之電壓(重置電壓)的電路。亦即，電壓控制電路22，係藉由使電阻變化型元件VR從低電阻狀態變化成高電阻狀態，以進行記憶胞MC中所被記憶之資料的抹除。
電壓控制電路22，係在進行資料「1」的抹除之際，以使得初期重置電壓Vrst1會變成所定之電壓值的方式，來控制字組線WL上所被施加的電壓(初期字組電壓Vwl1)。電壓控制電路22，係還會在進行資料「1」的抹除之際，以使得後期重置電壓Vrst2會變成所定之電壓值的方式，來控制字組線WL上所被施加的電壓(後期字組電壓Vwl2)。電壓控制電路22，係在進行資料的抹除之際，在電阻變化型元件VR已經變成低電阻狀態時將用來使選擇元件SE變成選擇狀態的初期重置電壓Vrst1，施加至記憶胞MC。電壓控制電路22，係在將初期重置電壓Vrst1施加至記憶胞MC後，將電阻變化型元件VR已經變成高電阻狀態時用來使選擇元件SE變成選擇狀態的後期重置電壓Vrst2(＞初期重置電壓Vrst1)，施加至記憶胞MC。電壓控制電路22，係在對字組線WL施加了初期字組電壓Vwl1後，接著施加後期字組電壓Vwl2。
圖6係表示電壓控制電路22的電路構成之一例。電壓控制電路22係具有：可切換對字組線WL所施加之電壓的機能。電壓控制電路22係具有例如：PMOS型的電晶體T1、T2、和NMOS型的電晶體T3、和AND電路A1。電晶體T3的閘極端子係被連接至AND電路A1的輸出端子。
在電壓控制電路22中，係在第1重置啟用訊號/rst_en1為high之時，電晶體T1會變成導通，將字組線WL(或是與字組線WL連接的解碼器線WL_dec)的電壓，設成初期字組電壓Vwl1。又，在第2重置啟用訊號/rst_en2為high之時，電晶體T2會變成導通，將字組線WL的電壓設成後期字組電壓Vwl2。第1重置啟用訊號/rst_en1與第2重置啟用訊號/rst_en2係不允許同時變成high。第1重置啟用訊號/rst_en1與第2重置啟用訊號/rst_en2同時變成low的情況下，AND電路A1係輸出high，電晶體T3係變成導通，電晶體T1、T2係變成斷開。此情況下，字組線WL係變成非選擇，其電壓係變成共通電壓Vinh。
字組線解碼器23，係被連接至記憶胞陣列30的各字組線WL，藉由從位址線所被輸入之行位址，而選擇對應的字組線WL。已被字組線解碼器23所選擇的字組線WL稱為選擇字組線，未被字組線解碼器23所選擇的字組線WL稱為非選擇字組線。
電壓控制電路24係含有：在進行資料「1」的寫入動作之際，亦即，使記憶胞MC的電阻變化型元件VR從高電阻狀態變化成低電阻狀態的寫入(設置)動作進行之際，將寫入資料「1」的位元線BL驅動成設置動作所必須之所定之電壓(設置電壓)的電路。電壓控制電路24係還含有：在進行資料「0」的寫入動作之際，亦即，使記憶胞MC的電阻變化型元件VR從低電阻狀態變化成高電阻狀態的寫入(重置)動作進行之際，將寫入資料「0」的位元線BL驅動成重置動作所必須之所定之電壓(重置電壓)的電路。
電壓控制電路24，係在進行資料「1」的抹除之際，以使得初期重置電壓Vrst1會變成所定之電壓值的方式，來控制位元線BL上所被施加的電壓(初期位元電壓Vbl1)。電壓控制電路24，係還會在進行資料「1」的抹除之際，以使得後期重置電壓Vrst2會變成所定之電壓值的方式，來控制位元線BL上所被施加的電壓(後期位元電壓Vbl2)。
圖7係表示電壓控制電路24的電路構成之一例。電壓控制電路24係具有：可切換對位元線BL所施加之電壓的機能。電壓控制電路24係具有例如：PMOS型的電晶體T4、T5、和NMOS型的電晶體T6、和AND電路A2。電晶體T6的閘極端子係被連接至AND電路A2的輸出端子。
在電壓控制電路24中，係在第3重置啟用訊號/rst_en3為high之時，電晶體T4會變成導通，將位元線BL(或是與位元線BL連接的解碼器線BL_dec)的電壓，設成初期位元電壓Vbl1。又，在第4重置啟用訊號/rst_en4為high之時，電晶體T5會變成導通，將位元線WL的電壓設成後期位元電壓Vbl2。第3重置啟用訊號/rst_en3與第4重置啟用訊號/rst_en4係不允許同時變成high。第3重置啟用訊號/rst_en3與第4重置啟用訊號/rst_en4同時變成low的情況下，AND電路A2係輸出high，電晶體T6係變成導通，電晶體T4、T5係變成斷開。此情況下，位元線BL係變成非選擇，其電壓係變成共通電壓Vinh。
位元線解碼器26，係被連接至記憶胞陣列30的各位元線BL，藉由從位址線所被輸入之列位址，而選 擇對應的位元線BL。已被位元線解碼器26所選擇的位元線BL稱為選擇位元線，未被位元線解碼器26所選擇的位元線WL稱為非選擇位元線。
電流控制電路25係為，用來將位元線BL中所流過之電流限制成所定之限制電流值所需之電路。電流控制電路25，係於藉由對記憶胞MC施加初期重置電壓Vrst1而導致記憶胞MC中有抹除電流通過的期間(後述的t3~t5)中，將位元線BL的電流限制值，設定成用來使電阻變化型元件VR從低電阻狀態變化成高電阻狀態所必須之電流值(初期重置電流Irst1)。電流控制電路25係例如，在包含後述的t3~t5，且不包含對記憶胞MC施加後期重置電壓Vrst2的期間(後述的t8以後)的期間之間(例如後述的t0~t6)，將位元線BL的電流限制值，設定成初期重置電流Irst1。
電流控制電路25，係還會於對記憶胞MC施加後期重置電壓Vrst2的期間(後述的t8以後)中，將位元線BL的電流限制值，設定成用來使電阻變化型元件VR所被施加的電壓之值成為適切的電壓範圍(電壓Vhrs_limit)內之值所必須之電流值(後期重置電流Irst2)。電流控制電路25係例如，在後述的t8以後之期間之間，將位元線BL的電流限制值，設定成後期重置電流Irst2。後期重置電流Irst2，係為小於初期重置電流Irst1的值，是為了維持抹除時的電阻變化型元件VR之電阻值所必須之電流值。初期重置電流Irst1，係相當於本揭露的「第1電流值」之一具體例。後期重置電流Irst2，係相當於本揭露的「第2電流值」之一具體例。
圖8係表示電流控制電路25的電路構成之一例。電流控制電路25係具有例如：彼此的閘極端子是被連接的NMOS型的電晶體T9、T10、和定電流源I1、I2、和與定電流源I1被串聯連接的電晶體T7、和與定電流源I2被串聯連接的電晶體T8。定電流源I1，係流過初期重置電流Irst1。定電流源I2，係流過後期重置電流Irst2。
定電流源I1，係隔著電晶體T7，而被連接至電晶體T10的源極端子。定電流源I2，係隔著電晶體T8，而被連接至電晶體T10的源極端子。亦即，定電流源I1、I2，係隔著電晶體T7、T8，而對電晶體T10的源極端子，彼此被並聯地連接。電晶體T10的閘極端子及源極端子，係彼此被電性連接。電晶體T9的源極是被連接至位元線BL(例如被連接至位元線BL的解碼器線BL-dec)。亦即，電流控制電路25，係構成了電流鏡電路。
電流控制電路25，係在電晶體T9是在飽和領域中動作的情況下，作為所定之限制電流的限制電流Icomp，是將初期重置電流Irst1或後期重置電流Irst2，供給至位元線BL。電流控制電路25，係在第5重置啟用訊號/rst_en5為high之時，電晶體T7會變成導通，作為限制電流Icomp，是將初期重置電流Irst1，供給至位元線BL(或與位元線BL連接的解碼器線BL_dec)。此時，電流控制電路25，係將位元線BL中所流過之電流的上限值(電流限制值)，限制成初期重置電流Irst1。電流控制電路25，係在第6重置啟用訊號/rst_en6為high之時，電晶體T8會變成導通，作為限制電流Icomp，是將後期重置電流Irst2，供給至位元線BL(或與位元線BL連接的解碼器線BL_dec)。此時，電流控制電路25，係將位元線BL中所流過之電流的上限值(電流限制值)，限制成後期重置電流Irst2。
[重置動作] 　　接著，參照圖9、圖10、圖11，說明比較例1、2、3中的重置動作之一例。於圖9、圖10、圖11中，上段係以橫軸表示時間，以縱軸表示設成電壓值的位元線BL及字組線WL之電壓波形。中段係以橫軸表示時間，以縱軸表示設成電壓值的選擇元件SE及電阻變化型元件VR所被施加的電壓波形。下段係以橫軸表示時間，以縱軸表示設成電流值的位元線BL之電流波形。
電流控制電路25，係跨越整個重置動作全體中，都是將位元線BL的電流限制值，設定成重置電流Irst。電壓控制電路22、24，最初是隔著位元線解碼器26與字組線解碼器23，在重置動作前將所有的位元線BL與字組線WL，驅動成共通電壓Vinh。一旦重置動作開始，則電壓控制電路24，係隔著位元線解碼器26，將選擇位元線驅動成所定之電壓Vbl。接下來，電壓控制電路22，係隔著字組線解碼器23，將選擇字組線驅動成所定之電壓Vwl。藉此，對記憶胞MC，係被施加重置電壓Vrst(=Vwl-Vbl)。
一旦對非選擇狀態的選擇元件SE，將用來使其往選擇狀態變化所必須之電壓Vth_sel，於時刻t3上進行施加，則選擇元件SE會變成選擇狀態(低電阻狀態)。此時，由於選擇元件SE及電阻變化型元件VR都變成低電阻狀態，因此對低電阻狀態的記憶胞MC，用來使低電阻狀態的電阻變化型元件VR往高電阻狀態變化所必須之電流，會於時刻t4上流過。其結果為，電阻變化型元件VR係變化成高電阻狀態。一旦電阻變化型元件VR往高電阻狀態變化，則記憶胞MC中所流過之電流會急遽地減少。
此時，隨著選擇元件SE的電阻值之參差，記憶胞MC中所流過之電流的減少量會有所變化。其結果為，例如，如圖9所示，若記憶胞MC中所流過之電流，減少到足以使選擇元件SE往非選擇狀態(高電阻狀態)變化之大小的情況下，則選擇元件SE及電阻變化型元件VR在時刻t5上都會成為高電阻狀態。此時，選擇元件SE及電阻變化型元件VR所被施加的電壓之分壓比，會隨著選擇元件SE的電阻值之參差而有所變化。其結果為，例如，如圖9所示，選擇元件SE會往高電阻狀態變化，同時，電阻變化型元件VR會往低電阻狀態變化。又，例如，如圖10所示，若記憶胞MC中所流過之電流，並未減少到足以使選擇元件SE往非選擇狀態(高電阻狀態)變化之大小的情況下，則選擇元件SE係維持在低電阻狀態，電阻變化型元件VR也維持在高電阻狀態。
可是，如圖9所示，重置動作完成後，電阻變化型元件VR所被施加的電壓，會有跑到適切的電壓範圍(電壓Vhrs_limit)以外的情況。此情況下，因為寫入、抹除之反覆的壓力，有可能導致電阻變化型元件VR發生劣化、或容易被破壞，導致抹寫壽命降低。又，如圖10所示，重置動作完成後，電阻變化型元件VR所被施加的電壓，會有變成接近適切的電壓範圍(電壓Vhrs_limit)之下限之值的情況。此情況下，電阻變化型元件VR之電阻值會變成比所望之值還低，有可能導致保持特性劣化。
作為防止抹寫壽命之降低的方法，例如，可考慮圖11所示的方法。具體而言，電壓控制電路22、24，係隔著位元線解碼器26與字組線解碼器23，在重置動作完成後，將選擇字組線之電壓，驅動成比電壓Vwl(=Vwl1)還稍微小的電壓Vwl2。同時，電壓控制電路22及字組線解碼器23，係將選擇字組線，驅動成比電壓Vbl(=Vbl1)還稍微大的電壓Vdl2。藉此，對記憶胞MC係會施加，比重置電壓Vrst(=Vrst1)還稍微小的重置電壓Vrst2(=Vwl2-Vbl2)。其結果為，可使已經變化成高電阻狀態的電阻變化型元件VR所被施加的電壓Vmem，下降Vw1-Vw2的量，可使其收斂在適切的電壓範圍(電壓Vhrs_limit)內。因此，可抑制抹寫壽命的降低。
接著，參照圖12，說明本實施形態中的重置動作之一例。於圖12中，上段係以橫軸表示時間，以縱軸表示設成電壓值的位元線BL及字組線WL之電壓波形。中段係以橫軸表示時間，以縱軸表示設成電壓值的選擇元件SE及電阻變化型元件VR所被施加的電壓波形。下段係以橫軸表示時間，以縱軸表示設成電流值的位元線BL之電流波形。
電流控制電路25，係從重置動作開始前到t6的期間之間，將位元線BL的電流限制值，設定成初期重置電流Irst1。電壓控制電路22、24，最初是隔著位元線解碼器26與字組線解碼器23，在重置動作前將所有的位元線BL與字組線WL，驅動成共通電壓Vinh。一旦重置動作開始，則電壓控制電路24，係隔著位元線解碼器26，將選擇位元線驅動成所定之電壓Vbl1。接下來，電壓控制電路22，係隔著字組線解碼器23，將選擇字組線驅動成所定之電壓Vwl1。藉此，對記憶胞MC，係被施加重置電壓Vrst1(=Vwl1-Vbl1)。
一旦對非選擇狀態的選擇元件SE，將用來使其往選擇狀態變化所必須之電壓Vth_sel，於時刻t3上進行施加，則選擇元件SE會變成選擇狀態(低電阻狀態)。此時，由於選擇元件SE及電阻變化型元件VR都變成低電阻狀態，因此對低電阻狀態的記憶胞MC，用來使低電阻狀態的電阻變化型元件VR往高電阻狀態變化所必須之電流，會於時刻t4上流過。其結果為，電阻變化型元件VR係變化成高電阻狀態。一旦電阻變化型元件VR往高電阻狀態變化，則記憶胞MC中所流過之電流會急遽地減少。
此時，隨著選擇元件SE的電阻值之參差，記憶胞MC中所流過之電流的減少量會有所變化。其結果為，例如，如圖12所示，若記憶胞MC中所流過之電流，減少到足以使選擇元件SE往非選擇狀態(高電阻狀態)變化之大小的情況下，則選擇元件SE及電阻變化型元件VR在時刻t5上都會成為高電阻狀態。此時，選擇元件SE及電阻變化型元件VR所被施加的電壓之分壓比，會隨著選擇元件SE的電阻值之參差而有所變化。其結果為，例如，如圖12所示，選擇元件SE會往高電阻狀態變化，同時，電阻變化型元件VR會往低電阻狀態變化。
接下來，電流控制電路25，係從對選擇位元線施加所定之電壓Vbl2(＜Vbl1)之前的階段(t6)起，將位元線BL的電流限制值，設定成後期重置電流Irst2。電壓控制電路24，係隔著位元線解碼器26，將選擇位元線驅動成所定之電壓Vbl2。亦即，電壓控制電路24，係將對選擇位元線所施加的電壓，從電壓Vbl1降低成電壓Vbl2。然後，例如，將對選擇位元線所施加的電壓從電壓Vbl1降到電壓Vbl2的同時，電壓控制電路22，係隔著字組線解碼器23，而將選擇字組線，驅動成所定之電壓Vwl2(＞Vw11)。亦即，電壓控制電路22，係將對選擇字組線所施加的電壓，從電壓Vwl1拉高至電壓Vwl2。藉此，對記憶胞MC係施加，比重置電壓Vrst1還大之值的重置電壓Vrst2(=Vwl2-Vbl2)。
一旦對非選擇狀態(高電阻狀態)的選擇元件SE，將用來使其往選擇狀態變化所必須之電壓Vth_sel，於時刻t8上進行施加，則選擇元件SE會變成選擇狀態(低電阻狀態)。藉此，對記憶胞MC開始有大的電流流過。可是，藉由電流控制電路25，位元線BL的電流限制值會被設定成後期重置電流Irst2，因此記憶胞MC中所流過之電流之上限值，係被限制成後期重置電流Irst2。再者，此時，由於電阻變化型元件VR係維持在高電阻狀態，因此對電阻變化型元件VR所被施加的電壓Vmem會急遽地上升。可是，由於記憶胞MC中所流過之電流之上限值是被限制成後期重置電流Irst2，因此電阻變化型元件VR所被施加的電壓係被限制成，後期重置電流Irst2、與電阻變化型元件VR之電阻值的乘算所得的值。其結果為，電阻變化型元件VR所被施加的電壓，係為適切的電壓範圍(電壓Vhrs_limit)內的電壓值，且為比適切的電壓範圍(電壓Vhrs_limit)之上限值還稍微小的電壓值。
[效果]
接著說明本實施形態的記憶體裝置200之效果。
在本實施形態中，在進行資料的抹除之際，對記憶胞MC所施加的電壓係會階段性地改變，用來限制記憶胞MC中所流過之電流之大小的電流限制值係會階段性地改變。具體而言，在進行資料的抹除之際，對記憶胞MC所施加的電壓係會階段性地增大，用來限制記憶胞MC中所流過之電流之大小的電流限制值係會階段性地減少。藉此，在資料抹除完成時，可使電阻變化型元件VR所被 施加的電壓，收斂在適切電壓範圍(電壓Vhrs_limit)內。其結果為，可抑制已被重置之記憶胞MC的保持特性或抹寫壽命的降低。
又，在本實施形態中，在進行資料的抹除之際，初期重置電壓Vrst1被施加至記憶胞MC後，比初期重置電壓Vrst1還大之值的後期重置電壓Vrst2，係被施加至記憶胞MC。藉此，在資料抹除完成時，可使電阻變化型元件VR所被施加的電壓，收斂在適切電壓範圍(電壓Vhrs_limit)內。其結果為，可抑制已被重置之記憶胞MC的保持特性或抹寫壽命的降低。
又，在本實施形態中，係於藉由對記憶胞MC施加初期重置電壓Vrst1而導致記憶胞MC中有抹除電流流過的期間(t3~t5)中，電流限制值是被設定成，用來使電阻變化型元件VR從低電阻狀態變化成高電阻狀態所必須之電流值(Irst1)。再者，於對記憶胞MC施加後期重置電壓Vrst2的期間(後述的t6以後)中，電流限制值係被設定成，用來使電阻變化型元件VR所被施加的電壓之值成為適切電壓範圍(電壓Vhrs_limit)內之值所必須之電流值(Irst2)。藉此，在資料抹除完成時，可使電阻變化型元件VR所被施加的電壓，收斂在適切電壓範圍(電壓Vhrs_limit)內。其結果為，可抑制已被重置之記憶胞MC的保持特性或抹寫壽命的降低。
又，在本實施形態中，電壓Vhrs_limit係相當於，在進行資料抹除之際初期重置電壓Vrst1正被施加 至記憶胞MC時選擇元件SE所被施加的電壓值、與在進行資料抹除之際初期重置電壓Vrst1正被施加至記憶胞MC時電阻變化型元件VR所被施加的電壓值所包夾的範圍。藉此，在資料抹除完成時，可使電阻變化型元件VR所被施加的電壓，收斂在適切電壓範圍(電壓Vhrs_limit)內，藉此而可抑制已被重置之記憶胞MC的保持特性或抹寫壽命的降低。
<2.第2實施形態>
圖13係表示本揭露的第2實施形態所述之資訊處理系統中的重置動作之一例。在本實施形態中，驅動電路20，係在進行資料的抹除之際，在電阻變化型元件VR已經變成低電阻狀態時將用來使選擇元件SE變成選擇狀態的初期重置電壓Vrst1施加至記憶胞MC後，將比初期重置電壓Vrst1還小的後期重置電壓Vrst3，施加至記憶胞MC。後期重置電壓Vrst3，係相當於本揭露的「第3電壓」之一具體例。
電流控制電路25，係於藉由對記憶胞MC施加初期重置電壓Vrst1而導致選擇元件SE從非選擇狀態變化成選擇狀態的時點(後述的t3)上，將位元線BL的電流限制值，設定成用來使電阻變化型元件VR維持在低電阻狀態所被須之電流值(初期重置電流Irst3)。電流控制電路25，係於對記憶胞MC施加後期重置電壓Vrst4的期間(後述的t6以後)中，將電流限制值，設定成用來使電阻變化型 元件VR所被施加的電壓成為適切電壓範圍(電壓Vhrs_limit)內之值所必須之電流值(後期重置電流Irst4)(>初期重置電流Irst3)。初期重置電流Irst3，係相當於本揭露的「第3電流值」之一具體例。後期重置電流Irst4，係相當於本揭露的「第4電流值」之一具體例。
在本實施形態中，適切電壓範圍(電壓Vhrs_limit)係相當於，在進行資料抹除之際未設定電流限制值且初期重置電壓Vrst1正被施加至記憶胞MC時選擇元件SE所被施加的電壓值、與在進行資料抹除之際初期重置電壓Vrst1正被施加至記憶胞MC時電阻變化型元件VR所被施加的電壓值所包夾的範圍。
接著，參照圖13，說明本實施形態中的重置動作之一例。於圖13中，上段係以橫軸表示時間，以縱軸表示設成電壓值的位元線BL及字組線WL之電壓波形。中段係以橫軸表示時間，以縱軸表示設成電壓值的選擇元件SE及電阻變化型元件VR所被施加的電壓波形。下段係以橫軸表示時間，以縱軸表示設成電流值的位元線BL之電流波形。
電壓控制電路22、24，最初是隔著位元線解碼器26與字組線解碼器23，在重置動作前將所有的位元線BL與字組線WL，驅動成共通電壓Vinh。一旦重置動作開始，則電壓控制電路24，係隔著位元線解碼器26，將選擇位元線驅動成所定之位元電壓Vbl。接下來，電壓控制電路22，係隔著字組線解碼器23，將選擇字組線驅動成所定之電壓Vwl1。藉此，對記憶胞MC，係被施加重置電壓Vrst1(=Vwl1-Vbl)。電流控制電路25，係在從重置動作開始前，到早於對選擇字組線開始所定之電壓Vwl之驅動之時(t2)之前的時點(t1)為止之間，將位元線BL的電流限制值，設定成後期重置電流Irst4。電流控制電路25，係還會從t1起，到晚於後期重置電壓Vrst3被施加至記憶胞MC時(t5)之後的時間(t6)為止之間，將位元線BL的電流限制值，設定成初期重置電流Irst3。
一旦對非選擇狀態的選擇元件SE，將用來使其往選擇狀態變化所必須之電壓Vth_sel，於時刻t3上進行施加，則選擇元件SE會變成選擇狀態(低電阻狀態)。此時，由於選擇元件SE及電阻變化型元件VR都變成低電阻狀態，因此低電阻狀態之記憶胞MC中所流過之電流量會開始增加。可是，記憶胞MC中所流過之電流之上限值係被限制成初期重置電流Irst3，因此對電阻變化型元件VR係不會施加有，用來使電阻變化型元件VR往高電阻狀態變化所必須之電壓Vth_mem以上之值的電壓。其結果為，電阻變化型元件VR係維持在低電阻狀態。
接下來，電壓控制電路22，係隔著字組線解碼器23，將選擇字組線驅動成所定之電壓Vwl3(Vinh＜Vwl3＜Vwl1)。亦即，電壓控制電路22，係將對選擇字組線所施加的電壓，從電壓Vw1變小至電壓Vw3。此時，電壓Vwl3係被設定，能夠維持選擇元件SE之選擇狀態的範圍內。其後，電流控制電路25，係從t6起，將位元線BL的電流限制值，設定成後期重置電流Irst4。如此一來，記憶胞MC中所流過之電流之上限值會從初期重置電流Irst3擴大成後期重置電流Irst4，電阻變化型元件VR中所流過之電流量會開始增加，而被施加用來使電阻變化型元件VR往高電阻狀態變化所必須之電流Ith_mem以上之值的電壓。藉此，電阻變化型元件VR係從低電阻狀態變化成高電阻狀態，電阻變化型元件VR所被施加的電壓Vmem會急遽地上升。此時，由於電阻變化型元件VR是從低電阻狀態起開始電壓上升，因此不會上升至讓電阻變化型元件VR之電壓Vmem超過適切的電壓範圍(電壓Vhrs_limit)。其結果為，電阻變化型元件VR所被施加的電壓，係為適切的電壓範圍(電壓Vhrs_limit)內的電壓值，且為比適切的電壓範圍(電壓Vhrs_limit)之上限值還稍微小的電壓值。
[效果] 　　接著說明本實施形態的記憶體裝置200之效果。
在本實施形態中，在進行資料的抹除之際，對記憶胞MC所施加的電壓係會階段性地改變，用來限制記憶胞MC中所流過之電流之大小的電流限制值係會階段性地改變。具體而言，在進行資料的抹除之際，在電阻變化型元件VR已經變成低電阻狀態時用來使選擇元件SE變成選擇狀態的初期重置電壓Vrst1被施加至記憶胞MC後，比初期重置電壓Vrst1還小的後期重置電壓Vrst3，會被施加至記憶胞MC。再者，於藉由對記憶胞MC施加初期重置電壓Vrst1而導致選擇元件SE從非選擇狀態變化成選擇狀態的時點(後述的t3)上，位元線BL的電流限制值是被設定成，用來使電阻變化型元件VR維持在低電阻狀態所必須之電流值(初期重置電流Irst3)。再者，於對記憶胞MC施加後期重置電壓Vrst3的期間(後述的t6以後)中，電流限制值是被設定成，用來使電阻變化型元件VR所被施加的電壓成為適切電壓範圍(電壓Vhrs_limit)內之值所必須之電流值(後期重置電流Irst4)(>初期重置電流Irst3)。藉此，在資料抹除完成時，可使電阻變化型元件VR所被施加的電壓，收斂在適切電壓範圍(電壓Vhrs_limit)內。其結果為，可抑制已被重置之記憶胞MC的保持特性或抹寫壽命的降低。
又，在本實施形態中，電壓Vhrs_limit係相當於，在進行資料抹除之際未設定電流限制值且初期重置電壓Vrst1正被施加至記憶胞MC時選擇元件SE所被施加的電壓值、與在進行資料抹除之際初期重置電壓Vrst1正被施加至記憶胞MC時電阻變化型元件VR所被施加的電壓值所包夾的範圍。藉此，在資料抹除完成時，可使電阻變化型元件VR所被施加的電壓，收斂在適切電壓範圍(電壓Vhrs_limit)內，藉此而可抑制已被重置之記憶胞MC的保持特性或抹寫壽命的降低。
此外，如圖14所示，隨著選擇元件SE之參差，選擇元件SE所被施加的電壓Vsel之值、與電阻變化型 元件VR所被施加的電壓Vmem之值，也會有逆轉的情況。即使在如此情況下，在資料抹除完成時，仍可使電阻變化型元件VR所被施加的電壓，收斂在適切電壓範圍(電壓Vhrs_limit)內。其結果為，可抑制已被重置之記憶胞MC的保持特性或抹寫壽命的降低。
又，如圖15所示，在電壓控制電路24，將位元電壓Vbl施加至選擇位元線後，亦可將比位元電壓Vbl還小的電壓(例如接地電壓)，施加至選擇位元線。甚至，在電壓控制電路22，將後期重置電壓Vrst3施加至選擇字組線後，亦可將比後期重置電壓Vrst3及初期重置電壓Vrst1還大之值的後期重置電壓Vrst2，施加至選擇字組線。藉此，在資料抹除完成時，可使電阻變化型元件VR所被施加的電壓，收斂在適切電壓範圍(電壓Vhrs_limit)內。其結果為，可抑制已被重置之記憶胞MC的保持特性或抹寫壽命的降低。
<3.各實施形態共通之變形例>
圖16係表示上記各實施形態所述之資訊處理系統中所使用的記憶胞陣列單元400的機能區塊之一變形例。本變形例所述之記憶胞陣列單元400係相當於，對上記各實施形態所述之記憶胞陣列單元400，還具備有電流偵測電路27。
電流偵測電路27，係偵測記憶胞MC中所流過之電流。電流偵測電路27的偵測結果(偵測資料)，係被發送至記憶體控制器300。電流偵測電路27係例如，如圖17所示，具有：反向器INV1、INV2、和比較器CP1、和NMOS型的電晶體T1、T2、和電流偵測電阻R1。
在比較器CP1的非反轉輸入端子(+)上係被連接有，已被連接至電流偵測電阻R1的位元線BL。在比較器CP1的反轉輸入端子(-)上，係被輸入基準電流Iref’。比較器CP1係為，在位元線BL之電流值是比基準電流Iref’還大時則是輸出high來作為偵測訊號，在比較小時則是輸出low來作為偵測訊號的電流測知電路。
重置動作開始時是事前對電晶體T2的閘極施加初期化脈衝int_pls，將反向器INV1、INV2所成之鎖存予以初期化。一旦鎖存被初期化，則輸出reset_en1係變成high，輸出reset_en2係變成low。
電晶體T1，係在鎖存是處於初期化狀態時是將電流測知電路與鎖存予以連接，一旦電流測知電路是輸出high來作為偵測訊號，則輸出reset_en1會變成low，藉此會將電流測知電路與鎖存之連接設成斷開。藉此，在1次的重置動作中係只會偵測到1次的位元線BL的電流之上升。
接著，說明本變形例所述之記憶體裝置中的錯誤處理。圖18係本變形例中所述之記憶體裝置中的錯誤處理之一例的流程圖。
首先，記憶體控制器300，係從主機電腦100，收取指定邏輯位址的重置指令(步驟S101)。記憶體控制器300，係一旦從主機電腦100收取重置指令，就將其邏輯位址轉換成實體位址，並向記憶胞陣列單元400指示該實體位址中已被寫入之資料的抹除(步驟S102)。記憶胞陣列單元400，係一旦從記憶體控制器300收取了資料的抹除之指示，就實施指定之位址上的資料之抹除。此時，記憶胞陣列單元400，係從電流偵測電路27，取得已經實施抹除的記憶胞MC中所流過之電流的偵測結果(偵測資料)(步驟S103)。
記憶體控制器300，係藉由將已取得之偵測結果(偵測資料)、與電阻變化型元件VR之電阻值進行相互乘算，以導出已經實施抹除的記憶胞MC中所含之電阻變化型元件VR所被施加的電壓Vmem(步驟S104)。此處，電阻變化型元件VR之電阻值係例如，根據重置後變成狀態穩定化所必須的比較高的電壓附近時的電阻值之統計資料所算出的值。記憶體控制器300係判定，藉由導出所得到的電壓Vmem是否在適切電壓範圍(電壓Vhrs_limit)內(步驟S105)。其結果為，若電壓Vmem是在適切電壓範圍(電壓Vhrs_limit)內的情況下，則記憶體控制器300係將重置動作已經適切完成之事實(抹除成功)，通知給主機電腦100(步驟S106)。
另一方面，若電壓Vmem是在適切電壓範圍(電壓Vhrs_limit)外的情況下，則記憶體控制器300，係將對指定之位址指示過資料抹除的次數予以計數，同時，判定該計數之次數(再抹除重試次數)是否超過所定之上限值(步驟S107)。其結果為，再抹除重試次數未超過所定之上限值的情況下，則記憶體控制器300係執行步驟S102。亦即，記憶體控制器300，係實施指定之位址上的資料之再抹除。另一方面，再抹除重試次數超過了所定之上限值的情況下，則記憶體控制器300，係將指定之位址加以記錄，作為警告資訊而通知給主機電腦100(步驟S108、S109)。
在本變形例中，係基於記憶胞陣列單元400內的電流偵測電路27所得到的偵測結果(偵測資料)，來判定已經實施抹除的記憶胞MC中是否有不良情形。藉此，在已經實施抹除的記憶胞MC中有發生不良的情況下，就可立刻以替代之記憶胞MC來頂替之。其結果為，可有效活用記憶胞陣列單元400。
以上雖然舉出實施形態及其變形例來說明了本揭露，但本揭露係並非限定於上記實施形態等，可作各種變形。此外，本說明書中所記載的效果，係僅止於例示。本揭露的效果，並不限定於本說明書中所記載的效果。本揭露係亦可具有，本說明書中所記載之效果以外之效果。
又，例如，本揭露係亦可採取如下之構成。 (1) 　　一種記憶體裝置，係 　　具備： 　　記憶胞，係被配置在第1配線與第2配線之交叉部，含有電阻狀態會在第1電阻狀態與第2電阻狀態間變化的電阻變化型元件、和選擇元件；和 　　驅動電路，係藉由使前記電阻變化型元件從前記第1電阻狀態變化成前記第2電阻狀態以對前記記憶胞進行資料之寫入，藉由使前記電阻變化型元件從前記第2電阻狀態變化成前記第1電阻狀態以進行已被記憶在前記記憶胞中的前記資料之抹除； 　　前記驅動電路，係在進行前記資料的抹除之際，除了階段性地改變對前記記憶胞所施加的電壓，也還階段性地改變用來限制前記記憶胞中所流過之電流之大小的電流限制值。 (2) 　　如(1)所記載之記憶體裝置，其中， 　　前記驅動電路，係在進行前記資料的抹除之際，除了階段性地增大對前記記憶胞所施加的電壓，也還階段性地減少用來限制前記記憶胞中所流過之電流之大小的電流限制值。 (3) 　　如(2)所記載之記憶體裝置，其中， 　　前記驅動電路，係在進行前記資料的抹除之際，在前記電阻變化型元件已經變成前記第2電阻狀態時將用來使前記選擇元件變成選擇狀態的第1電壓施加至前記記憶胞後，在前記電阻變化型元件已經變成前記第1電阻狀態時將用來使前記選擇元件變成選擇狀態的第2電壓(＞前記第1電壓)施加至前記記憶胞。 (4) 　　如(3)所記載之記憶體裝置，其中， 　　前記驅動電路，係於藉由對前記記憶胞施加前記第1電壓而導致前記記憶胞中有抹除電流通過的期間中，將前記電流限制值，設定成用來使前記電阻變化型元件從前記第2電阻狀態變化成前記第1電阻狀態所必須的第1電流值，並於對前記記憶胞施加前記第2電壓的期間中，將前記電流限制值，設定成用來使前記電阻變化型元件所被施加的電壓之值成為適切電壓範圍內之值所必須的第2電流值(＜前記第1電流值)。 (5) 　　如(4)所記載之記憶體裝置，其中， 　　前記適切電壓範圍係相當於，在進行前記資料的抹除之際前記第1電壓正被施加至前記記憶胞時前記選擇元件所被施加的的電壓值、與在進行前記資料的抹除之際前記第1電壓正被施加至前記記憶胞時前記電阻變化型元件所被施加的的電壓值所包夾的範圍。 (6) 　　如(1)所記載之記憶體裝置，其中， 　　前記驅動電路，係在進行前記資料的抹除之際，在前記電阻變化型元件已經變成前記第2電阻狀態時將用來使前記選擇元件變成選擇狀態的第1電壓施加至前記記憶胞後，將比前記第1電壓還小的第3電壓，施加至前記記憶胞。 (7) 　　如(6)所記載之記憶體裝置，其中， 　　前記驅動電路，係於藉由對前記記憶胞施加前記第1電壓而導致前記選擇元件從非選擇狀態變化成選擇狀態的時點上，將前記電流限制值，設定成用來使前記電阻變化型元件維持在前記第2電阻狀態所必須的第3電流值，並於對前記記憶胞施加前記第3電壓的期間中，將前記電流限制值，設定成用來使前記電阻變化型元件所被施加的電壓之值成為適切電壓範圍內之值所必須的第4電流值(＞前記第3電流值)。 (8) 　　如(7)所記載之記憶體裝置，其中， 　　前記適切電壓範圍係相當於，在進行前記資料的抹除之際未設定前記電流限制值且前記第1電壓正被施加至前記記憶胞時前記選擇元件所被施加的電壓值、與在進行前記資料的抹除之際前記第1電壓正被施加至前記記憶胞時前記電阻變化型元件所被施加的電壓值所包夾的範圍。 (9) 　　如(5)或(8)所記載之記憶體裝置，其中， 　　還具備： 　　電流偵測電路，係偵測前記記憶胞中所流過之電流；和 　　判定部，係藉由將根據前記電流偵測電路之偵測結果所得到的電流值、與前記記憶胞之電阻值相互乘算，以導出前記電阻變化型元件所被施加的電壓之值，並判定藉此所得之電壓值是否在前記適切電壓範圍內。 (10) 　　一種記憶體裝置之控制方法，係 　　含有： 　　對被配置在第1配線與第2配線之交叉部，含有電阻狀態會在第1電阻狀態與第2電阻狀態間變化的電阻變化型元件、和選擇元件的記憶胞，以驅動電路： 　　藉由使前記電阻變化型元件從前記第1電阻狀態變化成前記第2電阻狀態以對前記記憶胞進行資料之寫入； 　　在進行前記資料的抹除之際，除了階段性地改變對前記記憶胞所施加的電壓，也還階段性地改變用來限制前記記憶胞中所流過之電流之大小的電流限制值； 　　在進行前記資料的抹除之際，除了階段性地增大對前記記憶胞所施加的電壓，也還階段性地減少用來限制前記記憶胞中所流過之電流之大小的電流限制值。
本申請案係以在日本國特許廳2017年5月19日申請的日本專利申請號第2017-099626號為基礎而主張優先權，該申請案的全部內容係藉由參照而引用於本申請案。
只要是當業者，可隨著設計上之要件或其他因素，而想到各種修正、結合、次結合、及變更，但這些係被添附的申請專利範圍或其均等物之範圍所包含，這點必須理解。
10‧‧‧控制電路20‧‧‧驅動電路21‧‧‧時序控制電路22‧‧‧電壓控制電路23‧‧‧字組線解碼器24‧‧‧電壓控制電路25‧‧‧電流控制電路26‧‧‧位元線解碼器27‧‧‧電流偵測電路30‧‧‧記憶胞陣列100‧‧‧主機電腦200‧‧‧記憶體裝置300‧‧‧記憶體控制器400‧‧‧記憶胞陣列單元500‧‧‧電源電路A1‧‧‧AND電路A2‧‧‧AND電路BL‧‧‧位元線BL_dec‧‧‧解碼器線BL0‧‧‧位元線BL1‧‧‧位元線BL2‧‧‧位元線CBL‧‧‧寄生電容CP1‧‧‧比較器CSL‧‧‧寄生電容CWL‧‧‧寄生電容I1‧‧‧定電流源I2‧‧‧定電流源Icomp‧‧‧限制電流int_pls‧‧‧初期化脈衝INV1‧‧‧反向器INV2‧‧‧反向器Iref‧‧‧基準電流Irst‧‧‧定電流Irst1‧‧‧初期重置電流Irst2‧‧‧後期重置電流Irst3‧‧‧初期重置電流Irst4‧‧‧後期重置電流Ith_mem‧‧‧電流MC‧‧‧記憶胞R1‧‧‧電流偵測電阻RBL‧‧‧配線電阻reset_en1‧‧‧輸出reset_en2‧‧‧輸出RSL‧‧‧配線電阻rst_en1‧‧‧第1重置啟用訊號rst_en2‧‧‧第2重置啟用訊號rst_en3‧‧‧第3重置啟用訊號rst_en4‧‧‧第4重置啟用訊號rst_en5‧‧‧第5重置啟用訊號rst_en6‧‧‧第6重置啟用訊號RWL‧‧‧配線電阻SE‧‧‧選擇元件SL‧‧‧源極線T1～T10‧‧‧電晶體TE‧‧‧電晶體Vbl1‧‧‧初期位元電壓Vbl2‧‧‧後期位元電壓Vdl2‧‧‧電壓Vhrs_limit‧‧‧電壓Vinh‧‧‧共通電壓Vmem‧‧‧電壓VR‧‧‧電阻變化型元件Vrst1‧‧‧初期重置電壓Vrst2‧‧‧後期重置電壓Vrst3‧‧‧後期重置電壓Vrst4‧‧‧後期重置電壓Vsel‧‧‧電壓Vth_mem‧‧‧電壓Vth_sel‧‧‧電壓Vw1‧‧‧電壓Vw2‧‧‧電壓Vw3‧‧‧電壓Vwl1‧‧‧電壓Vwl2‧‧‧電壓Vwl3‧‧‧電壓WL‧‧‧字組線WL_dec‧‧‧解碼器線WL0‧‧‧字組線WL1‧‧‧字組線WL2‧‧‧字組線
[圖1]作為非揮發性記憶元件是使用到電阻變化型元件的電阻變化型記憶體元件之第1例的電路圖。 　　[圖2]作為非揮發性記憶元件是使用到電阻變化型元件的電阻變化型記憶體元件之第2例的電路圖。 　　[圖3]本揭露的第1實施形態所述之資訊處理系統之機能區塊之一例的圖示。 　　[圖4]圖3的記憶胞陣列單元的機能區塊之一例的圖示。 　　[圖5]圖3的記憶胞陣列的電路構成之一例的圖示。 　　[圖6]圖3的電壓控制電路的電路構成之一例的圖示。 　　[圖7]圖3的電壓控制電路的電路構成之一例的圖示。 　　[圖8]圖3的電流控制電路的電路構成之一例的圖示。 　　[圖9]比較例1所述之記憶胞中的重置動作之一例的時序圖。 　　[圖10]比較例2所述之記憶胞中的重置動作之一例的時序圖。 　　[圖11]比較例3所述之記憶胞中的重置動作之一例的時序圖。 　　[圖12]本實施形態所述之資訊處理系統所涉及之記憶胞中的重置動作之一例的時序圖。 　　[圖13]本揭露的第3實施形態所述之資訊處理系統所涉及之記憶胞中的重置動作之一例的時序圖。 　　[圖14]圖13的重置動作之一變形例的時序圖。 　　[圖15]圖11的重置動作之一變形例的時序圖。 　　[圖16]圖1的資訊處理系統之機能區塊之一變形例的圖示。 　　[圖17]圖16的電流偵測電路的電路構成之一例的圖示。 　　[圖18]圖16的記憶體裝置中的錯誤處理之一例的流程圖。
BL‧‧‧位元線
Icomp‧‧‧限制電流
Irst1‧‧‧初期重置電流
Irst2‧‧‧後期重置電流
Ith_mem‧‧‧電流
Vbl1‧‧‧初期位元電壓
Vbl2‧‧‧後期位元電壓
Vhrs_limit‧‧‧電壓
Vinh‧‧‧共通電壓
Vmem‧‧‧電壓
Vrst1‧‧‧初期重置電壓
Vrst2‧‧‧後期重置電壓
Vsel‧‧‧電壓
Vth_mem‧‧‧電壓
Vth_sel‧‧‧電壓
Vwl1‧‧‧電壓
Vwl2‧‧‧電壓
WL‧‧‧字組線

Claims (10)

  1. 一種記憶體裝置，係具備：記憶胞，係被配置在第1配線與第2配線之交叉部，前記記憶胞係含有電阻變化型元件、和選擇元件，前記電阻變化型元件係具有會在第1電阻狀態與第2電阻狀態間變化的電阻狀態；和驅動電路，係被構成為：基於前記電阻變化型元件的電阻狀態是從前記第1電阻狀態變化成前記第2電阻狀態，以對前記記憶胞寫入資料，基於前記電阻變化型元件的電阻狀態是從前記第2電阻狀態變化成前記第1電阻狀態，以將已被記憶在前記記憶胞中的前記資料予以抹除；在前記資料抹除之際，將對前記記憶胞所施加的電壓，從第1電壓階段性地改變至第2電壓；在前記資料抹除之際，將電流限制值，從第1電流值階段性地改變至第2電流值；前記電流限制值係用來限制通過前記記憶胞之電流之大小；施加至前記電阻變化型元件的電壓之值係落在，以前記第2電流值的前記電流限制值為基礎的特定之電壓範 圍內；前記電流限制值，係在對前記記憶胞所施加的電壓係為前記第2電壓的期間內，被變更成前記第2電流值。
  2. 如請求項1所記載之記憶體裝置，其中，前記驅動電路係進一步被構成為，在前記資料抹除之際，階段性地增大對前記記憶胞所施加的電壓，並階段性地減少前記電流限制值。
  3. 如請求項2所記載之記憶體裝置，其中，前記驅動電路係進一步被構成為，在前記資料抹除之際，將前記第1電壓施加至前記記憶胞後，將前記第2電壓施加至前記記憶胞；前記第2電壓係大於前記第1電壓；前記選擇元件，係基於被施加至前記記憶胞的電壓是前記第1電壓，且在前記電阻變化型元件已經變成前記第2電阻狀態，而變成選擇狀態；前記選擇元件，係基於被施加至前記記憶胞的電壓是前記第2電壓，且在前記電阻變化型元件已經變成前記第1電阻狀態，而變成選擇狀態。
  4. 如請求項3所記載之記憶體裝置，其中， 前記驅動電路係進一步被構成為，將前記電流限制值，設定成用來使前記電阻變化型元件的電阻狀態從前記第2電阻狀態變化成前記第1電阻狀態所須的前記第1電流值，前記電流限制值，係於前記記憶胞中有抹除電流通過的期間中，被設定成前記第1電流值；前記電流限制值，係基於對前記記憶胞所施加的電壓係為前記第1電壓，而被設定成前記第1電流值；於對前記記憶胞所施加的電壓係為前記第2電壓的期間中，將前記電流限制值，設定成前記第2電流值；前記第2電流值係小於前記第1電流值。
  5. 如請求項4所記載之記憶體裝置，其中，前記特定之電壓範圍係為，在前記資料抹除之際前記記憶胞所被施加之電壓係為前記第1電壓時前記選擇元件所被施加的的電壓值、與前記資料抹除之際前記記憶胞所被施加之電壓係為前記第1電壓時前記電阻變化型元件所被施加的的電壓值之間的範圍。
  6. 如請求項1所記載之記憶體裝置，其中，前記驅動電路係進一步被構成為，在前記資料抹除之際，在將前記第1電壓施加至前記記憶胞後，將比前記第2電壓，施加至前記記憶胞； 前記選擇元件，係基於對前記記憶胞所施加之電壓係為前記第1電壓，且前記電阻變化型元件是處於前記第2電阻狀態，而變成選擇狀態；前記第2電壓係小於前記第1電壓。
  7. 如請求項6所記載之記憶體裝置，其中，前記驅動電路係進一步被構成為，將前記電流限制值，設定成前記第1電流值，以使前記電阻變化型元件的電阻狀態維持在前記第2電阻狀態；前記電流限制值，係在前記選擇元件從非選擇狀態變化成選擇狀態的時點上，被設定成第1電流值；前記電流限制值，係基於基於對前記記憶胞所施加之電壓係為前記第1電壓，而被設定成第1電流值；於對前記記憶胞所施加之電壓係為前記第2電壓的期間中，將前記電流限制值，設定成前記第2電流值；前記第2電流值係小於前記第1電流值。
  8. 如請求項7所記載之記憶體裝置，其中，前記特定之電壓範圍係為，在前記資料抹除之際前記記憶胞所被施加之電壓係為前記第1電壓時前記選擇元件所被施加的電壓值、與前記資料抹除之際前記記憶胞所被施加之電壓係為前記第1電壓時前記電阻變化型元件所被施加的電壓值之間的範圍。
  9. 如請求項5所記載之記憶體裝置，其中，還具備：電流偵測電路，係被構成為，偵測前記記憶胞中所流過之電流；和判定部，係被構成為，將前記電流偵測電路所偵測到的電流值、與前記記憶胞之電阻值進行乘算，獲得前記電阻變化型元件所被施加的電壓之值，判定前記所得之電壓值是否在前記特定之電壓範圍內。
  10. 一種記憶體裝置之控制方法，係含有以下步驟：藉由驅動電路，基於電阻變化型元件之電阻狀態從第1電阻狀態往第2電阻狀態之變化，以對記憶胞寫入資料；藉由前記驅動電路，基於前記電阻變化型元件之電阻狀態從前記第2電阻狀態往前記第1電阻狀態之變化，以將已被記憶在前記記憶胞中的前記資料予以抹除；藉由前記驅動電路，在前記資料抹除之際，將對前記記憶胞所施加的電壓，從第1電壓階段性地改變至第2電壓；藉由前記驅動電路，在前記資料抹除之際，將電流限制值，從第1電流值階段性地改變至第2電流值；前記電流限制值係用來限制通過前記記憶胞之電流之 大小；施加至前記電阻變化型元件的電壓之值係落在，以前記第2電流值的前記電流限制值為基礎的特定之電壓範圍內；前記電流限制值，係在對前記記憶胞所施加的電壓係為前記第2電壓的期間內，被變更成前記第2電流值；前記記憶胞係被配置在第1配線與第2配線之交叉部；前記記憶胞係含有前記電阻變化型元件、和選擇元件、前記電阻變化型元件係具有會在前記第1電阻狀態與前記第2電阻狀態間變化的電阻狀態。
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