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TWI768743B - 半導體元件、電晶體及形成電晶體的方法 - Google Patents

半導體元件、電晶體及形成電晶體的方法 Download PDF

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TWI768743B
TWI768743B TW110107610A TW110107610A TWI768743B TW I768743 B TWI768743 B TW I768743B TW 110107610 A TW110107610 A TW 110107610A TW 110107610 A TW110107610 A TW 110107610A TW I768743 B TWI768743 B TW I768743B
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TW
Taiwan
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nanostructure
layer
gate
type region
gate dielectric
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TW110107610A
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TW202207273A (zh
Inventor
李欣怡
洪正隆
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

在一些實施例中，一種元件包含第一奈米結構；在第一奈米結構之上之第二納米結構；圍繞第一奈米結構及第二奈米結構之高k值閘極介電，高k值閘極介電在第一奈米結構的頂部表面上具有第一部分，在第二奈米結構的底部表面上具有第二部分；及在高k值閘極介電之上之閘極電極。閘極電極包括：圍繞第一奈米結構及第二奈米結構之第一工作功能金屬，第一工作功能金屬填充高k值閘極介電的第一部分及高k值閘極介電的第二部分間之區；及在第一工作功能金屬上之鎢層，鎢層不含氟。

Description

半導體元件、電晶體及形成電晶體的方法
本揭露是有關一種半導體元件、一種電晶體及一種形成電晶體的方法。
半導體元件被用於各種類的電子應用中，諸如，舉例而言，個人電腦、手機、數位相機、及其他電子設備。半導體元件通常藉由以下方式所產製：依次在半導體基材之上沉積絕緣或介電層、導電層、及半導體層、及半導體材料層，並使用微影製程圖案化各種材料層以在其上形成電路組件及元件。
半導體產業藉由不斷減小最小特徵尺寸以不斷改善各種電子組件(例如，電晶體、二極管、電阻器、電容器等)的積體密度，此舉允許將更多的組件整合至給定的區域之中。然而，隨著最小特徵尺寸減少，產生應被應對之額外問題。
在一些實施例中，一種半導體元件包括第一奈米結構、在第一奈米結構之上之第二納米結構、圍繞第一奈米結構及第二奈米結構之高k值閘極介電及在高k值閘極介電之上之閘極電極。高k值閘極介電在第一奈米結構之頂部表面上具有第一部分，在第二奈米結構之底部表面上具有第二部分。閘極電極包括圍繞第一奈米結構及第二奈米結構之第一工作功能金屬及在第一工作功能金屬上之鎢層。第一工作功能金屬填充高k值閘極介電之第一部分及該高k值閘極介電之第二部分間之一區。鎢層不含氟。
在一些實施例中，一種電晶體包括在半導體基材之上之第一奈米結構、在第一納奈結構之上之第二奈米結構、圍繞第一奈米結構及第二奈米結構之閘極介電及在閘極介電之上之閘極電極。閘極電極包括圍繞第一奈米結構及第二奈米結構之工作功能金屬、在工作功能金屬上之阻擋層及在阻擋層之上之填充金屬。填充金屬具有比阻擋層更高之氟濃度。
在一些實施例中，一種形成電晶體的方法包括在第一奈米結構及第二奈米結構周圍沉積閘極介電，將第一奈米結構設置在第二奈米結構之上；在閘極介電之上沉積工作功能金屬；在工作功能金屬之上沉積阻擋層，其中沉積阻擋層包括第一原子層沉積(ALD)製程，且其中第一ALD製程並不使用任何含氟前驅物；及在阻擋層之上沉積填充金屬，其中沉積填充金屬包括使用包括氟的前驅物。
A-A'~C-C':橫截面
T1:厚度
X-X':線
50:基材
50I:區
50N:n型區
50P:p型區
51,51A~51C:第一半導體層
52,52A~52C:第一奈米結構
53,53A~53C:第二半導體層
54,54A~54C:第二奈米結構
55:奈米結構
64:多層堆疊
66:鰭狀結構
68:淺溝槽隔離區，STI
70:虛設介電層
72:虛設閘極層
74:遮罩層
76:虛設閘極
78:遮罩
80:第一間隔件層
81:第一間隔件
82:第二間隔件層
86:第一凹陷
88:凹陷
90:第一內部間隔件
92:磊晶源極/汲極區
92A:第一半導體材料層
92B:第二半導體材料層
92C:第三半導體材料層
94:CESL
96:第一ILD
98:閘極電極
100:閘極介電質
101:第一閘極介電
102:閘極電極
103:第二閘極介電
104:閘極遮罩
105A:導電材料的第一部分
105B:導電材料的第二部分
105S:接縫
106:第二ILD
107:黏附層
108:第三凹陷
109:沉積阻擋層
110:矽化物區
112,114:觸點
117:填充金屬
117A:填充金屬層的第一部分
117B:填充金屬層的第二部分
119:第二填充金屬層
121:導電層
123:阻擋層
125:填充金屬
127:閘極電極
當與隨附圖示一起閱讀時，可由後文實施方式最佳地理解本揭露內容的態樣。注意到根據此產業中之標準實務，各種特徵並未按比例繪製。實際上，為論述的清楚性，可任意增加或減少各種特徵的尺寸。
圖1為根據一些實施例，以三維視圖例示之奈米結構場效電晶體(奈米FET)的範例。
圖2、3、4、5、6A、6B、7A、7B 8A、8B、9A、9B、10A、10B、11A、11B、11C、12A、12B、12C、12D、13A、13B、13C、14A、14B、15A、15B、16A、16B、17A、17B、18A、18B、19A、19B、20A、20B、21A、21B、21C、21D、21E、22A、22B、23A、23B、23C、24A、24B、24C、25A、25B、及25C為根據一些實施例，在奈米FET的製造中之中間階段的截面視圖。
圖26A、26B、及26C為根據一些實施例之奈米FET的截面視圖。
圖27A、27B、及27C為根據一些實施例之奈米FET的截面視圖。
後文揭露內容提供用於實行本發明的不同特徵之許多不同實施例、或範例。後文描述組件及佈置之特定範例以簡化本揭露內容。當然，此等僅為範例且未意圖具限制性。舉例而言，在後文的描述中，在第二特徵之上或上 之第一特徵的形成可包含以直接接觸方式形成第一特徵及第二特徵的實施例，且亦可包含在第一特徵與第二特徵間形成額外特徵，使得第一特徵及第二特徵可不直接接觸的實施例。此外，在各種範例中，本揭露內容可能重複元件符號及/或字母。此重複係出於簡單及清楚的目的，且重複本身並不規範所論述的各種實施例及/或配置間之關係。
進一步地，為便於描述，本文中可使用諸如「在...之下」、「在...下方」、「較低」、「在...上方」、「較高」、及類似者的空間相對術語，以描述圖示中所例示之一個元件或特徵與另一元件(等)或特徵(等)的關係。除圖示中所描繪之定向之外，空間相對術語亦意圖涵蓋元件在使用或操作中之不同定向。設備能以其他方式定向(旋轉90度或以其他定向)，且本文中使用之空間相對描述語可同樣以相應的方式解釋。
在電晶體閘極堆疊中，可採用使用包括氟的前驅物之化學氣相沉積(CVD)製程將導電材料(例如，鎢)沉積為填充金屬。以此方式沉積填充金屬可具有諸如相對快速的沉積製程之優點，這減少製造成本並增加良率。各種實施例可進一步包含在填充金屬及下層的工作功能金屬(WFM)層間之阻擋層，以防止在沉積期間氟擴散及/或防止填充金屬進入下層的WFM層中。舉例而言，阻擋層可包括採用無氟前驅物所沉積之鎢層。藉由防止氟擴散至下層的層中，可實現優點。舉例而言，藉由防止氟擴散至下層的層中，可避免在閘極堆疊的不同區域中之WFM層中氟之不均勻 分佈，這獲致改善的閾值電壓(Vt)穩定性及控制。可特別地改善在奈米FET中之Vt穩定性及控制，與WFM層的其他區相比較，奈米FET易於在奈米片材間之WFM層的區中發生不均勻的氟擴散。
圖1為根據一些實施例，以三維視圖例示之奈米FET(例如，奈米線材FET、奈米片材FET、或類似者)的範例。奈米FET包括在基材50(例如，半導體基材)上之鰭狀結構66之上之奈米結構55(例如，奈米片材、奈米線材、或類似者)，其中奈米結構55充當奈米FET之通道區。奈米結構55可包含p型奈米結構、n型奈米結構、或其等的組合。將隔離區68設置於毗鄰鰭狀結構66間，此等鰭形結構可突出至相鄰的隔離區68上方並從相鄰的隔離區間突出。儘管將隔離區68描述/例示為與基材50分離，但如本文所使用，術語「基材」可意指單獨的半導體基材或半導體基材及隔離區的組合。此外，儘管將鰭狀結構66的底部部分例示為具有基材50之單一、連續材料，鰭狀結構66及/或基材50的底部部分可包括單一材料或複數種材料。在此背景中，鰭狀結構66意指在相鄰隔離區68間延伸之部分。
閘極介電質100在鰭狀結構66的頂部表面之上，並沿著奈米結構55的頂部表面、側壁、及底部表面。閘極電極102在閘極介電質100之上。將磊晶源極/汲極區92設置於閘極介電層96及閘極電極98的相對側上之鰭狀結構66上。
圖1進一步例示在後文圖示中所使用之參考截面視面。橫截面A-A'沿著閘極電極102的縱軸並在，舉例而言，垂直於奈米FET的磊晶源極/汲極區90間之電流方向之方向上。橫截面B-B'垂直於橫截面A-A'，且平行於奈米FET的鰭狀結構66的縱軸並在，舉例而言，奈米FET的磊晶源極/汲極區90間流動之電流方向上。橫截面C-C'與橫截面A-A'平行，並延伸通過奈米FET的磊晶源極/汲極區。為清楚起見，後續圖示意指此等參考截面視面。
在使用閘極最終製程所形成之奈米FET的背景中，論述本文中之一些實施例。在其他實施例中，可使用閘極最初製程。而且，一些實施例考量在平面元件，諸如平面FET或鰭狀結構場效電晶體(FinFET)中，所使用之態樣。
圖2至25C為根據一些實施例，奈米FET的製造中之中間階段的截面視圖。圖2至5、6A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A、24A、25A、26A、及27A例示圖1中所例示之參考橫截面A-A'。圖6B、7B、8B、9B、10B、11B、11C、12B、12D、13B、14B、15B、16B、17B、18B、19B、20B、21B、22B、23B、24B、及27B例示圖1中所例示之參考橫截面B-B'。圖7A、8A、9A、10A、11A、12A、12C、13C、23C、24C、25C、26C、及27C例示圖1中所例示之參考橫截面C-C'。
在圖2中，提供基材50。基材50可為半導體基 材，諸如塊狀半導體、絕緣體上半導體(SOI)、或類似者，此半導體基材可被(例如，採用p型或n型摻雜劑)摻雜或無摻雜。基材50可為晶圓，諸如矽晶圓。通常而言，SOI基材為在絕緣體層上所形成之半導體材料的層。絕緣體層可為，舉例而言，埋入的氧化物(BOX)層、氧化矽層、或類似者。將絕緣體層提供至(通常為矽或玻璃基材之)基材上。亦可使用其他基材，諸如多層或梯度基材。在一些實施例中，基材50的半導體材料可包含矽；鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦之複合半導體；包含矽鍺、磷化砷化鎵、鋁砷化銦、鋁砷化鎵、鎵砷化銦、鎵磷化銦、及/或鎵磷化砷化銦之合金半導體；或其等的組合。
基材50具有n型區50N及p型區50P。n型區50N可用於形成n型元件，諸如NMOS電晶體，例如，N型奈米FET，而p型區50P可用於形成p型元件，諸如PMOS電晶體，例如，p型奈米FET。n型區50N可與p型區50P實體地分離(如藉由所例示之分隔件20)，且可將任意數量的元件特徵(例如，其他有源元件、摻雜區、隔離結構，等)設置於n型區50N與p型區50P間。儘管例示一個n型區50N及一個p型區50P，可提供任意數量的n型區50N及p型區50P。在一些實施例中，可通過一個或更多個合適的植入步驟在基材50中形成一個或更多個阱及/或防穿通(APT)層。
進一步在圖2中，在基材50之上形成多層堆疊 64。多層堆疊64包含第一半導體層51A至C(統稱為第一半導體層51)及第二半導體層53A至C(統稱為第二半導體層53)的交替層。為了例示的目的並如在後文所更詳細地論述，將會去除第二半導體層53並圖案化第一半導體層51，以在p型區50P中形成奈米FET的通道區。而且，將會去除第一半導體層51並圖案化第二半導體層53，以在n型區50N中形成奈米FET的通道區。然而，在一些實施例中，可去除第一半導體層51並可圖案化第二半導體層53，以在n型區50N中形成奈米FET的通道區，且可去除第二半導體層53並可圖案化第一半導體層51，以在p型區50P中形成奈米FET的通道區。
在其他實施例中，可去除第一半導體層51並可圖案化第二半導體層53，以在n型區50N及p型區50P二者中形成奈米FETS的通道區。在其他實施例中，可去除第二半導體層53並可圖案化第一半導體層51，以在n型區50N及p型區50P二者中形成非FET的通道區。在此等實施例中，n型區50N及p型區50P兩者中之通道區可具有相同的材料組成(例如，矽、或類似物)並可同時形成此等通道區。圖26A、26B、及27C例示由此等實施例所得之結構，其中，舉例而言，在p型區50P及n型區50N二者中之通道區包括矽。
用於例示性目的，將多層堆疊64例示為各包含三層第一半導體層51及第二半導體層53。在一些實施例中，多層堆疊64可包含任意數量的第一半導體層51及第二半 導體層53。多層堆疊64的每個層皆可使用諸如化學氣相沉積(CVD)、原子層沉積(ALD)、氣相結磊晶術(VPE)、分子束結磊晶術(MBE)、或類似者之製程，所磊晶地成長。在各種實施例中，可由適用的p型奈米FET之第一半導體材料，諸如矽鍺或類似物，形成第一半導體層51，且可由適用的n型奈米的第二半導體材料，諸如FET、矽、矽碳等，形成第二半導體層53。用於例示性目的，將多層堆疊64例示為具有適用於p型奈米FET之最底部半導體層。在一些實施例中，可形成多層堆疊64，使得最底部層為適用於n型奈米FET之半導體層。
第一半導體材料及第二半導體材料可為對彼此具有高蝕刻選擇性之材料。因而，可在不顯著去除n型區50N中之第二半導體材料的第二半導體層53的情況下，去除第一半導體材料的第一半導體層51，從而允許圖案化第二半導體層53以形成n型NSFETS的通道區。類似地，可在不顯著去除p型區50P中之第一半導體材料的第一半導體層51的情況下，去除第二半導體材料的第二半導體層53，從而允許圖案化第一半導體層51以形成p型NSFETS的通道區。在其他實施例中，可同時形成在n型區50N及p型區50P中之通道區且此等通道區具有相同的材料組成，諸如，矽、矽鍺、或類似物等。圖26A、26B、及27C例示由此等實施例所得之結構，其中，舉例而言，在p型區50P及n型區50N二者中之通道區包括矽。
現在參考圖3，根據一些實施例，在基材50中形 成鰭狀結構66並在多層堆疊64中形成奈米結構55。在一些實施例中，可分別藉由在多層堆疊64及基材50中蝕刻溝槽，以在多層堆疊64及基材50中形成奈米結構55及鰭狀結構66。蝕刻製程可為任何可接受的蝕刻製程，諸如反應離子蝕刻(RIE)、中性光束蝕刻(NBE)、類似製程、或其等的組合。蝕刻製程可為各向異性製程。藉由蝕刻多層堆疊64形成奈米結構55之製程，可進一步由第一半導體層51界定第一奈米結構52A至C(統稱為第一奈米結構52)，並由第二半導體層53界定第二奈米結構54A至C(統稱為第二奈米結構54)。可將第一奈米結構52及第二奈米結構54進一步統稱為奈米結構55。
可藉由任何合適的方法圖案化鰭狀結構66及奈米結構55。舉例而言，可使用一個或更多個光微影製程，包含雙圖案化或多圖案化製程，以圖案化鰭狀結構66及奈米結構55。通常而言，雙圖案化或多圖案化製程結合光微影製程及自對準製程，而允許待創建之圖案具有，舉例而言，比其他使用單一、直接光微影製程所能獲得之間距更小的間距。舉例而言，在一個實施例中，使用光微影製程，以在基材之上形成犠牲層並圖案化犠牲層。使用自對準製程，以在圖案化的犠牲層旁邊形成間隔件。接著去除犠牲層，接著將其餘的間隔件用於圖案化鰭狀結構66。
用於例示性目的，圖3例示n型區50N及p型區50P中之鰭狀結構66為具有大致相等的寬度。在一些實施例中，n型區50N中之鰭狀結構66的寬度可比p型區 50P中之鰭狀結構66的寬度更大或更薄。進一步地，縱使每個鰭狀結構66及奈米結構55皆例示為全體具有一致的寬度，而在其他實施例中，鰭狀結構66及/或奈米結構55可具有錐形的側壁，使得每個鰭狀結構66及/或奈米結構55的寬度在朝向基材50之方向連續增加。在此等實施例中，每個奈米結構55可具具有不同寬度，且形狀為梯形。
在圖4中，在鰭狀結構66毗鄰處形成淺溝槽隔離(STI)區68。可藉由在基材50、鰭狀結構66、及奈米結構55之上、及毗鄰鰭狀結構66間沉積絕緣材料，形成STI區68。絕緣材料可為氧化物，諸如氧化矽、氮化物、類似者、或其等的組合，且可藉由高密度電漿CVD(HDP-CVD)、可流動CVD(FCVD)、類似製程、或其等的組合，形成絕緣材料。可使用藉由任何可接受的製程所形成之其他絕緣材料。在所例示的實施例中，絕緣材料是藉由FCVD製程所形成之氧化矽。一旦形成絕緣材料，即可進行退火製程。在一實施例中，可形成絕緣材料使得多餘絕緣材料覆蓋奈米結構55。儘管將絕緣材料例示為單一層，但一些實施例可利用多個層。舉例而言，在一些實施例中，可首先沿著基材50、鰭狀結構66、及奈米結構55的表面形成襯裡(並未另外例示)。此後，可在襯裡之上形成諸如前文所論述之填充材料。
接著將去除製程應用於絕緣材料，以去除奈米結構55之上之多餘絕緣材料。在一些實施例中，可利用諸如化 學機械拋光(CMP)、回蝕製程、其等的組合、或類似者之平坦化製程平坦化製程暴露奈米結構55，其使得奈米結構55及絕緣材料的頂部表面在完成平坦化製程之後為齊平。
接著使絕緣材料凹陷以形成STI區68。可使絕緣材料凹陷使得區50N及區50P中之鰭狀結構66的上部分從相鄰STI區68間突出。進一步地，STI區68的頂部表面可具有如所例示之平坦表面、凸起狀表面、凹入狀表面(諸如凹碟狀)、或其等的組合。可藉由適當的蝕刻將STI區68的頂部表面形成平坦、凸起狀、及/或凹入狀。可使用可接受的蝕刻製程，諸如對絕緣材料(例如，以比鰭狀結構66及奈米結構55的材料更快的速率，蝕刻絕緣材料的材料)的材料具有選擇性之一個製程，使STI區68凹陷。舉例而言，可使用，舉例而言，使用稀釋的氫氟(dHF)酸，之氧化物去除(製程)。
前文參照圖2至圖4所述之製程僅為如何形成鰭狀結構66及奈米結構55之一個範例。在一些實施例中，可使用遮罩及磊晶成長製程形成鰭狀結構66及/或奈米結構55。舉例而言，可在基材50的頂部表面之上形成介電層，且可將溝槽蝕刻通過介電層以暴露下層的基材50。可在溝槽中磊晶地成長磊晶結構，且可使介電層凹陷使得磊晶結構從介電層突出以形成鰭狀結構66及/或奈米結構55。磊晶結構可包括前文所論述之交替半導體材料，諸如第一半導體材料及第二半導體材料。在磊晶結構為磊晶地成長 之一些實施例中，磊晶成長材料可在成長期間被原位摻雜，儘管可一起使用原位摻雜與植入製程，在成長期間被原位摻雜可免除之前及/或後續的植入製程。
此外，僅用於例示性目的，在本文中將第一半導體層51(及所得奈米結構52)及第二半導體層53(及所得奈米結構54)例示及論述為在p型區50P及n型區50N中包括相同材料。藉此，在一些實施例中，第一半導體層51及第二半導體層53中的一者或兩者可為不同材料，或以不同順序在p型區50P及n型區50N中形成第一半導體層51及第二半導體層53中的一者或兩者。
進一步在圖4中，可在鰭狀結構66、奈米結構55、及/或STI區68中形成適當的阱(並未另外例示)。在具有不同阱類型之實施例中，可使用光阻劑或其他遮罩(並未另外例示)，以實現n型區50N及p型區50P之不同植入步驟。舉例而言，可在n型區50N和p型區50P中之鰭狀結構66及STI區68之上形成光阻劑。圖案化光阻劑以暴露p型區50P。可藉由使用旋塗技術形成光阻劑，並可使用可接受的光微影製程技術圖案化光阻劑。一旦圖案化光阻劑，在p型區50P中進行n型雜質植入，且光阻劑可充當遮罩以大致地防止n型雜質被植入至n型區50N中。n型雜質可為以自約1013原子/cm3至約1014原子/cm3範圍內之濃度，被植入至區中之磷、砷、銻、或類似物。在植入之後，(諸如藉由可接受的灰化製程)去除光阻劑。
在p型區50P植入之後或之前，在p型區50P及 n型區50N中之鰭狀結構66、奈米結構55、及STI區68之上形成光阻劑或其他遮罩(並未另外例示)。圖案化光阻劑以暴露n型區50N。可藉由使用旋塗技術形成光阻劑，並可使用可接受的光微影製程技術圖案化光阻劑。一旦圖案化光阻劑，在n型區50N中進行n型雜質植入，且光阻劑可充當遮罩以大致地防止p型雜質被植入至p型區50P中。p型雜質可為以自約1013原子/cm3至約1014原子/cm3範圍內之濃度，被植入至區中之硼、氟化硼、銦、或類似者。在植入之後，可(諸如藉由可接受的灰化製程)去除光阻劑。
在n型區50N及p型區50P的植入之後，可進行退火以修復植入損壞並活化已植入之p型及/或n型雜質。在一些實施例中，可在成長期間原位摻雜磊晶鰭狀結構的成長材料，儘管可一起使用原位摻雜與植入製程，在成長期間原位摻雜可免除之前及/或之後的植入製程。
在圖5中，在鰭狀結構66及/或奈米結構55上形成虛設介電層70。虛設介電層70可為，舉例而言，氧化矽、氮化矽、其等的組合、或類似物，且可根據可接受的技術，以沉積或熱成長虛設介電層62。在虛設介電層70之上形成虛設閘極層72，並在虛設閘極層72之上形成遮罩層74。可在虛設介電層70之上沉積虛設閘極層72，且接著，諸如藉由CMP，平坦化虛設閘極層。可在虛設閘極層72之上沉積遮罩層74。虛設閘極層72可為導電或非導電材料，且可選自包含以下各者之群組：非晶矽、多晶 體矽(多晶釸)、多晶體矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、及金屬。可藉由物理氣相沉積(PVD)、CVD、濺鍍沉積、或其他用於沉積所選材料之技術，以沉積虛設閘極層72。虛設閘極層72可由相對於隔離區的蝕刻製程具有高蝕刻選擇性之其他材料所製成。遮罩層74可包含，舉例而言，氮化矽、氮氧化矽、或類似者。在此範例中，跨n型區50N及p型區50P形成單一虛設閘極層72及單一遮罩層74。僅用於例示性目的，注意到，圖示虛設介電層70僅覆蓋鰭狀結構66及奈米結構55。在一些實施例中，可沉積虛設介電層70使得虛設介電層70覆蓋STI區68，使得虛設介電層70在虛設閘極層72與STI區68間延伸。
圖6A至16B例示實施例元件的製造中之各種額外步驟。圖7A、8A、9A、10A、11A、12A、12C、13A、13C、14A、及15A例示區50N或區50P中之特徵。在圖6A及6B中，可使用可接受的光微影製程及蝕刻技術圖案化遮罩層74(參見圖5)以形成遮罩78。接著可將遮罩78的圖案化轉移至虛設閘極層72及至虛設介電層70，以分別形成虛設閘極76及虛設閘極介電質71。虛設閘極76覆蓋鰭狀結構66的對應通道區。可將遮罩78的圖案化用於使每個虛設閘極76與毗鄰的虛設閘極76實體地分離。虛設閘極76亦可具有大致垂直於對應鰭狀結構66的長度方向之長度方向。
在圖7A及7B中，分別在圖6A及6B中所例示 之結構之上形成第一間隔件層80及第二間隔件層82。隨後圖案化第一間隔件層80及第二間隔件層82，以充當形成自對準源極/汲極區間隔件。在圖7A及7B中，在STI區68的頂部表面上；鰭狀結構66、奈米結構55、及遮罩78的頂部表面及側壁上；及虛設閘極76及虛設閘極介電71的側壁上形成第一間隔件層80。在第一間隔件層80之上沉積第二間隔件層82。可使用諸如熱氧化之技術，由氧化矽、氮化矽、氮氧化矽、或類似者，形成第一間隔件層80，或藉由CVD、ALD、或類似製程，沉積第一間隔件層。可由具有與第一間隔件層80的材料不同蝕刻速率之材料，形成第二間隔件層82，諸如氧化矽、氮化矽、氮氧化矽、或類似者，並可藉由CVD、ALD、或類似製程，沉積第二間隔件層。
在形成第一間隔件層80之後並在形成第二間隔件層82之前，可進行用於輕度摻雜源極/汲極(LDD)區(並未另外例示)之植入製程。在具有不同元件類型的實施例中，與前文圖4中所論述之植入製程類似，在暴露p型區50P時，可在n型區50N之上形成遮罩(諸如光阻劑)，並可將適當類型的(例如，p型)雜質植入p型區50P中之暴露鰭狀結構66及奈米結構55之中。接著可去除遮罩。隨後，在暴露n型區50N時，可在p型區50P之上形成遮罩(諸如，光阻劑)，並可將適當類型的(例如，n型)雜質植入至n型區50N中之暴露鰭狀結構66及奈米結構55中。接著可去除遮罩。n型雜質可為先前所論述之n型雜質中的任 何雜質，且p型雜質可為先前所論述之p型雜質中的任何雜質。輕度摻雜源極/汲極區可具有在自約1x1015原子/cm3至約1x1019原子/cm3範圍內之濃度的雜質。可將退火用於修復植入損壞並活化植入的雜質。
在圖8A及8B中，蝕刻第一間隔件層80及第二間隔件層82以形成第一間隔件81及第二間隔件83。在後文所更詳細地論述，第一間隔件81及第二間隔件83用於自對準隨後所形成的源極汲極區，暨在後續處理期間保護鰭狀結構66及/或奈米結構55的側壁。可使用合適的蝕刻製程(諸如，各向同性蝕刻製程(例如，濕式蝕刻製程)、各向異性蝕刻製程(例如，乾式蝕刻製程)、或類似製程)，以蝕刻第一間隔件層80及第二間隔件層82。在一些實施例中，第二間隔件層82的材料具有與第一間隔件層80的材料不同蝕刻速率，使得當圖案化第二隔件層82時，第一間隔件層80可充當蝕刻停止層，且使得當圖案化第一間隔件層80時，第二間隔件層82可充當遮罩。舉例而言，如圖8A中所例示，可使用各向異性蝕刻製程蝕刻第二間隔件層82，其中第一間隔件層80充當蝕刻停止層，其中第二間隔件層82的其餘部分形成第二間隔件83。此後，如圖8A中所例示，在蝕刻第一間隔件層80的暴露部分時，第二間隔件83充當遮罩，從而形成第一間隔件81。
如圖8A中所例示，將第一間隔件81及第二間隔件83設置於鰭狀結構66及/或奈米結構55的側壁上。如圖8B中所例示，在一些實施例中，可從毗鄰遮罩78、虛 設閘極76、及虛設閘極介電質71之第一間隔件層80之上去除第二間隔件層82，且將第一間隔件81設置於遮罩78、虛設閘極76、及虛設介電層60的側壁上。在其他實施例中，可在毗鄰遮罩78、虛設閘極76、及虛設閘極介電質71之第一間隔件層80之上保留部分的第二間隔件層82。
應注意到，前文揭露內容總體上描述形成間隔件及LDD區的製程。可使用其他製程及順序。舉例而言，可利用更少或額外的間隔件，可利用不同順序的步驟(例如，可在沉積第二間隔件層82之前圖案化第一間隔件81，可形成並去除間隔件、及/或類似者。此外，可使用不同結構及步驟形成n型及p型元件。
在圖9A及9B中，根據一些實施例，在鰭狀結構66、奈米結構55、及基材50中形成第一凹陷86。隨後在第一凹陷86中形成磊晶源極/汲極區。第一凹陷86可延伸通過第一奈米結構52及第二奈米結構54，並進入基材50。如圖9A中所例示，STI區58的頂部表面可與第一凹陷86的底部表面齊平。在各種實施例中，可蝕刻鰭狀結構66使得將第一凹陷86的底部表面設置於STI區68的頂部表面下方；或類似者。可使用各向異性蝕刻製程，諸如RIE、NBE、或類似製程，藉由蝕刻鰭狀結構66、奈米結構55、及基材50，形成第一凹陷86。在用於形成第一凹陷86之蝕刻製程期間，第一間隔件81、第二間隔件83、及遮罩78遮蔽鰭狀結構66的部分、奈米結構55、 及基材50。可將單一蝕刻製程或多個蝕刻製程用於蝕刻奈米結構55及/或鰭狀結構66的每個層。在第一凹陷86達到符合需求的深度之後，可將定時的蝕刻製程用於停止第一凹陷86的蝕刻製程。
在圖10A及10B中，藉由蝕刻第一凹陷86所暴露之(由第一半導體材料(例如，第一奈米結構52)所形成的)多層堆疊64的層的側壁的部分，形成n型區50N中之側壁凹陷88，藉由蝕刻第一凹陷86所暴露之(由第二半導體材料(例如，第二奈米結構54)所形成的)多層堆疊56的層的側壁的部分，形成p型區50P中之側壁凹陷88。儘管在圖10B中，將凹陷88中之第一奈米結構52及第二奈米結構54的側壁例示為直的形狀，但此等側壁可為凹入狀或凸起狀。可使用各向同性蝕刻製程，諸如濕式蝕刻製程、或類似製程，以蝕刻此等側壁。可使用遮罩(未圖示)保護p型區50P，同時將對第一半導體材料具有選擇性之蝕刻劑使用蝕刻第一奈米結構52，使得與n型區50N中之第一奈米結構52相比較，第二奈米結構54及基材50保持相對未蝕刻。類似地，可使用遮罩(未圖示)保護n型區50N，同時將對第二半導體材料具有選擇性之蝕刻劑使用蝕刻第二奈米結構54，使得與p型區50P中之第二奈米結構54相比較，第一奈米結構52及基材50保持相對未蝕刻。在第一奈米結構52包含例如SiGe，而第二奈米結構54包含例如Si或SiC之實施例中，可將具有氫氧化四甲基銨(TMAH)、氫氧化銨(NH4OH)、或類似者之乾 式蝕刻製程用於蝕刻n型區50N中之第一奈米結構52的側壁，並可將具有氟化氫、另一種氟基的蝕刻氣體、或類似者之乾式蝕刻製程用於蝕刻p型區50P中之第二奈米結構54的側壁。
在圖11A至11C中，在側壁凹陷88中形成第一內部間隔件90。可藉由將內部間隔件層(並未另外例示)沉積在圖10A及10B中所例示之結構之上，形成第一內部間隔件90。第一內部間隔件90充當隨後所形成的源極/汲極區及閘極結構間之隔離特徵。將在後文所更詳細地論述，將會在凹陷86中形成源極/汲極區，而n型區50N中之第一奈米結構52及p型區50P中之第二奈米結構54將被對應的閘極結構所替換。
可藉由似型沉積製程，諸如CVD、ALD、或類似製程沉積內部間隔件層。儘管可利用任何合適的材料，諸如，可具有小於約3.5之k值的低介電常數(低k值)材料，內部間隔件層可包括諸如氮化矽或氮氧化矽之材料。接著可各向異性地蝕刻內部間隔件層，以形成第一內部間隔件90。儘管將第一內部間隔件90的外部側壁例示為與n型區50N中之第二奈米結構54的側壁齊平，並與p型區50P中之第一奈米結構52的側壁齊平，第一內部間隔件90的外部側壁可分別延伸超過第二奈米結構54及/或第一奈米結構52的側壁或從第二奈米結構54及/或第一奈米結構52的側壁凹陷。
此外，儘管在圖11B中，將第一內部間隔件90 的外部側壁例示為直的形狀，但第一內部間隔件90的外部側壁可為凹入狀或凸起狀。作為範例，圖11C例示之實施例，其中第一奈米結構52的側壁為凹入狀、第一內部間隔件90的外部側壁為凹入狀、且第一內部間隔件從n型區50N中之第二奈米結構54的側壁凹陷。亦例示之實施例，其中第二奈米結構54的側壁為凹入狀、第二內部間隔件90的外部側壁為凹入狀、且第二內部間隔件從p型區50P中之第一奈米結構52的側壁凹陷。可藉由各向異性製程，諸如RIE、NBE、或類似製程，蝕刻內部間隔件層。可將第一內部間隔件90用於防止被後續蝕刻製程(諸如用於形成閘極結構之蝕刻製程)，對隨後所形成的源極/汲極區(諸如後文參照圖12A至12C所論述之磊晶源極/汲極區92)的損壞。
在圖12A至12C中，在第一凹陷86中形成磊晶源極/汲極區92。在一些實施例中，源極/汲極區92可在n型區50N中之第二奈米結構54及p型區50P中之第一奈米結構52上施加應力，從而改善性能。如圖12B中所例示，在第一凹陷86中形成磊晶源極/汲極區92，使得每個虛設閘極76被設置於磊晶源極/汲極區92的對應相鄰對間。在一些實施例中，將第一間隔件81用於使磊晶源極/汲極區92以適當的橫向距離與虛設閘極72分離，且將第一內部間隔件90用於使磊晶源極/汲極區92與奈米結構55以適當的橫向距離分離，因而磊晶源極/汲極區92不會與隨後所形成的所得奈米FET的閘極短路。
可藉由遮蔽p型區50P(例如，PMOS區)，形成n型區50N(例如，NMOS區)中之磊晶源極/汲極區92。接著，在n型區50N中之第一凹陷86中，磊晶地成長磊晶源極/汲極區92。磊晶源極/汲極區92可包含任何適用於n型奈米FET之可接受的材料。舉例而言，若第二奈米結構54為矽，則磊晶源極/汲極區92可包含在第二奈米結構54上施加拉伸應變之材料，諸如矽、碳化矽、摻磷碳化矽、磷化矽、或類似者。磊晶源極/汲極區92可具有從奈米結構55的對應上表面凸起之表面且可具有刻面。
可藉由遮蔽n型區50N(例如，NMOS區)，形成p型區50P(例如，PMOS區)中之磊晶源極/汲極區92。接著，在p型區50P中之第一凹陷86中，磊晶地成長磊晶源極/汲極區92。磊晶源極/汲極區92可包含任何適用於p型奈米FET之可接受的材料。舉例而言，若第一奈米結構52為矽鍺，則磊晶源極/汲極區92可包括在第一奈米結構52上施加壓縮應變之材料，諸如矽鍺、硼摻雜矽鍺、鍺、鍺錫、或類似者。磊晶源極/汲極區92亦可具有從多層堆疊56的對應表面凸起之表面且可具有刻面。
與先前所論述之用於形成輕度摻雜源極/汲極區之製程類似，可將摻雜劑植入磊晶源極/汲極區92，第一奈米結構52、第二奈米結構54、及/或基材50，以形成源極/汲極區，隨後進行退火。源極/汲極區可具有在約1x1019原子/cm3及約1x1021原子/cm3間的雜質濃度。用於源極/汲極區之n型及/或p型雜質可為先前所論述之 任何雜質。在一些實施例中，可在成長期間原位摻雜磊晶源極/汲極區92。
由於用於在n型區50N和p型區50P中形成磊晶源極/汲極區92之磊晶術製程，磊晶源極/汲極區92的上表面具有刻面，此等刻面橫向地向外擴展超過奈米結構55的側壁。在一些實施例中，如圖12A中所例示，此等刻面致使相同的NSFET的毗鄰磊晶源極/汲極區92合併。在其他實施例中，如圖12C中所例示，在完成磊晶術製程之後，毗鄰磊晶源極/汲極區92保持分離。在如圖12A及12C所例示之實施例中，可將第一間隔件81形成至STI區68的頂部表面，從而阻塞磊晶成長。在一些其他實施例中，第一間隔件81可覆蓋奈米結構55的側壁的部分，而進一步阻塞磊晶成長。在一些其他實施例中，可調整用於形成第一間隔件81間隔件蝕刻，以去除間隔件材料，以允許磊晶成長區延伸至STI區58的表面。
磊晶源極/汲極區92可包括一個或更多個半導體材料層。舉例而言，磊晶源極/汲極區92可包括第一半導體材料層92A、第二半導體材料層92B、及第三半導體材料層92C。可將任意數量的半導體材料層用於磊晶源極/汲極區92。可由不同半導體材料形成第一半導體材料層92A、第二半導體材料層92B、及第三半導體材料層92C中的每個材料層，且以不同摻雜劑濃度，摻雜此等材料層。在一些實施例中，第一半導體材料層92A可具有小於第二半導體材料層92B及大於第三半導體材料層92C之摻雜 劑濃度。在磊晶源極/汲極區92包括三個半導體材料層之實施例中，可沉積第一半導體材料層92A、可在第一半導體材料層92A之上沉積第二半導體材料層92B、且可在第二半導體材料層92B之上沉積第三半導體材料層92C。
圖12D例示之實施例，其中n型區50N之第一奈米結構52的側壁為凹入狀且p型區50P中之第二奈米結構54的側壁為凹入狀、第一內部間隔件90的外部側壁為凹陷、且第一內部間隔件90分別從第一奈米結構52及第二奈米結構54的側壁凹陷。如圖12D中所例示，可將磊晶源極/汲極區92形成為與第一內部間隔件90接觸並可延伸超過n型區50N中之第二奈米結構54的側壁及p型區50P中之第一奈米結構52的側壁。進一步地，在使第一內部間隔件90從第二奈米結構54及/或第一奈米結構52的側壁凹陷的實施例中，可分別在第二奈米結構54及/或第一奈米結構52間形成磊晶源極/汲極區92。
在圖13A至13C中，分別在如圖6A、12B、及12A(圖7A至12D的製程不改變圖6A中所例示之橫截面)中所例示之結構之上沉積第一層間介電(ILD)96。可由第一ILD 96形成介電材料，並可藉由任何合適的方法，諸如CVD、電漿加強CVD(PECVD)、或FCVD，沉積第一ILD 101。介電材料可包含磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)、無摻雜矽酸鹽玻璃(USG)、或類似者。可使用藉由任何可接受的製程所形成之其他絕緣材料。在一些實施例中，將接觸 蝕刻停止層(CESL)94設置於第一ILD 96與磊晶源極/汲極區92、遮罩74、及第一間隔件81間。CESL 94可包括諸如，氮化矽、氧化矽、氮氧化矽、或類似者之介電材料，此介電材料具有與上層的第一ILD 96的材料不同蝕刻速率。
在圖14A至14B中，可進行平坦化製程，諸如CMP，以使第一ILD 96的頂部表面與虛設閘極76或遮罩78的頂部表面齊平。平坦化製程亦可去除虛擬設閘極76上之遮罩78，以及第一間隔件81沿著遮罩78的側壁的部分。在平坦化製程之後，虛設閘極76、第一間隔件81、及第一ILD 96的頂部表面在製程變量之內齊平。據此，通過第一ILD 96暴露虛設閘極72的頂部表面。在一些實施例中，遮罩78可保留，在此種情況下，平坦化製程使第一ILD 96的頂部表面與遮罩78及第一間隔件81的頂部表面齊平。
在圖15A及15B中，在一個或更多個蝕刻步驟中去除虛設閘極72及遮罩74(若存在時)，因而形成第二凹陷98。亦去除在第二凹陷98中之部分的虛設閘極介電質60。在一些實施例中，藉由各向異性乾式蝕刻製程去除虛設閘極72及虛設閘極介電質60。舉例而言，蝕刻製程可包含使用反應氣體(等)之乾式蝕刻製程，此反應氣體以比第一ILD 96或第一間隔件81更快的速率選擇性地蝕刻虛設閘極72。每個第二凹陷98暴露及/或覆壓部分的奈米結構55，在隨後所完成的奈米FET中，此奈米結構充當 通道區。將充當通道區之部分的奈米結構55設置於磊晶源極/汲極區92的相鄰對間。在去除製程期間，當蝕刻虛設閘極72時，可將虛設介電層60用作蝕刻停止層。在虛設閘極72的去除製程之後，可接著去除虛設介電層60。
圖16A及16B中，可藉由在n型區50N之上形成遮罩(未圖示)並使用對第二半導體的材料具有選擇性之蝕刻劑進行諸如濕式蝕刻或類似製程之各向同性蝕刻製程，以將p型區50P中之第二奈米結構54去除，而與第二奈米結構54相比較，第一奈米結構52、基材50、及STI區58保持相對未蝕刻。在第二奈米結構的54包含，例如SiGe，且第一奈米結構52包含，例如Si或SiC之實施例中，可將氟化氫、另一氟基的蝕刻氣體、或類似者用於去除p型區50P中之第二奈米結構54。
在其他實施例中，舉例而言，可藉由去除n型區50N及p型區50P兩者中之第一奈米結構52或藉由去除n型區50N及p型區50P兩者中之第二奈米結構54，同時形成n型區50N及p型區50P中之通道區。在此等實施例中，n型NSFET及p型NSFET的通道區可具有相同的材料組成，諸如矽、矽鍺、或類似物等。圖26A及26B例示由此等實施例所得之結構，其中在p型區50P及n型區50N二者中之通道區由第二奈米結構54所提供並，舉例而言，包括矽。
在圖17A至22B中，根據一些實施例，形成閘極介電層及閘極電極以替換第二凹陷98中之閘極。閘極電極 包含在WFM層(等)與閘極填充金屬間之阻擋層，以防止(或至少減少)氟從填充金屬擴散至下層的WFM層中。結果為，可避免在WFM層中之氟的不均勻擴散，並可改善在閘極中之閾值電壓穩定性及控制。
在n型區50N及p型區50P中之閘極介電質的形成操作可同時發生，使得每區中之閘極介電質由相同材料所形成，且閘極電極的形成可同時發生，使得每個區中之閘極電極由相同材料所形成。在一些實施例中，每個區中之閘極介電質可由相異製程所形成，使得閘極介電質可為不同材料及/或具有不同數量的層，及/或每個區中之閘極電極可由相異製程所形成，使得閘極電極可為不同材料及/或具有不同數量的層。當使用相異製程時，可將各種遮罩步驟用於遮蔽及暴露適當的區。在後文的描述中，單獨地形成n型區50N的閘極電極及p型區50P的閘極電極。
圖17A至圖21B例示在p型區50P中形成閘極介電質100及閘極電極102，且至少在形成p型區50P中的閘極電極102時(例如，如在後文圖18A至圖21B中所述)，可遮蔽n型區50N。
在圖17A及17B中，在p型區50P中的第二凹陷98中似型地沉積閘極介電質100。閘極介電質100包括一層或更多層的介電層，諸如氧化物、金屬氧化物、類似者、或其等的組合。舉例而言，在一些實施例中，閘極介電100可包括在第一閘極介電101之上之第一閘極介電101(例如，包括氧化矽、或類似物)及第二閘極介電 103(例如，包括金屬氧化物、或類似物)。在一些實施例中，第二閘極介電質103包含高k值介電材料，且在此等實施例中，第二閘極介電質103可具有大於約7.0之k值，且可包含金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的矽酸鹽、及其等的組合。在一些實施例中，第一閘極介電101可被稱為界面層，且第二閘極介電103可被稱為高k值閘極介電。
在n型區50N及p型區50P中之閘極介電質100的結構可為相同或不同結構。舉例而言，可在p型區50P中形成閘極介電質100時，遮蔽或暴露n型區50N。在暴露n型區50N之實施例中，可在n型區50N中同時形成閘極介電質100。閘極介電質100的形成方法可包含分子束沉積(MBD)、ALD、PECVD、及類似方法。
在圖18A及18B中，在p型區50P中的閘極介電質100上似型地沉積導電材料105。在一些實施例中，導電材料105為p型WFM，包括氮化鈦、氮化鉭、氮化鎢、氮化鉬、其等的組合、或類似物。在一些實施例中，導電材料105具有多層結構並包含不止一種導電材料。舉例而言，導電材料105可包括氮化鈦層及在氮化鈦層上之氮化鉭層。可藉由CVD、ALD、PECVD、PVD、或類似製程沉積導電材料105。在一些實施例中，可在閘極介電質100的暴露表面上沉積導電材料105至足夠的厚度，使得導電材料105在毗鄰的第一奈米結構52(例如，第一奈米結構52A、52B、及52C)間之區50I中合併。舉例 而言，可在區501中之第一奈米結構52的表面上沉積導電材料105，並隨著在沉積期間導電材料105之厚度上之增加，導電材料105的分離的部分可沿著接縫105S觸碰並合併。具體而言，導電材料105的沉積可繼續直到在區501中之導電材料105的第一部分105A與導電材料105的第二部分105B合併。
在圖19A及19B中，可在導電材料105之上沉積黏附層107。在一些實施例中，在p型區50P中的導電材料105上似型地沉積黏附層107。在一些實施例中，黏附層107包括氮化鈦、氮化鉭、或類似物。可藉由，舉例而言，CVD、ALD、PECVD、PVD、或類似製程，以沉積黏附層107。黏附層107能可交替地稱為黏膠層，並改善導電材料105與閘極電極的覆壓層(例如，阻擋層109及第一金屬填充層117)間之黏附。
在圖20A及20B中，在黏附層107似型地沉積阻擋層109。在一些實施例中，阻擋層109包括鎢並藉由ALD製程、或類似物所沉積阻擋層。在一些實施例中，ALD製程的製程溫度可在約250℃至約450℃的範圍內。現已觀察到，小於約250℃之沉積溫度可獲致無法接受地低的沉積速率，而負面地影響製造良率。亦已觀察到，大於450℃之沉積溫度可獲致製程工具損壞(例如，ALD沉積腔室損壞)。在一些實施例中，可在約0.5托至約20托的壓力處進行ALD製程間距已觀察到，此範圍(例如，小於約0.5托或大於約20托)的外側之沉積壓力可獲致無法精 確地控制沉積製程，而負面地影響良率。
進一步地，用於阻擋層109之ALD製程可包含使一種或更多種的前驅物流至沉積腔室中，並在ALD製程期間所使用之前驅物可不含氟。舉例而言，當阻擋層109為鎢層時，在ALD製程中所使用之前驅物可包含WxCly及H2的組合，其中x及y為整數且0<x<1及0<y<1。由於ALD製程並不使用任何包括氟的前驅物，所以阻擋層109可不含氟並防止(或至少減少)氟從隨後所形成的層擴散至下層的黏附層107及導電材料105中。可沉積阻擋層109至在為15A至90A的其範圍中之厚度T1。已觀察到，小於15Å之厚度T1可能不足以防止氟的擴散，從而負面地影響成品電晶體中之閾值電壓穩定性及控制。亦已觀察到，因為ALD製程比其他沉積製程(例如，CVD)更昂貴且耗時，對於大於90Å之厚度ALD，製造成本及/或時間可能為無法接受地高。
在圖21A、21B、21C、21D、及21E中，沉積閘極電極102的其餘部分，並形成填充金屬117以填充第二凹陷98的其餘部分。圖21C例示圖21B的區域119的詳細視圖。圖21D例示沿著圖21B的線X-X'之向下俯視圖(例如，在區50I中)，圖21E例示沿著圖21B的線Y-Y'之向下俯視圖(例如，通過第一奈米結構52)。為替換閘極形成所得的閘極電極102，且閘極電極可包括導電材料105、黏附層107、阻擋層109、第一填充金屬層117、及第二填充金屬層119。
填充金屬117可包括鈷、釕、鋁、鎢、其等的組合、或類似物。在一些實施例中，使用兩種不同的沉積製程，以沉積填充金屬117。舉例而言，藉由ALD製程在阻擋層109之上沉積填充金屬層117的第一部分117A，接著可使用CVD製程在第一部分117A之上沉積填充金屬層117的第二部分117B。已觀察到，ALD製程可允許在奈米結構52周圍之區域中更受控的沉積，而CVD製程提供更快的沉積速率以供改善的良率。在其他實施例中，可使用單一沉積製程(例如，CVD)，以沉積填充金屬117，並可省略藉由ALD製程所沉積之第一部分117A。據此，採用虛線例示第一部分117A以表示它為備選的。
沉積填充金屬117可包含在ALD及/或CVD製程中使用包括氟的前驅物，且填充金屬117的材料組成可在整個填充金屬117中為均勻的，而無論是否進行單次沉積或多次沉積。舉例而言，在填充金屬117包括鎢的實施例中，可將WF6用於ALD及/或CVD製程中之前驅物。由於將包括氟的前驅物用於沉積填充金屬117，所以填充金屬117亦可包括氟。在各種實施例中，填充金屬117的氟組成可高於阻擋層109的氟組成。舉例而言，阻擋層109可大致地不含氟，且填充金屬117的氟濃度可在3.5%至25%的範圍內。因而，可藉由，諸如XPS深度分佈分析之氟組成分析，從阻擋層109鑒別填充金屬117。
儘管填充金屬117包括氟，但阻擋層109可防止(或至少減少)氟擴散至下層的黏附層109及導電材料105 中，且可避免氟在導電材料105的不同區(例如，在區50I之內與在區50I的外側相比較)的不均勻分佈。結果為，藉由包含阻擋層109，可改善所得電晶體中之閾值電壓控制及穩定性。
在p型區50P中，可在第一奈米結構52的頂部表面、側壁、及底部表面上形成閘極介電質100、導電材料105。亦可在第一奈米結構52的頂部表面暨側壁上及第一ILD 96、CESL 94、第一間隔件81、及STI區58的頂部表面上沉積閘極介電質100、導電材料105、黏附層107、阻擋層109、及填充金屬117。在填充第二凹陷98之後，可進行平坦化製程，諸如CMP以去除閘極電介質100、導電材料105、黏附層107、阻擋層109、及填充金屬117的多餘部分，此等多餘部分在第一ILD 96的頂部表面之上。因而，閘極電極102的材料及閘極介電質100的其餘部分形成所得奈米FET的替換閘極結構。可將閘極電極102及閘極介電質100統稱為「閘極結構」。
圖22A及22B例示n型區50N中之閘極堆疊。在n型區50N中形成閘極堆疊可包含首先去除n型區50N中之第一奈米結構52。可藉由在p型區50P之上形成遮罩(未圖示)並使用對第一半導體的材料具有選擇性之蝕刻劑進行諸如濕式蝕刻或類似製程之各向同性蝕刻製程，以將第一奈米結構52去除，而與第一奈米結構52相比較，第二奈米結構54、基材50、及STI區68保持相對未蝕刻。在第一奈米結構52A至52C包含，例如SiGe，且第 二奈米結構54A至54C包含，例如Si或SiC之實施例中，可將氫氧化四甲基銨(TMAH)、氫氧化銨(NH4OH)或類似者用於去除n型區50N中之第一奈米結構52。
接著在n型區50N中之第二奈米結構54之上及周圍形成閘極堆疊。閘極堆疊包含閘極介電質100及閘極電極127。在一些實施例中，可同時形成n型區50N及p型區50P中之閘極介電質100。進一步地，可在形成閘極電極102之前或之後形成至少一部分的閘極電極127(見圖20A及20B)，且可在遮蔽p型區50時形成至少一部分的閘極電極127。藉此，閘極電極127可包括閘極電極102不同的材料。舉例而言，閘極電極127可包括導電層121、阻擋層123、及填充金屬125。導電層121可為包括，諸如鈦鋁、碳化鈦鋁、鉭鋁、碳化鉭、其等的組合、或類似物之n型金屬之n型工作功能金屬(WFM)層。可藉由CVD、ALD、PECVD、PVD、或類似製程沉積導電層121。阻擋層123可包括氮化鈦、氮化鉭、碳化鎢、其等的組合、或類似物，且阻擋層123可進一步作為黏附層。可藉由CVD、ALD、PEVCD、PVD、或類似製程，以沉積阻擋層123。填充金屬125包括藉由CVD、ALD、PECVD、PVD、其等的組合、或類似物所沉積之鈷、釕、鋁、鎢、其等的組合、或類似物。填充金屬125可具有或可不具有相同的材料組成，並與填充金屬117同時沉積。儘管未明確地例示，但可在阻擋層123及填充金屬125間沉積額外的阻擋層(例如，類似於前文所論述之阻擋層109) 以防止氟從填充金屬125擴散至下層的阻擋層123及/或導電層121中。
在填充第二凹陷98之後，可進行平坦化製程，諸如CMP，以去除閘極介電質100及閘極電極127多餘部分，此等多餘部分在第一ILD 96的頂部表面之上。因而，閘極電極127及閘極介電質100的材料的其餘部分形成n型區50N的所得奈米FET的替換閘極結構。可同時或單獨地進行CMP製程以去除p型區50P中之閘極電極102的多餘材料並去除n型區50N中之閘極電極127的多餘材料。
在圖23A至23C中，閘極結構(包含閘極介電質100、閘極電極102、閘極電極127)為凹陷的，因1而在閘極結構的正上方與第一間隔件81的相對部分間形成凹陷。將包括一層或更多層的介電材料，諸如氮化矽、氮氧化矽、或類似者之閘極遮罩104填充至凹陷中，隨後藉由平坦化製程去除延伸在第一ILD 96之上之介電材料的多餘部分。隨後所形成的閘極觸點(諸如後文參照圖24A及24B所論述之閘極觸點114)穿透閘極遮罩104以接觸凹陷的閘極電極102的頂部表面。
如圖23A至23C進一步所例示，在第一ILD 96之上及閘極遮罩104之上沉積第二ILD 106。在一些實施例中，第二ILD 106係藉由FCVD所形成之可流動膜。在一些實施例中，由諸如PSG、BSG、BPSG、USG、或類似者之介電材料，形成第二ILD 106，且可藉由任何合 適的方法，諸如CVD、PECVD、或類似方法，沉積第二ILD。
在圖24A至24C中，蝕刻第二ILD 106、第一ILD 96、CESL 94、及閘極遮罩104以形成第三凹陷108，第三凹陷暴露磊晶源極/汲極區92及/或閘極結構的表面。可使用各向異性蝕刻製程，諸如RIE、NBE、或類似製程，藉由蝕刻製程，形成第三凹陷108。在一些實施例中，可使用第一蝕刻製程，通過第二ILD 106及第一ILD 96以蝕刻第三凹陷108；可使用第二蝕刻製程，通過閘極遮罩104，以蝕刻第三凹陷；並且隨後可使用第三蝕刻製程，通過CESL 94，以蝕刻第三凹陷。可在第二ILD 106之上形成並圖案化遮罩，諸如光阻劑，以遮蔽第二層ILD 106的部分不致經受第一蝕刻製程及第二蝕刻製程。在一些實施例中，蝕刻製程可能過度蝕刻，且因而，第三凹陷108延伸至磊晶源極/汲極區92及/或閘極結構之中，且第三凹陷108的底部可與磊晶源極/汲極區92及/或閘極結構齊平(例如，在與基板材相同高度處，或具有與距基材相同的距離)，或低於(例如，更靠近基板)磊晶源極/汲極區92及/或閘極結構。儘管圖24B例示第三凹陷108在相同橫截面中暴露磊晶源極/汲極區92及閘極結構，在各種實施例中，可將磊晶源極/汲極區92及閘極結構暴露在不同橫截面中，從而減少隨後所形成的觸點短路的風險。
在形成第三凹陷108之後，在磊晶源極/汲極區 92之上形成矽化物區110。在一些實施例中，藉由首先沉積能與下層磊晶源極/汲極區92(例如，矽、矽鍺、鍺)之半導體材料反應之金屬(未圖示)形成矽化物區110，以在磊晶源極/汲極的區92的暴露部分之上形成矽化物或鍺化物區，諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬、或其合金，接著，進行熱退火製程以形成矽化物區110。接著，例如，藉由蝕刻製程去除沉積金屬的未反應部分。儘管將矽化物區110稱為矽化物區，矽化物區110亦可為鍺化物區或矽鍺化物區(例如，包括矽化物及鍺化物之區)。在一實施例中，矽化物區110包括TiSi，且具有在約2奈米至約10奈米間之範圍內之厚度。
接下來，在圖25A至C中，在第三凹陷108中形成觸點112及114(亦可稱為觸點柱塞)。觸點112及114可各包括一層或更多層，諸如阻擋層、擴散層、及填充材料。舉例而言，在一些實施例中，觸點112及114各自包含阻擋層及導電材料，並被電性地耦合至下層導電特徵(例如閘極電極102、閘極電極127、及/或所例示實施例中之矽化物區110)。將觸點114電性地耦合至閘極電極102及102，並可將觸點稱為閘極觸點，且將觸點112電性地耦合至矽化物區110，並可將觸點112稱為源極/汲極觸點。阻擋層可包含鈦、氮化鈦、鉭、氮化鉭、或類似者。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或類似者。可進行平坦化製程，諸如CMP，以從第二 ILD 106的表面去除多餘材料。
圖26A至26C例示根據一些替代實施例之元件的截面視圖。圖26A例示圖1中所例示之參考橫截面A-A'。圖26B例示圖1中所例示之參考橫截面B-B'。圖26C例示圖1中所例示之參考橫截面C-C'。在圖26A至C中，相似的元件符號表示藉由與圖25A至C的結構相似的製程所形成之相以元件。然而，在圖26A至C中，n型區50N及p型區50P中之通道區包括相同的材料。舉例而言，包括矽之第二奈米結構54在p型區50P中為p型NSFET提供通道區，並在n型區50N中為n型NSFET提供通道區。舉例而言，可藉由同時從p型區50P及n型區50N兩者去除第一奈米結構52；在p型區50P中的第二奈米結構54周圍沉積閘極介電質100及閘極電極102；在n型區50N中的第一奈米結構54周圍沉積閘極介電質100及閘極電極104，以形成圖26A至C的結構。
圖27A至27C例示根據一些替代實施例之元件的截面視圖。圖27A例示圖1中所例示之參考橫截面A-A'。圖27B例示圖1中所例示之參考橫截面B-B'。圖27C例示圖1中所例示之參考橫截面C-C'。在圖27A至C中，相似的元件符號表示藉由與圖25A至C的結構相似的製程所形成之相似元件。然而，在圖27A至C中，省略填充金屬117，且沉積阻擋層109的材料以填充第二凹陷98並提供閘極電極的填充材料。結果為，將閘極電極形成為大致地不含任何氟。舉例而言，可將無氟鎢用作黏附層107 之上之填充金屬。
各種實施例提供其中將導電材料(例如，鎢)沉積為填充金屬之電晶體閘極堆疊。各種實施例可進一步包含在填充金屬及下層的工作功能金屬(WFM)層間之阻擋層，以防止在沉積期間氟擴散及/或防止填充金屬進入下層的WFM層中。舉例而言，阻擋層可包括採用無氟前驅物所沉積之鎢層。藉由防止氟擴散至下層的層中，可實現優點。舉例而言，藉由防止氟擴散至下層的層中，可避免在閘極堆疊的不同區域中之WFM層中氟之不均勻分佈，這獲致改善的閾值電壓(Vt)穩定性及控制。可特別地改善在奈米FET中之Vt穩定性及控制，與WFM層的其他區相比較，奈米FET易於在奈米片材間之WFM層的區中發生不均勻的氟擴散。
在一些實施例中，一種半導體元件包含第一奈米結構；在第一奈米結構之上之第二納米結構；圍繞第一奈米結構及第二奈米結構之高k值閘極介電，高k值閘極介電在第一奈米結構的頂部表面上具有第一部分，在第二奈米結構的底部表面上具有第二部分；及在高k值閘極介電之上之閘極電極。閘極電極包括：圍繞第一奈米結構及第二奈米結構之第一工作功能金屬，第一工作功能金屬填充高k值閘極介電的第一部分及高k值閘極介電的第二部分間之區；及在第一工作功能金屬上之鎢層，鎢層不含氟。備選地，在一些實施例中，閘極電極進一步包括在鎢層之上之填充材料，填充材料具有比鎢層更高的氟濃度。備選地， 在一些實施例中，填充材料包括鎢。備選地，在一些實施例中，鎢層的厚度在15Å至90Å的範圍內。備選地，在一些實施例中，第一工作功能金屬不含氟。備選地，在一些實施例中，閘極電極進一步包括在鎢層與第一工作功能金屬間之黏附層。
在一些實施例中，電晶體包含在半導體基材之上之第一奈米結構；在第一納奈結構之上之第二奈米結構；圍繞第一奈米結構及第二奈米結構之閘極介電；及在閘極介電之上之閘極電極。閘極電極包括：圍繞第一奈米結構及第二奈米結構之工作功能金屬；在工作功能金屬上之阻擋層；及在阻擋層之上之填充金屬，其中填充金屬具有比阻擋層更高之氟濃度。備選地，在一些實施例中，電晶體進一步包括在阻擋層與填充金屬間之黏附層。備選地，在一些實施例中，阻擋層的厚度在15Å至90Å的範圍內。備選地，在一些實施例中，阻擋層不含氟。備選地，在一些實施例中，工作功能金屬不含氟。備選地，在一些實施例中，阻擋層及填充金屬各包括鎢。備選地，在一些實施例中，電晶體進一步包括在閘極介電之下之界面層，界面層圍繞第一奈米結構及第二奈米結構，且閘極介電包括高k值材料。
在一些實施例中，方法包含在第一奈米結構及第二奈米結構周圍沉積一閘極介電，將第一奈米結構設置在第二奈米結構之上；在閘極介電之上沉積工作功能金屬；在工作功能金屬之上沉積阻擋層，其中沉積阻擋層包括第一 原子層沉積(ALD)製程，且其中第一ALD製程並不使用任何含氟前驅物；及在阻擋層之上沉積填充金屬，其中沉積填充金屬包括使用包括氟的前驅物。備選地，在一些實施例中，第一ALD製程包括使用WxCly及H2的組合作為前驅物。備選地，在一些實施例中，沉積填充金屬包括化學氣相沉積(CVD)製程，且其中包括氟的前驅物為WF6。備選地，在一些實施例中，沉積填充金屬進一步包括在CVD製程之前所進行之第二ALD製程。備選地，在一些實施例中，ALD製程包括使用WF6作為前驅物。備選地，在一些實施例中，此方法進一步包含在工作功能金屬與阻擋層間沉積黏附層。備選地，在一些實施例中，阻擋層及填充金屬各包括鎢。
上述概述數種實施例的特徵，因而熟習此項技藝者可更瞭解本揭露內容的態樣。熟習此項技藝者應當理解，熟習此項技藝者可輕易地使用本揭露內容作為設計或修改其他製程及結構之基礎，以實現本文中所介紹之實施例的相同目的及/或達成相同優點。熟習此項技藝者亦應當認知，此等效構造不脫離本揭露內容的精神及範圍，且在不脫離本揭露內容之精神及範圍之情況下，熟習此項技藝者可在本文中進行各種改變、替換、及變更。
50:基材
50P:p型區
52A~52C:第一奈米結構
68:淺溝槽隔離區，STI
100:閘極介電質
102:閘極電極
103:第二閘極介電
107:黏附層
109:沉積阻擋層
117:填充金屬
117A:填充金屬層的第一部分
117B:填充金屬層的第二部分

Claims (9)

  1. 一種半導體元件，包括：一第一奈米結構；在該第一奈米結構之上之一第二納米結構；圍繞該第一奈米結構及該第二奈米結構之一高k值閘極介電，該高k值閘極介電在該第一奈米結構之一頂部表面上具有一第一部分，在該第二奈米結構之一底部表面上具有一第二部分；及在一高k值閘極介電之上之閘極電極，其中該閘極電極包括：圍繞該第一奈米結構及該第二奈米結構之一第一工作功能金屬，該第一工作功能金屬填充該高k值閘極介電之該第一部分及該高k值閘極介電之該第二部分間之一區，其中該第一工作功能金屬不含氟；及在該第一工作功能金屬上之一鎢層，該鎢層不含氟。
  2. 如請求項1所述之半導體元件，其中該閘極電極進一步包括在該鎢層之上之一填充材料，該填充材料具有比該鎢層更高的一氟濃度。
  3. 如請求項2所述之半導體元件，其中該填充材料包括鎢。
  4. 如請求項1所述之半導體元件，其中鎢層的一厚度在15Å至90Å的一範圍內。
  5. 一種電晶體，包括：在一半導體基材之上之一第一奈米結構；在該第一納奈結構之上之一第二奈米結構；圍繞該第一奈米結構及該第二奈米結構之一閘極介電；及在該閘極介電之上之一閘極電極，其中該閘極電極包括：圍繞該第一奈米結構及該第二奈米結構之一工作功能金屬；在該工作功能金屬上之一阻擋層；及在該阻擋層之上之一填充金屬，其中該填充金屬具有比該阻擋層更高之一氟濃度。
  6. 如請求項5所述之電晶體，進一步包括在該阻擋層與該填充金屬間之一黏附層。
  7. 如請求項5所述之電晶體，其中該阻擋層不含氟。
  8. 一種形成電晶體的方法，包括：在一第一奈米結構及一第二奈米結構周圍沉積一閘極介 電，將該第一奈米結構設置在該第二奈米結構之上；在該閘極介電之上沉積一工作功能金屬；在該工作功能金屬之上沉積一阻擋層，其中沉積該阻擋層包括一第一原子層沉積(ALD)製程，且其中該第一ALD製程並不使用任何含氟前驅物；及在該阻擋層之上沉積一填充金屬，其中沉積該填充金屬包括使用一包括氟的前驅物。
  9. 如請求項8所述之形成電晶體的方法，其中該第一ALD製程包括使用WxCly及H2的一組合作為前驅物。
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