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TWI768371B - 半導體元件、積體電路與積體電路設計系統 - Google Patents

半導體元件、積體電路與積體電路設計系統 Download PDF

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TWI768371B
TWI768371B TW109119508A TW109119508A TWI768371B TW I768371 B TWI768371 B TW I768371B TW 109119508 A TW109119508 A TW 109119508A TW 109119508 A TW109119508 A TW 109119508A TW I768371 B TWI768371 B TW I768371B
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row
transistor
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章瑞 高
莊惠中
許力中
葉松艷
簡永溱
楊榮展
林姿穎
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台灣積體電路製造股份有限公司
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Abstract

一種半導體元件包括在第一方向上延伸的多個第一單元列，第一單元列中的每一者具有第一列高度；在第一方向上延伸的多個第二單元列，第二單元列中的每一者具有小於第一列高度的第二列高度，其中第一單元列與第二單元列交錯；配置於第一單元列中的第一列中的第一單元；及配置於第二單元列中的至少一個列中的至少一個第二單元，其中至少一個第二單元在與第一方向不同的第二方向上鄰接第一單元，其中至少一個第二單元與第一單元中包括的至少一個電路元件具有相同操作組態。

Description

半導體元件、積體電路與積體電路設計系統
本案是關於一種半導體元件，特別是關於一種具有為著冗餘電晶體的結構的半導體元件。
積體電路已廣泛用於各種種類的應用，且對於更快處理速度及更低功率消耗的需求正日益增加。然而，閘極氧化物崩潰高度影響積體電路的效能及可靠性。
根據本案的一實施例，揭露一種半導體元件，包含在第一方向上延伸的多個第一單元列，第一單元列中的每一者具有第一列高度；在第一方向上延伸的多個第二單元列，第二單元列中的每一者具有小於第一列高度的第二列高度，其中第一單元列與第二單元列交錯；配置於第一單元列中的第一列中的第一單元；及配置於第二單元列中的至少一個列中的至少一個第二單元，其中至少一個第二單 元在與第一方向不同的第二方向上鄰接第一單元，其中至少一個第二單元與第一單元中包括的至少一個電路元件具有相同操作組態。
根據本案的另一實施例，揭露一種積體電路，包含第一電路及第二電路。第一電路包含各具有兩鰭主動區域結構的多個第一電晶體。第二電路包含具有單鰭主動區域結構的至少一個第二電晶體。其中至少一個第二電晶體與第一電晶體中的至少一者並聯地相互耦接且用以回應於在至少一個第二電晶體及些第一電晶體中的至少一者的閘極處的第一信號合作。
根據本案的另一實施例，揭露一種積體電路設計系統。系統包含非暫時性儲存媒體，藉由指令集編碼以及硬體處理器。硬體處理器與非暫時性儲存媒體通信耦接且用以執行指令集，指令集用以使處理器處理以下工作：基於電路的網路連線表獲得多個值，值中的每一者對應於電路中包括的多個電晶體中的一者；將值與臨限值比較；回應於比較，藉由添加多個冗餘電晶體來產生電路的經調整的網路連線表；及基於經調整的網路連線表判定用於電路的多個佈局組態中的一者，其中佈局組態包括各具有第一單元高度的多個第一單元列及各具有與第一單元高度不同的一第二單元高度的多個第二單元列。
10:半導體元件
30,30’,40,50,60,70,80:積體電路
110-140:子單元
210,220,230,240,250,260,270,280,OD:主動區域
AA’:剖面線
CELL1-CELL8:單元
ROW1-ROW4:單元列
H1,H2,H3:高度
211,212,221,222:鰭形結構
Sub:基板
M1-M6,S1-S6:電晶體，頂點
A,B:信號，頂點
SPA,SPB,SP1-SP6:值
VDD:供電電壓
VG1-VG5,VD1-VD10,VM1-VM10:通孔
Z:輸出節點，頂點，接腳
310-370,321,331,341-342:閘極
401-414:導電圖案
501-503,504a,504b,505-508,509a,509b,510-512,513-514:導電線
601-604:導電跡線
Poly:聚多晶矽
M0,M1:金屬零層，金屬一層
900:方法
910-960:步驟
1000:EDA系統
1002:處理器，硬體處理器
1004:儲存媒體，非暫時性電腦可讀儲存媒體
1006:電腦程式碼(指令)
1008:匯流排
1010:I/O介面
1012:網路介面
1014:網路
1016:製造工具
1020:IC佈局圖
1022:設計規範
1100:IC製造系統
1120:設計室
1122:IC設計佈局圖
1130:遮罩室
1132:資料準備
1144:遮罩製造
1145:遮罩(光罩)
1150:IC晶圓廠
1152:晶圓製造
1153:(半導體)晶圓
1160:IC元件
當藉由附圖閱讀時，自以下詳細描述，最佳地理解 本案的一實施例的態樣。注意，根據該行業中的標準實務，各種特徵未按比例繪製。事實上，為了論述的清晰起見，可任意地增大或減小各種特徵的尺寸。
第1A圖為根據一些實施例的半導體元件的部分的俯視圖。
第1B圖為根據各種實施例的在第1A圖中的半導體元件的部分的俯視圖。
第2圖為圖示根據一些實施例的沿著第1A圖中的剖面線的一些單元列的結構的剖視圖。
第3A圖為根據一些實施例的包括對應於第1A圖中的半導體元件的結構的積體電路的部分的等效電路。
第3B圖為根據一些實施例的對應於在第3A圖中的積體電路的部分的等效電路的有向無環圖(direct acyclic diagram)。
第3C圖為根據一些實施例的對應於第3A圖的部分的積體電路的部分的平面圖中的佈局圖。
第3D圖為根據一些實施例的對應於第3A圖的部分的積體電路的部分的平面圖中的另一佈局圖。
第4A圖為根據一些實施例的包括對應於第1A圖中的半導體元件的結構的積體電路的部分的等效電路。
第4B圖為根據一些實施例的對應於在第4A圖中的積體電路的部分的等效電路的有向無環圖。
第4C圖為根據一些實施例的對應於第4A圖的部分的積體電路的部分的平面圖中的佈局圖。
第5A圖為根據一些實施例的包括對應於第1A圖中的半導體元件的結構的積體電路的部分的等效電路。
第5B圖為根據一些實施例的對應於在第5A圖中的積體電路的部分的等效電路的有向無環圖。
第5C圖為根據一些實施例的對應於第5A圖的部分的積體電路的部分的平面圖中的佈局圖。
第6A圖為根據一些實施例的包括對應於第1A圖中的半導體元件的結構的積體電路的部分的等效電路。
第6B圖為根據一些實施例的對應於在第6A圖中的積體電路的部分的等效電路的有向無環圖。
第6C圖為根據一些實施例的對應於第6A圖的部分的積體電路的部分的平面圖中的佈局圖。
第7A圖為根據一些實施例的包括對應於第1A圖中的半導體元件的結構的積體電路的部分的等效電路。
第7B圖為根據一些實施例的對應於在第7A圖中的積體電路的部分的等效電路的有向無環圖。
第7C圖為根據一些實施例的對應於第7A圖的部分的積體電路的部分的平面圖中的佈局圖。
第8A圖為根據一些實施例的包括對應於第1A圖中的半導體元件的結構的積體電路的部分的等效電路。
第8B圖為根據一些實施例的對應於在第8A圖中的積體電路的部分的等效電路的有向無環圖。
第8C圖為根據一些實施例的對應於第8A圖的部分的積體電路的部分的平面圖中的佈局圖。
第9圖為根據本案的一實施例的一些實施例的產生用於設計積體電路的佈局的佈局設計及製造積體電路的方法的流程圖。
第10圖為根據本案的一實施例的一些實施例的用於設計積體電路佈局設計的系統的方塊圖。
第11圖為根據一些實施例的積體電路製造系統及與其相關聯的積體電路製造流程的方塊圖。
以下揭露內容提供許多不同實施例或實例，用於實施提供的標的的不同特徵。以下描述元件及佈置的具體實例以簡化本案的一實施例。當然，這些僅為實例，且並不意欲為限制性。舉例而言，在接下來的描述中，第一特徵在第二特徵上方或上的形成可包括第一與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一與第二特徵之間使得第一與第二特徵可不直接接觸的實施例。此外，在各種實例中，本案的一實施例可重複參考數字及/或字母。此重複係為了簡單且清晰的目的，且自身並不規定論述的各種實施例及/或組態之間的關係。
在本說明書中使用的術語通常具有其在此項技術中及在使用各術語的具體上下文中的普通意義。在本說明書中的實例(包括本文中論述的任何術語的實例)的使用僅為說明性，且決不限制本案的一實施例或任一舉例說明的術語的範疇及意義。同樣地，本案的一實施例不限於在本說明書中給出的各種實施例。
如本文中使用，術語「包含」、「包括」、「具有」、「含有」、「涉及」及類似者應被理解為開放式的，亦即，意為包括但不限於。
貫穿本說明書對「一個實施例」、「一實施例」或「一些實施例」的參考意謂結合該(等)實施例描述的一特定特徵、結構、實施或特性包括於本案的一實施例的至少一個實施例中。因此，片語「在一個實施例中」或「在一實施例中」或「在一些實施例中」在貫穿本說明書各處中的使用未必皆指同一實施例。此外，在一或多個實施例中，可按任一合適方式來組合特定特徵、結構、實施或特性。
另外，為了易於描述，諸如「在...之下(beneath)」、「在...下方(below)」、「下部(lower)」、「在...上方(above)」、「上部(upper)」及類似者的空間相對術語可在本文中用以描述如在圖中圖示的一個構件或特徵與另一(另外)構件或特徵的關係。除了圖中描繪的定向之外，該些空間相對術語意欲亦涵蓋在使用或操作中的元件的不同定向。可將設備以其他方式定向(旋轉90度或以其他定向)，且同樣地可將本文中使用的空間相對描述詞相應地作出解釋。如本文中所使用，術語「及/或」包括相關聯的列出項目中的一或多者的任何及所有組合。
如本文中所使用，「大約」、「約」、「大致」或「實質上」應大體指一給定值或範圍的任一近似值，其中其取決於其屬於的各種技術而變化，且其範疇應與由熟習 其屬於的此項技術者理解的最寬泛解釋一致，以便涵蓋所有這些修改及類似結構。在一些實施例，其應大體意謂在一給定值或範圍的20%內，較佳地10%內，且更佳地5%內。本文中給出的數值量為近似，意謂術語「大約」、「約」、「大致」或「實質上」若未明確地陳述，則可加以推斷，或意謂其他近似值。
現在對第1A圖進行參照。第1A圖為根據一些實施例的半導體元件的部分的俯視圖。如在第1A圖中圖示性地展示，半導體元件10包括多個單元列ROW1至ROW4及單元CELL1至CELL4。在一些實施例中，單元CELL1至CELL4由配置於這些單元列ROW1至ROW4中的積體電路實施。在一些實施例中，單元CELL1至CELL4中的每一者經實施為包括「及閘(AND)」、「或閘(OR)」、「反及閘(NAND)」、「多工器(MUX)」、正反器、鎖存器、「緩衝器(BUFF)」、反相器、其組合或任何其他類型的邏輯電路的邏輯閘電路。在第1A圖中的半導體元件10中的單元列ROW1至ROW4的數目係為了說明性目的而給出。單元列ROW1至ROW4的各種數目在本案的一實施例的預料範疇內。舉例而言，在一些實施例中，半導體元件10中的單元列的數目多於4。
說明而言，單元列ROW1至ROW4沿著x方向延伸且相互平行。在一些實施例中，單元列ROW1至ROW4係沿著實質上垂直於x方向的y方向配置。
在一些實施例中，在列ROW1至ROW4當中， 關於其列高度，存在兩個單元列群組。如在第1A圖中圖示性專地展示，單元列ROW1及ROW3中的每一者用以具有列高度H1，且單元列ROW2及ROW4中的每一者用以具有另一列高度H2，其比列高度H1矮。將具有列高度H1的單元列ROW1及ROW3看作單元列ROW1至ROW4的第一群組「A」，且將單元列ROW2及ROW4看作單元列ROW1至ROW4的第二群組「B」。在一些實施例中，如在第1A圖中描繪，單元列的第一群組A與單元列的第二群組B交錯。
說明而言，在第一群組「A」中的具有列高度H1的單元列ROW1包括兩個主動區域210至220，且在第二群組「B」中的具有列高度H2的單元列ROW2包括兩個主動區域230至240。類似地，單元列ROW3包括兩個主動區域250至260，且單元列ROW4包括兩個主動區域270至280。說明而言，主動區域210至280沿著x方向延伸，且在y方向上相互分開。將在以下段落中藉由第2圖論述主動區域210至280的組態。
在一些實施例中，主動區域210及240具有P型的傳導態，而主動區域220及230具有N型的傳導態。主動區域250及280的組態類似於主動區域210及240，且主動區域260及270的組態類似於主動區域220及230。換言之，單元列ROW1至ROW4沿著y方向按週期性序列交錯。主動區域210至280的組態係為了說明性目的而給出。主動區域210至280的的各種實施包括於本 案的一實施例的預料範疇內。舉例而言，在一些實施例中，主動區域210、240、250及280係N型，且主動區域220、230、260及270係P型。
如在第1A圖中圖示性地展示，單元CELL1包括子單元110及120。子單元110及120沿著y方向相互鄰接。子單元110及120分別配置於單元列ROW1及ROW2中。子單元110包括主動區域210至220，且子單元120包括主動區域230至240。
在一些實施例中，子單元110包括包括「及閘(AND)」、「或閘(OR)」、「反及閘(NAND)」、「多工器(MUX)」、正反器、鎖存器、「緩衝器(BUFF)」、反相器或任何其他類型的邏輯電路的一邏輯閘電路，而子單元120包括一影子邏輯閘電路(shadow logic gate circuit)。在這些實施例中，影子邏輯閘電路與子單元110中包括的至少一個電路元件具有相同的操作組態。舉例而言，在一些實施例中，子單元110包括多個N型電晶體及P型電晶體。子單元120包括與子單元110的P型電晶體中的一對應者並聯耦接的一P型電晶體，及與子單元110的N型電晶體中的一對應者並聯耦接的一N型電晶體。子單元120中的P型電晶體與子單元110的P型電晶體中的對應者用以回應於在其閘極處的第一信號而合作，而子單元120中的N型電晶體與子單元110的N型電晶體中的對應者用以回應於在其閘極處的第二信號而合作。換言之，子單元120中的電路元件經組態為子單元110 中的對應的元件的複製品，以藉由相同組態來操作。將藉由第3A圖至第3D圖及第7A圖至第7C圖來論述作為實例的子單元110至120的細節。
如上所論述，單元CELL1在子單元110經組態為主邏輯電路且子單元120經組態為影子邏輯電路時操作。在一些方法中，半導體元件包括對應於具有耦接至對應於子單元110的主邏輯電路的電晶體的子單元120的影子邏輯電路，以延長單元使用期限。然而，由於單元基底設計矩形形狀本質，一些方法的影子邏輯電路及主邏輯電路配置於一單一單元列高度架構(single cell row height architecture；SCRHA)下的同一單元列中，且在該些單元列延伸的一方向上相互鄰接。在這些配置中，其不僅導致大的面積耗用，而且歸因於較大接腳罩(larger pin cap)，亦導致單元效能不良。
藉由本案的一實施例的混合單元列高度的組態，子單元120中的影子邏輯電路配置於減小高度單元列中，而子單元110中的主邏輯電路配置於正常高度單元列中。在這些實施例中，若在子單元110中，一電晶體發生氧化物故障，例如，在電晶體的閘極處，則子單元120中的耦接至子單元110中的彼電晶體的一對應的冗餘電晶體仍然能夠用來維持電路操作。因此，與一些方法相比，不僅由子單元120中的影子邏輯電路提供改良的可靠性，而且先前提到的混合單元列高度架構(mix cell row height architect；MCRHA)的組態具有較小面積耗用及較小 接腳罩耗用。換言之，本案的一實施例的混合單元列架構擁有較小核心面積的優勢，同時保持維持與單一單元列高度架構相同的效能的高度可能性。
第1A圖的單元CELL1的組態係為了說明性目的而給出。單元CELL1的各種實施例包括於本案的一實施例的預料範疇內。舉例而言，在於下列段落中論述的一些實施例中，對應於子單元120的一單元包括僅P型電晶體或N型電晶體。
繼續參照第1A圖，說明而言，半導體元件10包括一單元CELL2。與單元CELL1相比，替代包括在同一單元列ROW2中的N型主動區域230及P型主動區域240，單元CELL2包括在單元ROW2的一部分(具有高度H3)中的主動區域240及在單元列ROW4的一部分(具有高度H3)中的主動區域270。單元CELL2亦包括在插入於單元列ROW2與ROW4之間的單元列ROW3中的主動區域250至260。
如在第1A圖中圖示性地展示，單元CELL2包括子單元110，及另外的子單元130至140。子單元110插入於子單元130與140之間且與其鄰接。子單元110配置於單元列ROW3中。子單元130及140分別配置於單元列ROW2及ROW4中。換言之，子單元130至140配置於子單元110的相對側上。
子單元110包括主動區域250至260。子單元130包括主動區域240，且子單元140包括主動區域270。 如上所論述，在一些實施例中，主動區域240至250為P型，且主動區域260至270為N型。
在一些實施例中，子單元130包括影子邏輯P型元件，其包括例如對應於子單元110中的P型電晶體的一或多個電晶體。子單元140包括影子邏輯N型元件，其包括例如對應於子單元110中的N型電晶體的一或多個電晶體。換言之，與單元CELL1相比，子單元120由配置於子單元110的相對側上的兩個子單元130至140實施，子單元130包括子單元120的P型電晶體，且子單元140包括子單元120的N型電晶體。在這些實施例中，單元CELL2在子單元110經組態為主邏輯電路且子單元130至140經組態為分開的影子邏輯電路時操作。
繼續參照第1A圖，說明而言，半導體元件10包含一單元CELL3。與單元CELL2相比，替代具有子單元130至140兩者，單元CELL3僅包括子單元140。在一些實施例中，單元CELL3在子單元110經組態為主邏輯電路且子單元140經組態為具有N型電晶體的影子邏輯電路時操作。
此外，半導體元件10包括一單元CELL4。與單元CELL2相比，替代具有子單元130至140兩者，單元CELL4僅包括子單元130。在一些實施例中，單元CELL4在子單元110經組態為主邏輯電路且子單元130經組態為具有P型電晶體的影子邏輯電路時操作。
在一些實施例中，進行模擬以識別最有價值的電晶 體，且因此將冗餘電晶體插入於影子邏輯電路(亦即，在第1A圖中的子單元120至140)中以與該(等)有價值的電晶體耦接。基於冗餘電晶體的數目，判定用於形成於半導體元件上的積體電路的佈局組態中的一者(亦即，單元CELL1至CELL4或任一其他合適佈局結構)。將在稍後段落中藉由第9圖詳細論述識別電晶體及判定佈局組態的方法900。
現在對第1B圖進行參照。第1B圖為根據各種實施例的在第1A圖中的半導體元件10的部分的俯視圖。關於第1A圖的實施例，為了易於理解，第1B圖中的相似構件用相同參考編號標示。為了簡潔起見，本文中省略已在以上段落中詳細論述的類似構件的具體操作，除非有需要介紹與第1B圖中展示的構件的合作關係。
說明而言，半導體元件10進一步包括單元CELL5至CELL8。在一些實施例中，單元CELL5至CELL8中的每一者經實施為包括「及(AND)」、「或(OR)」、「反及(NAND)」、「多工器(MUX)」、正反器、鎖存器、「緩衝器(BUFF)」、反相器、其組合或任何其他類型的邏輯電路的邏輯閘電路。在一些實施例中，單元CELL5至CELL8係藉由沿著y方向組裝子單元110至140及子單元150中的一些來實施。在一些實施例中，子單元110與150具有相同組態。在一些替代性實施例中，子單元110與150具有不同組態。
具體言之，與第1A圖的單元CELL2相比，替代 具有子單元140，單元CELL5包括配置於單元列ROW4中的子單元120。說明而言，子單元110插入於子單元120至130之間。因此，在單元CELL5中存在比N型主動區域多的P型主動區域，以在影子邏輯電路中形成P型電晶體。
與單元CELL5相比，替代具有比N型主動區域多的P型主動區域，單元CELL6包括配置於單元列ROW2中的子單元120及配置於單元列ROW4中的子單元140。因此，在單元CELL6中存在比P型主動區域多的N型主動區域，以在影子邏輯電路中形成N型電晶體。
說明而言，與在影子邏輯電路中具有不對稱數目個N型與P型主動區域的單元CELL5及CELL6相比，單元CELL7包括配置於子單元110的相對側上的兩個子單元120。在這些實施例中，單元CELL7具有關於第1A圖的單元CELL1的雙影子邏輯電路。因此，形成有單元CELL7的組態的電路的可靠性增加。
第1A圖至第1B圖的組態係為了說明性目的而給出。各種實施包括於本案的一實施例的預料範疇內。舉例而言，半導體元件10進一步包括具有配置於單元列ROW3中的子單元110及沿著y方向鄰接子單元110且在x方向上延伸的一子單元的一單元，具有比第1A圖的子單元130的寬度寬的一寬度。因此，允許較多P冗餘電晶體形成於子單元中供操作。
現在對第2圖進行參照。第2圖為圖示根據一些 實施例的沿著第1A圖中的剖面線AA’的單元列ROW1至ROW2的結構的剖視圖。關於第1A圖的實施例，為了易於理解，第2圖中的相似構件用相同參考編號標示。
如在第2圖中圖示性地展示，第一群組「A」中具有列高度H1的單元列ROW1包括在基板Sub上的主動區域210至220。單元列ROW1的主動區域210包括兩個鰭形結構(fin-shaped structure)211及212，且單元列ROW1的主動區域220包括另兩個鰭形結構221及222。換言之，主動區域210至220中的每一者包括兩個鰭形結構，諸如，211及212，或221及222。
在一些實施例中，鰭形結構211及212為n型鰭形結構，且鰭形結構221及222為p型鰭形結構。在一些其他實施例中，鰭形結構211及212為p型鰭形結構，且鰭形結構221及222為n型鰭形結構。
如在第2圖中圖示性地展示，第二群組「B」中具有列高度H2的單元列ROW2包括在基板Sub上的兩個主動區域230至240。單元列ROW2的主動區域230包括第一單鰭形結構，且單元列ROW2的主動區域240包括第二單鰭形結構。換言之，主動區域230至240中的每一者包括單鰭形結構。
以上提到的該些鰭可藉由任一合適方法圖案化。舉例而言，該些鰭可使用一或多個光微影製程來圖案化，包括雙圖案化或多圖案化製程。通常，雙圖案化(double-patterning)或多圖案化製程 (multi-patterning processes)組合光微影及自對準的製程，從而允許創造具有例如小於另外可使用單一直接光微影製程獲得的圖案間距小的間距的圖案。舉例而言，在一個實施例中，一犧牲層形成於基板上，且使用光微影製程來圖案化。使用自對準的製程在經圖案化的犧牲層(sacrificial layer)旁形成間隔物。接著移除該犧牲層，且剩餘間隔物可接著用以將鰭圖案化。
在一些實施例中，此主動區域可包括一或多個三維場效應電晶體(例如，FinFET、環繞式閘極(gate-all-around；GAA)電晶體)的一或多個鰭形結構，或一或多個平坦金屬氧化物半導體場效應電晶體(metal-oxide-semiconductorfield-effecttransistor；MOSFET)的氧化物定義(oxide-definition；OD)區。主動區域(active area)可充當各別電晶體的源極特徵或汲極特徵。
在一些實施例中，單元列ROW1的主動區域210包括兩個鰭形結構211及212，其一起作為一主動區域以形成積體電路元件(諸如，電晶體)，使得安置於主動區域210上的積體電路元件的主動區域的等效寬度將比安置於主動區域230上的另積體電路元件的主動區域的等效寬度寬，主動區域230包括第一單鰭形結構。換言之，在一些實施例中，安置於單元列ROW1上的積體電路元件具有比安置於單元列ROW2上的積體電路元件好的效能。
現在對第3A圖至第3B圖進行參照。第3A圖為 根據一些實施例的包括對應於第1A圖中的半導體元件10的結構的積體電路30的部分的等效電路。第3B圖為根據一些實施例的對應於在第3A圖中的積體電路30的部分的等效電路的有向無環圖。
如在第3A圖中圖示性地展示，積體電路30包括具有電晶體M1至M6的第一電路，及包括電晶體S1-S6的第二電路。積體電路30耦接於供電電壓VDD與接地之間。在一些實施例中，積體電路30包括於單元(例如，第1A圖中的單元CELL1)中，而第一電路包括於第1A圖的子單元110中且作為主邏輯電路操作，並且第二電路包括於第1A圖的子單元120中且作為影子邏輯電路操作。
在一些實施例中，電晶體M1至M2、M5、S1至S2及S5為N型電晶體。電晶體M3至M4、M6、S3至S4及S6為P型電晶體。
具體言之，電晶體M1、M4、S1及S2包括閘極以接收信號A。電晶體M2、M3、S2及S3包括閘極以接收信號B。電晶體M1至M2、M5、S1至S2及S5包括待耦接至接地的第一端子。電晶體M4、M6、S4及S6包括待耦接至供電電壓VDD的第一端子。電晶體M4的第二端子耦接至電晶體M3及S3的第一端子。電晶體M3的第二端子耦接至電晶體S3的第二端子、電晶體M1至M2的第二端子、電晶體S1至S2的第二電晶體及電晶體M5至M6及S5至S6的閘極。電晶體M5至M6及S5至S6的第二端子在輸出節點Z處耦接在一起。
基於以上論述，換言之，電晶體S1並聯耦接至電晶體M1，作為一冗餘電晶體。電晶體S2至S6與電晶體M2至M6之間的關係類似於電晶體S1與M1之間的關係。因此，此處省略重複描述。
參照第3B圖，基於第3A圖中展示的積體電路30的網路連線表繪製第3B圖中展示的有向無環圖。為了說明，藉由「M1至M6」標記的頂點單獨地對應於第3A圖的電晶體M1至M6，且為了易於理解，被稱作頂點(vertex)M1至M6。藉由「S1至S6」標記的頂點單獨地對應於第3A圖的電晶體S1至S6，且為了易於理解，被稱作頂點S1至S6。藉由「A」標記的頂點對應於傳輸信號A的一接腳，且為了易於理解，被稱作頂點A，並且藉由「B」標記的頂點對應於傳輸信號B的一接腳，為了易於理解，被稱作頂點B。藉由「Z」標記的頂點對應於耦接至輸出節點的一接腳，且為了易於理解，被稱作頂點Z。在一些實施例中，頂點A及B為獨立頂點。在第3B圖中描繪的陣列指示兩個頂點(亦即，兩個電晶體或一接腳與一電晶體)之間的輸出及輸入關係。
如在第3B圖中展示，頂點A連接至頂點M1、S1、M4及S4表示信號A輸出至電晶體M1、S1、M4及S4的輸入端。頂點M4及S4連接至頂點M3及S3表示電晶體M4及S4的輸出端為電晶體M3及S3的輸入端。此外，頂點M3及S3連接至頂點M5及S5表示電晶體M3及S3的輸出端為電晶體M5及S5的輸入端。頂點M4及S4 連接至頂點Z表示電晶體M5及S5的輸出端為用於接腳Z的輸入端。換言之，電晶體M3至M4及S3至S4包括於傳輸供電電壓VDD以用於操縱電晶體M5及S5的操作中。此外，在連接至頂點A後，頂點M1及S1連接至頂點M6及S6表示電晶體M1及S1的輸出端為電晶體M6及S6的輸入端。頂點M6及S6連接至頂點Z表示電晶體M6及S6的輸出端為用於接腳Z的另一輸入端。換言之，電晶體M1及S1包括於傳輸接地電壓位準以用於操縱電晶體M6及S6的操作中。
此外，頂點B連接至頂點M2及S2表示信號B輸出至電晶體M2及S2的輸入端。頂點M2及S2連接至頂點M6及S6表示電晶體M2及S2的輸出端為電晶體M6及S6的輸入端。如上提到，頂點M6及S6連接至頂點Z表示電晶體M6及S6的輸出端為用於接腳Z的另一輸入端。換言之，電晶體M2及S2進一步包括於傳輸接地電壓位準以用於操縱電晶體M6及S6的操作中。
繼續參照第3B中，值SPA至SPB指示在接收用於積體電路30的信號A及B的接腳處的構件故障的機率。在一些實施例中，在積體電路30的網路連線表的模擬期間，致使接腳無任何構件故障。
值SP1至SP6單獨地指示在電晶體M1至M6處的構件故障的機率。在一些實施例中，在電晶體M1至M6處的構件故障包括例如閘極氧化物崩潰。將閘極氧化物崩潰定義為當在電晶體的閘極與基板之間創造傳導路徑時的 時間點。在一些情況中，傳導路徑源自隨時間流逝的緩慢毀壞，叫作時間相關介電崩潰(time-dependent dielectric breakdown；TDDB)。舉例而言，在一系列事件中，包括例如在電晶體的操作中，電流增加、熱量增加、熱損壞發生、在閘極氧化物中的較多電荷捕捉及傳導增加。結果，閘極氧化物崩潰經加速且導致故障的電晶體出現。因此，基於在一些操作參數下的積體電路的網路連線表的經模擬結果，獲得值SP1至SP6，且識別電路中的最有價值的電晶體。對應地，如前提到，倘若主電晶體在操作中有故障，則在電路中添加一或多個冗餘電晶體。將在稍後段落中藉由第9圖詳細論述識別電晶體及判定對應的佈局組態的方法900。
現在對第3C圖進行參照。第3C圖為根據一些實施例的對應於第3A圖的一部分的積體電路30的部分的平面圖中的佈局圖。關於第1A圖至第3B圖的實施例，為了易於理解，在第3C圖中的相似構件用相同參考編號來標示。為了簡潔起見，本文中省略已在以上段落中詳細論述的類似構件的具體操作，除非有需要介紹與第3C圖中展示的構件的合作關係。
說明而言，積體電路30包括第1A圖的單元CELL1的一佈局組態，其中子單元110與120沿著y方向鄰接。如在第3C圖中展示，積體電路30進一步包括在子單元110及120中的主動區域(亦即，oxide diffusions，氧化物擴散，OD)210至240、閘極(亦 即，poly，聚多晶矽)310至370、導電圖案(亦即，金屬至元件，MD)401至411、導電線(亦即，metal-zero lines，金屬-零線，M0)501至503、504a至504b、505至508、509a至509b及510至512、導電跡線(亦即，metal-one lines，金屬-一線，M1)601至604及通孔VG1至VG3、VD1至VD9、VM1至VM8。在一些實施例中，主動區域210至240配置於第2圖的基板Sub上的第一層中。閘極310至370及導電圖案401至411配置於第一層上方的第二層中。導電線501至503、504a至504b、505至508、509a至509b及510至512配置於第二層上方的第三層中。導電跡線601至604配置於第三層上方的第四層中。通孔VD1至VD9配置於第一層與第二層之間。通孔VG1至VG3配置於第二層與第三層之間。通孔VM1至VM8配置於第三層與第四層之間。
參照第3A圖及第3C圖，主動區域210至220經組態用於電晶體M1至M6的形成，且主動區域230至240經組態用於電晶體S1至S6的形成。
導電圖案401對應於電晶體M3的第二端子。導電圖案402對應於電晶體M3的第一端子及電晶體M4的第二端子。導電圖案403對應於電晶體M4及M6的第一端子。導電圖案404對應於電晶體M5至M6的第二端子。導電圖案405對應於電晶體M2及S2的第一端子。導電圖案406對應於電晶體M1至M2及S1至S2的第二端 子。導電圖案407對應於電晶體M1、M5、S1及S5的第一端子。導電圖案408對應於電晶體S3的第二端子。導電圖案409對應於電晶體S3的第一端子及電晶體S4的第二端子。導電圖案410對應於電晶體S4及S6的第一端子。導電圖案411對應於電晶體S5至S6的第二端子。
閘極310、350至360及370被稱作虛設閘極，其中在一些實施例中，「虛設」閘極被稱作未電連接為用於MOS元件的閘極，在電路中不具有功能。
在主動區域210上方的閘極320的第一部分對應於電晶體M3的閘極，在主動區域220上方的閘極320的第二部分對應於電晶體M2的閘極，在主動區域230上方的閘極320的第三部分對應於電晶體S2的閘極，且在主動區域240上方的閘極320的第四部分對應於電晶體S3的閘極。
在主動區域210上方的閘極330的第一部分對應於電晶體M4的閘極，在主動區域220上方的閘極330的第二部分對應於電晶體M1的閘極，在主動區域230上方的閘極330的第三部分對應於電晶體S1的閘極，且在主動區域240上方的閘極330的第四部分對應於電晶體S4的閘極。
在主動區域210上方的閘極340的第一部分對應於電晶體M6的閘極，在主動區域220上方的閘極340的第二部分對應於電晶體M5的閘極，在主動區域230上方 的閘極340的第三部分對應於電晶體S5的閘極，且在主動區域240上方的閘極340的第四部分對應於電晶體S6的閘極。
如在第3C圖中圖示性地展示，主動區域210至240在x方向上延伸，且在y方向上相互分開。如上提到，在一些實施例中，主動區域210至220中的每一者包括第2圖的兩個鰭形結構211及212，且主動區域230至240中的每一者分別包括第一及第二單鰭形結構。
閘極310至370在y方向延伸，且在x方向上相互分開。此外，閘極320至340延伸穿過子單元110及120，且跨主動區域210至240。
導電圖案401至411在y方向上延伸。導電圖案401至403與主動區域210交叉。導電圖案404與兩個主動區域210至220交叉。導電圖案401至403與主動區域220至230交叉。導電圖案408至410與主動區域240交叉。導電圖案401與兩個主動區域230至240交叉。
導電線501至503、504a至504b、505至508、509a至509b及510至512在x方向上延伸，且在y方向上相互分開。導電線501與導電圖案403及閘極310至350交叉。導電線502至503與導電圖案401至404及閘極320至340交叉。導電線504a與閘極320交叉，且導電線504b與導電圖案404及閘極340交叉。導電線505至507與導電圖案405至407及閘極320至340 交叉，且導電線505至506進一步與導電圖案404交叉。導電線508與導電圖案405至407及411交叉。導電線509a與閘極320交叉，且導電線509b與導電圖案411及閘極340交叉。導電線510與導電圖案411及閘極320至340交叉。導電線511與導電圖案408至411及閘極320至340交叉。導電線512與導電圖案410交叉。
導電跡線601至604在y方向延伸穿過子單元110至120，且在x方向上相互分開。說明而言，導電跡線601至602與導電線502至503、504a、505至508、509a及510至511交叉，且與導電線501及512交叉。導電跡線603至604與導電線502至503、504b、505至508、509b及510至511交叉，且與導電線501及512交叉。
通孔VD2將導電圖案403耦接至導電線501，且通孔VD7將導電圖案410耦接至導電線512。在一些實施例中，導電線501及512分別將供電電壓VDD輸出至導電圖案403及410。通孔VD4及VD9分別將導電圖案405及407耦接至導電線507。在一些實施例中，導電線507接收用於積體電路30的一供電電壓VSS(亦即，在第3A圖的實施例中，接地)。
此外，通孔VD1將導電圖案401耦接至導電線502。通孔VM1將導電線502耦接至導電跡線603。首先，通孔VM4將導電跡線603耦接至導電線506，且通孔VD3將導電線506耦接至導電圖案406。因此，導電 圖案401耦接至導電圖案406。換言之，電晶體M3的第二端子耦接至電晶體M1至M2及S1至S2的第二端子。其次，通孔VM7將導電跡線603耦接至導電線511，且通孔VD6將導電線511耦接至導電圖案408。因此，導電圖案401進一步耦接至導電圖案408。換言之，電晶體M3的第二端子耦接至電晶體S3的第二端子。第三，通孔VM3將導電跡線603耦接至導電線504b，且通孔VG3將導電線504b耦接至閘極340。因此，導電圖案401耦接至閘極340。換言之，電晶體M1至M3的第二端子、電晶體S1至S3的第二端子及電晶體M5至M6及S5至S6的閘極耦接在一起。
通孔VD5將導電圖案404耦接至導電線505。通孔VM5將導電線505耦接至導電跡線604。通孔VM8將導電跡線604耦接至導電線509a。通孔VD8將導電跡線604耦接至導電圖案411。因此，導電圖案404耦接至導電圖案411。換言之，電晶體M5至M6及S5至S6的第二端子耦接在一起。
在一些實施例中，導電跡線604接收用於第3A圖的輸出節點Z的電晶體M5至M6及S5至S6的輸出。
通孔VG1將閘極330耦接至導電線510。通孔VM6將導電線510耦接至導電跡線602。在一些實施例中，導電跡線602接收用於閘極330的第3A圖的信號A。因此，電晶體M1、M4、S1及S4的閘極接收信號A。
通孔VG2將閘極320耦接至導電線504a。通孔 VM1將導電線504a耦接至導電跡線601。在一些實施例中，導電跡線601接收用於閘極320的第3A圖的信號B。因此，電晶體M2、M3、S2及S3的閘極接收信號B。
現在對第3D圖進行參照。第3D圖為根據一些實施例的對應於第3A圖的部分的積體電路30的部分的平面圖中的另一佈局圖。關於第1A圖至第3C圖的實施例，為了易於理解，在第3D圖中的相似構件用相同參考編號來標示。為了簡潔起見，本文中省略已在以上段落中詳細論述的類似構件的具體操作，除非有需要介紹與第3D圖中展示的構件的合作關係。
與第3C圖相比，替代具有第1A圖的單元CELL1的佈局組態，積體電路30’進一步包括第1A圖的單元CELL2的佈局組態，其中積體電路30’包括子單元110及130至140。如在第3D圖中展示，替代具有主動區域210至220，第3D圖的子單元110包括主動區域250至260。子單元130包括主動區域240，且子單元140包括主動區域270。此外，積體電路30’進一步包括導電線513至514及通孔VG4及VM9。在一些實施例中，導電線513至514係關於例如導電線510至511組態。通孔VG4係關於例如第3C圖的通孔VG1組態。通孔VM9係關於例如第3C圖的通孔VM6組態。
在一些實施例中，第3C圖的主動區域210至220與第3D圖的主動區域250至260具有類似組態，且第3D圖的子單元110的組態類似於第3C圖的子單元的組態。 因此，此處省略重複描述。
在一些實施例中，主動區域270與第3C圖的主動區域230具有類似組態，且子單元130包括用於第3C圖的主動區域230的金屬佈線的相同組態。因此，電晶體S1至S2、S5與第3D圖的佈局結構之間的關係類似於第3C圖的彼等各者之間的關係。因此，此處省略重複描述。
參照第3A圖及第3D圖，主動區域240經組態用於電晶體S3至S4及S6的形成。導電圖案401進一步對應於電晶體S3的第二端子。導電圖案402進一步對應於電晶體S3的第一端子及電晶體S4的第二端子。導電圖案403進一步對應於電晶體S4及S6的第一端子。導電圖案404進一步對應於電晶體S6的第二端子。如上提到，閘極320的在主動區域240上方的部分對應於電晶體S3的閘極。閘極330的在主動區域240上方的第四部分對應於電晶體S4的閘極。閘極340的在主動區域240上方的第四部分對應於電晶體S6的閘極。
說明而言，在子單元130中，閘極320至340與主動區域240交叉。導電圖案401至404進一步自子單元110延伸以與主動區域240交叉。導電線513與閘極320至340交叉。導電線514與導電圖案401至404及閘極320至340交叉。導電跡線601至604進一步與導電線513至514交叉。
通孔VG4將閘極330耦接至導電線513。通孔VM9將導電線513耦接至導電跡線602。因此，在第3D 圖的子單元130中的電晶體S4的閘極進一步自導電跡線602接收信號A。
如先前提到，經由通孔VD5、VD8、VM5及VM8、導電線505、509b及導電跡線604，導電圖案404耦接至導電圖案411。因此，電晶體M5至M6及S5至S6的第二端子耦接在一起。
第3A圖至第3D圖的組態係為了說明性目的而給出。第3A圖至第3D圖的各種實施在本案的一實施例的預料範疇內。舉例而言，在一些實施例中，主動區域240至250為N型，且主動區域260至270為P型。
現在對第4A圖至第4B圖進行參照。第4A圖為根據一些實施例的包括對應於第1A圖中的半導體元件的結構的積體電路40的部分的等效電路。第4B圖為根據一些實施例的對應於在第4A圖中的積體電路40的部分的等效電路的有向無環圖。關於第1A圖至第3D圖的實施例，為了易於理解，在第4A圖至第4B圖中的相似構件用相同參考編號來標示。為了簡潔起見，本文中省略已在以上段落中詳細論述的類似構件的具體操作，除非有需要介紹與第4A圖至第4B圖中展示的構件的合作關係。
與第3A圖至第3B圖相比，替代具有作為冗餘電晶體的P及N兩個類型電晶體，例如，電晶體S1至S6，積體電路40僅包括N型電晶體，作為冗餘電晶體，諸如，電晶體S1至S2及S5。
現在對第4C圖進行參照。第4C圖為根據一些實 施例的對應於第4A圖的部分的積體電路40的部分的平面圖中的佈局圖。關於第1A圖至第4B圖的實施例，為了易於理解，在第4C圖中的相似構件用相同參考編號來標示。為了簡潔起見，本文中省略已在以上段落中詳細論述的類似構件的具體操作，除非有需要介紹與第4C圖中展示的構件的合作關係。
與第3D圖相比，替代第1A圖的單元CELL2的佈局結構，積體電路40包括第1A圖的單元CELL3的佈局結構。換言之，替代具有包括P型電晶體S3至S4及S6的子單元130，積體電路40僅包括具有對應於N型電晶體S1至S2及S5的結構的子單元140。
現在對第5A圖至第5B圖進行參照。第5A圖為根據一些實施例的包括對應於第1A圖中的半導體元件的結構的積體電路50的部分的等效電路。第5B圖為根據一些實施例的對應於在第5A圖中的積體電路50的部分的等效電路的有向無環圖。關於第1A圖至第4C圖的實施例，為了易於理解，在第5A圖至第5B圖中的相似構件用相同參考編號來標示。為了簡潔起見，本文中省略已在以上段落中詳細論述的類似構件的具體操作，除非有需要介紹與第5A圖至第5B圖中展示的構件的合作關係。
與第3A圖至第3B圖相比，替代具有作為冗餘電晶體的P及N兩個類型電晶體，例如，電晶體S1至S6，積體電路50僅包括P型電晶體，作為冗餘電晶體，諸如，電晶體S3至S4及S6。
現在對第5C圖進行參照。第5C圖為根據一些實施例的對應於第5A圖的部分的積體電路50的部分的平面圖中的佈局圖。關於第1A圖至第5B圖的實施例，為了易於理解，在第5C圖中的相似構件用相同參考編號來標示。為了簡潔起見，本文中省略已在以上段落中詳細論述的類似構件的具體操作，除非有需要介紹與第5C圖中展示的構件的合作關係。
與第3D圖相比，替代第1A圖的單元CELL2的佈局結構，積體電路50包括第1A圖的單元CELL4的佈局結構。換言之，替代具有包括N型電晶體S1至S2及S5的子單元140，積體電路50僅包括具有對應於P型電晶體S3至S4及S6的結構的子單元130。
現在對第6A圖至第6B圖進行參照。第6A圖為根據一些實施例的包括對應於第1A圖中的半導體元件的結構的積體電路60的部分的等效電路。第6B圖為根據一些實施例的對應於在第6A圖中的積體電路60的部分的等效電路的有向無環圖。關於第1A圖至第5C圖的實施例，為了易於理解，在第6A圖至第6B圖中的相似構件用相同參考編號來標示。為了簡潔起見，本文中省略已在以上段落中詳細論述的類似構件的具體操作，除非有需要介紹與第6A圖至第6B圖中展示的構件的合作關係。
與第5A圖至第5B圖相比，替代具有對應於主邏輯電路的所有P型電晶體M3至M4及M6的所有P型電晶體S3至S4及S6，積體電路60僅包括作為冗餘電晶體 的對應於主邏輯電路的P型電晶體的P型電晶體的部分，諸如，電晶體S4及S6。
現在對第6C圖進行參照。第6C圖為根據一些實施例的對應於第6A圖的部分的積體電路60的部分的平面圖中的佈局圖。關於第1A圖至第6B圖的實施例，為了易於理解，在第6C圖中的相似構件用相同參考編號來標示。為了簡潔起見，本文中省略已在以上段落中詳細論述的類似構件的具體操作，除非有需要介紹與第6C圖中展示的構件的合作關係。
與第5C圖相比，調整對應於電晶體S3的佈局結構。具體言之，閘極320不延伸穿過子單元110至子單元130。取而代之，積體電路60包括與主動區域240交叉的一閘極321，且閘極321與閘極320電隔離。此外，導電圖案401亦不延伸穿過子單元110至子單元130。取而代之，積體電路60包括與主動區域240交叉的一導電圖案412，且導電圖案412與導電圖案401電隔離。
現在對第7A圖至第7B圖進行參照。第7A圖為根據一些實施例的包括對應於第1A圖中的半導體元件的結構的積體電路70的部分的等效電路。第7B圖為根據一些實施例的對應於在第7A圖中的積體電路70的部分的等效電路的有向無環圖。關於第1A圖至第6C圖的實施例，為了易於理解，在第7A圖至第7B圖中的相似構件用相同參考編號來標示。為了簡潔起見，本文中省略已在以上段落中詳細論述的類似構件的具體操作，除非有需要介紹與 第7A圖至第7B圖中展示的構件的合作關係。
與第6A圖至第6B圖相比，替代具有僅一個類型的電晶體S4至S6，積體電路70包括N及P型電晶體，作為冗餘電晶體，諸如，電晶體S2及S4。
此外，換言之，與第3A圖至第3B圖相比，替代具有所有N及P型電晶體S1至S6，積體電路70包括對應於主邏輯電路的P型電晶體的P型電晶體的一部分(諸如，電晶體S4)，及對應於主邏輯電路的N型電晶體的N型電晶體的一部分(諸如，電晶體S2)。
現在對第7C圖進行參照。第7C圖為根據一些實施例的對應於第7A圖的部分的積體電路70的部分的平面圖中的佈局圖。關於第1A圖至第7B圖的實施例，為了易於理解，在第7C圖中的相似構件用相同參考編號來標示。為了簡潔起見，本文中省略已在以上段落中詳細論述的類似構件的具體操作，除非有需要介紹與第7C圖中展示的構件的合作關係。
與第3D圖相比，調整對應於電晶體S1、S3及S5至S6的佈局結構。具體言之，閘極320不與主動區域240交叉。取而代之，積體電路70包括與主動區域240交叉的閘極321，且閘極321與閘極320電隔離。閘極330不與主動區域270交叉。取而代之，積體電路70包括與主動區域270交叉的一閘極331，且閘極331與閘極330電隔離。閘極340不與主動區域240及270交叉。取而代之，積體電路70包括與主動區域270交叉的一閘 極341及與主動區域240交叉的一閘極342。閘極341至342與閘極340電隔離。
導電圖案404不延伸至子單元130內。取而代之，積體電路70進一步包括與主動區域240交叉的一導電圖案414，且導電圖案414與導電圖案404電隔離。導電圖案407不延伸至子單元140內。取而代之，積體電路70進一步包括與主動區域270交叉的一導電圖案413，且導電圖案413與導電圖案407電隔離。
此外，說明而言，用以將導電圖案411耦接至導電圖案404的通孔VD8及VM8不包括於第7C圖的實施例中。
現在對第8A圖至第8B圖進行參照。第8A圖為根據一些實施例的包括對應於第1A圖中的半導體元件的結構的積體電路80的部分的等效電路。第8B圖為根據一些實施例的對應於在第8A圖中的積體電路80的部分的等效電路的有向無環圖。關於第1A圖至第7C圖的實施例，為了易於理解，在第8A圖至第8B圖中的相似構件用相同參考編號來標示。為了簡潔起見，本文中省略已在以上段落中詳細論述的類似構件的具體操作，除非有需要介紹與第8A圖至第8B圖中展示的構件的合作關係。
與第7A圖至第7B圖相比，積體電路80僅包括一個P型電晶體，作為冗餘電晶體，諸如，電晶體S4。
現在對第8C圖進行參照。第8C圖為根據一些實施例的對應於第8A圖的部分的積體電路80的部分的平面 圖中的佈局圖。關於第1A圖至第8B圖的實施例，為了易於理解，在第8C圖中的相似構件用相同參考編號來標示。為了簡潔起見，本文中省略已在以上段落中詳細論述的類似構件的具體操作，除非有需要介紹與第8C圖中展示的構件的合作關係。
與第7C圖相比，積體電路80包括子單元130，不包括子單元140。
第3A圖至第8C圖的組態係為了說明性目的而給出。第3A圖至第8C圖的各種實施在本案的一實施例的預料範疇內。舉例而言，在一些實施例中，替代具有僅一個P型電晶體作為冗餘電晶體，積體電路僅包括一個N型電晶體作為冗餘電晶體，諸如，對應於電晶體M2的電晶體S2。
現在對第9圖進行參照。第9圖為根據本案的一實施例的一些實施例的產生用於設計積體電路的佈局的佈局設計及製造積體電路的方法900的流程圖。應理解，可在由第9圖展示的過程前、期間及後提供額外操作，且對於該方法的額外實施例，以下描述的操作中的一些可經替換或消除。該些操作/過程的次序可為可互換的。貫穿各種視圖及說明性實施例，使用相似參考編號來標示相似元件。方法900包括以下參考第1A圖至第1B圖的積體電路10及第3A圖至第8C圖的積體電路30至80描述的步驟910至960。
在步驟910中，獲得積體電路30的網路連線表。
在步驟920中，積體電路30的網路連線表係藉 由積體電路30的某一操作參數模擬，且基於模擬的結果，獲得值SP1至SP6，其中每一者對應於積體電路30中包括的電晶體M1至M6中的一者。在一些實施例中，積體電路30包括多於六個電晶體或少於六個電晶體。
在步驟930中，將值SP1至SP6中的每一個與一臨限值Ccrit比較。在一些實施例中，臨限值Ccrit很大程度上取決於製程參數，諸如，閘極氧化層的厚度。因此，臨限值Ccrit隨製程變化，且對應於實際應用來定義。
在一些實施例中，將P型電晶體的值SP3至SP4及SP6與臨限值Ccrit比較，且將N型電晶體的值SP1至SP2及SP5與值(1-Ccrit)比較。
在步驟940中，基於比較，當對應於P型電晶體的值小於臨限值Ccrit時，將一對應的冗餘p型電晶體添加至積體電路30的網路連線表內，用於產生經調整的網路連線表。舉例而言，在第3A圖至第3B圖的實施例中，值SP3至SP4及SP6皆等於0.2，其小於具有值0.3的臨限值Ccrit。因此，將電晶體S3至S4及S6添加至網路連線表內，如在第3B圖中展示。類似地，值SP1至SP2及SP5皆等於0.2時，其小於0.7的值(亦即，1減Ccrit)。因此，將電晶體S1至S2及S5添加至網路連線表內，如在第3B圖中展示。
在步驟950中，基於經組態為冗餘電晶體的N型電晶體的數目及P型電晶體的數目，判定用於該電路的佈局組態。換言之，具有冗餘電晶體的佈局組態根據經調整 的網路連線表變化。舉例而言，在第4A圖至第4C圖的實施例中，未添加P型電晶體作為冗餘電晶體，而添加三個N型電晶體。因此，將關於例如第1A圖的單元CELL3組態的佈局組態指派至積體電路40。
在第5A圖至第6C圖及第8A圖至第8C圖的實施例中，未添加N型電晶體作為冗餘電晶體，而添加一或多個P型電晶體。因此，將關於例如第1A圖的單元CELL4組態的佈局組態指派至積體電路50、60及80。
在一些實施例中，存在作為冗餘電晶體添加的N電晶體中的至少一個及P電晶體中的至少一個。方法900進一步包括基於佈線的電阻電容值判定用於電路的佈局組態中的一者。舉例而言，在一些實施例中，判定用於積體電路的如由第1A圖的單元CELL1展示的佈局組態，該積體電路諸如藉由用於後段製程(back-end-of-line；BEOL)的小電阻電容值及與BEOL相比用於中段製程(middle-end-of-line；MEOL)的較大電阻電容值處理的第3C圖的積體電路30。在替代實施例中，判定用於積體電路的如由第1A圖的單元CELL2展示的佈局組態，該積體電路諸如藉由用於BEOL的大電阻電容值及與BEOL相比用於MEOL的較小電阻電容值處理的第3D圖的積體電路30’。
在一些實施例中，積體電路製造製程常被考慮為包括前段製程(front-end-of-line；FEOL)部分、亦叫作製程中段(Middle-Of-The-Line；MOL)部分的中 段製程(middle-end-of-line；MEOL)部分及後段製程(back-end-of-line；BEOL)部分。FEOL為積體電路製造的第一部分，其中個別作用中元件經圖案化於一半導體晶圓上。FEOL製程包括：選擇待使用的半導體晶圓的類型；該晶圓的化學機械平坦化及清潔；淺槽隔離(shallow trench isolation；STI)；井形成、閘極模組形成及源極及汲極創造。FEOL不包括金屬互連層的沈積。MEOL製程發生於FEOL製程後，且包括閘極接點形成及凸塊下金屬化(under bump metallization；UBM)製程。BEOL為積體電路製造製程的最後部分，其中個別元件(電晶體、電容器、電阻器等)與導通體及導電跡線(例如，金屬線)互連。BEOL大體開始於當沈積第一金屬層時，且包括用於晶片至封裝連接的接點、絕緣層(介電質)、金屬層及結合位點。在一些實施例中，在BEOL部分中添加十個或更多個金屬層。
在一些實施例中，方法900包括將涉及單元CELL5至CELL8的佈局組態中的一者指派至積體電路，以便添加一或多個特定傳導類型的較多冗餘電晶體。在一些實施例中，以上提到的指派操作與經組態為冗餘電晶體的N型電晶體的數目及P型電晶體的數目相關聯。
在步驟960中，產生用於積體電路的佈局，諸如，第3C圖至第3D圖、第4C圖、第5C圖、第6C圖、第7C圖及第8C圖。
現在對第10圖進行參照。第10圖為根據本案的 一實施例的一些實施例的用於設計積體電路佈局設計的電子設計自動化(electronic design automation；EDA)系統1000的方塊圖。EDA系統1000用以實施在第9圖中揭露的方法900的一或多個步驟，且進一步結合第1A圖至第8C圖解釋。在一些實施例中，EDA系統1000包括一APR系統。
在一些實施例中，EDA系統1000為一通用計算元件，其包括一硬體處理器1002及一非暫時性電腦可讀儲存媒體1004。儲存媒體1004尤其編碼有(亦即，儲存)電腦程式碼(指令)1006，亦即，可執行指令集合。由硬體處理器1002進行的指令1006的執行表示(至少部分)一EDA工具，其實施例如方法900的一部分或所有。
處理器1002經由一匯流排1008電耦接至電腦可讀儲存媒體1004。處理器1002亦由匯流排1008電耦接至一I/O介面1010及一製造工具1016。一網路介面1012亦經由匯流排1008電連接至處理器1002。網路介面1012連接至網路1014，使得處理器1002及電腦可讀儲存媒體1004能夠經由網路1014連接至外部元件。處理器1002用以執行在電腦可讀儲存媒體1004中編碼的電腦程式碼1006，以便使系統1000可用於執行指出的製程及/或方法的一部分或所有。在一或多個實施例中，處理器1002為中央處理單元(central processing unit；CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit；ASIC) 及/或合適的處理單元。
在一或多個實施例中，電腦可讀儲存媒體1004為電子、磁性、光學、電磁、紅外線及/或半導體系統(或設備或元件)。舉例而言，電腦可讀儲存媒體1004包括半導體或固態記憶體、磁帶、可移除式電腦磁碟、隨機存取記憶體(random access memory；RAM)、唯讀記憶體(read-only memory；ROM)、剛性磁碟及/或光碟。在使用光碟的一或多個實施例中，電腦可讀儲存媒體1004包括緊密光碟唯讀記憶體(compact disk-read only memory；CD-ROM)、緊密光碟讀/寫(compact disk-read/write；CD-R/W)及/或數位視訊碟(digital video disc；DVD)。
在一或多個實施例中，儲存媒體1004儲存用以使EDA系統1000(其中此執行表示(至少部分)EDA工具)可用於執行指出的製程及/或方法的一部分或所有的電腦程式碼1006。在一或多個實施例中，儲存媒體1004亦儲存有助於執行指出的製程及/或方法的一部分或所有的資訊。在一或多個實施例中，儲存媒體1004儲存包括如本文中揭露的這些標準單元(例如，在以上關於第1A圖至第11圖論述的積體電路10及/或70中包括的單元)的標準單元的IC佈局圖1020。
EDA系統1000包括I/O介面1010。I/O介面1010耦接至外部電路系統。在一或多個實施例中，I/O介面1010包括鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊、觸 控式螢幕及/或游標方向鍵，用於將資訊及命令傳達給處理器1002。
EDA系統1000亦包括耦接至處理器1002的網路介面1012。網路介面1012允許EDA系統1000與一或多個其他電腦系統連接至的網路1014通信。網路介面1012包括無線網路介面，諸如，BLUE TOOTH、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如，ETHERNET、USB或IEEE-1064。在一或多個實施例中，指出的製程及/或方法的一部分或所有實施於兩個或更多個系統1000中。
EDA系統1000亦包括耦接至處理器1002的製造工具1016。製造工具1016用以根據由處理器1002處理的設計檔案製造積體電路，例如，在第1A圖至第8C圖中圖示的積體電路10、30、30’、40至80。
EDA系統1000用以經由I/O介面1010接收資訊。經由I/O介面1010接收的資訊包括指令、資料、設計規則、標準晶胞的程式庫及/或其他參數中的一或多者，用於由處理器1002處理。經由匯流排1008將資訊傳送至處理器1002。EDA系統1000用以經由I/O介面1010接收與UI有關的資訊。該資訊儲存於電腦可讀媒體1004中，作為設計規範1022。
在一些實施例中，指出的製程及/或方法的一部分或所有經實施為一單獨軟體應用程式，用於由一處理器執行。在一些實施例中，指出的製程及/或方法的一部分或所 有經實施為係一額外軟體應用程式的一部分的一軟體應用程式。在一些實施例中，指出的製程及/或方法的一部分或所有經實施為至一軟體應用程式的一外掛程式。在一些實施例中，指出的製程及/或方法中的至少一者經實施為係一EDA工具的一部分的一軟體應用程式。在一些實施例中，指出的製程及/或方法的一部分或所有經實施為由EDA系統1000使用的一軟體應用程式。在一些實施例中，包括標準單元的佈局圖係使用一合適的佈局產生工具產生。
在一些實施例中，該些製程經實現為儲存於一非暫時性電腦可讀記錄媒體中的程式的函式。非暫時性電腦可讀記錄媒體的實例包括但不限於，外部/可移除式及/或內部/內建式儲存或記憶體單元，例如，光碟(諸如，DVD)、磁碟(諸如，硬碟)、半導體記憶體(諸如，ROM、RAM)、記憶卡及類似者中的一或多者。
第11圖為根據一些實施例的一IC製造系統1100及與其相關聯的一IC製造流程的方塊圖。在一些實施例中，基於一佈局圖，(A)一或多個半導體遮罩或(B)在半導體積體電路的一層中的至少一個元件中的至少一者係使用IC製造系統1100製造。
在第11圖中，IC製造系統1100包括在與製造一IC元件1160有關的設計、開發及製造循環及/或服務中相互互動的實體，諸如，一設計室1120、一遮罩室1130及一IC製造商/製造廠(「晶圓廠」)1150。IC製造系統1100中的該些實體由一通信網路連接。在一些實施例 中，該通信網路為一單一網路。在一些實施例中，該通信網路為多種不同網路，諸如，企業內部網路或網際網路。該些通信網路包括有線及/或無線通信通道。每一實體與其他實體中的一或多者互動，且將服務提供至其他實體中的一或多者及/或接收來自其他實體中的一或多者的服務。在一些實施例中，設計室1120、遮罩室1130及IC晶圓廠1150中的兩個或更多個由一單一實體擁有。在一些實施例中，設計室1120、遮罩室1130及IC晶圓廠1150中的兩個或更多個共存於一共同設施中，且使用共同資源。
設計室(或設計團隊)1120產生一IC設計佈局圖1122。IC設計佈局圖1122包括針對一IC元件1160(例如，在第1A圖到第8C圖中圖示的積體電路10、30、30’、40至80)設計的各種幾何圖案，例如，在第3A圖、第4A圖、第5A圖、第6A圖、第7A圖及/或第8A圖中描繪的IC佈局設計。該些幾何圖案對應於組成待製造的IC元件1160的各種元件的金屬、氧化物或半導體層的圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局圖1122的一部分包括待在一半導體基板(諸如，矽晶圓)及安置於該半導體基板上的各種金屬層中形成的各種IC特徵，諸如，主動區域、閘極電極、源極及汲極、傳導性區段或層間互連的導通體。設計室1120實施一恰當設計程序以形成IC設計佈局圖1122。該設計程序包括邏輯設計、實體設計或處所及路線中的一或多者。IC設計佈局圖1122呈現於具有幾何圖案的資訊的一或多個資料檔 案中。舉例而言，IC設計佈局圖1122可按一GDSII檔案格式或DFII檔案格式來表達。
遮罩室1130包括資料準備1132及遮罩製造1144。遮罩室1130使用IC設計佈局圖1122製造待用於根據IC設計佈局圖1122製造IC元件1160的各種層的一或多個遮罩1145。遮罩室1130執行遮罩資料準備1132，其中IC設計佈局圖1122經轉譯成一代表性資料檔案(representative data file；RDF)。遮罩資料準備1132將RDF提供至遮罩製造1144。遮罩製造1144包括一遮罩寫入器。遮罩寫入器將RDF轉換至在諸如遮罩(光罩)1145或半導體晶圓1153的基板上的影像。設計佈局圖1122由遮罩資料準備1132製造以遵照遮罩寫入器的特定特性及/或IC晶圓廠1150的要求。在第11圖中，將資料準備1132及遮罩製造1144圖示為分開的構件。在一些實施例中，資料準備1132與遮罩製造1144可共同地被稱作遮罩資料準備。
在一些實施例中，資料準備1132包括光學接近性校正(optical proximity correction；OPC)，其使用微影增強技術來補償影像誤差，諸如，可自繞射、干涉、其他製程效應及類似者引起的誤差。OPC調整IC設計佈局圖1122。在一些實施例中，資料準備1132包括另外解析度增強技術(resolutionenhancementtechnique；RET)，諸如，偏軸照射、子解析度輔助特徵、相轉移遮罩、其他合適技術及類似者或其組合。在一些實施例中， 亦使用反向微影技術(inverse lithography technology；ILT)，其將OPC作為一反向成像問題來處理。
在一些實施例中，資料準備1132包括一遮罩規則檢查器(mask rule checker；MRC)，其藉由一組遮罩建立規則檢查已經歷OPC中的製程的IC設計佈局圖1122，該些遮罩建立規則含有某些幾何及/或連接性限制以確保充分裕度，以考量半導體製造製程中的可變性，及類似者。在一些實施例中，MRC修改IC設計佈局圖1122以補償在遮罩製造1144期間的限制，此可取消藉由OPC執行的修改的部分以便符合遮罩建立規則。
在一些實施例中，資料準備1132包括微影製程檢查(lithography process checking；LPC)，其模擬將由IC晶圓廠1150實施以製造IC元件1160的處理。LPC基於IC設計佈局圖1122模擬此處理，以創造經模擬的製造的元件，諸如，IC元件1160。LPC模擬中的處理參數可包括與IC製造循環的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數及/或製造製程的其他態樣。LPC考量各種因素，諸如，航空影像對比度、焦點深度(depth off ocus；DOF)、遮罩誤差增強因數(mask error enhancement factor；MEEF)、其他合適因數及類似者或其組合。在一些實施例中，在一經模擬的製造的元件已藉由LPC創造後，若經模擬的元件在形狀上並不足夠靠近滿足設計規則，則重複OPC及/或MRC以進一 步改進IC設計佈局圖1122。
應理解，已為了清晰起見而簡化了遮罩資料準備1132的以上描述。在一些實施例中，資料準備1132包括諸如邏輯運算(logic operation；LOP)的額外特徵以根據製造規則修改IC設計佈局圖1122。另外，在資料準備1132期間應用於IC設計佈局圖1122的製程可按多種不同次序執行。
在資料準備1132後且在遮罩製造1144期間，基於修改的IC設計佈局圖1122製造一遮罩1145或一群遮罩1145。在一些實施例中，遮罩製造1144包括基於IC設計佈局圖1122執行一或多個微影曝露。在一些實施例中，使用一電子束(e束)或多個電子束的一機構來基於修改的IC設計佈局圖1122在一遮罩(光遮罩或光罩)1145上形成一圖案。遮罩1145可按各種技術形成。在一些實施例中，遮罩1145係使用二進位技術形成。在一些實施例中，遮罩圖案包括不透明區及透明區。用以曝露已塗佈於晶圓上的影像敏感性材料層(例如，光阻)的諸如紫外線(ultra violet；UV)束的輻射束受到不透明區域阻擋，且經由透明區域透射。在一個實例中，遮罩1145的二進位遮罩型式包括透明基板(例如，熔融石英)，及塗佈於二進位遮罩的不透明區中的不透明材料(例如，鉻)。在另一實例中，遮罩1145係使用相轉移技術形成。在遮罩1145的相轉移遮罩(phase shift mask；PSM)型式中，形成於相轉移遮罩上的圖案中的各種特徵用以具有 恰當相位差以增強解析度及成像品質。在各種實例中，相轉移遮罩可為衰減的PSM或交變PSM。由遮罩製造1144產生的遮罩用於多種製程中。舉例而言，此(等)遮罩用於離子植入製程中以形成半導體晶圓1153中的各種摻雜的區，用於蝕刻製程中以形成半導體晶圓1153中的各種蝕刻區，及/或用於其他合適製程中。
IC晶圓廠1150包括晶圓製造1152。IC晶圓廠1150為IC製造企業，其包括用於多種不同IC產品的製造的一或多個製造設施。在一些實施例中，IC晶圓廠1150為半導體鑄造廠。舉例而言，可存在用於複數個IC產品的前端製造的一製造設施(前段製程(front-end-of-line；FEOL)製造)，而第二製造設施可提供用於IC產品的互連及封裝的後端製造(後段製程(back-end-of-line；BEOL)製造)，且第三製造設施可提供用於鑄造廠企業的其他服務。
IC晶圓廠1150使用由遮罩室1130製造的遮罩1145來製造IC元件1160。因此，IC晶圓廠1150至少間接地使用IC設計佈局圖1122來製造IC元件1160。在一些實施例中，半導體晶圓1153係由IC晶圓廠1150使用遮罩1145形成IC元件1160來製造。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1122來執行一或多個微影曝露。半導體晶圓1153包括一矽基板或具有形成於其上的材料層的其他恰當基板。半導體晶圓1153進一步包括各種摻雜的區、介電特徵、多級互連及類 似者(在後續製造步驟形成)中的一或多者。
如上所述，本案的一實施例中的積體電路及方法在將陰影單元面積、時序及功率耗用減小一半同時延長單元TDDB使用期限的過程中利用混合列架構的優越性。
在一些實施例中，揭露一種積體電路，包括一半導體元件。半導體元件包括在一第一方向上延伸的多個第一單元列，第一單元列中的每一者具有一第一列高度；在第一方向上延伸的多個第二單元列，第二單元列中的每一者具有小於第一列高度的一第二列高度，其中第一單元列與第二單元列交錯；配置於第一單元列中的一第一列中的一第一單元；及配置於第二單元列中的至少一個列中的至少一個第二單元，其中至少一個第二單元在與第一方向不同的一第二方向上鄰接第一單元，其中至少一個第二單元與第一單元中包括的至少一個電路元件具有相同操作組態。在一些實施例中，第二單元列中的至少一個列包括：一第一列包括P傳導類型的一第一主動區域；且一第二列包括N傳導類型的一第二主動區域；其中第二單元列中的第一列與第二列配置於第一單元列中的第一列的相對側處。在一些實施例中，第一單元包括多個第一主動區域，且至少一個第二單元包括多個第二主動區域，其中半導體元件進一步包括：在第二方向上延伸且與第一主動區域及第二主動區域交叉的至少一個閘極。在一些實施例中，至少一個第二單元包括：在第一方向上延伸的一第一主動區域及一第二主動區域，其中第一主動區域與第二主動區域具有不 同傳導類型；及在第二方向上延伸的至少一個導電圖案；其中與第二主動區域相比，第一主動區域更靠近鄰接至少一個第二單元的第一單元配置；其中至少一個導電圖案與第一主動區域交叉。在一些實施例中，至少一個導電圖案用以作為第一單元中包括的一第一電晶體及至少一個第二單元中包括的一第二電晶體的端子；其中第一電晶體及第二電晶體用以在其閘極端子處接收一信號，且具有相互耦接的第一端子及相互耦接的第二端子。在一些實施例中，至少一個第二單元包括一第一主動區域，且第一單元包括一第二主動區域；其中積體電路進一步包括：在第二方向上延伸且與第一主動區域及第二主動區域交叉的至少一個導電圖案。在一些實施例中，半導體進一步包括一第三單元，其用以與至少一個第二單元相同，其中第三單元配置於第二單元列中的一第一列中；其中第一列與第二單元列中的至少一個列配置於第一單元列中的第一列的相對側處。在一些實施例中，至少一個第二單元包括一第一單元及一第二單元，且第一單元包括一第一類型的一第一主動區域，且第二單元包括與第一類型不同的一第二類型的一第二主動區域，其中至少一個第二單元中的第一單元與第二單元配置於第一單元的相對側處。在一些實施例中，半導體進一步包括與第一單元及至少一個第二單元不同的一第三單元，其中至少一個第二單元插入於第一單元與第三單元之間配置；其中第一單元、至少一個第二單元與第三單元用以合作作為一邏輯電路。
亦揭露為一種積體電路。積體電路包括：一第一電路，其包含各具有一兩鰭主動區域結構的多個第一電晶體；及一第二電路，其包含具有單鰭主動區域結構的至少一個第二電晶體；其中至少一個第二電晶體與第一電晶體中的至少一者並聯地相互耦接且用以回應於在至少一個第二電晶體及第一電晶體中的至少一者的閘極處的第一信號合作。在一些實施例中，至少一個第二電晶體包括多個第二電晶體；其中第一電晶體中的每一者並聯地耦接到第二電晶體中的一對應者；且第一電晶體中的每一者及第二電晶體中的對應者用以在其閘極處接收同一信號。在一些實施例中，至少一個第二電晶體與第一電晶體中的至少一者具有相同傳導類型。在一些實施例中，至少一個第二電晶體與第一電晶體中的至少一者共用用以作為其閘極的一閘極結構及用以為其耦接的端子的多個導電圖案；其中閘極結構及導電圖案與單鰭主動區域結構及兩鰭主動區域結構在一佈局視圖中交叉。在一些實施例，與第二電路相比，第一電路以一較快速度操作。在一些實施例中，第一電路配置於具有一第一列高度的一第一單元列中，且第二電路配置於具有與第一列高度不同的一第二列高度的一第二列單元中；其中第一單元列與第二單元列在一佈局視圖中相互鄰接。
亦揭露的為一種系統，其包括藉由一指令集編碼的一非暫時性儲存媒體；及一硬體處理器，其與非暫時性儲存媒體通信耦接且用以執行指令集，指令集用以使處理器：基於一電路的一網路連線表獲得多個值，每一值對應於電 路中包括的多個電晶體中的一者；將值與一臨限值比較；響應於比較，藉由添加多個冗餘電晶體來產生電路的一經調整的網路連線表；及基於經調整的網路連線表判定用於電路的多個佈局組態中的一者，其中佈局組態包括各具有一第一單元高度的多個第一單元列，及各具有與第一單元高度不同的一第二單元高度的多個第二單元列。在一些實施例中，冗餘電晶體包括一第一類型的多個第一冗餘電晶體及與第一類型不同的一第二類型的多個第二冗餘電晶體；其中指令集用以使處理器進一步：基於第一冗餘電晶體的一數目及第二冗餘電晶體的一數目判定佈局組態中的一者。在一些實施例中，佈局組態包括：一第一佈局組態，其中第一冗餘電晶體中的至少一者及第二冗餘電晶體中的至少一者配置於第二單元列中；一第二佈局組態，其中第一冗餘電晶體中的至少一者配置於第二單元列中的一第一列中；及一第三佈局組態，其中第二冗餘電晶體中的至少一者配置於第二單元列中的一第二列中。在一些實施例中，冗餘電晶體包括一第一類型的多個第一冗餘電晶體及與第一類型不同的一第二類型的多個第二冗餘電晶體；其中佈局組態包括一第一佈局組態，其中第一冗餘電晶體中的至少一者及第二冗餘電晶體中的至少一者配置於第二單元列中的不同列中。在一些實施例中，指令集用以使處理器進一步：基於佈線的電阻電容值判定用於電路的佈局組態中的一者。
前文概括了多個實施例的特徵，使得熟習此項技術 者可更好地理解本案的一實施例的態樣。熟習此項技術者應瞭解，其可易於將本案的一實施例用作用於設計或修改其他製程及結構以用於實行相同目的及/或達成本文中介紹的實施例的相同優勢的基礎。熟習此項技術者亦應認識到，這些等效構造不脫離本案的一實施例的精神及範疇，且在不脫離本案的一實施例的精神及範疇的情況下，其可進行各種改變、取代及更改。
10:半導體元件
110-140:子單元
210,220,230,240,250,260,270,280:主動區域域
CELL1-CELL4:單元
H1,H2,H3:高度
ROW1-ROW4:單元列
AA’:剖面線

Claims (10)

  1. 一種半導體元件，包含：複數個第一單元列在一第一方向上延伸，該些第一單元列中的每一者具有一第一列高度；複數個第二單元列在該第一方向上延伸，該些第二單元列中的每一者具有小於該第一列高度的一第二列高度，其中該些第一單元列與該些第二單元列交錯，並且該些第一單元列中的每一者配置於該些第二單元列中的相鄰二者之間；一第一單元，配置於該些第一單元列中的一第一列中；及至少一個第二單元，配置於該些第二單元列中的至少一個列中，其中該至少一個第二單元在與該第一方向不同的一第二方向上鄰接該第一單元，其中該至少一個第二單元中包括的至少一個電路元件與該第一單元中包括的至少一個電路元件彼此並聯耦接。
  2. 如請求項1所述之半導體元件，其中該些第二單元列中的該至少一列包含：一第一列，包含P傳導類型的一第一主動區域；以及一第二列，包含N傳導類型的一第二主動區域；其中該些第二單元列中的該第一列與該些第二單元列中的該第二列配置於該些第一單元列中的該第一列的相對側處。
  3. 如請求項1所述之半導體元件，其中該些第二單元列中的該至少一列包含一第一列以及一第二列，其中該至少一個第二單元配置於該些第二單元列中的該至少一列的一第一列；其中該半導體元件進一步包含：一第三單元，用以相同於該至少一個第二單元，其中該第三單元配置於該些第二單元列中的該至少一列中的該第二列中；其中該些第二單元列中的該至少一列中的該第一列與該些第二單元列中的該至少一列的該第二列配置於該些第一單元列中的該第一列的相對側處。
  4. 如請求項1所述之半導體元件，其中該至少一個第二單元包含一第一單元及一第二單元，且該至少一個第二單元的該第一單元包含一第一類型的一第一主動區域，且該至少一個第二單元的該第二單元包含與該第一類型不同的一第二類型的一第二主動區域；其中該至少一個第二單元的該第一單元與該至少一個第二單元的該第二單元配置於該第一單元的相對側處。
  5. 一種積體電路，包含：一第一電路，包含各具有一兩鰭主動區域結構的複數個第一電晶體；及 一第二電路，包含具有一單鰭主動區域結構的至少一個第二電晶體以及一第三電晶體；其中該至少一個第二電晶體與該些第一電晶體中的至少一者相互並聯地耦接，且用以回應於在該至少一個第二電晶體、該些第一電晶體中的該至少一者以及該第三電晶體的閘極處的一第一信號合作，其中該些第一電晶體中的該至少一者、該至少一個第二電晶體以及該第三電晶體用以協同操作將該第一信號反相以在該些第一電晶體中的該至少一者、該至少一個第二電晶體以及該第三電晶體的汲極端產生一第二信號。
  6. 如請求項5所述之積體電路，其中該至少一個第二電晶體包含複數個第二電晶體；其中該些第一電晶體中的每一者並聯地耦接至該些第二電晶體中的一對應者，以及該些第一電晶體中的每一者與該些第二電晶體中的該對應者用以在其閘極處接收同一信號。
  7. 如請求項5所述之積體電路，其中該第一電路配置於具有一第一列高度的一第一單元列中，且該第二電路配置於具有與該第一列高度不同的一第二列高度的一第二單元列中；其中該第一單元列與該第二單元列在一佈局視圖中相互鄰接。
  8. 一種積體電路設計系統，包含：一非暫時性儲存媒體，藉由一指令集編碼；及一硬體處理器，與該非暫時性儲存媒體通信耦接且用以執行該指令集，該指令集用以使該處理器：基於一電路的一網路連線表獲得複數個值，該些值中的每一者對應於該電路中包括的複數個電晶體中的一者；將該些值與一臨限值比較；回應於該比較，藉由添加複數個冗餘電晶體來產生該電路的一經調整的網路連線表；及基於該經調整的網路連線表判定用於該電路的複數個佈局組態中的一者，其中該些佈局組態包括各具有一第一單元高度的複數個第一單元列及各具有與該第一單元高度不同的一第二單元高度的複數個第二單元列。
  9. 如請求項8所述之積體電路設計系統，其中該些冗餘電晶體包含一第一類型的複數個第一冗餘電晶體及與該第一類型不同一第二類型的複數個第二冗餘電晶體；其中該指令集用以使該處理器進一步：基於該些第一冗餘電晶體的一數目及該些第二冗餘電晶體的一數目判定該些佈局組態中的一者。
  10. 如請求項8所述之積體電路設計系統，其中該些冗餘電晶體包含一第一類型的複數個第一冗餘電晶體及與該第一類型不同一第二類型的複數個第二冗餘電晶體；其中該些佈局組態包含一第一佈局組態，其中該些第一冗餘電晶體中的至少一者與該些第二冗餘電晶體中的至少一者配置於該些第二單元列中的不同列中。
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