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TWI764399B - 半導體裝置、積體晶片及其形成方法 - Google Patents

半導體裝置、積體晶片及其形成方法

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Publication number
TWI764399B
TWI764399B TW109142188A TW109142188A TWI764399B TW I764399 B TWI764399 B TW I764399B TW 109142188 A TW109142188 A TW 109142188A TW 109142188 A TW109142188 A TW 109142188A TW I764399 B TWI764399 B TW I764399B
Authority
TW
Taiwan
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layer
dopant
diffusion barrier
drain
layers
Prior art date
Application number
TW109142188A
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English (en)
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TW202141797A (zh
Inventor
陳奎銘
陳祈銘
喻中一
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202141797A publication Critical patent/TW202141797A/zh
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    • H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
    • H10D64/259—Source or drain electrodes being self-aligned with the gate electrode and having bottom surfaces higher than the interface between the channel and the gate dielectric
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Abstract

本揭露的各種實施例是有關於一種半導體裝置、積體晶 片及其形成方法，所述半導體裝置包括：閘極電極，上覆於半導體基底之上。磊晶源極/汲極層設置於半導體基底上且在側向上鄰近閘極電極。磊晶源極/汲極層包含第一摻雜劑。擴散障壁層位於磊晶源極/汲極層與半導體基底之間。擴散障壁層包含與第一摻雜劑不同的障壁摻雜劑。

Description

半導體裝置、積體晶片及其形成方法
本發明實施例是有關於一種半導體裝置、積體晶片及其形成方法
現代積體晶片使用廣泛範圍的裝置來達成不同的功能。一般而言，積體晶片包括主動裝置及被動裝置。主動裝置包括電晶體，例如金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)。基於MOSFET裝置的開關速度，MOSFET裝置被用於例如汽車電氣系統、電源、及電源管理應用等應用中。開關速度至少部分是基於MOSFET裝置的汲極-源極接通電阻(drain-source on resistance，RDS(on))。RDS(on)代表「汲極-源極接通電阻」或者當MOSFET「接通」時，MOSFET中的汲極與源極之間的總電阻。RDS(on)與電流損耗相關聯且是MOSFET的最大額定電流(maximum current rating)的基礎。
本發明實施例提供一種半導體裝置，其包括閘極電極、磊晶源極/汲極層以及擴散障壁層。閘極電極上覆於半導體基底。磊晶源極/汲極層設置於所述半導體基底上且在側向上鄰近於所述閘極電極，其中所述磊晶源極/汲極層包含第一摻雜劑。擴散障壁層位於所述磊晶源極/汲極層與所述半導體基底之間，其中所述擴散障壁層包含與所述第一摻雜劑不同的障壁摻雜劑。
本發明實施例提供一種積體晶片，其包括絕緣體上半導體基底以及N型金屬氧化物半導體電晶體。絕緣體上半導體基底包括第一半導體層、第二半導體層及設置於所述第一半導體層與所述第二半導體層之間的絕緣層。N型金屬氧化物半導體電晶體設置於所述第一半導體層之上，其中所述N型金屬氧化物半導體電晶體包括閘極電極、設置於所述閘極電極與所述第一半導體層之間的閘極介電層、及設置於所述閘極電極的相對兩側上的一對源極/汲極結構。所述一對源極/汲極結構包括：第一對磊晶源極/汲極層以及擴散障壁層。第一對磊晶源極/汲極層位於所述第一半導體層之上，其中所述第一對磊晶源極/汲極層包含第一N型摻雜劑。擴散障壁層設置於所述第一半導體層與所述第一對磊晶源極/汲極層之間，其中所述擴散障壁層包含與所述第一N型摻雜劑不同的障壁摻雜劑。
本發明實施例提供一種製造積體晶片的方法，其包括：在半導體基底之上形成閘極電極結構；在所述半導體基底之上且在側向上鄰近所述閘極電極結構形成擴散障壁層，其中所述擴散 障壁層包含障壁摻雜劑；以及在所述擴散障壁層之上形成磊晶源極/汲極層，使得所述磊晶源極/汲極層包含與所述障壁摻雜劑不同的第一摻雜劑，其中所述擴散障壁層位於所述磊晶源極/汲極層與所述半導體基底之間。
100、200、300、1000:積體晶片
102:半導體基底
104:隔離結構
106:第一阱區
108:通道區
110、110a:第一電晶體
110b:第二電晶體裝置
112a、112b:源極/汲極結構
114、114a、114b:擴散障壁層
114bs、202bs:底表面
114t、202t:頂表面
116、116a、116b、210a、210b:磊晶源極/汲極層
118:矽化物層
120:側壁間隔件結構
122:閘極電極
124:閘極介電層
126:層間介電(ILD)層
128:導電接觸件
201:N型金屬氧化物半導體(NMOS)區
202:第一半導體材料層
203:P型金屬氧化物半導體(PMOS)區
204:絕緣層
206:第二半導體材料層
208:第二電晶體
212:第二阱區
400a、400d:示意圖
400b、400c、400e、400f:剖視圖
402a:第一鰭式結構/鰭式結構
402b:第二鰭式結構/鰭式結構
404:奈米結構
502:第一磊晶層
504:第二磊晶層
900a、900b:圖表
901:水平線
902:曲線
904:第一曲線
906:第二曲線
1002、1004、1006:源極/汲極結構
1100、1200、1300、1400、1500、1600、1700、1800、1900、 2000、2100、2200、2300、2400、2500:剖視圖
1202a、1202b:虛設閘極結構
1204:多晶矽層
1206:下部介電層
1208:上部介電層
1210:第一間隔件層
1212:第二間隔件層
1214、1602:罩幕層
1302:第一源極/汲極開口
1702:第二源極/汲極層開口
2002:下層間介電(ILD)層
2202:上部ILD層
2600:方法
2602、2604、2606、2608、2610、2612、2614:動作
A-A’、B-B’:線
d1:第一距離
d2:第二距離
t1:第一厚度
t2:第二厚度
Tfi:初始厚度
Tfs、Tii、Tss、Tsw:厚度
Ts:總厚度/厚度
x、y、z:方向
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出積體晶片的一些實施例的剖視圖，所述積體晶片包括間隔於磊晶源極/汲極層與基底之間的擴散障壁層。
圖2A至圖2E示出積體晶片的一些不同實施例的剖視圖，所述積體晶片包括設置於基底內/基底之上的第一電晶體及第二電晶體，其中第一電晶體包括設置於基底與第一電晶體的磊晶源極/汲極層之間的擴散障壁層。
圖3A至圖3C示出積體晶片的一些不同實施例的剖視圖，所述積體晶片包括設置於基底內的擴散障壁層及上覆於擴散障壁層上的磊晶源極/汲極區。
圖3D至圖3F示出圖2A所示積體晶片的一些不同替代實施例的剖視圖。
圖4A至圖4F示出圖2A所示積體晶片的一些不同替代 實施例的各種視圖。
圖5A至圖5C直至8A至圖8C示出磊晶源極/汲極層及下伏的擴散障壁層的詳細分層的一些實施例的剖視圖。
圖9A及圖9B示出與圖1至圖8B所示每一擴散障壁層內的障壁摻雜劑的濃度的一些不同實施例對應的各種圖表。
圖10A示出積體晶片的一些實施例的剖視圖，所述積體晶片包括在側向上彼此鄰近且間隔開的第一N型金屬氧化物半導體(N-type metal oxide semiconductor，NMOS)電晶體的第二NMOS電晶體。
圖10B示出圖10A所示積體晶片的一區段的一些實施例的剖視圖。
圖11至圖22示出形成積體晶片的第一方法的一些實施例的剖視圖，所述積體晶片包括設置於基底內/基底之上的第一電晶體及第二電晶體，其中第一電晶體包括設置於基底與磊晶源極/汲極層之間的擴散障壁層。
圖23至圖25示出形成積體晶片的第二方法的一些實施例的剖視圖，所述積體晶片包括設置於基底內/基底之上的第一電晶體及第二電晶體，其中第一電晶體包括設置於基底與磊晶源極/汲極層之間的擴散障壁層。
圖26示出例示形成積體晶片的方法的一些實施例的流程圖，所述積體晶片包括設置於基底內/基底之上的第一電晶體及第二電晶體，其中第一電晶體包括設置於基底與磊晶源極/汲極層之 間的擴散障壁層。
本揭露提供用於實施本揭露的不同特徵的許多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例而非旨在進行限制。舉例而言，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露在各種實例中可重複使用參考編號及/或字母。此種重複使用是為了簡明及清晰起見，且自身並不表示所論述的各個實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「在...之下(beneath)」、「在...下方(below)」、「下部的(lower)」、「在...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。除圖中所繪示的定向外，所述空間相對性用語旨在涵蓋裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
在過去的二十年裡，電晶體(例如金屬氧化物半導體場效電晶體(MOSFET))已使用源極結構及汲極結構，所述源極結構及汲極結構通常是藉由在閘極結構的相對兩側上在基底中植入 摻雜劑而形成。近年來，具有磊晶源極結構及磊晶汲極結構的電晶體因其改善的效能及尺寸已開始得到廣泛應用。一種電晶體包括：閘極結構，位於基底的阱區之上；以及磊晶源極/汲極層，在閘極結構的相對兩側設置於基底內/基底之上。磊晶源極/汲極層各自包含具有第一摻雜類型(例如，N型)的第一摻雜劑。此外，基底的阱區具有與第一摻雜類型相反的第二摻雜類型(例如，P型)。閘極電極包括上覆於閘極介電層上的閘極電極。當施加至閘極電極的電壓等於或大於電晶體的閥值電壓時，電晶體接通。當電晶體接通時，施加至閘極電極的電壓使得在磊晶源極/汲極層之間在阱區內形成可選擇性形成的通道。可選擇性形成的通道包括可在磊晶源極/汲極層之間流動的移動(mobile)電荷載流子。為了提高開關速度(switching speed)並增大與電晶體相關聯的最大額定電流，可降低RDS(on)。存在影響RDS(on)的許多因素，例如閘極結構之下的通道區域、磊晶源極/汲極層中的擴散電阻、磊晶源極/汲極層的電阻、以及上覆的導電接觸件與磊晶源極/汲極層之間的接觸電阻。
為了降低電晶體的RDS(on)，磊晶源極/汲極層內的第一摻雜劑(例如，磷)的摻雜濃度相對高(例如，大於或等於1021原子/立方釐米)。此可例如降低磊晶源極/汲極層的電阻且降低上覆的導電接觸件與磊晶源極/汲極層之間的接觸電阻。然而，隨著第一摻雜劑的摻雜濃度增加，第一摻雜劑擴散出磊晶源極/汲極層的可能性增加。因此，第一摻雜劑的相對高的摻雜濃度可能導致 第一摻雜劑擴散至基底中。此會降低磊晶源極/汲極層中的第一摻雜劑的摻雜濃度，進而增加磊晶源極/汲極層的電阻且隨後增加電晶體的RDS(on)。此外，第一摻雜劑的擴散可使電晶體的閥值電壓偏移，此可降低各自包括磊晶源極/汲極層的電晶體的陣列兩端的閥值電壓的均勻性，進而降低電晶體的陣列的效能。
因此，本揭露是有關於一種電晶體裝置，所述電晶體裝置包括設置於磊晶源極/汲極層與半導體基底之間的擴散障壁層。舉例而言，電晶體裝置包括上覆於半導體基底的阱區上的閘極結構。在閘極結構的相對兩側上在半導體基底內/半導體基底之上設置有磊晶源極/汲極層。磊晶源極/汲極層各自包含具有第一摻雜類型(例如，N型)的第一摻雜劑(例如，磷、砷等)，其中第一摻雜劑的摻雜濃度相對高(例如，大於或等於1*1021原子/立方釐米)。此外，擴散障壁層直接設置於每一磊晶源極/汲極層之下，使得擴散障壁層將磊晶源極/汲極層與半導體基底隔開。擴散障壁層各自包含被配置成減輕及/或阻止第一摻雜劑自磊晶源極/汲極層擴散至半導體基底(例如，至阱區)的障壁摻雜劑(例如，碳)。藉由減輕及/或阻止第一摻雜劑的擴散，可保持磊晶源極/汲極層的相對高的濃度，藉此降低磊晶源極/汲極層的電阻且降低電晶體裝置的RDS(on)。此外，電晶體裝置可為積體晶片的部分，所述積體晶片包括位於半導體基底之上/半導體基底內的電晶體的陣列，藉由減輕第一摻雜劑的擴散，可保持陣列兩端的閥值電壓的均勻性，藉此增強積體晶片的效能。
圖1示出包括第一電晶體110的積體晶片100的一些實施例的剖視圖，第一電晶體110具有第一對磊晶源極/汲極層116a與116b及直接位於第一對磊晶源極/汲極層116a至116b之下的第一對擴散障壁層114a與114b。
積體晶片100包括半導體基底102。半導體基底102具有設置於隔離結構104的側壁之間的第一阱區106。在一些實施例中，半導體基底102可為或可包括半導體晶圓(例如，矽晶圓)、絕緣體上矽(silicon-on-insulator，SOI)基底、本征(intrinsic)單晶矽、另一合適的基底、或者類似物。隔離結構104自半導體基底102的頂表面延伸至位於半導體基底102的頂表面下方的點。第一電晶體110包括閘極電極122、側壁間隔件結構120、閘極介電層124及上覆於半導體基底102的第一對源極/汲極結構112a與112b。閘極電極122上覆於第一阱區106，且閘極介電層124設置於閘極電極122與半導體基底102之間。側壁間隔件結構120在側向上環繞閘極電極122及閘極介電層124。此外，第一對源極/汲極結構112a至112b在閘極電極122的相對兩側間隔開。在一些實施例中，第一電晶體110可被配置成金屬氧化物半導體場效電晶體(MOSFET)、高壓電晶體、n通道金屬氧化物半導體(n-channel metal oxide semiconductor，nMOS)電晶體、平面金屬氧化物半導體(MOS)電晶體、鰭式場效電晶體(fin field-effect transistor，FinFET)、全環繞閘極FET(gate-all-around FET，GAAFET)、或者類似物。
層間介電(inter-level dielectric，ILD)層126上覆於半導體基底102及第一電晶體110。此外，在ILD層126內設置有多個導電接觸件128，且所述多個導電接觸件128上覆於閘極電極122及第一對源極/汲極結構112a至112b上。矽化物層118上覆於第一對源極/汲極結構112a至112b，使得矽化物層118在垂直方向上設置於第一對源極/汲極結構112a至112b與上覆的導電接觸件128之間。此外，源極/汲極結構112a至112b包括第一對磊晶源極/汲極層116a至116b及擴散障壁層114a至114b。擴散障壁層114a至114b在垂直方向上間隔在第一對磊晶源極/汲極層116a至116b與半導體基底102之間。
第一對源極/汲極結構112a至112b包括可被配置成第一電晶體110的源極結構的第一源極/汲極結構112a以及可被配置成第一電晶體110的汲極結構的第二源極/汲極結構112b，或反之亦然。此外，第一對磊晶源極/汲極層116a至116b包括第一磊晶源極/汲極層116a及第二磊晶源極/汲極層116b。在實施例中，第一磊晶源極/汲極層116a可被配置成第一電晶體110的源極，且第二磊晶源極/汲極層116b可被配置成第一電晶體110的汲極，或反之亦然。另外，擴散障壁層114a至114b包括第一擴散障壁層114a及第二擴散障壁層114b。第一擴散障壁層114a設置於半導體基底102與第一磊晶源極/汲極層116a之間，且第二擴散障壁層114b設置於半導體基底102與第二磊晶源極/汲極層116b之間。
在一些實施例中，可在半導體基底102之上磊晶地生長 擴散障壁層114a至114b，使得第一擴散障壁層114a及第二擴散障壁層114b可各自被稱為磊晶擴散障壁層。在第一電晶體110的操作期間，藉由向閘極電極122及第一對源極/汲極結構112a至112b施加合適的偏置條件，可在第一阱區106的通道區108內形成選擇性導電通道。在此種實施例中，電荷載流子可在第一對源極/汲極結構112a至112b之間在通道區108內流動。
在一些實施例中，第一磊晶源極/汲極層116a及第二磊晶源極/汲極層116b各自包含具有第一摻雜類型(例如，N型)的第一摻雜劑且可具有介於約1019至4*1021原子/立方釐米之間的範圍內的摻雜濃度。在一些實施例中，第一阱區106具有第二摻雜類型(例如，P型)且可具有介於約1015至1017原子/立方釐米之間的範圍內的摻雜濃度。在各種實施例中，第一摻雜類型與第二摻雜類型相反。在又一些實施例中，擴散障壁層114a至114b各自包含具有第一摻雜類型(例如，N型)的第一摻雜劑且可具有介於約1019至4*1021原子/立方釐米之間的範圍內的第一摻雜劑的第一摻雜濃度。此外，擴散障壁層114a至114b各自包含障壁摻雜劑(例如，碳(C))且可具有介於約1019至3*1021原子/立方釐米之間的範圍內的障壁摻雜劑的第二摻雜濃度。在一些實施例中，障壁摻雜劑可被稱為擴散障壁物質。第一摻雜劑可例如為或包含磷、砷、另一種合適的N型摻雜劑、或前述材料的任意組合。障壁摻雜劑可例如為或包含碳(C)，但其他障壁摻雜劑是適用的。因此，在一些實施例中，障壁摻雜劑與第一摻雜劑不同。
為了降低第一對磊晶源極/汲極層116a至116b的電阻(例如，薄層電阻(sheet resistance))，第一磊晶源極/汲極層116a及第二磊晶源極/汲極層116b內的第一摻雜劑的摻雜濃度相對高(例如，大於約1*1021原子/立方釐米)。隨著第一摻雜劑的摻雜濃度增加，第一摻雜劑擴散出第一對磊晶源極/汲極層116a至116b並擴散至半導體基底102(例如，至第一阱區106)的可能性增加。舉例而言，若第一摻雜劑包含磷且摻雜濃度相對高(例如，大於約1*1021原子/立方釐米)，則第一摻雜劑可能易於擴散出第一對磊晶源極/汲極層116a至116b。此外，障壁摻雜劑(例如，碳)被配置成減輕或阻止第一摻雜劑(例如，磷、砷等)的擴散。舉例而言，障壁摻雜劑可充當代替原子且取代擴散障壁層114a至114b的整個晶格中的矽原子，藉此減輕跨越擴散障壁層114a至114b及/或第一對磊晶源極/汲極層116a至116b的晶格的第一摻雜劑的擴散。因此，由於擴散障壁層114a至114b設置於第一對磊晶源極/汲極層116a至116b與半導體基底102之間且由於包含障壁摻雜劑，擴散障壁層114a至114b減輕第一摻雜劑自第一對磊晶源極/汲極層116a至116b至半導體基底102的擴散。此有利於保持第一對磊晶源極/汲極層116a至116b內的第一摻雜劑的相對高的摻雜濃度，進而保持第一對磊晶源極/汲極層116a至116b的降低的電阻(例如，降低的薄層電阻)。此外，減輕第一摻雜劑的擴散具有降低第一電晶體110的RDS(on)的效果。有利的是，較低的RDS(on)有利於第一電晶體110中的電流流動，藉此提 高開關速度並增大第一電晶體110的最大額定電流。另外，減輕第一摻雜劑向半導體基底102的擴散會減輕及/或防止第一電晶體110的閥值電壓的偏移，藉此進一步增強第一電晶體110的效能。
圖2A示出積體晶片200的一些實施例的剖視圖，積體晶片200包括在側向上鄰近第二電晶體208設置的第一電晶體110。
積體晶片200包括半導體基底102，半導體基底102具有在側向上鄰近P型金屬氧化物半導體(P-type metal oxide semiconductor，PMOS)區203的N型金屬氧化物半導體(N-type metal oxide semiconductor，NMOS)區201。半導體基底102包括第一半導體材料層202、絕緣層204、及第二半導體材料層206。在各種實施例中，半導體基底102是絕緣體上半導體(semiconductor-on-insulator，SOI)基底、部分耗盡的絕緣體上半導體(partially-depleted semiconductor-on-insulator，PDSOI)基底、完全耗盡的絕緣體上半導體(fully-depleted semiconductor-on-insulator，FDSOI)基底、或者另一種合適的半導體基底。第一半導體材料層202可例如為或包含晶體矽、單晶矽、摻雜矽、本征矽、一些其他矽材料、一些其他半導體材料、或前述材料的任意組合。此外，第一半導體材料層202可具有帶有[100]定向的面心立方(face-center-cubic，fcc)結構。在實施例中，第二半導體材料層206是或包含晶體矽、單晶矽、摻雜矽、本征矽、一些其他矽材料、一些其他半導體材料、或前述材料的任意組合。另外，絕緣層204可例如為或包含介電材料，例如二 氧化矽、或者另一種合適的材料。
第一電晶體110設置於NMOS區201內且第二電晶體208設置於PMOS區203內。在一些實施例中，第一電晶體110被配置成NMOS電晶體且第二電晶體208被配置成PMOS電晶體。第一電晶體110及第二電晶體208分別包括閘極電極122、側壁間隔件結構120、及閘極介電層124。閘極電極122可例如為或包含多晶矽、摻雜多晶矽、金屬材料(例如鋁、銅、鈦、鉭、鎢、另一種合適的材料、或前述材料的任意組合。側壁間隔件結構120可例如為或包含氮化矽、碳化矽、另一種介電材料、或前述材料的任意組合。此外，閘極介電層124可例如為或包含二氧化矽、高介電常數介電材料、或者類似物。如本文所用，高介電常數介電材料是介電常數大於3.9的介電材料。
隔離結構104設置於半導體基底102內且可自第一半導體材料層202的頂表面經由絕緣層204連續地延伸至第二半導體材料層206。隔離結構104被配置成劃分半導體基底102的裝置區，例如NMOS區201及PMOS區203。此外，隔離結構104可被配置成在設置於半導體基底102內/半導體基底102之上的裝置(例如，第一電晶體110與第二電晶體208)之間提供電性隔離。隔離結構104可被配置成淺溝渠隔離(shallow trench isolation，STI)結構、深溝渠隔離(deep trench isolation，DTI)結構、或者類似物，且例如可包含介電材料，例如二氧化矽、氮化矽、碳化矽、另一種合適的介電材料、或前述材料的任意組合。
第一電晶體110更包括第一對源極/汲極結構112a至112b，所述第一對源極/汲極結構112a至112b上覆於第一半導體材料層202上且在第一電晶體110的閘極電極122的相對兩側間隔開。在一些實施例中，第一對源極/汲極結構112a至112b包括第一對磊晶源極/汲極層116a至116b以及間隔在第一半導體材料層202與第一對磊晶源極/汲極層116a至116b之間的擴散障壁層114a至114b。第二電晶體208更包括第二對磊晶源極/汲極層210a至210b，所述第二對磊晶源極/汲極層210a至210b上覆於第一半導體材料層202上且在第二電晶體208的閘極電極122的相對兩側上間隔開。在一些實施例中，第二對磊晶源極/汲極層210a至210b用作第二電晶體208的第二對源極/汲極結構。此外，第二電晶體208的閘極電極122上覆於設置於第一半導體材料層202內的第二阱區212上。第二阱區212具有第一摻雜類型(例如，N型)且可具有介於約1015至1017原子/立方釐米之間的範圍內的摻雜濃度、或者另一合適的摻雜濃度值。第二對磊晶源極/汲極層210a至210b可例如具有第二摻雜類型(例如，P型)，所述第二摻雜類型具有介於約1019至4*1021原子/立方釐米之間的範圍內摻雜濃度、或者另一合適的摻雜濃度值。在各種實施例中，第二摻雜類型與第一摻雜類型相反。此外，第二對磊晶源極/汲極層210a至210b生長為具有P型材料的磊晶層(例如，磊晶矽)。在一些實施例中，第二對磊晶源極/汲極層210a至210b包含矽鍺(silicon germanium，SiGe)、或者另一種合適的材料。另外，第二對磊晶 源極/汲極層210a至210b包括設置於第二電晶體208的閘極電極122的相對兩側上的第三磊晶源極/汲極層210a及第四磊晶源極/汲極層210b。在一些實施例中，第一半導體材料層202具有第二摻雜類型(例如，P型)。
另外，在第一對磊晶源極/汲極層116a至116b及第二對磊晶源極/汲極層210a至210b上上覆有矽化物層118。矽化物層118可例如為或包含矽化鎳、矽化鈦、或者另一種合適的材料。矽化物層118被配置成降低第一對磊晶源極/汲極層116a至116b及第二對磊晶源極/汲極層210a至210b與上覆的導電接觸件128之間的接觸電阻。導電接觸件128設置於ILD層126內。導電接觸件128可例如為或包含鎢、鋁、銅、氮化鈦、氮化鉭、釕、另一種導電材料、或前述材料的任意組合。此外，ILD層126可例如為或包含二氧化矽、低介電常數介電材料、或者類似物。如本文所用，低介電常數介電材料是介電常數小於3.9的介電材料。
在一些實施例中，第一磊晶源極/汲極層116a及第二磊晶源極/汲極層116b可例如各自包含具有第一摻雜類型(例如，N型)的第一摻雜劑且可具有第一摻雜劑的摻雜濃度，所述第一摻雜劑的摻雜濃度為約3*1021原子/立方釐米、在介於約1019至4*1021原子/立方釐米的範圍內、或者另一合適的摻雜濃度值。在又一些實施例中，第一摻雜劑可為或包含磷、砷、另一種合適的N型摻雜劑、或前述材料的任意組合。應理解，包含另一種元素的第一摻雜劑處於本揭露的範圍內。此外，第一對磊晶源極/汲極層116a 至116b生長為具有N型材料的磊晶層(例如，磊晶矽)。舉例而言，此處第一對磊晶源極/汲極層116a至116b包含包括矽及磷的n型半導體材料，例如SiP。在再一些實施例中，第一對磊晶源極/汲極層116a至116b內的第一摻雜劑的原子百分比可為約百分之6、在介於約百分之0.2至百分之8的範圍內、或者另一合適的百分比值。在一些實施例中，第一磊晶源極/汲極層116a及第二磊晶源極/汲極層116b可例如各自由以下化合物組成或實質上由以下化合物組成：矽與磷的化合物，例如SiP；或者矽與砷的化合物，例如SiAs。應理解，包含其他化合物或元素的第一磊晶源極/汲極層116a及第二磊晶源極/汲極層116b處於本揭露的範圍內。在又一些實施例中，第一對磊晶源極/汲極層116a至116b具有帶有[100]定向的面心立方(fcc)結構。
在一些實施例中，若第一磊晶源極/汲極層116a及第二磊晶源極/汲極層116b內的第一摻雜劑的摻雜濃度實質上小(例如，小於約1019原子/立方釐米)，則第一磊晶源極/汲極層116a及第二磊晶源極/汲極層116b的薄層電阻增加。在再一些實施例中，若第一磊晶源極/汲極層116a及第二磊晶源極/汲極層116b內的第一摻雜劑的摻雜濃度實質上大(例如，大於約4*1021原子/立方釐米)，則第一摻雜劑可能損壞或扭曲第一磊晶源極/汲極層116a及第二磊晶源極/汲極層116b的晶格，進而降低第一磊晶源極/汲極層116a及第二磊晶源極/汲極層116b的穩定性。
在又一些實施例中，擴散障壁層114a至114b各自包含 具有第一摻雜類型(例如，N型)的第一摻雜劑且可具有第一摻雜劑的第一摻雜濃度，所述第一摻雜劑的第一摻雜濃度為約1.2*1020原子/立方釐米、約1.2*1021原子/立方釐米、在介於約1019至4*1021原子/立方釐米的範圍內、或者另一合適的摻雜濃度值。在一些實施例中，擴散障壁層114a至114b內的第一摻雜劑的第一摻雜濃度小於第一對磊晶源極/汲極層116a至116b內的第一摻雜劑的摻雜濃度。在各種實施例中，擴散障壁層114a至114b中的每一者內的第一摻雜劑的第一原子百分比可為約百分之2、在介於約百分之0.2至百分之8的範圍內、或者另一合適的百分比值。在各種實施例中，擴散障壁層114a至114b內的第一摻雜劑的第一原子百分比小於第一對磊晶源極/汲極層116a至116b內的第一摻雜劑的原子百分比。此外，擴散障壁層114a至114b包含障壁摻雜劑(例如，碳)且可具有障壁摻雜劑的第二摻雜濃度，所述障壁摻雜劑的第二摻雜濃度為約5.2*1020原子/立方釐米、在介於約1019至3*1021原子/立方釐米的範圍內、或者另一合適的摻雜濃度值。障壁摻雜劑可例如為或包含碳(C)，但其他障壁摻雜劑是適用的。因此，在一些實施例中，障壁摻雜劑不同於第一摻雜劑。在各種實施例中，擴散障壁層114a至114b內的障壁摻雜劑的第二原子百分比可為約百分之1、在介於約百分之0.2至百分之6的範圍內、或者另一合適的百分比值。因此，在一些實施例中，擴散障壁層114a至114b內的障壁摻雜劑的第二原子百分比小於擴散障壁層114a至114b內的第一摻雜劑的第一原子百分比。此外， 擴散障壁層114a至114b可例如生長為具有N型材料及障壁摻雜劑的磊晶層(例如，磊晶矽)。舉例而言，擴散障壁層114a至114b可包含包括矽、磷及碳的n型半導體材料，例如SiCP。在一些實施例中，擴散障壁層114a至114b可例如各自由以下化合物組成或實質上由以下化合物組成：矽、碳及磷的化合物，例如SiCP；矽、碳及砷的化合物，如SiCAs；矽、碳及氧的化合物，如SiCO；或者摻雜碳的矽，例如SiC。應理解，包含其他化合物或元素的擴散障壁層114a至114b處於本揭露的範圍內。在又一些實施例中，擴散障壁層114a至114b具有帶有[100]定向的面心立方(fcc)結構。
在一些實施例中，若擴散障壁層114a至114b內的第一摻雜劑的第一摻雜濃度實質上小(例如，小於約1019原子/立方釐米)，則擴散障壁層114a至114b的薄層電阻增加。在再一些實施例中，若擴散障壁層114a至114b內的第一摻雜劑的第一摻雜濃度實質上大(例如，大於約4*1021原子/立方釐米)，則第一摻雜劑可能損壞或扭曲擴散障壁層114a至114b的晶格，進而降低擴散障壁層114a至114b的穩定性。在再一些實施例中，若擴散障壁層114a至114b內的障壁摻雜劑的第二摻雜濃度實質上小(例如，小於約1019原子/立方釐米)，則擴散障壁層114a至114b減輕及/或阻止第一摻雜劑擴散的能力顯著降低。在再一些實施例中，若擴散障壁層114a至114b內的障壁摻雜劑的第二摻雜濃度實質上大(例如，大於約3*1021原子/立方釐米)，則障壁摻雜劑可能 損壞或扭曲擴散障壁層114a至114b的晶格，進而降低擴散障壁層114a至114b的穩定性。
此外，擴散障壁層114a至114b具有第一厚度t1，第一對磊晶源極/汲極層116a至116b具有第二厚度t2，且第一對源極/汲極結構112a至112b具有總厚度Ts。總厚度Ts可為第一厚度t1與第二厚度t2的和。第一厚度t1為例如約3奈米(nm)、在介於約1奈米至5奈米的範圍內、或者另一合適的值。第二厚度t2為例如約15奈米、在介於約5奈米至40奈米的範圍內、或者另一合適的值。因此，在一些實施例中，第一對磊晶源極/汲極層116a至116b的第二厚度t2大於擴散障壁層114a至114b的第一厚度t1。在再一些實施例中，第一厚度t1約為總厚度Ts的百分之16.7(例如，0.167*Ts)、在介於總厚度Ts的約百分之1至百分之50(例如，0.01*Ts至0.50*Ts)的範圍內、或者另一合適的值。在各種實施例中，第二厚度t2約為總厚度Ts的百分之83.3(例如，0.833*Ts)、在介於總厚度Ts的約百分之50至百分之99(例如，0.5*Ts至0.99*Ts)的範圍內、或者另一合適的值。
在一些實施例中，若第一厚度t1實質上小(例如，小於約1奈米)，則擴散障壁層114a至114b減輕及/或阻止第一摻雜劑擴散的能力顯著降低。在再一些實施例中，若第一厚度t1實質上大(例如，大於約5奈米)，則擴散障壁層114a至114b的薄層電阻增加。在各種實施例中，若第二厚度t2實質上小(例如，小於約5奈米)，則第一對磊晶源極/汲極層116a至116b的穩定性(例 如，結構完整性)降低。在又一些實施例中，若第二厚度t2實質上大(例如，大於約40奈米)，則第一對磊晶源極/汲極層116a至116b的薄層電阻可增加。
圖2B示出圖2A所示積體晶片200的一些替代實施例的剖視圖，其中擴散障壁層114a至114b的底表面設置於第一半導體材料層202的頂表面202t下方距所述頂表面202t第一距離d1處。此外，第二對磊晶源極/汲極層210a至210b設置於第一半導體材料層202的頂表面202t下方距所述頂表面202t第二距離d2處。在一些實施例中，第一電晶體110的通道區在側向上設置於擴散障壁層114a至114b之間且第二電晶體208的通道區在側向上設置於第二對磊晶源極/汲極層210a至210b之間。此外，第一半導體材料層202的厚度Tfs是在第一半導體材料層202的頂表面202t與第一半導體材料層202的底表面202bs之間界定。第一半導體材料層202的厚度Tfs可例如在介於約20奈米至30奈米的範圍內。在各種實施例中，第一距離d1及第二距離d2分別在介於約5奈米至29.5奈米的範圍內、或者另一合適的值。在一些實施例中，第一距離d1不同於第二距離d2。
圖2C示出圖2A所示積體晶片200的一些替代實施例的剖視圖，其中擴散障壁層114a至114b的底表面是彎曲的且所述一對磊晶源極/汲極層116a至116b的底表面是彎曲的。在各種實施例中，所述一對磊晶源極/汲極層116a至116b的底表面在垂直方向上設置於第一半導體材料層202的頂表面202t下方。
圖2D示出圖2A所示積體晶片200的一些替代實施例的剖視圖，其中擴散障壁層114a至114b各自為U形的且設置於由第一半導體材料層202的側壁及上表面界定的空腔內。
圖2E示出圖2A所示積體晶片200的一些替代實施例的剖視圖，其中第一阱區(圖2A所示106)及第二阱區(圖2A所示212)被省略。在此種實施例中，第一半導體材料層202的厚度Tfs可為約5奈米、在介於約0.5奈米至15奈米的範圍內、或者另一合適的厚度值。此外，第一半導體材料層202可例如為或包含本征矽、本征單晶矽、另一種合適的材料、或前述材料的任意組合。
圖3A示出與圖2A所示積體晶片200的一些替代實施例對應的積體晶片300的一些實施例的剖視圖，其中擴散障壁層114a至114b是或包括第一半導體材料層202的摻雜區。在此種實施例中，擴散障壁層114a至114b可被稱為擴散障壁區。擴散障壁層114a至114b包含障壁摻雜劑(例如，碳)且可例如具有障壁摻雜劑的摻雜濃度，所述障壁摻雜劑的摻雜濃度為約5.2*1020原子/立方釐米、在介於約1019至3*1021原子/立方釐米的範圍內、或者另一合適的摻雜濃度值。障壁摻雜劑可例如為或包含碳(C)，但其他障壁摻雜劑是適用的。在各種實施例中，擴散障壁層114a至114b內的障壁摻雜劑的原子百分比可為約百分之1、在介於約百分之0.2至百分之6的範圍內、或者另一合適的百分比值。在又一些實施例中，擴散障壁層114a至114b的頂表面與第一半導體材料層 202的頂表面202t對齊，且擴散障壁層114a至114b的底表面設置於位於第一半導體材料層202的頂表面202t下方的點處。在又一些實施例中，所述點設置於第一半導體材料層202的底表面202bs上方。此外，在一些實施例中，擴散障壁層114a至114b不含第一摻雜劑(例如，磷及/或砷)，使得擴散障壁層114由以下材料組成或實質上由以下材料組成：第一半導體材料層202的材料(例如，矽)及障壁摻雜劑(例如，碳)，例如SiC。在再一些實施例中，擴散障壁層114a至114b可如圖2A中所繪示及闡述使用障壁摻雜劑(例如，碳)及第一摻雜劑(例如，磷及/或砷)進行共摻雜。在此種實施例中，擴散障壁層114a至114b各自包含具有第一摻雜類型(例如，N型)的第一摻雜劑且可具有第一摻雜劑的第一摻雜濃度，所述第一摻雜劑的第一摻雜濃度介於約1019至4*1021原子/立方釐米之間的範圍內、或者另一合適的摻雜濃度值。
圖3B示出圖3A所示積體晶片300的一些替代實施例的剖視圖，其中擴散障壁層114a至114b(即，擴散障壁區)自第一半導體材料層202的頂表面202t連續地延伸至第一半導體材料層202的底表面202bs。在此種實施例中，擴散障壁層114a至114b接觸絕緣層204的頂表面。
圖3C示出圖3A所示積體晶片300的一些替代實施例的剖視圖，其中第一阱區(圖3A所示106)及第二阱區(圖3A所示212)被省略。在此種實施例中，第一半導體材料層202的厚度 Tfs可為約5奈米、在介於約0.5奈米至15奈米的範圍內、或者另一合適的厚度值。此外，第一半導體材料層202的偏離擴散障壁層114a至114b的區可例如為或包含本征矽、本征單晶矽、另一種合適的材料、或前述材料的任意組合。
圖3D示出與圖2A或圖2B所示積體晶片200的一些替代實施例對應的積體晶片300的一些實施例的剖視圖，其中第一對磊晶源極/汲極層116a至116b及第二對磊晶源極/汲極層210a至210b具有梯形形狀。
圖3E示出圖3D所示積體晶片300的一些替代實施例的剖視圖，其中擴散障壁層114a至114b具有梯形形狀。
圖3F示出圖3D所示積體晶片300的一些替代實施例的剖視圖，其中第一阱區(圖3D所示106)及第二阱區(圖3D所示212)被省略。在此種實施例中，第一半導體材料層202的厚度Tfs可為約5奈米、在介於約0.5奈米至15奈米的範圍內、或者另一合適的厚度值。此外，第一半導體材料層202可例如為或包含本征矽、本征單晶矽、另一種合適的材料、或前述材料的任意組合。
圖4A示出圖2A所示積體晶片200的一些不同替代實施例的示意圖400a，其中第一電晶體110及第二電晶體208分別被配置成FinFET裝置。
在一些實施例中，半導體基底102包括第一鰭式結構402a及第二鰭式結構402b。第一鰭式結構402a及第二鰭式結構402b 中的每一者在第一方向上(例如，沿著「y」方向)彼此平行延伸。在又一些實施例中，第一鰭式結構402a及第二鰭式結構402b分別被稱為半導體基底102的鰭。第一鰭式結構402a及第二鰭式結構402b沿著第二方向(例如，沿著「z」方向)在側向上彼此間隔開。在一些實施例中，第一方向與第二方向正交。第一鰭式結構402a及第二鰭式結構402b中的每一者分別包括半導體基底102的上部區的至少一部分。半導體基底102的上部區沿著第三方向(例如，沿著「x」方向)自半導體基底102的下部區在垂直方向上延伸。半導體基底102的上部區連續地延伸穿過隔離結構104。
第一對源極/汲極結構112a至112b設置於第一鰭式結構402a上/第一鰭式結構402a之上。源極/汲極結構112a至112b在側向上(在「y」方向上)間隔開。閘極電極122及閘極介電層124沿著第二方向(例如，沿著「z」方向)自第一鰭式結構402a連續地延伸至第二鰭式結構402b。在第一電晶體110的操作期間，藉由向閘極電極122及第一對源極/汲極結構112a至112b施加合適的偏置條件，可在第一鰭式結構402a內形成選擇性導電通道。選擇性導電通道在第一對源極/汲極結構112a至112b之間(在「y」方向上)延伸。在再一些實施例中，擴散障壁層114a至114b設置於對應的磊晶源極/汲極層116a至116b與半導體基底102之間。在此種實施例中，擴散障壁層114a至114b中的每一者可沿著第一鰭式結構402a的側壁及/或第一鰭式結構402a的一部分的上表面設置。
第二對磊晶源極/汲極層210a至210b設置於第二鰭式結構402b上/第二鰭式結構402b之上。源極/汲極層210a至210b在側向上(在「y」方向上)間隔開。在第二電晶體208的操作期間，藉由向閘極電極122及第二對磊晶源極/汲極層210a至210b施加合適的偏置條件，可在第二鰭式結構402b內形成選擇性導電通道。選擇性導電通道在第二對磊晶源極/汲極層210a至210b之間(在「y」方向上)延伸。在各種實施例中，源極/汲極層210a至210b中的每一者可沿著第二鰭式結構402b的側壁及/或第二鰭式結構402b的一部分的上表面設置。在又一些實施例中，第一電晶體110可被配置成n型FinFET裝置且第二電晶體208可被配置成p型FinFET裝置。
圖4B示出沿著圖4A所示線A-A’截取的第一電晶體110及第二電晶體208的一些實施例的剖視圖400b。如圖4B中所示，在一些實施例中，閘極電極122及閘極介電層124自第一鰭式結構402a連續地延伸至第二鰭式結構402b。圖4C示出沿著圖4所示線B-B’截取的第一電晶體110的一些實施例的剖視圖400c。如圖4C中所示，在一些實施例中，閘極介電層124自第一擴散障壁層114a在側向上連續地延伸至第二擴散障壁層114b。
圖4D示出圖4A所示第一電晶體110及第二電晶體208的一些不同替代實施例的示意圖400d，其中第一電晶體110及第二電晶體208分別被配置成GAAFET裝置。在再一些實施例中，第一電晶體110及第二電晶體208可各自被配置成奈米片場效電 晶體(nanosheet field effect transistor，NSFET)及/或被稱為NSFET。
在一些實施例中，在第一鰭式結構402a及第二鰭式結構402b中的每一者之上設置有多個奈米結構404。在又一些實施例中，奈米結構404在垂直方向上堆疊於彼此之上且可在垂直方向上與對應的下伏的鰭式結構402a至402b間隔開非零距離。在一些實施例中，所述多個奈米結構404包括二至二十個奈米結構、或者其他合適數目的奈米結構。舉例而言，上覆於對應的第一鰭式結構402a上的所述多個奈米結構404包括三個奈米結構。在各種實施例中，奈米結構404各自包含與半導體基底102相同的材料。第一對源極/汲極結構112a至112b可例如設置於對應的多個奈米結構404的相對側上，使得對應的多個奈米結構404在第一對源極/汲極結構112a至112b之間在側向上連續地延伸。第二對磊晶源極/汲極層210a至210b可例如設置於另一對應的多個奈米結構404的相對兩側上，使得所述另一對應的多個奈米結構404在第二對磊晶源極/汲極層210a至210b之間在側向上連續地延伸。在再一些實施例中，第一對源極/汲極結構112a至112b及第二對磊晶源極/汲極層210a至210b可各自具有六邊形輪廓、菱形輪廓、矩形輪廓、或者另一種合適的輪廓。
圖4E示出沿著圖4D所示線A-A’截取的第一電晶體110及第二電晶體208的一些實施例的剖視圖400e。如圖4E中所示，在一些實施例中，閘極介電層124連續地環繞奈米結構404中的 每一者的外周。此外，閘極電極122可在垂直方向上設置於各個奈米結構404之間。圖4F示出沿著圖4D所示線B-B’截取的第一電晶體110的一些實施例的剖視圖400f。如圖4F中所示，在一些實施例中，奈米結構404中的每一者自第一擴散障壁層114a在側向上連續地延伸至第二擴散障壁層114b。
圖5A至圖5C示出圖1、圖2A至圖2E、或者3A至圖3F所示第一電晶體110的第一對源極/汲極結構112a至112b的詳細分層的一些不同實施例的剖視圖。在此種實施例中，源極/汲極結構112a至112b各自包括磊晶層的多層堆疊。
參照圖5A，源極/汲極結構112a至112b各自包括第一磊晶層502及位於第一磊晶層502之上的第二磊晶層504，其中第一摻雜劑例如是磷(P)。在一些實施例中，第一磊晶層502(在一些實施例中，被稱為擴散障壁磊晶層)可由以下材料組成或實質上由以下材料組成：矽、第一摻雜劑(例如，磷)、及障壁摻雜劑(例如，碳)，例如SiCP。此外，第二磊晶層504(在一些實施例中，被稱為磊晶源極/汲極層)可例如由以下材料組成或實質上由以下材料組成：矽及第一摻雜劑，例如SiP。在各種實施例中，第一磊晶層502內的第一摻雜劑及障壁摻雜劑的摻雜濃度及/或原子百分比可與圖2A的擴散障壁層114a至114b相同。在又一些實施例中，第二磊晶層504內的第一摻雜劑的摻雜濃度及/或原子百分比可與圖2A的第一對磊晶源極/汲極層116a至116b相同。在各種實施例中，第一磊晶層502內的第一摻雜劑(例如，磷)的摻雜濃度 與第二磊晶層504內的第一摻雜劑(例如，磷)的摻雜濃度可彼此不同。在替代實施例中，第一磊晶層502內的第一摻雜劑的摻雜濃度與第二磊晶層504內的第一摻雜劑的摻雜濃度大致相同。
在又一些實施例中，第一對源極/汲極結構112a至112b各自包括交替的堆疊層，所述交替的堆疊層包括第一磊晶層502及第二磊晶層504。舉例而言，如圖5B中所示，交替的堆疊層可包括兩個第一磊晶層502及兩個第二磊晶層504。在另一實例中，如圖5C中所示，交替的堆疊層可包括三個第一磊晶層502及三個第二磊晶層504。應理解，交替的堆疊層可例如包括任意數目的第一磊晶層502及第二磊晶層504。在各種實施例中，多個第一磊晶層502內的元素的摻雜濃度可彼此不同，且多個第二磊晶層504內的第一摻雜劑的摻雜濃度可彼此不同。在一些實施例中，由於第一磊晶層502分別包含障壁摻雜劑，因此每一第一磊晶層502可防止第一摻雜劑自上覆於對應的第一磊晶層502上及/或位於對應的第一磊晶層502之下的一或多個第二磊晶層504擴散。
圖6A至圖6C示出與圖5A至圖5C所示一些替代實施例對應的第一對源極/汲極結構112a至112b的詳細分層的一些實施例的剖視圖，其中第一摻雜劑是砷(As)。因此，第一磊晶層502可例如由以下材料組成或實質上由以下材料組成：矽、砷及碳，例如SiCAs。第二磊晶層504可例如由以下材料組成或實質上由以下材料組成：矽及砷，例如SiAs。
圖7A至圖7C示出與圖5A至圖5C所示一些替代實施例 對應的第一對源極/汲極結構112a至112b的詳細分層的一些實施例的剖視圖，其中第二磊晶層504的第一摻雜劑是磷，且第一磊晶層502包含第二摻雜劑，例如砷(As)。在一些實施例中，第一摻雜劑不同於第二摻雜劑，且第一摻雜劑及第二摻雜劑二者均是N型摻雜劑。在又一些實施例中，第一磊晶層502內的第二摻雜劑的摻雜濃度及/或原子百分比處於與圖1或圖2A的擴散障壁層114a至114b內的第一摻雜劑的摻雜濃度及/或原子百分比相同的範圍內及/或為與圖1或圖2A的擴散障壁層114a至114b內的第一摻雜劑的摻雜濃度及/或原子百分比相同的值。因此，第一磊晶層502可例如由以下材料組成或實質上由以下材料組成：矽、砷及碳，例如SiCAs。第二磊晶層504可例如由以下材料組成或實質上由以下材料組成：矽及磷，例如SiP。
圖8A至圖8C示出與圖5A至圖5C所示一些替代實施例對應的第一對源極/汲極結構112a至112b的詳細分層的一些實施例的剖視圖，其中第一磊晶層502的第二摻雜劑是磷(P)，且第二磊晶層502的第一摻雜劑是砷(As)。因此，第一磊晶層502可例如由以下材料組成或實質上由以下材料組成：矽、磷及碳，例如SiCP。第二磊晶層504可例如由以下材料組成或實質上由以下材料組成：矽及砷，例如SiAs。
圖9A示出對應於跨越圖1至圖8C所示第一源極/汲極結構112a的厚度Ts的障壁摻雜劑(例如，碳)的摻雜輪廓的一些實施例的圖表900a。應理解，儘管圖表900a示出並闡述跨越第一 源極/汲極結構112a的厚度Ts的摻雜輪廓，然而所示摻雜輪廓可對應於跨越圖1至圖8C所示第二源極/汲極結構112b的厚度Ts的障壁摻雜劑的摻雜輪廓。在此種實施例中，第二擴散障壁層114b可具有與以下闡述的第一擴散障壁層114a相同的摻雜輪廓。此外，圖表900a的y軸與第一源極/汲極結構112a的厚度Ts對應。圖表900a的x軸與第一源極/汲極結構112a內的障壁摻雜劑(例如，碳)的摻雜濃度對應。
摻雜濃度曲線902與第一源極/汲極結構112a內的障壁摻雜劑(例如，碳)的摻雜濃度的一些實施例對應。如曲線902所示，障壁摻雜劑的摻雜濃度自第一擴散障壁層114a的頂表面114t至水平線901連續地增加，且自水平線901至第一擴散障壁層114a的底表面114bs連續地降低。在此種實施例中，第一擴散障壁層114a可藉由磊晶製程形成，其中障壁摻雜劑前驅物氣體的流量在磊晶製程(例如，參見圖14)期間是恆定的，或者第一擴散障壁層114a可藉由單個植入製程(例如，參見圖23)形成。因此，在一些實施例中，第一擴散障壁層114a內的障壁摻雜劑的摻雜輪廓遵循高斯分佈。此外，水平線901例如平行於第一擴散障壁層114a的底表面114bs。應理解，具有另一分佈的第一擴散障壁層114a內的障壁摻雜劑的摻雜輪廓處於本揭露的範圍內。障壁摻雜劑的摻雜濃度的峰值是沿著水平線901設置。
圖9B示出與跨越圖1至圖8C所示第一源極/汲極結構112a的厚度Ts的障壁摻雜劑(例如，碳)的摻雜輪廓的一些替代 實施例對應的圖表900b。應理解，儘管圖表900b示出並闡述跨越第一源極/汲極結構112a的厚度Ts的摻雜輪廓，然而所示摻雜輪廓可與跨越圖1至圖8所示第二源極/汲極結構112b的厚度Ts的障壁摻雜劑的摻雜輪廓對應。在此種實施例中，第二擴散障壁層114b可具有與以下闡述的第一擴散障壁層114a相同的摻雜輪廓。
第一摻雜濃度曲線904及第二摻雜濃度曲線906與第一源極/汲極結構112a內的障壁摻雜劑(例如，碳)的摻雜濃度的一些實施例對應。參照第一曲線904，障壁摻雜劑的摻雜濃度可自第一擴散障壁層114a的頂表面114t至第一擴散障壁層114a的底表面114bs連續地增加。在此種實施例中，第一擴散障壁層114a可藉由磊晶製程形成，其中障壁摻雜劑前驅物氣體的流量在磊晶製程(例如，參見圖14)期間逐漸地減少。因此，在一些實施例中，障壁摻雜劑的摻雜濃度的峰值是沿著第一擴散障壁層114a的底表面114bs設置。
參照第二曲線906，障壁摻雜劑的摻雜濃度可自第一擴散障壁層114a的底表面114bs至第一擴散障壁層114a的頂表面114t連續地增加。在此種實施例中，第一擴散障壁層114a可藉由多個植入製程形成，其中每一植入製程可被配置成在第一擴散障壁層114a內植入不同濃度的碳(例如，參見圖23)。在一些實施例中，障壁摻雜劑的摻雜濃度的峰值是沿著第一擴散障壁層114a的頂表面114t設置。因此，如由第一曲線904及第二曲線906所示，第一擴散障壁層114a內的障壁摻雜劑的摻雜輪廓遵循梯度分佈。應 理解，具有另一分佈的第一擴散障壁層114a內的障壁摻雜劑的摻雜輪廓處於本揭露的範圍內。
圖10A示出積體晶片1000的一些實施例的剖視圖，積體晶片1000包括在側向上鄰近第二電晶體裝置110b的第一電晶體裝置110a。
積體晶片1000包括多個源極/汲極結構1002至1006。所述多個源極/汲極結構1002至1006包括第一源極/汲極結構1002、第二源極/汲極結構1004、及第三源極/汲極結構1006。此外，第一電晶體裝置110a及第二電晶體裝置110b各自包括閘極電極122、閘極介電層124及側壁間隔件結構120。第一源極/汲極結構1002及第二源極/汲極結構1004設置於第一電晶體裝置110a的閘極電極122的相對兩側上。此外，第二源極/汲極結構1004及第三源極/汲極結構1006設置於第二電晶體裝置110b的閘極電極122的相對兩側上。因此，第二源極/汲極結構1004直接設置於第一電晶體裝置110a與第二電晶體裝置110b之間，使得第二源極/汲極結構1004是共用源極/汲極結構。此外，每一源極/汲極結構1002至1006包括磊晶源極/汲極層116及擴散障壁層114。應理解，磊晶源極/汲極層116可被配置成圖2A所示磊晶源極/汲極層116a至116b，且擴散障壁層114可被配置成圖2A所示擴散障壁層114a至114b。在再一些實施例中，第一電晶體裝置110a及第二電晶體裝置110b可各自被配置成圖2A所示第一電晶體110，使得第一電晶體裝置110a及第二電晶體裝置110b二者均被配置成N型金 屬氧化物半導體(NMOS)電晶體。此外，第二半導體材料層206的厚度Tss可大於第一半導體材料層202的厚度Tfs。此外，側壁間隔件結構120的厚度Tsw可例如為約3奈米、4奈米、5奈米、在介於約3奈米至6奈米的範圍內、或者另一合適的值。絕緣層204的厚度Tii可例如為約18奈米、在介於約15奈米至20奈米的範圍內、或者另一合適的值。在一些實施例中，第一半導體材料層202的厚度Tfs可為約5奈米、在介於約5奈米至30奈米的範圍內、或者另一合適的值。
圖10B示出圖10A所示積體晶片的一區段的一些實施例的剖視圖，其中擴散障壁層114自側壁間隔件結構120的側壁連續地延伸至第一半導體材料層202的上表面。在一些實施例中，擴散障壁層114及第一半導體材料層202各自具有帶有[100]定向的面心立方(fcc)結構。
圖11至圖22示出根據本揭露的形成積體晶片的第一方法的一些實施例的剖視圖1100至剖視圖2200，所述積體晶片包括設置於基底內/基底之上的第一電晶體及第二電晶體，其中第一電晶體包括設置於基底與磊晶源極/汲極層之間的擴散障壁層。儘管圖11至圖22中所示的剖視圖1100至剖視圖2200是針對第一方法進行闡述，但應理解，圖11至圖22中所示的結構並非僅限於第一方法，而是可單獨地獨立於第一方法。儘管圖11至圖22被闡述為一系列動作，但應理解，該些動作並不限於所示次序，且在其他實施例中可改變動作的次序，且所揭露的方法亦可應用於 其他結構。在其他實施例中，可全部或部分地省略示出和/或闡述的一些動作。
如圖11的剖視圖1100中所示，提供半導體基底102，其中半導體基底102包括在側向上鄰近P型金屬氧化物半導體(PMOS)區203的N型金屬氧化物半導體(NMOS)區201。半導體基底102包括第一半導體材料層202、絕緣層204、及第二半導體材料層206。在各種實施例中，半導體基底102是絕緣體上半導體(SOI)基底。第一半導體材料層202可例如為或包含晶體矽、摻雜矽、本征矽、或者類似物。此外，第一半導體材料層202可具有帶有[100]定向的面心立方(fcc)結構。
另外，如圖11中所示，對第一半導體材料層202執行薄化製程。在一些實施例中，薄化製程將第一半導體材料層202的初始厚度Tfi減小至厚度Tfs。初始厚度Tfi可例如在介於約20奈米至30奈米的範圍內、或者另一合適的值。此外，厚度Tfs為例如約5奈米、在介於約0.5奈米至15奈米的範圍內、或者另一合適的厚度值。薄化製程可例如包括執行平坦化製程(例如，化學機械平坦化(chemical mechanical planarization，CMP)製程)、機械研磨製程、蝕刻製程、另一種合適的薄化製程、或前述製程的任意組合。在實施例中，薄化製程可僅包括蝕刻製程，其中將第一半導體材料層202暴露於一種或多種蝕刻劑(例如鹽酸(hydrochloric acid，HCl))，藉此將第一半導體材料層202的厚度自初始厚度Tfi減小至厚度Tfs。
如圖12所示剖視圖1200中所示，在半導體基底102之上形成多個虛設閘極結構1202a至1202b及閘極介電層124，且在半導體基底102內形成隔離結構104。在一些實施例中，虛設閘極結構1202a至1202b可被配置成虛設閘極電極結構或被稱為虛設閘極電極結構。此外，所述多個虛設閘極結構1202a至1202b包括第一虛設閘極結構1202a及第二虛設閘極結構1202b。
另外，形成圖12所示結構的製程可例如包括在半導體基底102內形成隔離結構104，以及在半導體基底102之上形成閘極介電層124。隨後，在閘極介電層124之上形成所述多個虛設閘極結構1202a至1202b。虛設閘極結構1202a至1202b可包括多晶矽層1204、上部介電層1208及設置於多晶矽層1204與上部介電層1208之間的下部介電層1206。此外，在所述多個虛設閘極結構1202a至1202b之上沈積第一間隔件層1210，且在第一間隔件層1210之上沈積第二間隔件層1212。可例如藉由化學氣相沈積(chemical vapor deposition，CVD)、物理氣相沈積(physical vapor deposition，PVD)、原子層沈積(atomic layer deposition，ALD)、或者另一合適的沈積或生長製程來沈積第一間隔件層1210及第二間隔件層1212。在一些實施例中，第一間隔件層1210及第二間隔件層1212可為或包含氮化矽、碳化矽、另一種介電材料、或前述材料的任意組合。此外，在半導體基底102之上形成罩幕層1214，使得罩幕層1214覆蓋PMOS區203內的層，且未覆蓋及/或暴露NMOS區201的區。
如圖13所示剖視圖1300中所示，在NMOS區201內對第一間隔件層1210及第二間隔件層1212執行圖案化製程，藉此在NMOS區201內形成側壁間隔件結構120及第一源極/汲極開口1302。在各種實施例中，側壁間隔件結構120包括沿著第一虛設閘極結構1202a的側壁設置的第一間隔件層1210及第二間隔件層1212。在一些實施例中，根據罩幕層(圖12所示1214)執行圖案化製程，且隨後執行移除製程以自半導體基底102之上移除罩幕層(圖12所示1214)。圖案化製程可例如包括執行濕式蝕刻製程、乾式蝕刻製程、或前述製程的任意組合。
如圖14所示剖視圖1400中所示，在第一源極/汲極開口(圖13所示1302)內以及在NMOS區201內的第一虛設閘極結構1202a的相對兩側上形成擴散障壁層114a至114b。在一些實施例中，可藉由選擇性磊晶生長製程形成擴散障壁層114a至114b，以選擇性地在第一源極/汲極開口(圖13所示1302)內沈積擴散障壁層114a至114b。此外，擴散障壁層114a至114b包含例如矽、具有第一摻雜類型(例如，N型)的第一摻雜劑(例如，砷(As)、磷(P)、或者類似物)、以及障壁摻雜劑(例如，碳)。選擇性磊晶生長製程可為磊晶製程或者另一種形式的沈積製程，例如，化學氣相沈積(CVD)、金屬有機化學氣相沈積(metal organic chemical vapor deposition，MO-CVD)、電漿增強型化學氣相沈積(plasma enhanced chemical vapor deposition，PE-CVD)、原子層沈積(ALD)、物理氣相沈積(PVD)、濺鍍、電子束/熱蒸鍍等。 在又一些實施例中，擴散障壁層114a至114b被形成為使得擴散障壁層114a至114b各自具有第一摻雜劑的第一摻雜濃度，所述第一摻雜劑的第一摻雜濃度為約1.2*1020原子/立方釐米、約1.2*1021原子/立方釐米、在介於約1019至4*1021原子/立方釐米的範圍內、或者另一合適的摻雜濃度值。在各種實施例中，擴散障壁層114a至114b中的每一者內的第一摻雜劑的第一原子百分比可為約百分之2、在介於約百分之0.2至百分之8的範圍內、或者另一合適的百分比值。此外，擴散障壁層114a至114b被形成為使得擴散障壁層114a至114b各自具有障壁摻雜劑的第二摻雜濃度，所述障壁摻雜劑的第二摻雜濃度為約5.2*1020原子/立方釐米、在介於約1019至3*1021原子/立方釐米的範圍內、或者另一合適的摻雜濃度值。在各種實施例中，擴散障壁層114a至114b內的障壁摻雜劑的第二原子百分比可為約百分之1、在介於約百分之0.2至百分之6的範圍內、或者另一合適的百分比值。因此，在一些實施例中，擴散障壁層114a至114b內的障壁摻雜劑的第二原子百分比小於擴散障壁層114a至114b內的第一摻雜劑的第一原子百分比。
此外，例如，假設擴散障壁層114a至114b包含矽、碳及磷(SiCP)。可在CVD反應器、LPCVD反應器、或超高真空CVD(ultra-high vacuum CVD，UHVCVD)中施行SiCP的沈積。反應器溫度可為約590攝氏度或者介於約500攝氏度與650攝氏度之間。另外，反應器壓力可為約10托或者介於約10托至300 托之間。反應器中的載氣可由氫氣(H2)或氮氣(N2)組成。可使用矽前驅物氣體(例如，二氯矽烷(DCS或SiH2Cl2)、矽烷(SiH4)或二矽烷(Si2H6))及氯前驅物氣體(例如，氯化氫(HCl))來施行沈積。此外，沈積亦可使用磷源前驅物氣體(即，第一摻雜劑前驅物氣體)(例如，磷烷(PH3))及碳源前驅物氣體(即，障壁摻雜劑前驅物氣體)(例如，單甲基矽烷(CH6Si))。在一些實施例中，前述沈積製程可被稱為選擇性磊晶生長製程。在替代實施例中，可使用砷前驅物氣體取代磷前驅物氣體，使得擴散障壁層114a至114b包含SiCAs。因此，可生長擴散障壁層114a至114b且使用第一摻雜劑及障壁摻雜劑對擴散障壁層114a至114b進行原位摻雜，使得擴散障壁層114a至114b被共摻雜(co-doped)為具有第一摻雜劑及障壁摻雜劑。在一些實施例中，障壁摻雜劑前驅物氣體的流量在沈積製程期間可為恆定的，使得擴散障壁層114a至114b內的障壁摻雜劑的摻雜輪廓具有高斯分佈(例如，如在圖9A中所示及/或所述)。在替代實施例中，障壁摻雜劑前驅物氣體的流量可在沈積製程期間逐漸地減少，使得擴散障壁層114a至114b內的障壁摻雜劑的摻雜輪廓具有梯度分佈(例如，如圖9B中所示及/或所述)。在再一些實施例中，在生長擴散障壁層114a至114b之後，可對擴散障壁層114a至114b執行一或多個摻雜製程，以使用第一摻雜劑及/或障壁摻雜劑選擇性地對擴散障壁層114進行摻雜，藉此將第一摻雜劑及/或障壁摻雜劑的摻雜濃度調整至合適的值。
在另一實施例中，形成擴散障壁層114a至114b可包括：在第一源極/汲極開口(圖13所示1302)內沈積磊晶矽層；以及對磊晶矽層執行一或多個摻雜製程，藉此形成擴散障壁層114a至114b。所述一或多個摻雜製程可包括將第一摻雜劑及障壁摻雜劑(例如，碳)選擇性地植入至磊晶矽層中，使得擴散障壁層114a至114b可被共摻雜為具有第一摻雜劑及障壁摻雜劑。此外，擴散障壁層114a至114b被形成為第一厚度t1，所述第一厚度t1可例如在介於約1奈米至5奈米的範圍內。此外，藉由使用磊晶製程形成擴散障壁層114a至114b，擴散障壁層114a至114b可具有與第一半導體材料層202相同的晶體結構及定向(例如，帶有[100]定向的面心立方(fcc)結構)。由於擴散障壁層114a至114b包含障壁摻雜劑(例如，碳)，可在隨後的處理步驟期間及第一電晶體(圖20所示110)的操作期間減輕第一摻雜劑自擴散障壁層114a至114b及/或隨後形成的上覆的摻雜層(例如，圖15所示第一對磊晶源極/汲極層116a至116b)的擴散。
如圖15的剖視圖1500中所示，在擴散障壁層114a至114b之上以及在NMOS區201內形成第一對磊晶源極/汲極層116a至116b，藉此在第一虛設閘極結構1202a的相對兩側上形成第一對源極/汲極結構112a至112b。第一對源極/汲極結構112a至112b包括第一對磊晶源極/汲極層116a至116b及擴散障壁層114a至114b。在一些實施例中，可藉由選擇性磊晶生長製程形成第一對磊晶源極/汲極層116a至116b，以選擇性地在擴散障壁層114a至 114b上沈積第一對磊晶源極/汲極層116a至116b。此外，第一對磊晶源極/汲極層116a至116b例如包含矽及第一摻雜劑(例如，砷(As)、磷(P)、或者類似物)。選擇性磊晶生長製程可為磊晶製程或者另一種形式的沈積製程，例如CVD、MO-CVD、PE-CVD、ALD、PVD、濺鍍、電子束/熱蒸鍍等。在一些實施例中，第一對磊晶源極/汲極層116a至116b內的第一摻雜劑可不同於擴散障壁層114a至114b內的第一摻雜劑。在一些實施例中，第一對磊晶源極/汲極層116a至116b被形成為使得第一對磊晶源極/汲極層116a至116b具有第一摻雜劑的摻雜濃度，所述第一摻雜劑的摻雜濃度為約3*1021原子/立方釐米、在介於約1019至4*1021原子/立方釐米的範圍內、或者另一合適的摻雜濃度值。在再一些實施例中，第一對磊晶源極/汲極層116a至116b內的第一摻雜劑的原子百分比可為約百分之6、在介於約百分之0.2至百分之8的範圍內、或者另一合適的百分比值。
此外，例如，假設第一對磊晶源極/汲極層116a至116b包含矽及磷(SiP)。可在CVD反應器、LPCVD反應器、或超高真空CVD(UHVCVD)中施行SiP的沈積。反應器溫度可為約680攝氏度或者介於約550攝氏度與750攝氏度之間。另外，反應器壓力可為約300托或者介於約50托至500托之間。反應器中的載氣可由氫氣(H2)或氮氣(N2)組成。可使用矽前驅物氣體(例如，二氯矽烷(DCS或SiH2Cl2)、矽烷(SiH4)或二矽烷(Si2H6))及氯前驅物氣體(例如，氯化氫(HCl))來施行沈積。在一些實 施例中，前述沈積製程可被稱為選擇性磊晶生長製程。沈積製程可例如亦使用磷源前驅物氣體(即，第一摻雜劑前驅物氣體)，例如磷烷(PH3)。在替代實施例中，可例如使用砷前驅物氣體取代磷前驅物氣體，使得第一對磊晶源極/汲極層116a至116b包含SiAs。因此，可生長第一對磊晶源極/汲極層116a至116b且使用第一摻雜劑對第一對磊晶源極/汲極層116a至116b進行原位摻雜。在再一些實施例中，在生長第一對磊晶源極/汲極層116a至116b之後，可對第一對磊晶源極/汲極層116a至116b執行一或多個摻雜製程，以使用第一摻雜劑選擇性地對第一對磊晶源極/汲極層116a至116b進行摻雜，藉此將第一摻雜劑的摻雜濃度調整至合適的值。
在另一實施例中，形成第一對磊晶源極/汲極層116a至116b可包括：在擴散障壁層114a至114b內/擴散障壁層114a至114b之上沈積磊晶矽層；以及對磊晶矽層執行一或多個摻雜製程，藉此形成第一對磊晶源極/汲極層116a至116b。所述一或多個摻雜製程可包括將第一摻雜劑選擇性地植入至磊晶矽層中，使得第一對磊晶源極/汲極層116a至116b摻雜有第一摻雜劑。此外，第一對磊晶源極/汲極層116a至116b被形成為第二厚度t2，所述第二厚度t2例如可介於約5奈米至40奈米的範圍內、或者另一合適的值。此外，藉由使用磊晶製程形成第一對磊晶源極/汲極層116a至116b，第一對磊晶源極/汲極層116a至116b可具有與第一半導體材料層202及/或擴散障壁層114a至114b相同的晶體結構 及定向(例如，帶有[100]定向的面心立方(fcc)結構)。
如圖16的剖視圖1600中所示，在圖15所示結構之上選擇性地形成罩幕層1602。罩幕層1602暴露/未遮罩PMOS區203的區域。
如圖17的剖視圖1700中所示，根據罩幕層1602對第一半導體材料層202執行圖案化製程，藉此在第一半導體材料層202內及第二虛設閘極結構1202b的相對兩側上形成第二源極/汲極層開口1702。圖案化製程進一步形成沿著第二虛設閘極結構1202b的相對兩側壁設置的側壁間隔件結構120。在一些實施例中，圖案化製程可包括對圖16所示結構的未被遮罩的區域執行乾式蝕刻製程、濕式蝕刻製程、或者另一種合適的蝕刻製程。
如圖18所示剖視圖1800中所示，在第二源極/汲極層開口(圖17所示1702)內形成第二對磊晶源極/汲極層210a至210b且第二對磊晶源極/汲極層210a至210b設置於第二虛設閘極結構1202b的相對兩側上。在一些實施例中，可藉由選擇性磊晶生長製程選擇性地形成第二對磊晶源極/汲極層210a至210b，以在第一半導體材料層202上選擇性地沈積第二對磊晶源極/汲極層210a至210b。此外，第二對磊晶源極/汲極層210a至210b各自包含例如矽鍺(SiGe)且各自具有與第一摻雜類型(例如，N型)相反的第二摻雜類型(例如，P型)。選擇性磊晶生長製程可為磊晶製程或者另一種形式的沈積製程，例如CVD、MO-CVD、PE-CVD、ALD、PVD、濺鍍、電子束/熱蒸鍍等。在再一些實施例中，第二 對磊晶源極/汲極層210a至210b不含第一摻雜劑及/或障壁摻雜劑，使得磊晶源極/汲極層210a至210b中的每一者內的第一摻雜劑及/或障壁摻雜劑的摻雜濃度分別小於磊晶源極/汲極層116a至116b及擴散障壁層114內的對應的摻雜濃度。此外，在形成第二對磊晶源極/汲極層210a至210b之後，執行一或多個移除製程以移除罩幕層1602，及/或沿著第一半導體材料層202(未示出)的頂表面設置的第一間隔件層1210及第二間隔件層1212。
如圖19的剖視圖1900中所示，在第一對磊晶源極/汲極層116a至116b及第二對磊晶源極/汲極層210a至210b之上形成矽化物層118。在一些實施例中，矽化物層118可例如為或包含矽化鎳、矽化鈦、另一種合適的材料、或前述材料的任意組合。
如圖20的剖視圖2000中所示，在半導體基底102之上沈積下部層間介電(ILD)層2002。在一些實施例中，可藉由CVD、PVD、ALD、或者另一種合適的生長或沈積製程來沈積下部ILD層2002。下部ILD層2002可例如為或包含二氧化矽、低介電常數介電材料、或者類似物。此外，執行選擇性移除製程以自NMOS區201移除第一虛設閘極結構(圖19所示1202a)，且隨後在NMOS區201內的閘極介電層124之上形成閘極電極122，藉此形成第一電晶體110。選擇性移除製程可例如包括：在PMOS區203之上及/或在NMOS區201的區域之上形成罩幕層(未示出)；根據罩幕層對NMOS區201執行圖案化製程，藉此移除第一虛設閘極結構(圖19所示1202a)且在NMOS區201中的閘極介電層124之 上形成第一閘極電極開口(未示出)。此外，形成第一電晶體110的閘極電極122包括在NMOS區201內的閘極介電層124之上(例如，藉由CVD、PVD、濺鍍、電鍍、無電鍍覆、或者另一種合適的沈積或生長製程)沈積閘極電極材料。
如圖21的剖視圖2100中所示，在PMOS區203內的閘極介電層124之上形成閘極電極122，藉此形成第二電晶體208。形成第二電晶體208的閘極電極122可例如包括：在NMOS區201之上及/或在PMOS區203的區域之上形成罩幕層(未示出)；根據罩幕層對PMOS區203執行圖案化製程，藉此移除第二虛設閘極結構(圖20所示1202b)；以及在PMOS區203內的閘極介電層124之上沈積閘極電極材料(例如，藉由CVD、PVD、濺鍍、電鍍、無電鍍覆、或另一種合適的沈積或生長製程)，藉此形成第二電晶體208的閘極電極122。
如圖22的剖視圖2200中所示，在下部ILD層2002之上形成上部ILD層2202，且在下部ILD層2002及上部ILD層2202內形成多個導電接觸件128。在一些實施例中，可藉由CVD、PVD、ALD、或者另一種合適的生長或形成製程來沈積上部ILD層2202。此外，可例如藉由單鑲嵌製程或者另一合適的形成製程來形成所述多個導電接觸件128。
圖23至圖25示出根據本揭露的形成積體晶片的第二方法的一些實施例的剖視圖2300至剖視圖2500，所述積體晶片包括設置於基底內/基底之上的第一電晶體及第二電晶體，其中第一電 晶體包括設置於基底與磊晶源極/汲極層之間的擴散障壁層。在一些實施例中，圖23至圖25示出可取代第一方法的圖14至圖18處的動作來執行的動作的一些實施例。因此，第二方法示出圖11至圖22所示第一方法的一些替代實施例。舉例而言，第二方法可自圖11至圖13進行至圖23至圖25，且然後自圖25進行至圖19至圖22(即，跳過圖14至圖18)。在此種實施例中，第二方法示出形成第一對源極/汲極結構112a至112b的一些替代實施例。
如圖23的剖視圖2300中所示，對第一半導體材料層202執行摻雜製程，藉此在第一半導體材料層202內形成擴散障壁層114a至114b。在此種實施例中，擴散障壁層114a至114b可被稱為擴散障壁區。摻雜製程可例如包括將第一半導體材料層202的未被遮罩的區(例如，在摻雜製程期間，使用第一間隔件層1210及第二間隔件層1212作為罩幕層)暴露至一種或多種摻雜劑。在一些實施例中，所述一種或多種摻雜劑可包括障壁摻雜劑(例如，碳)及/或第一摻雜劑(例如，磷、砷、或者類似物)。在此種實施例中，可如圖3A中所示及/或所述來配置擴散障壁層114a至114b。在再一些實施例中，擴散障壁層114a至114b不含第一摻雜劑(例如，磷及/或砷)，使得擴散障壁層114由以下材料組成或實質上由以下材料組成：矽及障壁摻雜劑(例如，碳)，例如SiC。另外，所述一種或多種摻雜劑可相對於第一半導體材料層202的頂表面以一定角度設置，其中所述角度等於或大於90度。
在一些實施例中，擴散障壁層114a至114b被形成為使 得擴散障壁層114a至114b各自具有第一摻雜劑的第一摻雜濃度，所述第一摻雜劑的第一摻雜濃度為約1.2*1020原子/立方釐米、約1.2*1021原子/立方釐米、在介於約1019至4*1021原子/立方釐米的範圍內、或者另一合適的摻雜濃度值。在各種實施例中，擴散障壁層114a至114b中的每一者內的第一摻雜劑的第一原子百分比可為約百分之2、在介於約百分之0.2至百分之8的範圍內、或者另一合適的百分比值。此外，擴散障壁層114a至114b被形成為使得擴散障壁層114a至114b各自具有障壁摻雜劑的第二摻雜濃度，所述障壁摻雜劑的第二摻雜濃度例如為5.2*1020原子/立方釐米、在介於約1019至3*1021原子/立方釐米的範圍內、或者另一合適的摻雜濃度值。在各種實施例中，擴散障壁層114a至114b內的障壁摻雜劑的第二原子百分比可例如為約百分之1、在介於約百分之0.2至百分之6的範圍內、或者另一合適的百分比值。
在一些實施例中，摻雜製程包括執行單個植入製程，其中植入至第一半導體材料層202中的所述一種或多種摻雜劑的濃度在單個植入製程期間是恆定的。在此種實施例中，擴散障壁層114a至114b內的碳的摻雜輪廓具有高斯分佈(例如，如圖9A中所示及/或所述)。在替代實施例中，摻雜製程包括執行多個植入製程，其中每一植入製程可被配置成在擴散障壁層114a至114b內植入不同濃度的碳。在此種實施例中，擴散障壁層114a至114b內的碳的摻雜輪廓具有梯度分佈(例如，如圖9B中所示及/或所述)。
如圖24所示剖視圖2400中所示，在擴散障壁層114a至114b之上形成第一對磊晶源極/汲極層116a至116b，藉此形成第一對源極/汲極結構112a至112b。在一些實施例中，如圖15中所示及/或所述形成第一對磊晶源極/汲極層116a至116b。此外，如圖24中所示，在NMOS區201之上形成罩幕層1602，且根據罩幕層1602對第一間隔件層1210及第二間隔件層1212執行圖案化製程，藉此在PMOS區203內形成第二源極/汲極層開口1702。在一些實施例中，圖案化製程不會過度蝕刻至第一半導體材料層202中。
如圖25的剖視圖2500中所示，在第一半導體材料層202之上形成第二對磊晶源極/汲極層210a至210b。在此種實施例中，第二對磊晶源極/汲極層210a至210b的底表面是沿著第一半導體材料層202的頂表面設置。在一些實施例中，如圖18中所示及/或所述形成第二對磊晶源極/汲極層210a至210b。此外，在形成第二對磊晶源極/汲極層210a至210b之後，執行一或多個移除製程以移除罩幕層1602及/或沿著第一半導體材料層202(未示出)的頂表面設置的第一間隔件層1210及第二間隔件層1212。
圖26示出根據一些實施例的形成積體晶片的方法2600，所述積體晶片包括設置於基底內/基底之上的第一電晶體及第二電晶體，其中第一電晶體包括設置於基底與磊晶源極/汲極層之間的擴散障壁層。儘管方法2600被示出及/或闡述為一系列動作或事件，然而應理解，所述方法不限於所示次序或動作。因此， 在一些實施例中，可以與所示次序不同的次序施行所述動作和/或可同時施行所述動作。此外，在一些實施例中，可將所示動作或事件細分成多個動作或事件，所述多個動作或事件可分次單獨施行或與其他動作或子動作同時施行。在一些實施例中，可省略一些所示動作或事件，且可包括其他未示出的動作或事件。
在動作2602處，在半導體基底之上形成多個虛設閘極結構。在半導體基底的NMOS區中形成第一虛設閘極結構，且在半導體基底的PMOS區中形成第二虛設閘極結構。圖12示出與動作2602的一些實施例對應的剖視圖1200。
在動作2604處，在第一虛設閘極結構的相對兩側上形成擴散障壁層，其中擴散障壁層包含障壁摻雜劑。圖13及圖14示出與動作2604的一些實施例對應的剖視圖1300及剖視圖1400。此外，圖23示出與動作2604的一些替代實施例對應的剖視圖2300。
在動作2606處，在擴散障壁層上形成第一對磊晶源極/汲極層，使得第一對磊晶源極/汲極層包含與障壁摻雜劑不同的第一摻雜劑。圖15示出與動作2606的一些實施例對應的剖視圖1500。圖24示出與動作2606的一些替代實施例對應的剖視圖2400。
在動作2608處，在第二虛設閘極結構的相對兩側上形成第二對磊晶源極/汲極層。圖17及圖18示出與動作2608的一些實施例對應的剖視圖1700及剖視圖1800。圖24及圖25示出與動作 2608的一些替代實施例對應的剖視圖2400及剖視圖2500。
在動作2610處，執行移除製程以移除所述多個虛設閘極結構。圖20及圖21示出與動作2610的一些實施例對應的剖視圖2000及剖視圖2100。
在動作2612處，在半導體基底的NMOS區及PMOS區內形成閘極電極。圖20及圖21示出與動作2612的一些實施例對應的剖視圖2000及剖視圖2100。
在動作2614處，在閘極電極以及第一對磊晶源極/汲極層及第二對磊晶源極/汲極層之上形成多個導電接觸件。圖22示出與動作2612的一些實施例對應的剖視圖2200。
因此，在一些實施例中，本申請案是有關於一種包括設置於半導體基底與磊晶源極/汲極層之間的擴散障壁層的半導體結構。
在一些實施例中，本申請案提供一種半導體裝置，所述半導體裝置包括：閘極電極，上覆於半導體基底上；磊晶源極/汲極層，設置於所述半導體基底上且在側向上鄰近所述閘極電極，其中所述磊晶源極/汲極層包含第一摻雜劑；以及擴散障壁層，位於所述磊晶源極/汲極層與所述半導體基底之間，其中所述擴散障壁層包含與所述第一摻雜劑不同的障壁摻雜劑。在實施例中，所述擴散障壁層被共摻雜為具有所述障壁摻雜劑及所述第一摻雜劑。在實施例中，所述磊晶源極/汲極層內的所述第一摻雜劑的摻雜濃度大於所述擴散障壁層內的所述第一摻雜劑的摻雜濃度，其 中所述擴散障壁層內的所述障壁摻雜劑的摻雜濃度小於所述擴散障壁層內的所述第一摻雜劑的所述摻雜濃度。在實施例中，所述障壁摻雜劑被配置成防止所述第一摻雜劑自所述磊晶源極/汲極層擴散至所述半導體基底的直接位於所述閘極電極之下的區。在實施例中，所述擴散障壁層包含磊晶矽，且所述磊晶源極/汲極層的厚度大於所述擴散障壁層的厚度。在實施例中，所述擴散障壁層的底表面設置於所述半導體基底的頂表面下方，且其中所述磊晶源極/汲極層的底表面在垂直方向上位於所述半導體基底的所述頂表面上方。在實施例中，所述擴散障壁層實質上由矽、碳及磷(SiCP)組成，且所述磊晶源極/汲極層實質上由矽及磷(SiP)組成。在實施例中，所述擴散障壁層實質上由矽、碳及砷(SiCAs)組成，且所述磊晶源極/汲極層實質上由矽及砷(SiAs)組成。在實施例中，所述擴散障壁層是所述半導體基底的自所述半導體基底的頂表面延伸至位於所述半導體基底的所述頂表面下方的點的摻雜區，其中所述磊晶源極/汲極層沿著所述擴散障壁層的頂表面設置。
在一些實施例中，本申請案提供一種積體晶片，所述積體晶片包括：絕緣體上半導體(SOI)基底，包括第一半導體層、第二半導體層及設置於所述第一半導體層與所述第二半導體層之間的絕緣層；N型金屬氧化物半導體(NMOS)電晶體，設置於所述第一半導體層之上，其中所述NMOS電晶體包括閘極電極、設置於所述閘極電極與所述第一半導體層之間的閘極介電層、及設 置於所述閘極電極的相對兩側上的一對源極/汲極結構，其中所述一對源極/汲極結構包括：第一對磊晶源極/汲極層，位於所述第一半導體層之上，其中所述第一對磊晶源極/汲極層包含第一N型摻雜劑；以及擴散障壁層，設置於所述第一半導體層與所述第一對磊晶源極/汲極層之間，其中所述擴散障壁層包含與所述第一N型摻雜劑不同的障壁摻雜劑。在實施例中，所述擴散障壁層包含第一原子百分比的所述第一N型摻雜劑及第二原子百分比的所述障壁摻雜劑，其中所述第一原子百分比大於所述第二原子百分比。在實施例中，所述擴散障壁層是共摻雜為具有第二N型摻雜劑及所述障壁摻雜劑的磊晶層，其中所述第一N型摻雜劑不同於所述第二N型摻雜劑。在實施例中，所述第一N型摻雜劑包含磷且所述第二N型摻雜劑包含砷。在實施例中，所述積體晶片更包括：P型金屬氧化物半導體(PMOS)電晶體，設置於所述第一半導體層之上且在側向上鄰近所述N型金屬氧化物半導體電晶體，其中所述P型金屬氧化物半導體電晶體包括第二閘極電極、位於所述第二閘極電極之下的第二閘極介電層及設置於所述第二閘極電極的相對兩側上的第二對磊晶源極/汲極層，其中所述第二對磊晶源極/汲極層的底表面與所述擴散障壁層的底表面對齊。在實施例中，所述第一對磊晶源極/汲極層及所述擴散障壁層具有梯形形狀。在實施例中，所述擴散障壁層是所述第一半導體層的摻雜區，使得所述擴散障壁層自所述第一半導體層的頂表面連續地延伸至所述絕緣層的頂表面。
在一些實施例中，本申請案提供一種製造積體晶片的方法，所述方法包括：在半導體基底之上形成閘極電極結構；在所述半導體基底之上且在側向上鄰近所述閘極電極結構形成擴散障壁層，其中所述擴散障壁層包含障壁摻雜劑；以及在所述擴散障壁層之上形成磊晶源極/汲極層，使得所述磊晶源極/汲極層包含與所述障壁摻雜劑不同的第一摻雜劑，其中所述擴散障壁層位於所述磊晶源極/汲極層與所述半導體基底之間。在實施例中，形成所述擴散障壁層包括：在所述半導體基底之上形成罩幕層，其中所述罩幕層包括多個側壁，所述多個側壁在所述半導體基底之上界定源極/汲極區開口；以及執行選擇性磊晶生長製程，以選擇性地在所述源極/汲極區開口內形成所述擴散障壁層，其中所述選擇性磊晶生長製程包括使用所述第一摻雜劑及所述障壁摻雜劑對所述擴散障壁層進行原位摻雜。在實施例中，所述擴散障壁層被形成為使得所述擴散障壁層內的所述障壁摻雜劑的摻雜輪廓具有高斯分佈。在實施例中，形成所述磊晶源極/汲極層包括：執行選擇性磊晶生長製程，以沿著所述擴散障壁層的頂表面選擇性地形成所述磊晶源極/汲極層，其中所述磊晶源極/汲極層的底表面在垂直方向上位於所述半導體基底的頂表面上方。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實 施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
100:積體晶片
102:半導體基底
104:隔離結構
106:第一阱區
108:通道區
110:第一電晶體
112a、112b:源極/汲極結構
114a、114b:擴散障壁層
116a、116b:磊晶源極/汲極層
118:矽化物層
120:側壁間隔件結構
122:閘極電極
124:閘極介電層
126:層間介電(ILD)層
128:導電接觸件

Claims (10)

  1. 一種半導體裝置，包括：閘極電極，上覆於半導體基底；多個磊晶源極/汲極層，設置於所述半導體基底上且在側向上鄰近於所述閘極電極，其中所述多個磊晶源極/汲極層包含第一摻雜劑；以及多個擴散障壁層，與所述多個磊晶源極/汲極層交替堆疊在所述半導體基底上，且所述多個擴散障壁層分別位於所述多個磊晶源極/汲極層與所述半導體基底之間，其中所述多個擴散障壁層包含與所述第一摻雜劑不同的障壁摻雜劑。
  2. 如請求項1所述的半導體裝置，其中所述多個擴散障壁層中的一者共摻雜有所述障壁摻雜劑及所述第一摻雜劑。
  3. 如請求項1所述的半導體裝置，其中所述半導體基底為絕緣體上半導體基底，且包括第一半導體層、第二半導體層及設置於所述第一半導體層與所述第二半導體層之間的絕緣層。
  4. 如請求項1所述的半導體裝置，其中所述多個擴散障壁層中的一者是所述半導體基底的的摻雜區，所述摻雜區自所述半導體基底的頂表面延伸至所述半導體基底的所述頂表面下方的點，其中所述多個磊晶源極/汲極層中的一者沿著所述多個擴散障壁層中的對應一者的頂表面設置。
  5. 一種積體晶片，包括：絕緣體上半導體基底，包括第一半導體層、第二半導體層及 設置於所述第一半導體層與所述第二半導體層之間的絕緣層；N型金屬氧化物半導體電晶體，設置於所述第一半導體層之上，其中所述N型金屬氧化物半導體電晶體包括閘極電極、設置於所述閘極電極與所述第一半導體層之間的閘極介電層、及設置於所述閘極電極的相對兩側上的一對源極/汲極結構，其中所述一對源極/汲極結構包括：第一對磊晶源極/汲極層，位於所述第一半導體層之上，其中所述第一對磊晶源極/汲極層包含第一N型摻雜劑；以及擴散障壁層，設置於所述第一半導體層與所述第一對磊晶源極/汲極層之間，其中所述擴散障壁層包含與所述第一N型摻雜劑不同的障壁摻雜劑。
  6. 如請求項5所述的積體晶片，其中所述擴散障壁層是共摻雜為具有第二N型摻雜劑及所述障壁摻雜劑的磊晶層，其中所述第一N型摻雜劑不同於所述第二N型摻雜劑。
  7. 如請求項5所述的積體晶片，更包括：P型金屬氧化物半導體電晶體，設置於所述第一半導體層之上且在側向上鄰近所述N型金屬氧化物半導體電晶體，其中所述P型金屬氧化物半導體電晶體包括第二閘極電極、位於所述第二閘極電極之下的第二閘極介電層及設置於所述第二閘極電極的相對兩側上的第二對磊晶源極/汲極層，其中所述第二對磊晶源極/汲極層的底表面與所述擴散障壁層的底表面對齊。
  8. 如請求項5所述的積體晶片，其中所述擴散障壁層 是所述第一半導體層的摻雜區，使得所述擴散障壁層自所述第一半導體層的頂表面連續地延伸至所述絕緣層的頂表面。
  9. 一種製造積體晶片的方法，所述方法包括：在半導體基底之上形成閘極電極結構；在所述半導體基底之上且在側向上鄰近所述閘極電極結構形成擴散障壁層，其中所述擴散障壁層包含障壁摻雜劑；以及在所述擴散障壁層之上形成磊晶源極/汲極層，使得所述磊晶源極/汲極層包含與所述障壁摻雜劑不同的第一摻雜劑，其中所述擴散障壁層位於所述磊晶源極/汲極層與所述半導體基底之間。
  10. 如請求項9所述的方法，其中形成所述擴散障壁層包括：在所述半導體基底之上形成罩幕層，其中所述罩幕層包括多個側壁，所述多個側壁在所述半導體基底之上界定源極/汲極區開口；以及執行選擇性磊晶生長製程，以選擇性地在所述源極/汲極區開口內形成所述擴散障壁層，其中所述選擇性磊晶生長製程包括使用所述第一摻雜劑及所述障壁摻雜劑對所述擴散障壁層進行原位摻雜。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113741068B (zh) * 2021-09-06 2024-06-18 华为技术有限公司 磁光薄膜、光隔离器以及制造磁光薄膜的方法
US20240258373A1 (en) * 2023-02-01 2024-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor device having a gate setback from a gate dielectric

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201126614A (en) * 2009-12-21 2011-08-01 Intel Corp Semiconductor device having doped epitaxial region and its methods of fabrication
US20190081044A1 (en) * 2016-04-01 2019-03-14 Intel Corporation Semiconductor device having sub regions to define threshold voltages
US20190348500A1 (en) * 2017-04-01 2019-11-14 Intel Corporation Germanium-rich channel transistors including one or more dopant diffusion barrier elements

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101071774B (zh) * 2006-05-12 2010-12-08 联华电子股份有限公司 金属氧化物半导体场效应晶体管及其制造方法
US7618866B2 (en) * 2006-06-09 2009-11-17 International Business Machines Corporation Structure and method to form multilayer embedded stressors
KR100843212B1 (ko) * 2006-11-29 2008-07-02 삼성전자주식회사 확산방지영역을 갖는 반도체 소자와 그의 제조 방법
US8729627B2 (en) * 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US9117843B2 (en) 2011-09-14 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Device with engineered epitaxial region and methods of making same
JP5837387B2 (ja) * 2011-10-11 2015-12-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置および半導体集積回路装置の製造方法
US8900958B2 (en) * 2012-12-19 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation mechanisms of source and drain regions
US20140203361A1 (en) 2013-01-22 2014-07-24 International Business Machines Corporation Extremely thin semiconductor-on-insulator field-effect transistor with an epitaxial source and drain having a low external resistance
US10263108B2 (en) 2014-08-22 2019-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insensitive epitaxy formation
US9818872B2 (en) * 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9947788B2 (en) * 2016-02-09 2018-04-17 Globalfoundries Inc. Device with diffusion blocking layer in source/drain region
CN108666219A (zh) * 2017-03-29 2018-10-16 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN108962987B (zh) * 2017-05-19 2020-11-13 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10714334B2 (en) 2017-11-28 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure
KR102582670B1 (ko) 2018-07-13 2023-09-25 삼성전자주식회사 반도체 장치
US11588052B2 (en) * 2018-08-06 2023-02-21 Intel Corporation Sub-Fin isolation schemes for gate-all-around transistor devices
US10720530B2 (en) 2018-09-27 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of forming same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201126614A (en) * 2009-12-21 2011-08-01 Intel Corp Semiconductor device having doped epitaxial region and its methods of fabrication
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