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TWI795776B - 半導體裝置及其形成方法 - Google Patents

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TWI795776B
TWI795776B TW110116958A TW110116958A TWI795776B TW I795776 B TWI795776 B TW I795776B TW 110116958 A TW110116958 A TW 110116958A TW 110116958 A TW110116958 A TW 110116958A TW I795776 B TWI795776 B TW I795776B
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epitaxial
layer
forming
spacer
fin structure
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TW110116958A
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TW202215539A (zh
Inventor
沙哈吉Ｂ 摩爾
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

一種形成具有優化尺寸磊晶結構的半導體裝置的方法。此方法包含形成第一和第二鰭片結構於基板上，形成間隔層於第一和第二鰭片結構上，形成第一間隔物結構與第一鰭片結構相鄰，以及形成第一磊晶結構於第一鰭片結構上且與第一間隔物結構相鄰。第一和第二鰭片結構藉由隔離層分隔開。第一間隔物結構在隔離層上具有第一高度。此方法更包含形成第二間隔物結構與第二鰭片結構相鄰以及形成第二磊晶結構於第二鰭片結構上且與第二間隔物結構相鄰。第二間隔物結構在隔離層上具有大於第一高度的第二高度。第二磊晶結構包含不同於第一磊晶結構的摻雜劑。

Description

半導體裝置及其形成方法
本揭露內容關於一種半導體裝置及半導體裝置的形成方法。
隨著半導體技術的進展，更高的儲存容量、更快的處理系統、更高的效能、與更低的成本等需求也隨之增加。為達上述需求，半導體產業持續縮小半導體裝置的尺寸，例如金氧半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)，包括平面的金氧半導體場效電晶體、鰭式場效電晶體(fin field effect transistor，finFET)。此種縮小已增大半導體製造流程之複雜性。
本揭示之一態樣是提供一種半導體裝置的形成方法，其包含形成第一鰭片結構和第二鰭片結構於基板上，形成一間隔層於第一鰭片結構和第二鰭片結構上，形成第一間隔物結構與第一鰭片結構相鄰，形成第一磊晶結構於 第一鰭片結構上且與第一間隔物結構相鄰，形成第二間隔物結構與第二鰭片結構相鄰，以及形成第二磊晶結構於第二鰭片結構上且與第二間隔物結構相鄰。第一鰭片結構和第二鰭片結構藉由一隔離層分隔開。第一間隔物結構在隔離層上具有第一高度。第一磊晶結構包含第一型摻雜劑。第二間隔物結構在隔離層上具有第二高度，第二高度大於第一高度。第二磊晶結構包含第二型摻雜劑，第二型摻雜劑不同於第一型摻雜劑。
本揭示之一態樣是提供一種半導體裝置的形成方法，其包含形成第一鰭片結構和第二鰭片結構於基板上，形成一閘極結構於第一鰭片結構和第二鰭片結構上，形成一間隔層於第一鰭片結構、第二鰭片結構、隔離層和閘極結構上，形成第一對間隔物結構於第一鰭片結構的多個相對側壁上以及形成第一磊晶結構於第一鰭片結構上且位於第一對間隔物結構之間。此方法更包含形成第二對間隔物結構於第二鰭片結構的多個相對側壁上以及形成第二磊晶結構於第二鰭片結構上且位於第二對間隔物結構之間。第一鰭片結構和第二鰭片結構藉由一隔離層分隔開。第一對間隔物結構在隔離層上具有第一高度。第一磊晶結構包含第一型摻雜劑。第二對間隔物結構在隔離層上具有第二高度，第二高度大於第一高度。第二磊晶結構包含第二型摻雜劑，第二型摻雜劑不同於第一型摻雜劑。
本揭示之一態樣是提供一種半導體裝置，其包含位於基板上的第一鰭片結構和第二鰭片結構、位於第一鰭片 結構與第二鰭片結構之間的隔離層、位於第一鰭片結構上的第一磊晶結構、位於第二鰭片結構上的第二磊晶結構、與第一磊晶結構相鄰且在隔離層上具有第一高度的第一間隔物結構，以及與第二磊晶結構相鄰且在隔離層上具有第二高度的第二間隔物結構。第一磊晶結構包含第一型摻雜劑且第二磊晶結構包含與第一型摻雜劑不同的第二型摻雜劑。第一高度小於第二高度。
100:半導體裝置
102:基板
105A:finFET
105B:finFET
106:STI區
106s:表面
108:鰭片結構
108*:移除的鰭片部分
108h:鰭片高度
108s:鰭片間距
110A:S/D磊晶結構
110Ad:距離
110Ah:高度
110Aw:水平尺寸
110B:S/D磊晶結構
110Bd:距離
110Bh:高度
110Bw:水平尺寸
112:保護性氧化層
116:閘極間隔物
118:閘極結構
118s:閘極間距
120:間隔層
120A:間隔物結構
120A-1:介電層
120A-2:介電層
120Ah:垂直尺寸
120B:間隔物結構
120B-1:介電層
120B-2:介電層
120Bh:垂直尺寸
121:界面
124:硬遮罩層
1710:凹槽
1710r:凹槽深度
207A:第一磊晶層
207Aw:寬度
207B:第一磊晶層
207B-1:第一種子層
207B-2:第二種子層
207B-3:磊晶層
209A:第二磊晶層
209Aw:寬度
209B:第二磊晶層
211A:第三磊晶層
211B:第三磊晶層
222:氮化物層
224:氧化物層
500:方法
510:操作
520:操作
530:操作
540:操作
550:操作
560:操作
810:凹槽
810r:凹槽深度
A-A:線
B-B:線
C-C:線
t0-t8:時間
L1AD:沉積製程
L1BD:沉積製程
L1AE:蝕刻製程
L1BE:蝕刻製程
L2AD:沉積製程
L2BD:沉積製程
L2AE:蝕刻製程
L2BE:蝕刻製程
L3AD:沉積製程
L3BD:沉積製程
L3AE:蝕刻製程
L3BE:蝕刻製程
X:軸
Y:軸
Z:軸
當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭示案。
第1圖繪示根據一些實施例之具有優化尺寸的源極/汲極(S/D)磊晶結構的半導體裝置的等角視圖(isometric view)。
第2圖至第4圖繪示根據一些實施例之具有優化尺寸的S/D磊晶結構的半導體裝置的剖面圖。
第5圖繪示根據一些實施例之用於製造具有優化尺寸的S/D磊晶結構的半導體裝置方法的流程圖。
第6圖、第8圖至第15圖以及第17圖至第24圖繪示根據一些實施例之具有S/D磊晶結構的半導體裝置在製造的各個階段具有優化尺寸的等角視圖及剖面圖。
第7圖和第16圖繪示根據一些實施例之在具有優化尺寸的S/D磊晶結構的半導體裝置的製造過程中的處理溫度與處理時間的關係圖。
現將藉由參考附圖而描述說明性實施例。在此等附圖中，類似元件符號一般指示相同、類似功能及/或類似結構之元件。
之後的揭示內容提供了許多不同的實施方式或實施例，以實現所提供的標的的不同特徵。以下描述組件和配置的具體實施例，以簡化本揭示內容。這些當然僅是實施例，並不意圖限定。例如，在隨後的描述中，形成第一特徵高於第二特徵或在第二特徵上方，可能包括第一和第二特徵以直接接觸形成的實施方式，且也可能包括附加的特徵可能形成於第一和第二特徵之間，因此第一和第二特徵可能不是直接接觸的實施方式。此外，本揭示內容可在各個實施例中重複標示數字和/或字母。這樣的重複，是為了簡化和清楚起見，並不是意指所討論的各個實施方式之間和/或配置之間的關係。
此外，諸如「在......之下」、「在......下方」、「下部」、「在......上方」、「上部」及其類似者之空間相對術語在本文中為易於描述可得以使用，以描述如諸圖中所說明之一元件或特徵與另一(多個)元件或特徵的關係。除諸圖中所描繪之方位之外，空間相對術語亦意欲涵蓋在使用或操作中之裝置的不同方位。設備可以其他方式定向(旋轉90度或以其他方位)，且本文所使用之空間相對描述符可同樣經相應地解譯。
值得注意的是，下述內容提及之「一實施例(one embodiment)」、「一實施例(an embodiment)」、「示例性實施例(an example embodiment)」、「示範例(exemplary)」或類似敘述指的是可包含特定結構或特徵之實施例，但每一實施例不必包含特定結構或特徵。此外，這些用語所指的不一定是相同實施例。另一方面，當一實施例關於特定結構或特徵時，本技術領域中具有通常知識者自可將此實施例之結構或特徵連結至未明確說明這些結構或特徵的另一實施例。
將理解，本揭露用詞或術語是以描述為目的，而非限制，以使得本說明書之術語或用詞將由彼等熟習相關技術者根據本揭露教授內容解釋。
在一些實施例中，術語「大約(about)」和「實質上(substantially)」可以表示給定數量值，此給定數量值在此值的20%之內變化(例如，為此值的±1%、±2%、±3%、±4%、±5%、±10%、±20%)。這些值僅是示例，並不旨在進行限制。術語「大約」和「實質上」可以指根據本文的教示，由相關領域的技術人員解釋的值的百分比。
縮小比例的FET裝置已經引進了短溝道效應(short-channel effect，SCE)，這會降低FET裝置的開路電流(off-state current)和裝置性能。FET裝置上的源極/汲極(S/D)磊晶結構的輪廓可能會影響SCE、裝置性能和製程良率。具有較大尺寸的S/D磊晶結構可以減小 S/D磊晶結構與觸點結構之間的接觸電阻，並改善裝置性能。然而，具有較大尺寸的S/D磊晶結構可能會形成更多的磊晶缺陷，例如相鄰S/D磊晶結構之間的橋接缺陷(bridging defect)。這些缺陷可能會降低裝置性能和製程良率。此外，n型和p型S/D磊晶結構可以具有不同的形狀，例如用於n型S/D磊晶結構的圓錐形(cone shape)和用於p型S/D磊晶結構的菱形(diamond shape)。對於具有相同製程條件的n型和p型S/D磊晶結構可能無法實現更大的尺寸。
本揭露中的各個實施例提供了用於在積體電路(integrated circuit，IC)中的場效電晶體(field effect transistor，FET)裝置(例如，finFET、閘極全環(gate-all-around)FET、MOSFET等)和/或其他半導體裝置中形成具有優化尺寸的S/D磊晶結構的示例性方法以及用相同方法製造的示例性半導體裝置。本公開中的示例性方法可以在第一鰭片結構和第二鰭片結構上形成間隔層。第一鰭片結構和第二鰭片結構可以被隔離層分隔開，並且第一鰭片結構和第二鰭片結構可以在隔離層上方具有第一高度。在一些實施例中，間隔層可以包括第一介電材料層和不同於第一介電材料的第二介電材料層。可以選擇性地去除第一鰭片結構和第一鰭片結構上的間隔層，以形成與第一鰭片結構的多個側壁相鄰的第一間隔物結構。第一間隔物結構可以在隔離層上方具有第二高度。第二高度與第一高度的比例(ratio)可以在大約5%至大約45% 的範圍內。可以在第一鰭片結構上以及在第一間隔物結構之間形成具有優化尺寸(optimized dimension)之圓錐形的第一磊晶結構。第一磊晶結構可以具有第一寬度，並且第一寬度與第一高度的比例可以在大約55%至大約95%的範圍內。可以選擇性地去除第二鰭片結構和第二鰭片結構上的間隔層，以形成與第二鰭片結構的多個側壁相鄰的第二間隔物結構。第二間隔物結構可以在隔離層上方具有大於第二高度的第三高度。第二高度與第三高度的比例可以在大約40%至大約95%的範圍內。可以在第二鰭片結構上和第二間隔物結構之間形成具有優化尺寸之菱形的第二磊晶結構。第二磊晶結構可以具有第二寬度，並且第二寬度與第一高度的比例可以在大約55%至大約95%的範圍內。第二磊晶結構可以具有與第一磊晶結構不同類型的摻雜劑。通過控制第一間隔物結構和第二間隔物結構的尺寸和輪廓以及第一磊晶結構和第二磊晶結構的成長過程，第一磊晶結構和第二磊晶結構可以具有優化的尺寸和輪廓，以減少SCE，減少磊晶缺陷，改善裝置性能，並提高製程良率。在一些實施例中，具有優化尺寸的S/D磊晶結構的半導體裝置可以將製程良率提高約2%至約20%，並且將裝置性能提高約2%至約10%。
儘管本公開描述了在finFET上形成具有優化尺寸的S/D磊晶結構，但是本文所描述之具有優化尺寸的S/D磊晶結構以及形成具有優化尺寸的S/D磊晶結構的方 法可以應用於其他FET和其他半導體裝置，例如閘極全環(gate-all-around，GAA)FET以及MOSFET。
第1圖繪示根據一些實施例之具有優化尺寸的S/D磊晶結構110A和110B(統稱為「S/D磊晶結構110」)的半導體裝置100的等角視圖。第2圖繪示根據一些實施例之沿著第1圖中的線A-A的半導體裝置100的局部剖面圖。第3圖繪示根據一些實施例之沿著第1圖中的線B-B的半導體裝置100的局部剖面圖。第4圖繪示根據一些實施例之沿著第1圖中的線C-C的半導體裝置100的局部剖面圖。
參閱第1圖至第4圖，具有finFET 105A-105B的半導體裝置100可以形成在基板102上，並且可以包含鰭片結構108、淺溝槽隔離(shallow trench isolation，STI)區106、閘極間隔物116、閘極結構118、S/D磊晶結構110以及間隔層120。在一些實施例中，finFET 105A可以是n型finFET(NFET)，並且具有n型S/D磊晶結構110A。FinFET 105B可以是p型finFET(PFET)，並且具有p型S/D磊晶結構110B。在一些實施例中，finFET 105A-105B可以都是NFET。在一些實施例中，finFETs 105A-105B可以都是PFET。雖然第1圖顯示出兩個finFET，但是半導體裝置100可以具有任意數量的finFET。此外，半導體裝置100可以通過使用其他結構組件(例如，S/D接觸結構、閘極接觸、導電通孔、導電線、電介層、鈍化層、互連件等)併入積體 電路(integrated circuit，IC)。為簡單起見，未顯示於圖中。除非另有說明，否則具有相同註釋的finFET 105A-105B的元件的討論彼此適用。
基板102可以包含半導體材料，例如矽(silicon)。在一些實施例中，基板102包括結晶矽基板(如晶圓)。在一些實施例中，基板102包括(i)元素半導體，如鍺；(ii)化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；(iii)合金半導體，包含矽碳化鍺、矽鍺、鎵砷磷、磷化銦鎵、砷化銦鎵、磷化鎵銦砷、砷化鋁銦及/或砷化鋁鎵；或(iv)其組合。此外，可以根據設計要求摻雜基板102(如p型基板或n型基板)。在一些實施例中，基板102可以摻雜有p型雜質(如硼、銦、鋁或鎵)或n型雜質(如磷或砷)。
鰭片結構108可以由基板102的圖案化部分形成。本文所公開的鰭片結構的實施例可以通過任何合適的方法來圖案化。舉例來說，可以使用一個或多個微影製程來圖案化鰭片結構，包含雙圖案化(double-patterning)或多圖案化(multi-patterning)製程。一般來說，雙圖案化或多圖案化製程可以結合微影和自我對準製程(self-aligned processes)，且可以使要創造的圖案具有(例如)比使用單個直接微影製程更小的間距。舉例來說，在基板上形成犧牲層並使用微影製程圖案化。使用自我對準製程在圖案化的犧牲層旁形成間隔物。接著移除犧牲層，然後可使用剩餘的間隔物來圖案化鰭片結構。
如第1圖至第4圖所示，鰭片結構108可以設置在S/D磊晶結構110和閘極結構118的下方，並且可以沿著X軸延伸穿過閘極結構118。如第2圖至第4圖所示，鰭片結構108可以在STI區106上方沿著Z軸具有一鰭片高度108h，並且相鄰的鰭片結構108可以沿著Y軸具有一鰭片間距(fin spacing)108s。在一些實施例中，相鄰的n型鰭片結構108之間的鰭片間距108s可以在約30nm至約60nm的範圍內。在一些實施例中，相鄰的p型鰭片結構108之間的鰭片間距108s可以在大約25nm至大約50nm的範圍內。在一些實施例中，在相鄰的n型和p型鰭片結構108之間的鰭片間距108s可以在大約30nm至大約55nm的範圍內。在一些實施例中，鰭片間距108s與鰭片高度108h之間的比例(ratio)可以在大約40%至大約90%的範圍內。
位於閘極結構118下方的鰭片結構108可以形成半導體裝置100的通道區並代表半導體裝置100的載流結構(current carrying structure)。在一些實施例中，S/D磊晶結構110可以形成在基板102上的部分凹陷的鰭片區域上。這些部分凹陷的鰭片區域可以是鰭片結構108之不位於閘極結構118下方的部分凹陷部分。在一些實施例中，鰭片結構108之移除的鰭片部分108*可以由第4圖所示的虛線框表示。這些部分凹陷的鰭片區域的頂表面可以與S/D磊晶結構110形成界面121。在一些實施例中，界面121可以與STI區106的表面106s共平 面，如第1圖和第4圖所示。在一些實施例中，界面121可以在STI區106的表面106s下方。在一些實施例中，界面121可以在STI區106的表面106s上方。鰭片結構108的這些部分凹陷的部分的底表面可以與基板102形成界面(圖未示)，並且這些界面可以在STI區106與基板102之間的界面的高度之上或之下。
STI區106可以將鰭片結構108與相鄰的鰭片結構電性絕緣，並且將半導體裝置100與基板102集成或沉積到基板102上之相鄰的結構電性絕緣。STI區106可以具有介電材料，例如氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、低介電常數(low-k)介電材料以及其他合適的絕緣材料。在一些實施例中，STI區106可以包含多層結構。
參閱第1圖至第3圖，閘極結構118可以設置在位於基板102上方的鰭片結構108上。在一些實施例中，閘極結構118可藉由毯覆沉積(blanket deposition)多晶矽，隨後光微影與蝕刻已沉積之多晶矽而形成。在一些實施例中，保護性氧化層112可以沉積在鰭片結構108與閘極結構118之間。保護性氧化層112的形成可包括在鰭片結構108上毯覆沉積一層氧化物材料，然後進行高溫退火製程。保護性氧化層112可以包括合適的氧化物材料，例如氧化矽。在一些實施例中，保護性氧化層112可以在後續處理步驟中保護鰭片結構108。如第2圖及第3圖所示，閘極結構118可在相鄰的閘極結構118之間沿X軸 具有閘極間距118s。在一些實施例中，閘極間距118s的範圍可以從約50nm到約100nm。
可以在閘極結構118上設置硬遮罩層124。在一些實施例中，硬遮罩層124可以包括用於控制極極結構118輪廓的氮化物層222和氧化物層224，如第2圖及第3圖所示。硬遮罩層124可以保護閘極結構118免受後續處理步驟(例如，在形成閘極間隔物116和/或S/D磊晶結構110的過程中)的影響。
閘極間隔物116可以設置在閘極結構118的側壁上。閘極間隔物116可包括絕緣材料，例如氧化矽、氮化矽、低k材料及其組合。閘極間隔物116以具有介電常數小於3.9的低k材料。在一些實施例中，閘極間隔物116可以在後續的處理步驟中(例如，在S/D磊晶結構110的形成期間)保護閘極結構118。
參閱第1圖至第4圖，間隔層120可以設置在閘極結構118的側壁上並接觸閘極間隔物116，設置在STI區106上作為保護層，且設置鰭片結構108的側壁上。間隔層120可以包括絕緣材料，例如氧化矽、氮化矽、碳氮化矽、低k材料及其組合。間隔層120可以具有介電常數小於約3.9的低k材料。在一些實施例中，間隔層120的厚度可以在約2nm至約10nm的範圍內。在一些實施例中，間隔層120可以包括疊層。
在一些實施例中，與n型S/D磊晶結構110A相鄰之鰭片結構108側壁上的間隔層120可以被稱為「間隔 物結構120A」，如第4圖所示。間隔物結構120A可以包括與n型S/D磊晶結構110A接觸的介電層120A-1和在介電層120A-1上的介電層120A-2。與p型S/D磊晶結構110B相鄰之鰭片結構108側壁上的間隔層120可以被稱為「間隔物結構120B」，如第4圖所示。間隔物結構120B可以包括與p型S/D磊晶結構110B接觸的介電層120B-1和在介電層120B-1上的介電層120B-2。在一些實施例中，介電層120A-1和120B-1可以包括第一介電材料，例如氮化矽。介電層120A-2和120B-2可以包括與第一介電材料不同的第二介電材料，例如碳氮化矽。在一些實施例中，間隔物結構120A和120B的尺寸和輪廓可受到介電層堆疊的不同介電材料和不同介電材料的蝕刻速率的影響。在一些實施例中，介電層120A-1可以在STI區106上方具有與介電層120A-2相同的高度。類似地，介電層120B-1可以在STI區106上方具有與介電層120B-2相同的高度。由於高度相同，S/D磊晶結構110A和110B可以在鰭片結構108上具有對稱輪廓，如此可以減少磊晶缺陷，例如橋接缺陷(bridging defect)。
在一些實施例中，間隔物結構120A可以在STI區106上方沿Z軸具有大約5nm至大約15nm的垂直尺寸120Ah(例如，高度)。間隔物結構120B可以在STI區106上方沿Z軸具有大約5nm至大約15nm的垂直尺寸120Bh(例如，高度)。垂直尺寸120Ah或120Bh 與鰭片高度108h的比例可以在大約5%至大約45%的範圍內。如果垂直尺寸120Ah和120Bh小於約5nm，或者比例小於約5%，則S/D磊晶結構110A和110B可能具有增加的磊晶缺陷，例如橋接缺陷，並且可能無法形成n型磊晶結構(例如圓錐形)和p型磊晶結構(例如菱形)的設計輪廓形狀。如果垂直尺寸120Ah和120Bh大於約15nm，或比例大於約45%，則S/D磊晶結構110A和110B可能具有較小的尺寸，例如較小的體積和寬度，並且可能不會改善裝置性能。在一些實施例中，垂直尺寸120Bh可以大於垂直尺寸120Ah。垂直尺寸120Ah與垂直尺寸120Bh的比例可以在大約40%至大約95%的範圍內。如果比例小於約40%，則p型S/D磊晶結構110B可能具有增加的磊晶缺陷並且可能無法形成設計輪廓(例如，菱形)。如果比例大於約95%，則n型S/D磊晶結構110A可能沒有優化的體積，並且可能無法改善裝置性能。
參閱第1圖至第4圖，S/D磊晶結構110可以形成在鰭片結構108的部分凹陷的部分上，並設置在閘極結構118的相對側上。S/D磊晶結構110可以用作半導體裝置100的源極/汲極(source/drain，S/D)區，並且可以包括磊晶生長的半導體材料。在一些實施例中，磊晶生長的半導體材料可以包括與基板102相同的材料。在一些實施例中，磊晶生長的半導體材料可以包括與基板102的材料不同的材料，並在閘極結構118下方的通道區域上施加應變。由於這種磊晶生長的半導體材料的晶格常數不同 於基板102的材料，所以施加應變於通道區域以有利地增加半導體裝置100之通道區域中的載流子遷移率(carrier mobility)。磊晶生長的半導體材料可以包括：(i)諸如鍺和矽的半導體材料；(ii)諸如砷化鎵和砷化鋁鎵的化合物半導體材料；或(iii)諸如矽鍺和磷化砷化鎵的半導體合金。
在一些實施例中，S/D磊晶結構110可以藉由(i)化學氣相沉積(chemical vapor deposition，CVD)，例如低壓(low pressure)CVD(LPCVD)、原子層(atomic layer)CVD(ALCVD)、超高真空(ultrahigh vacuum)CVD(UHVCVD)、減壓(reduced pressure)CVD(RPCVD)和任何合適的CVD；(ii)分子束磊晶(molecular beam epitaxy，MBE)製程；(iii)任何合適的磊晶製程；或(iv)其組合來磊晶生長。在一些實施例中，可以藉由磊晶沉積/部分蝕刻製程來生長S/D磊晶結構110，此磊晶沉積/部分蝕刻製程至少重複一次。這樣的重複沉積/部分蝕刻製程可以被稱為循環沉積蝕刻(cyclic deposition-etch，CDE)製程。CDE製程可以減少生長過程中形成的磊晶缺陷，並可以控制S/D磊晶結構110的輪廓。在一些實施例中，S/D磊晶結構110可以包括多個磊晶層，並且可以在磊晶生長過程中原位(in-situ)摻雜有n型或p型的摻雜劑。
參閱第1圖、第2圖及第4圖，n型S/D磊晶結構110A可以包括Si，並且可以在磊晶生長過程中使用諸 如(P)和砷(As)的n型摻雜劑進行原位摻雜。對於n型原位摻雜來說，可以使用n型摻雜前驅物，例如磷化氫(PH3)、砷化氫(AsH3)和其他n型摻雜前驅物。n型S/D磊晶結構110A中的每一個可以包括磊晶生長的n型第一磊晶層207A、第二磊晶層209A和第三磊晶層211A，如第2圖及第4圖所示。第一磊晶層207A可以磊晶生長在鰭片結構108的部分凹陷部分上，第二磊晶層209A可以磊晶生長在第一磊晶層207A上，且第三磊晶層211A可以磊晶生長在第二磊晶層209A上。雖然第1圖至第4圖繪示出了用於n型S/D磊晶結構110A的三個磊晶層，但是n型S/D磊晶結構110A可以具有一個或多個磊晶層，並且每個磊晶層可以具有不同的組成。
在一些實施例中，n型第一磊晶層207A、第二磊晶層209A和第三磊晶層211A中的每一個可以包括Si並且基於例如摻雜濃度和/或磊晶生長製程條件而彼此不同。舉例來說，第一磊晶層207A可以是不摻雜的，或者可以具有比第二磊晶層209A和第三磊晶層211A的摻雜濃度低的摻雜濃度。第三磊晶層211A的摻雜濃度可低於第二磊晶層209A的摻雜濃度。在一些實施例中，第一磊晶層207A可以摻雜有濃度為約5×1020atoms/cm3至約2×1021atoms/cm3的砷。第二磊晶層209A可以摻雜有濃度為約2×1021atoms/cm3至約5×1021atoms/cm3的磷。第二磊晶層209A中較高的摻雜濃度可降低S/D磊晶結構110與S/D觸點結構(圖未示)之間的接觸電阻。 第三磊晶層211A可以摻雜有濃度為約1×1021atoms/cm3至約2×1021atoms/cm3的磷。
在一些實施例中，第一磊晶層207A可以充當屏蔽層並阻止摻雜劑擴散到半導體裝置100的通道區域，如此可以減輕SCE並改善裝置性能。在一些實施例中，第一磊晶層207A的頂表面可以沿著Z軸在鰭片結構108的頂表面下方約5nm至約15nm處，以允許S/D接觸結構降落在第二磊晶層209A上，並避免摻雜劑的損失和接觸電阻的增加。在一些實施例中，第一磊晶層207A的頂表面與鰭片結構108的頂表面可具有一距離110Ad。距離110Ad與鰭片高度108h的比例可以在大約5%至大約15%的範圍內，以避免摻雜劑的損失和接觸電阻的增加。在一些實施例中，第三磊晶層211A可以用作覆蓋層以保護第二磊晶層209A並防止第二磊晶層209A中的摻雜劑向外擴散。
在一些實施例中，如第4圖所示，n型S/D磊晶結構110A可以具有圓錐形狀，並且可以沿著Z軸具有從鰭片結構108的頂表面(例如，第4圖中的虛線框所示之移除的鰭片部分108*)至n型S/D磊晶結構110A的頂表面的高度110Ah。高度110Ah可以在約1nm至約10nm的範圍內。在一些實施例中，n型S/D磊晶結構110A可以沿Y軸的水平尺寸110Aw(例如，寬度)在大約25nm至大約40nm的範圍內。水平尺寸110Aw與鰭片高度108h的比例可以在大約55%至大約95%的範圍內。如果 高度110Ah小於約1nm，水平尺寸110Aw小於約25nm，或者比例小於約55%，則n型S/D磊晶結構110A的體積可能減小，並且n型S/D磊晶結構110A的電阻可能會增加。如果高度110Ah大於約10nm，水平尺寸110Aw大於約40nm，或者比例大於約95%，則n型S/D磊晶結構110A沿Y軸方向的橋接缺陷可能會增加，並且可能會與相鄰的結構短路。
如第1圖、第3圖及第4圖所示，p型S/D磊晶結構110B可以包括Si、SiGe、Ge或III-V族材料(例如，銻化銦(InSb)、銻化鎵(GaSb)或銦鎵化銦(InGaSb))，並且可以是在磊晶生長過程中使用p型摻雜劑(例如，硼、銦和鎵)原位摻雜。對於p型原位摻雜來說，可以使用p型摻雜前驅物，例如乙硼烷(diborane，B2H6)、三氟化硼(boron trifluoride，BF3)和其他p型摻雜前驅物。p型S/D磊晶結構110B中的每一個可以包括磊晶生長的p型第一磊晶層207B、第二磊晶層209B和第三磊晶層211B，如第3圖及第4圖所示。第一磊晶層207B可以生長在鰭片結構108的部分凹陷部分上，第二磊晶層209B可以生長在第一磊晶層207B上，第三磊晶層211B可以生長在第二磊晶層209B上。在一些實施例中，第一磊晶層207B可以進一步包括第一種子層207B-1、第二種子層207B-2和磊晶層207B-3。第一和第二種子層207B-1和207B-2可以做為磊晶層207B-3之磊晶生長 的基底層。在一些實施例中，第一種子層207B-1以包括Si，且第二種子層207B-2可以包括SiGe。
在一些實施例中，p型第一磊晶層207B、第二磊晶層209B和第三磊晶層211B中的每一個可以包括SiGe，並且基於例如摻雜濃度、磊晶生長製程條件和/或Ge相對於Si的相對濃度而彼此不同。舉例來說，第一磊晶層207B中的Ge原子百分比可以小於第二磊晶層209B和第三磊晶層211B中的Ge原子百分比。在一些實施例中，第一磊晶層207B可包含約20原子百分比至約45原子百分比的Ge，且其餘的原子百分比為Si。在一些實施例中，第二種子層207B-2可以包含約20原子百分比到約40原子百分比的Ge，而磊晶層207B-3可以包含約30原子百分比到約45原子百分比的Ge，其餘的原子百分比為Si。第二磊晶層209B可包含約35原子百分比至約65原子百分比的Ge，而第三磊晶層211B可包含約45原子百分比至約55原子百分比的Ge，其餘的原子百分比為Si。
p型磊晶層相對於彼此可以具有不同的摻雜濃度。舉例來說，第一磊晶層207B可以具有比第二和第三磊晶層209B和211B的摻雜濃度還低的摻雜濃度。第二磊晶層209B的摻雜濃度可以高於第三磊晶層211B的摻雜濃度。在一些實施例中，第一磊晶層207B可以具有摻雜濃度為約1×1020至約1×1021atoms/cm3的硼。第二磊晶層209B可以具有摻雜濃度為約1×1021至約2×1021 atoms/cm3的硼。第二磊晶層209B中較高的摻雜濃度可降低S/D磊晶結構110與S/D觸點結構(圖未示)之間的接觸電阻。第三磊晶層211B可以具有摻雜濃度為約5×1020至約1.5×1021atoms/cm3的硼。
在一些實施例中，類似於第一磊晶層207A，第一磊晶層207B可以作為屏蔽層並阻止摻雜劑擴散到半導體裝置100的通道區域。在一些實施例中，第一磊晶層207B的頂表面可在鰭片結構108的頂表面下方約5nm至約15nm處，以允許S/D觸點結構降落在第二磊晶層209B上並避免摻雜劑的損失和接觸電阻的增加。在一些實施例中，第一磊晶層207B的頂表面與鰭片結構108的頂表面可具有一距離110Bd。距離110Bd與鰭片高度108h的比例可以在大約5%至大約15%的範圍內，以避免摻雜劑的損失和接觸電阻的增加。在一些實施例中，第三磊晶層211B可以作為覆蓋層以保護第二磊晶層209B並防止在第二磊晶層209B中的摻雜劑向外擴散。
在一些實施例中，如第4圖所示，p型S/D磊晶結構110B可以具有菱形形狀，並且可以沿著Z軸具有從鰭片結構108的頂表面(例如，第4圖中的虛線框所示之移除的鰭片部分108*)至p型S/D磊晶結構110B的頂表面的高度110Bh。高度110Bh可以在約5nm至約15nm的範圍內。在一些實施例中，p型S/D磊晶結構110B可以沿Y軸的水平尺寸110Bw(例如，寬度)在大約20nm至大約40nm的範圍內。水平尺寸110Bw與鰭片 高度108h的比例可以在大約55%至大約95%的範圍內。如果高度110Bh小於約5nm，水平尺寸110Bw小於約20nm，或者比例小於約55%，則p型S/D磊晶結構110B的體積可能減小，並且p型S/D磊晶結構的電阻可能會增加。如果高度110Bh大於約15nm，水平尺寸110Bw大於約40nm，或者比例大於約95%，則p型S/D磊晶結構110B沿Y軸方向的橋接缺陷可能會增加，並且可能會與相鄰的結構短路。
在一些實施例中，高度110Bh可以大於高度110Ah，並且高度110Ah與高度110Bh的比例可以在大約1%到大約20%的範圍內。在形成S/D觸點結構期間，可以在相同的蝕刻製程中蝕刻n型和p型S/D磊晶結構110A和110B。在一些實施例中，p型S/D磊晶結構110B可以具有比n型S/D磊晶結構110A更高的蝕刻速率。隨著高度110Bh越大，S/D觸點結構可以在基板102頂表面上方同一高度處落在n型和p型S/D磊晶結構110A和110B上。如果比例小於約1%，則n型S/D磊晶結構110A上的S/D觸點結構可能會更深地落在第一磊晶層207A上，並可能具有摻雜劑的損失，如此可能會引入SCE並降低裝置性能。如果比例大於約20%，則在n型S/D磊晶結構110A上的S/D觸點結構可能更淺地落在第三磊晶層211A上並且可能增加接觸電阻。另外，如果比例小於約0.01或大於約0.2，則S/D觸點結構可能無法在基 板102頂表面上方同一高度的n型S/D磊晶結構110A和p型S/D磊晶結構110B上降落。
第5圖繪示根據一些實施例之用於製造具有優化尺寸的S/D磊晶結構的半導體裝置方法500的流程圖。方法500可能不限於finFET裝置，而是可以應用於將從尺寸優化的S/D磊晶結構中受益的裝置，例如平面FET、finFET、GAA FET等。可在方法500的各種操作之間執行另外的製造操作，且僅為了清晰起見會省略所述另外的製造操作。可以在方法500之前，期間和/或之後提供額外製程；在此簡要描述這些額外製程中的一個或多個。此外，不必進行此處提供的所有步驟。此外可同時進行一些步驟，或以不同於第5圖所示的順序進行一些步驟。在一些實施例中，可額外進行一或多個其他步驟，或將此處所述的步驟取代為一或多個其他步驟。
為了說明目的，將參考第6圖至第24圖所示之用於製造半導體裝置100的示例性製造過程來描述第5圖所示的步驟。第6圖繪示根據一些實施例之形成具有優化尺寸的S/D磊晶結構之前的半導體裝置100的等角視圖。第7圖和第16圖繪示根據一些實施例之在具有優化尺寸的S/D磊晶結構110A和110B的製造過程中的處理溫度與處理時間的關係圖。第8圖至第15圖以及第17圖至第24圖繪示根據一些實施例之具有S/D磊晶結構的半導體裝置在製造的各個階段具有優化尺寸的剖面圖。上文描述 了與第1圖至第4圖中元件具有相同註記之第6圖、第8圖至第15圖及第17圖至第24圖中之元件。
參閱第5圖，方法500開始於操作510，以及在基板上形成第一鰭片結構和第二鰭片結構的過程。第一鰭片結構和第二鰭片結構藉由一隔離層分隔開。舉例來說，如第6圖所示，可以在基板102上形成finFET 105A-105B上的鰭片結構108。鰭片結構108可以與STI區106分隔開。鰭片結構108可以由基板102的圖案化部分形成。鰭片結構108可在STI區106上方沿Z軸具有一鰭片高度108h，且相鄰鰭片結構108可沿Y軸具有一鰭片間距108s。在一些實施例中，鰭片結構108的鰭片高度108h的範圍可以從約40nm到約60nm。在一些實施例中，相鄰的n型鰭片結構108之間的鰭片間距108s可以在大約30nm至大約60nm的範圍內。在一些實施例中，相鄰的p型鰭片結構108之間的鰭片間距108s可以在約25nm至約50nm的範圍內。在一些實施例中，相鄰的n型和p型鰭片結構108之間的鰭片間距108s可以在大約30nm至大約55nm的範圍內。在一些實施例中，鰭片間距108s與鰭片高度108h之間的比例可以在大約40%至大約90%的範圍內。
在鰭片結構108的形成之後，可以在鰭片結構108上形成閘極結構118，在閘極結構118上形成硬遮罩層124，以及在閘極結構118的側壁上形成閘極間隔物，如第6圖所示。在一些實施例中，保護性氧化層112可 形成在鰭片結構108上，以在閘極結構118形成期間保護鰭片結構108。保護性氧化層112可以在後續製程中從除了閘極結構118下方的通道區域之外的區域中去除。在一些實施例中，閘極結構118可以在沿著約50nm至約100nm的X軸在相鄰的閘極結構118之間具有一閘極間距118s。
參閱第5圖，在操作520中，形成間隔層於第一鰭片結構和第二鰭片結構上。舉例來說，如第6圖所示，間隔層120可以毯覆沉積在鰭片結構108、閘極結構118和STI區106上。間隔層120可以包括絕緣材料，例如氧化矽、氮化矽、碳氮化矽、低k材料及其組合。在一些實施例中，間隔層120的厚度可以在大約2nm至大約10nm的範圍內。在一些實施例中，間隔層120可以包括疊層。在一些實施例中，間隔層120的形成可以包括在鰭片結構108上沉積氮化矽層並且在氮化矽層上沉積碳氮化矽層。
參閱第5圖，在操作530中，形成第一間隔物結構與第一鰭片結構相鄰。第一間隔物結構在隔離層上具有第一高度。舉例來說，如第8圖及第9圖所示，可以選擇性地蝕刻finFET 105A上的一部分的間隔層120和一部分的鰭片結構108，以形成與鰭片結構108之相對側壁相鄰的一對間隔物結構120A。間隔物結構120A可以包括與鰭片結構108相鄰的介電層120A-1和在介電層120A-1上的介電層120A-2。在一些實施例中，介電層 120A-1可以包括氮化矽，而介電層120A-2可以包括碳氮化矽。在一些實施例中，可以以相同的蝕刻速率去除介電層120A-1和120A-2。結果，在蝕刻之後，介電層120A-1和120A-2可以沿著STI區106上方的Z軸具有相同的垂直尺寸120Ah(例如，高度)，從而在間隔物結構120A上形成對稱的n型S/D磊晶結構110A。在一些實施例中，可以以相同的蝕刻速率去除鰭片結構108之相對側壁上的間隔層120。結果，在蝕刻之後，與鰭片結構108之相對側壁相鄰的一對間隔物結構120A可以是對稱的，並且可以在STI區106上方具有相同的垂直尺寸120Ah(例如，高度)，以形成對稱的n型S/D磊晶結構110A。對稱的n型S/D磊晶結構110A可以增加尺寸而沒有橋接缺陷。
在一些實施例中，可以通過乾式蝕刻製程選擇性地蝕刻finFET 105A上的間隔層120和鰭片結構108。在一些實施例中，乾式蝕刻製程可以是電漿基底的(plasma-based)且可以包含具有混合氣體(例如，氫氣(H2)、氧氣(O2)、氮氣(N2)和氬氣(Ar))的蝕刻氣體(例如，四氟化碳(carbon tetrafluoride，CF4)、二氧化硫(sulfur dioxide，SO2)、六氟乙烷(hexafluoroethane，C2F6)、氯(chlorine，Cl2)、三氟化氮(nitrogen trifluoride，NF3)、六氟化硫(sulfur hexafluoride，SF6)以及溴化氫(hydrogen bromide，HBr))。乾式蝕刻製程可以在約25℃至約200 ℃的溫度及約5mTorr至約50nTorr的壓力下進行。蝕刻氣體的流速可以在每分鐘約5標準立方厘米(standard cubic centimeter per minute，sccm)至約100sccm的範圍內。電漿功率可以從約50W至約200W，偏壓(bias voltage)可以從大約30V到大約200V。
在一些實施例中，乾式蝕刻製程可以是非等向性(anisotropic)蝕刻製程，沿Z軸的蝕刻速率比沿X軸或Y軸的蝕刻速率高。結果，可以去除鰭片結構108之頂表面上的間隔層120，而鰭片結構108側壁上的間隔層120的一部分可以被保留。在一些實施例中，乾式蝕刻製程可以具有比蝕刻間隔層120更高蝕刻鰭片結構108的蝕刻速率。鰭片結構108與在finFET 105A上的間隔層120之間的蝕刻選擇性可以在大約5到大約10的範圍內。在一些實施例中，間隔物結構120A的尺寸和輪廓可以藉由調整乾式蝕刻的製程條件來調整，例如刻蝕氣體的流速和等離子體的偏壓。在一些實施例中，如第8圖及第9圖所示，可以優化乾式蝕刻製程條件，以比蝕刻間隔層120更高的刻蝕速率去除鰭片結構108。結果，在乾式蝕刻製程之後，可以完全去除STI區106上方的鰭片結構108，並且可以在鰭片結構的相對側壁上形成一對間隔物結構120A，此鰭片結構在STI區106上方的垂直尺寸為120Ah為約5nm至約15nm。垂直尺寸120Ah與鰭片高度108h的比例可以在大約5%至大約45%的範圍內。如果垂直尺寸 120Ah小於約5nm，或比例小於約5%，則後續形成的n型S/D磊晶結構110A的磊晶缺陷(例如，橋接缺陷)可能會增加，並且可能無法形成所設計的n型磊晶結構的輪廓(例如，圓錐形)。如果垂直尺寸120Ah大於約15nm，或者比例大於約45%，則n型S/D磊晶結構110A可能具有較小的尺寸，例如較小的體積和寬度，並且可能無法改善裝置性能。
在一些實施例中，在對鰭片結構108進行乾式蝕刻之後，可以在鰭片結構108中形成凹槽810，並且沿著Z軸的凹槽深度810r可以在大約40nm至大約70nm的範圍內。移除的鰭片部分108*可以在第9圖中用虛線框表示。凹槽深度810r與鰭片高度108h的比例可以在從大約90%到大約110%的範圍內。如果凹槽深度810r小於約40nm，或者比例小於約90%，則後續形成的n型S/D磊晶結構110A的體積會減小，並且n型S/D磊晶結構110A的電阻會增加。如果凹槽深度810r大於約70nm，或者比例大於約110%，則可能引入SCE，並且裝置性能可能會下降。
在一些實施例中，間隔物結構120A和鰭片結構108部分凹陷部分的尺寸和輪廓會影響後續形成的n型S/D磊晶結構110A的尺寸和輪廓。可以調整乾式蝕刻製程的製程條件，以實現間隔物結構120A和鰭片結構108的部分凹陷部分的優化尺寸和輪廓，其可以控制具有優化尺寸和優化輪廓的n型S/D磊晶結構110A的形成。在一 些實施例中，藉由閘極間距118s和凹槽深度810r定義的區域可以代表n型S/D磊晶結構110A填充的凹陷體積。
參閱第5圖，在操作540中，形成第一磊晶結構於第一鰭片結構上且與第一間隔物結構相鄰。第一磊晶結構包含第一型摻雜劑。舉例來說，如第7圖及第10圖至第15圖所示，n型S/D磊晶結構110A可以形成在鰭片結構108上並且與間隔物結構120A相鄰。n型S/D磊晶結構110A可以包括諸如P和As的n型摻雜劑。n型S/D磊晶結構110A的形成可包括在鰭片結構108的部分凹陷的部分上形成第一磊晶層207A，在第一磊晶層207A上形成第二磊晶層209A，以及在第二磊晶層209A上形成第三磊晶層211A。
參閱第7圖，在形成第一磊晶層207A之前，半導體裝置100可以在約25℃至約250℃的溫度下從時間t0到時間t1用氨氣(ammonia，NH3)、三氟化氮(nitrogen trifluoride，NF3)和氬氣(Ar)的電漿進行預清潔約80s至約400s，以去除表面殘留物。在預清潔過程之後，半導體裝置100可以在時間t1至時間t2之間用諸如氯化氫(HCl)與氫氣(H2)混合的蝕刻氣體在約600℃至約700℃的溫度下及在約10torr至約100torr的壓力下進行預蝕刻約50s至約150s。預蝕刻製程可以進一步使鰭片結構108凹陷(例如，鰭片高度108h的約 5%至約10%)，並去除殘留的氧化物和表面污染以用於後續的磊晶生長。
在預蝕刻製程之後可以形成第一磊晶層207A。如第7圖所示，沉積製程L1AD可以從時間t2到時間t3磊晶成長第一磊晶層207A(如第10圖及第11圖所示)大約100s到大約400s的時間，然後從時間t3到時間t4進行蝕刻製程L1AE大約10s的時間。在一些實施例中，沉積製程L1AD可以包括前驅體，例如二氯矽烷(dichlorosilane，DCS)或矽烷(silane，SiH4)作為Si前驅體、AsH3和/或PH3作為n型摻雜劑前驅體、HCl和氫氣(H2)。在一些實施例中，沉積製程L1AD可以具有摻雜濃度為約1×1020至約8×1020atoms/cm3的磷。在一些實施例中，沉積製程L1AD可在約600torr至約700torr的壓力下及在約600℃至約700℃的溫度範圍內進行。AsH3與DCS的流量比可以小於約50%，以控制摻雜劑濃度。在一些實施例中，蝕刻製程L1AE可以包括HCl和氮氣(N2)。在一些實施例中，蝕刻製程L1AE可以在大約650℃至大約750℃的溫度下及大約10torr至大約500torr的壓力下進行。沉積製程L1AD中的HCl的流速與蝕刻製程L1AE中的HCl的流速的比例可以在約10%至約30%的範圍內，以在凹槽810的側壁上具有比在凹槽810的底部更小的第一磊晶層207A的厚度。在沉積製程L1AD和蝕刻製程L1AE之後，第一磊晶層207A可以保型地形成在凹槽810中，如第10圖及第11圖所示。 凹槽810側壁上的第一磊晶層207A的厚度與凹槽810底部的厚度的比例可以在大約5%至大約30%的範圍內。結果，隨後形成的第二磊晶層209A可以在n型S/D磊晶結構110A(如第2圖所示)中實現更大的體積，並且可以減小n型S/D磊晶結構110A的電阻。在一些實施例中，第一磊晶層207A可以沿著Y軸具有大約10nm到大約40nm的寬度207Aw。在一些實施例中，第一磊晶層207A的頂表面可在鰭片結構108的頂表面下方約5nm至約15nm處，以允許S/D觸點結構降落在如第2圖所示之第二磊晶層209A上，並避免摻雜劑的損失和接觸電阻的增加。
第一磊晶層207A的形成可以緊隨著第二磊晶層209A的形成。如第7圖所示，沉積製程L2AD可以從時間t4到時間t5磊晶成長第二磊晶層209A(如第12圖及第13圖所示)大約50s到大約300s的時間，然後從時間t5到時間t6進行蝕刻製程L2AE大約10s到大約80s的時間。在一些實施例中，沉積製程L2AD可以包括前驅體，例如矽烷(SiH4)作為Si前驅體、PH3作為n型摻雜劑前驅體、HCl和氫氣(H2)。在一些實施例中，沉積製程L2AD可在約10torr至約600torr的壓力下及在約600℃至約700℃的溫度範圍內進行。使用SiH4和PH3的前驅物代替DCS和AsH3可以增加第二磊晶層209A的摻雜劑濃度並降低n型S/D磊晶結構110A(如第2圖及第4圖所示)的電阻。沉積製程L2AD中的SiH4的流速與PH3 的流速的比例可以在約1至約4的範圍內，以增加摻雜劑濃度。在一些實施例中，蝕刻製程L2AE可在約10torr至約500torr的壓力下及在約600℃至約700℃的溫度範圍內進行。在一些實施例中，蝕刻製程L2AE可以包括HCl和SiH4。SiH4與HCl的流速比例可在約20%至約80%的範圍內，以減慢第二磊晶層209A的蝕刻速率並形成具有較大尺寸的高摻雜第二磊晶層209A。在沉積製程L2AD和蝕刻製程L2AE之後，第二磊晶層209A可以形成在凹槽810中，如第12圖及第13圖所示。在一些實施例中，第二磊晶層209A沿著Y軸可以具有一寬度209Aw為約20nm至約30nm。
第二磊晶層209A的形成可以緊隨第三磊晶層211A的形成。如第7圖所示，沉積製程L3AD可以從時間t6到時間t7磊晶成長第三磊晶層211A(如第14圖及第15圖所示)大約20s到大約100s的時間，然後從時間t7到時間t8進行蝕刻製程L3AE大約20s至大約80s的時間。在一些實施例中，沉積製程L3AD可以包括前驅體，例如二氯矽烷(dichlorosilane，DCS)作為Si前驅體、PH3作為n型摻雜劑前驅體、HCl和氫氣(H2)。在一些實施例中，沉積製程L3AD可在約10torr至約600torr的壓力下及在約650℃至約750℃的溫度範圍內進行。在一些實施例中，蝕刻製程L3AE可在約5torr至約50torr的壓力下及在約700℃至約780℃的溫度範圍內進行。在一些實施例中，蝕刻製程L3AE可以包含HCl和GeH4。 HCl與GeH4的流量比例可以在大約2到大約5的範圍內，以增加第三磊晶層211A的蝕刻速率並磊晶成長具有所需刻面(facet)(例如，110刻面)的n型S/D磊晶結構110A(如第4圖及第15圖所示)。另外，使用GeH4在較高的溫度下進行蝕刻製程L3AE可以改善第三磊晶層211A中摻雜劑的活化作用，並降低與S/D觸點結構的接觸電阻。在沉積製程L3AD和蝕刻製程L3AE之後，第三磊晶層211A可以形成在第二磊晶層209A上，如第14圖及第15圖所示。在一些實施例中，n型S/D磊晶結構110A(如第4圖及第15圖所示)可以具有圓錐形，且沿Y軸具有一水平尺寸110Aw(例如，寬度)為約25nm至約40nm。水平尺寸110Aw與鰭片高度108h的比例可以在大約55%至大約95%的範圍內。在一些實施例中，如第14圖所示之n型S/D磊晶結構110A沿X軸的剖面面積可以覆蓋大約30%至大約70%之由閘極間距118s和凹槽深度810r定義出的凹陷體積。n型S/D磊晶結構110A的這些優化尺寸和輪廓(如第4圖所示)可以減少SCE，減少磊晶缺陷，降低磊晶結構電阻和接觸電阻，從而改善裝置性能和製程良率。
在一些實施例中，沉積製程L1AD期間的溫度可以高於沉積製程L2AD。沉積製程L2AD期間的溫度可以低於沉積製程L3AD。沉積製程L1AD期間的溫度可以類似於沉積製程L3AD。在一些實施例中，沉積製程L1AD和L2AD的溫度可以分別低於蝕刻製程L1AE和L2AE 的溫度。沉積製程L1AD和L2AD以及蝕刻製程L1AE和L2AE之間的溫度差可以在約10℃至約20℃的範圍內。可以調節沉積製程和蝕刻製程的製程條件，例如溫度、壓力和前驅體流速，以優化n型S/D磊晶結構110A的尺寸和輪廓。
參閱第5圖，在操作550中，形成第二間隔物結構與第二鰭片結構相鄰。第二間隔物結構在隔離層上具有大於第一高度的第二高度。舉例來說，如第17圖及第18圖所示，可以選擇性地蝕刻finFET 105B上之間隔層120的一部分和鰭片結構108的一部分，以形成與鰭片結構108之相對側壁相鄰的一對間隔物結構120B。間隔物結構120B在STI區106上方可以具有一垂直尺寸120Bh(例如，高度)大於垂直尺寸120Ah。間隔物結構120B可包括與鰭片結構108相鄰的介電層120B-1以及在介電層120B-1上的介電層120B-2。介電層120B-1和120B-2可以分別包括與介電層120A-1和120A-2相同的介電材料。間隔物結構120B可以具有與間隔物結構120A相同的輪廓，以形成對稱的p型S/D磊晶結構110B。
在一些實施例中，可以使用相同的乾式蝕刻製程選擇性地蝕刻位於finFET 105B上的間隔層120和鰭片結構108，以形成間隔物結構120B。在一些實施例中，如第17圖及第18圖所示，可以優化乾式蝕刻的製程條件，以比蝕刻間隔層120更高的蝕刻速率去除鰭片結構108。 finFET 105B上的間隔層120與鰭片結構108之間的蝕刻選擇性可以在大約2至大約8的範圍內。結果，在乾式蝕刻製程之後，可以完全去除STI區106上方的鰭片結構108，並且可以在STI區106上方之垂直尺寸120Bh為約5nm至約15nm的鰭片結構的相對側壁上形成一對間隔物結構120B。在一些實施例中，垂直尺寸120Ah與垂直尺寸120Bh比例可以在大約40%至大約95%的範圍內。
在一些實施例中，finFET 105B上的間隔層120的蝕刻速率可以與finFET 105A上的間隔層120的蝕刻速率實質上相同，而finFET 105B上的鰭片結構108的蝕刻速率可以高於finFET 105A上的鰭片結構108的蝕刻速率。在一些實施例中，finFET 105B上的鰭片結構108可以包括與finFET 105A上的鰭片結構108不同的材料，從而可以具有比finFET 105A上的鰭片結構108更高的蝕刻速率。舉例來說，finFET 105A上的鰭片結構108可以包括矽，而finFET 105B上的鰭片結構108可以包括矽鍺。在一些實施例中，finFET 105B上的鰭片結構108可以包括與finFET 105A上的鰭片結構108相同的材料，例如矽。可以針對finFET 105B上的鰭片結構108調整乾式蝕刻製程的製程條件，以具有比finFET 105A上的鰭片結構108更高的蝕刻速率。在一些實施例中，用於finFET 105A和105B上的鰭片結構108的乾式刻蝕製程可以在不同的處理腔室中，並且可以針對finFET 105A或finFET 105B調整乾式蝕刻製程 的製程條件(例如，增加finFET 105B的蝕刻時間)。在一些實施例中，finFET 105B上的鰭片結構108的蝕刻速率與finFET 105A上的鰭片結構108的蝕刻速率的比例可以在大約2到大約5的範圍內。如果比例小於約2或大於約5，則垂直尺寸120Ah與垂直尺寸120Bh的比例可以不在大約40%至大約95%的範圍內，進而無法優化S/D磊晶結構110A和110B的尺寸及輪廓。
在一些實施例中，在對鰭片結構108進行乾式蝕刻之後，可以在鰭片結構108中形成凹槽1710，並且凹槽深度1710r可沿著Z軸在大約40nm至大約70nm的範圍內。第18圖中的虛線框可以表示移除的鰭片部分108*。凹槽深度1710r與鰭片高度108h的比例可以在從大約95%到大約120%的範圍內。如果凹槽深度1710r小於約40nm，或者比例小於約95%，則隨後形成的p型S/D磊晶結構110B的體積會減小，並且p型S/D磊晶結構110B的電阻會增加。如果凹槽深度1710r大於約70nm，或者比例大於約120%，則可能會引入SCE，並且裝置性能可能會下降。
在一些實施例中，類似於n型S/D磊晶結構110A，間隔物結構120B的尺寸和輪廓以及鰭片結構108的部分凹陷部分會影響隨後形成的p型S/D磊晶結構110B的尺寸和輪廓。可以調整乾式蝕刻製程的製程條件，以實現間隔物結構120A-120B和鰭片結構108的部分凹陷部分的優化尺寸和輪廓，其可以控制具有優化尺寸和優化輪廓的 S/D磊晶結構110A-110B的形成。在一些實施例中，藉由閘極間距118s和凹槽深度1710r定義的區域可以代表p型S/D磊晶結構110B填充的凹陷體積。
參閱第5圖，在操作560中，形成第二磊晶結構於第二鰭片結構上且與第二間隔物結構相鄰。第二磊晶結構包含不同於第一型摻雜劑的第二型摻雜劑。舉例來說，如第16圖及第19圖至第24圖所示，p型S/D磊晶結構110B可以形成在鰭片結構108上並與間隔物結構120B相鄰。p型S/D磊晶結構110B可以包括諸如B的p型摻雜劑，與n型S/D磊晶結構110A中的n型摻雜劑不同。p型S/D磊晶結構110B的形成可包括在鰭片結構108的部分凹陷的部分上形成第一磊晶層207B，在第一磊晶層207B上形成第二磊晶層209B，以及在第二磊晶層209B上形成第三磊晶層211B。
參閱第16圖，在形成第一磊晶層207B之前，半導體裝置100可以在約25℃至約250℃的溫度下從時間t0到時間t1用氨氣(NH3)、三氟化氮(NF3)和氬氣(Ar)的電漿進行預清潔約80s至約400s，以去除表面殘留物。在預清潔過程之後，可以藉由從時間t1到時間t2之間持續約30s至約80s的沉積製程形成第一種子層207B-1和第二種子層207B-2。在一些實施例中，可以在約600℃至約650℃的溫度下及約10torr至約50torr的壓力下進行沉積製程。在一些實施例中，沉積製程可包括前驅物，例如作為Si前驅物的二氯矽烷(DCS)、作為Ge前驅 物的GeH4以及HCl。在一些實施例中，第一種子層207B-1可以包含Si，而第二種子層207B-2可以包含SiGe。在一些實施例中，第一磊晶層207B可以包括具有Ge濃度梯度的種子層的堆疊。
在形成第一種子層207B-1和第二種子層207B-2之後，可以形成磊晶層207B-3。如第16圖所示，沉積製程L1BD可以從時間t2到時間t3磊晶成長磊晶層207B-3(如第19圖及第20圖所示)大約30s到大約80s的時間，然後從時間t3到時間t4進行蝕刻製程L1BE大約5s到大約20s的時間。在一些實施例中，沉積製程L1BD可以包括前驅體，例如二氯矽烷(DCS)和SiH4作為Si前驅體、GeH4作為Ge前驅體、乙硼烷(diborane，B2H6)作為p型摻雜劑前驅體以及HCl。在一些實施例中，沉積製程L1BD可在約10torr至約50torr的壓力下及在約600℃至約650℃的溫度範圍內進行。沉積製程L1BD可以在前驅體之間具有恆定的氣體比例。在一些實施例中，蝕刻製程L1BE可以包括HCl。在一些實施例中，蝕刻製程L1BE可在約10torr至約50torr的壓力下及在約600℃至約650℃的溫度範圍內進行。
在形成第一種子層207B-1和第二種子層207B-2、沉積製程L1BD以及蝕刻製程L1BE之後，可以在凹槽1710中保型地形成第一磊晶層207B，如第19圖和第20圖所示。凹槽1710側壁上的第一磊晶層207B的厚度與凹槽1710底部的厚度的比例可以在大約70%至 大約90%的範圍內。結果，隨後形成的第二磊晶層209B可以在P型S/D磊晶結構110B中實現更大的體積。在一些實施例中，第一磊晶層207B的頂表面可以在鰭片結構108的頂表面之下約5nm至約15nm處，以允許S/D觸點結構降落在第二磊晶層209B上，並避免摻雜劑的損失和接觸電阻的增加。
在形成第一磊晶層207B之後，可以接著形成第二磊晶層209B。如第16圖所示，沉積製程L2BD可以從時間t4到時間t5磊晶成長第二磊晶層209B(如第21圖和第22圖所示)大約50s到大約300s的時間，然後從時間t5到時間t6進行蝕刻製程L2BE大約10s到大約80s的時間。在一些實施例中，沉積製程L2BD可以包括前驅體，例如DCS作為Si前驅體、GeH4作為Ge前驅體、B2H6作為p型摻雜劑前驅體以及HCl。Si前軀體可以包括不含SiH4的DCS，以控制摻雜劑濃度。在一些實施例中，沉積製程L2BD可在約10torr至約50torr的壓力下及在約600℃至約650℃的溫度範圍內進行。沉積製程L2BD可以具有線性的摻雜劑前驅物流量斜率，以在第二磊晶層209B中形成梯度摻雜。在一些實施例中，第二磊晶層209B(如第21圖和第22圖所示)可以包括多個子層，例如具有p型摻雜劑的梯度濃度的第一磊晶子層、第二磊晶子層和第三磊晶子層。在一些實施例中，蝕刻製程L2BE可在約10torr至約50torr的壓力下及在約600℃至約650℃的溫度範圍內進行。在一些實施例中， 蝕刻製程L2BE可以包含HCl。在沉積製程L2BD和蝕刻製程L2BE之後，第二磊晶層209B可以形成在凹槽1710中，如第21圖和第22圖所示。
在形成第二磊晶層209B之後，可以接著形成第三磊晶層211B。如第16圖所示，沉積製程L3BD可以從時間t6到時間t7磊晶成長第三磊晶層211B(如第21圖和第22圖所示)大約20s到大約100s的時間，然後從時間t7到時間t8進行蝕刻製程L3BE大約10s至大約50s的時間。在一些實施例中，沉積製程L3BD可以包括前驅體，例如DCS作為Si前驅體、GeH4作為Ge前驅體、B2H6作為p型摻雜劑前驅體以及HCl。沉積製程L3BD在前軀體中可以具有恆定的氣體比例。在一些實施例中，沉積製程L3BD可在約10torr至約50torr的壓力下及在約600℃至約650℃的溫度範圍內進行。在一些實施例中，蝕刻製程L3BE可在約5torr至約50torr的壓力下及在約600℃至約650℃的溫度範圍內進行。在一些實施例中，蝕刻製程L3BE可以包含HCl和GeH4，以增加第三磊晶層211B的蝕刻速率並且磊晶成長具有所需刻面(facet)(例如，111刻面)的p型S/D磊晶結構110B(如第4圖和第24圖所示)。在沉積製程L3BD和蝕刻製程L3BE之後，第三磊晶層211B可以形成在第二磊晶層209B上，如第23圖及第24圖所示。第三磊晶層211B可以作為覆蓋層，以防止摻雜劑由於高摻雜的第二磊晶層209B而向外擴散。在一些實施例中，p型S/D磊晶 結構110B(如第4圖和第24圖所示)可以具有菱形，且沿Y軸具有一水平尺寸110Bw(例如，寬度)為約20nm至約40nm。水平尺寸110Bw與鰭片高度108h的比例可以在大約55%至大約95%的範圍內。在一些實施例中，如第23圖所示之p型S/D磊晶結構110B沿X軸的剖面面積可以覆蓋大約大約30%至大約70%之由閘極間距118s和凹槽深度1710r定義出的凹陷體積。p型S/D磊晶結構110B的這些優化尺寸和輪廓(如第4圖所示)可以減少SCE，減少磊晶缺陷，降低磊晶結構電阻和接觸電阻，從而改善裝置性能和製程良率。
在一些實施例中，第一種子層207B-1和第二種子層207B-2在沉積期間的溫度可以高於沉積製程L1BD。沉積製程L1BD期間的溫度可以高於沉積製程L2BD。沉積製程L2BD期間的溫度可以低於沉積製程L3BD。第一種子層207B-1和第二種子層207B-2在沉積期間的溫度可以類似於沉積製程L3BD。在一些實施例中，沉積製程之間的溫度差可以在約10℃至約20℃的範圍內。在一些實施例中，沉積製程之間的壓力差可以在約10torr至約20torr的範圍內。在一些實施例中，相較於p型S/D磊晶結構110B的沉積製程，n型S/D磊晶結構110A的沉積製程可以具有更高的壓力和更高的溫度。在一些實施例中，可以優化S/D磊晶結構110A-110B的沉積及蝕刻製程的製程條件，以形成具有優化體積和尺寸的n型S/D磊晶結構110A和p型S/D磊晶結構110B，以減少SCE，， 減少磊晶缺陷，降低磊晶結構電阻和接觸電阻，從而改善裝置性能和製程良率。在一些實施例中，具有優化尺寸和輪廓之具有n型和p型S/D磊晶結構110A-110B的半導體裝置100可以將製程良率提高約2%至約20%，並且將裝置性能提高約2%至約10%。
本公開中的各種實施例提供了用於在半導體裝置100上形成具有優化尺寸的S/D磊晶結構110A-110B的示例性方法。本公開中的示例性方法可以在鰭片結構108上形成間隔層120。如第1圖至第4圖所示，鰭片結構108可以被STI區106分隔開，並且可以在STI區106上方具有一鰭片高度108h。在一些實施例中，間隔層120可以包括氮化矽層和碳氮化矽層。可以選擇性地去除finFET 105A上之間隔層120的一部分和鰭片結構108，以形成與鰭片結構108側壁相鄰的間隔物結構120A。間隔物結構120A可以在STI區106上方具有一垂直尺寸120Ah。垂直尺寸120Ah與鰭片高度108h的比例可以在大約5%至大約45%的範圍內。可以在鰭片結構108上和間隔物結構120A之間形成具有優化尺寸的錐形的n型S/D磊晶結構110A。n型S/D磊晶結構110A可以具有一水平尺寸110Aw，並且水平尺寸110Aw與鰭片高度108h的比例可以在大約55%至大約95%的範圍內。可以選擇性地去除finFET 105B上的鰭片結構108和間隔層120的一部分，以形成與鰭片結構108側壁相鄰的間隔物結構120B。間隔物結構120B在STI區106上方可以具有大於垂直尺寸 120Ah的垂直尺寸120Bh。垂直尺寸120Ah與垂直尺寸120Bh的比例可以在大約40%至大約95%的範圍內。可以在鰭片結構108上和間隔物結構120B之間形成具有優化尺寸的菱形的p型S/D磊晶結構110B。p型S/D磊晶結構110B可以具有一水平尺寸110Bw，並且水平尺寸110Bw與鰭片高度108h的比例可以在大約55%至大約95%的範圍內。p型S/D磊晶結構110B可以具有與n型S/D磊晶結構110A不同的摻雜劑。通過控制間隔物結構120A-120B的尺寸和輪廓以及S/D磊晶結構110A-110B的生長過程，n型S/D磊晶結構110A和p型S/D磊晶結構110B都可以具有優化尺寸和輪廓，以減少SCE，減少磊晶缺陷，改善裝置性能以及改善製程良率。
在一些實施例中，一種方法包含形成第一鰭片結構和第二鰭片結構於基板上，形成一間隔層於第一鰭片結構和第二鰭片結構上，形成第一間隔物結構與第一鰭片結構相鄰，形成第一磊晶結構於第一鰭片結構上且與第一間隔物結構相鄰，形成第二間隔物結構與第二鰭片結構相鄰，以及形成第二磊晶結構於第二鰭片結構上且與第二間隔物結構相鄰。第一鰭片結構和第二鰭片結構藉由一隔離層分隔開。第一間隔物結構在隔離層上具有第一高度。第一磊晶結構包含第一型摻雜劑。第二間隔物結構在隔離層上具有第二高度，第二高度大於第一高度。第二磊晶結構包含第二型摻雜劑，第二型摻雜劑不同於第一型摻雜劑。
在多個實施例中，形成間隔層包含：沉積第一介電材料層於第一鰭片結構和第二鰭片結構上；以及沉積第二介電材料層於第一介電材料層上，第二介電材料層不同於第一介電材料層。在多個實施例中，形成間隔層包含：沉積氮化矽層於第一鰭片結構和第二鰭片結構上；以及沉積碳氮化矽層於該氮化矽層上。在多個實施例中，形成第一間隔物結構包含：以第一蝕刻速率移除位於第一鰭片結構上之間隔層的一部分；以及以大於第一蝕刻速率之第二蝕刻速率移除第一鰭片結構的一部分。在多個實施例中，形成第二間隔物結構包含：以第一蝕刻速率移除位於第二鰭片結構上之間隔層的一部分；以及以大於第一蝕刻速率之第二蝕刻速率移除第二鰭片結構的一部分。在多個實施例中，形成第一間隔物結構和形成第二間隔物結構包含：以第一蝕刻速率移除第一鰭片結構的一部分；以及以第二蝕刻速率移除第二鰭片結構的一部分，其中第一蝕刻速率與第二蝕刻速率的比例在約2至約5的範圍內。在多個實施例中，形成第一磊晶結構包含：形成具有第一摻雜濃度的第一磊晶層；形成具有第二摻雜濃度的第二磊晶層，第二摻雜濃度大於第一摻雜濃度；以及形成具有第三摻雜濃度的第三磊晶層，第三摻雜濃度小於第二摻雜濃度。在多個實施例中，形成第一磊晶結構和形成該第二磊晶結構包含：磊晶成長具有多個(110)刻面的第一磊晶結構；以及磊晶成長具有多個(111)刻面的第二磊晶結構。
在一些實施例中，一種方法包含形成第一鰭片結構和第二鰭片結構於基板上，形成一閘極結構於第一鰭片結構和第二鰭片結構上，形成一間隔層於第一鰭片結構、第二鰭片結構、隔離層和閘極結構上，形成第一對間隔物結構於第一鰭片結構的多個相對側壁上以及形成第一磊晶結構於第一鰭片結構上且位於第一對間隔物結構之間。此方法更包含形成第二對間隔物結構於第二鰭片結構的多個相對側壁上以及形成第二磊晶結構於第二鰭片結構上且位於第二對間隔物結構之間。第一鰭片結構和第二鰭片結構藉由一隔離層分隔開。第一對間隔物結構在隔離層上具有第一高度。第一磊晶結構包含第一型摻雜劑。第二對間隔物結構在隔離層上具有第二高度，第二高度大於第一高度。第二磊晶結構包含第二型摻雜劑，第二型摻雜劑不同於第一型摻雜劑。
在多個實施例中，形成間隔層包含：沉積第一介電材料層於第一鰭片結構、第二鰭片結構、隔離層和閘極結構上；以及沉積第二介電材料層於第一介電材料層上，第二介電材料層不同於第一介電材料層。在多個實施例中，形成第一對間隔物結構包含以一相同蝕刻速率移除第一介電材料層和第二介電材料層。在多個實施例中，形成第一對間隔物結構包含：以第一蝕刻速率移除位於第一鰭片結構的所述相對側壁上之間隔層的一部分；以及以大於第一蝕刻速率之第二蝕刻速率移除位於隔離層上之第一鰭片結構的一部分。在多個實施例中，形成第一對間隔物結構包 含：以一相同蝕刻速率移除位於第一鰭片結構之第一側壁上和第二側壁上的間隔層的一部分，其中第一側壁與第二側壁相對。在多個實施例中，形成第一對間隔物結構和形成第二對間隔物結構包含：以第一蝕刻速率移除位於隔離層上之第一鰭片結構的一部分；以及以第二蝕刻速率移除位於隔離層上之第二鰭片結構的一部分，其中第一蝕刻速率與第二蝕刻速率的比例在約2至約5的範圍內。
在一些實施例中，一種半導體裝置包含位於基板上的第一鰭片結構和第二鰭片結構、位於第一鰭片結構與第二鰭片結構之間的隔離層、位於第一鰭片結構上的第一磊晶結構、位於第二鰭片結構上的第二磊晶結構、與第一磊晶結構相鄰且在隔離層上具有第一高度的第一間隔物結構，以及與第二磊晶結構相鄰且在隔離層上具有第二高度的第二間隔物結構。第一磊晶結構包含第一型摻雜劑且第二磊晶結構包含與第一型摻雜劑不同的第二型摻雜劑。第一高度小於第二高度。
在多個實施例中，第一高度與第二高度的比例在約40%至約95%的範圍內。在多個實施例中，第一鰭片結構和第二鰭片結構在隔離層上具有第三高度，且第一高度或第二高度與第三高度的比例在約5%至約45%的範圍內。在多個實施例中，第一鰭片結構和第二鰭片結構具有第三高度，第一磊晶結構具有第一寬度，第二磊晶結構具有第二寬度，且第一寬度或第二寬度與第三高度的比例在約55%至約95%的範圍內。在多個實施例中，第一磊晶結構 具有一圓錐形，且第二磊晶結構具有一菱形。在多個實施例中，第一磊晶結構在第一鰭片結構的頂表面上具有第三高度，第二磊晶結構在第二鰭片結構的頂表面上具有第四高度，且第四高度大於第三高度。
應當理解，本揭露的一些實施方式的部分而非摘要的部分，旨在用於解釋申請專利範圍。摘要部分可以闡述發明人所預期的本揭露的一個或多個實施方式，但不是所有可能的實施方式，因此，並不旨在以任何方式限制所附加的申請專利範圍。
前文概述了若干實施例之特徵，使得熟習此項技藝者可較佳理解本揭露之各個實施例。熟習此項技藝者應瞭解，他們可容易地使用本揭示案之各個實施例作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其它製程及結構的基礎。熟習此項技藝者亦應認識到，此些等效構造不脫離本揭示案之各個實施例的精神及範疇，且他們可在不脫離本揭示案之各個實施例的精神及範疇的情況下在本文進行各種改變、代替及替換。
100:半導體裝置
102:基板
105A:finFET
105B:finFET
106:STI區
106s:表面
108:鰭片結構
108*:移除的鰭片部分
108h:鰭片高度
108s:鰭片間距
110A:S/D磊晶結構
110Ad:距離
110Ah:高度
110Aw:水平尺寸
110B:S/D磊晶結構
110Bd:距離
110Bh:高度
110Bw:水平尺寸
120A:間隔物結構
120A-1:介電層
120A-2:介電層
120Ah:垂直尺寸
120B:間隔物結構
120B-1:介電層
120B-2:介電層
120Bh:垂直尺寸
121:界面
207A:第一磊晶層
207B:第一磊晶層
207B-1:第一種子層
207B-2:第二種子層
207B-3:磊晶層
209A:第二磊晶層
209B:第二磊晶層
211A:第三磊晶層
211B:第三磊晶層
X:軸
Y:軸
Z:軸

Claims (10)

  1. 一種半導體裝置的形成方法，包含：形成一第一鰭片結構和一第二鰭片結構於一基板上，其中該第一鰭片結構和該第二鰭片結構藉由一隔離層分隔開；形成一間隔層於該第一鰭片結構和該第二鰭片結構上；形成一第一間隔物結構與該第一鰭片結構相鄰，其中該第一間隔物結構在該隔離層上具有一第一高度；形成一第一磊晶結構於該第一鰭片結構上且與該第一間隔物結構相鄰，其中該第一磊晶結構包含一第一型摻雜劑以及具有多個第一刻面；形成一第二間隔物結構與該第二鰭片結構相鄰，其中該第二間隔物結構在該隔離層上具有一第二高度，該第二高度大於該第一高度；以及形成一第二磊晶結構於該第二鰭片結構上且與該第二間隔物結構相鄰，其中該第二磊晶結構包含一第二型摻雜劑以及具有多個第二刻面，該第二型摻雜劑不同於該第一型摻雜劑。
  2. 如請求項1所述之半導體裝置的形成方法，其中該形成該間隔層包含：沉積一第一介電材料層於該第一鰭片結構和該第二鰭片結構上；以及 沉積一第二介電材料層於該第一介電材料層上，該第二介電材料層不同於該第一介電材料層。
  3. 如請求項1所述之半導體裝置的形成方法，其中該形成該第一間隔物結構和該形成該第二間隔物結構包含：以一第一蝕刻速率移除該第一鰭片結構的一部分；以及以一第二蝕刻速率移除該第二鰭片結構的一部分，其中該第一蝕刻速率與該第二蝕刻速率的一比例在約2至約5的範圍內。
  4. 如請求項1所述之半導體裝置的形成方法，其中該形成該第一磊晶結構包含：形成具有一第一摻雜濃度的一第一磊晶層；形成具有一第二摻雜濃度的一第二磊晶層，該第二摻雜濃度大於該第一摻雜濃度；以及形成具有一第三摻雜濃度的一第三磊晶層，該第三摻雜濃度小於該第二摻雜濃度。
  5. 如請求項1所述之半導體裝置的形成方法，其中該形成該第一磊晶結構和該形成該第二磊晶結構包含：磊晶成長具有該些第一刻面的該第一磊晶結構，該些 第一刻面為(110)刻面；以及磊晶成長具有該些第二刻面的該第二磊晶結構，其中該些第二刻面為(111)刻面。
  6. 一種半導體裝置的形成方法，包含：形成一第一鰭片結構和一第二鰭片結構於一基板上，其中該第一鰭片結構和該第二鰭片結構藉由一隔離層分隔開；形成一閘極結構於該第一鰭片結構和該第二鰭片結構上；形成一間隔層於該第一鰭片結構、該第二鰭片結構、該隔離層和該閘極結構上；形成一第一對間隔物結構於該第一鰭片結構的多個相對側壁上，其中該第一對間隔物結構在該隔離層上具有一第一高度；形成一第一磊晶結構於該第一鰭片結構上且位於該第一對間隔物結構之間，其中該第一磊晶結構包含一第一型摻雜劑以及具有多個第一刻面；形成一第二對間隔物結構於該第二鰭片結構的多個相對側壁上，其中該第二對間隔物結構在該隔離層上具有一第二高度，該第二高度大於該第一高度；以及形成一第二磊晶結構於該第二鰭片結構上且位於該第二對間隔物結構之間，其中該第二磊晶結構包含一第二型摻雜劑以及具有多個第二刻面，該第二型摻雜劑不同於該 第一型摻雜劑。
  7. 如請求項6所述之半導體裝置的形成方法，其中該形成該第一對間隔物結構包含：以一第一蝕刻速率移除位於該第一鰭片結構的該些相對側壁上之該間隔層的一部分；以及以大於該第一蝕刻速率之一第二蝕刻速率移除位於該隔離層上之該第一鰭片結構的一部分。
  8. 如請求項6所述之半導體裝置的形成方法，其中該形成該第一對間隔物結構包含：以一相同蝕刻速率移除位於該第一鰭片結構之一第一側壁上和一第二側壁上的該間隔層的一部分，其中該第一側壁與該第二側壁相對。
  9. 一種半導體裝置，包含：一第一鰭片結構和一第二鰭片結構，位於一基板上；一隔離層，位於該第一鰭片結構與該第二鰭片結構之間；一第一磊晶結構和一第二磊晶結構，分別位於該第一鰭片結構和該第二鰭片結構上，其中該第一磊晶結構包含一第一型摻雜劑以及具有多個第一刻面，且該第二磊晶結構包含與該第一型摻雜劑不同的一第二型摻雜劑以及具有多個第二刻面； 一第一間隔物結構，與該第一磊晶結構相鄰且在該隔離層上具有一第一高度；以及一第二間隔物結構，與該第二磊晶結構相鄰且在該隔離層上具有一第二高度，該第一高度小於該第二高度。
  10. 如請求項9所述之半導體裝置，其中該第一磊晶結構具有一圓錐形，且該第二磊晶結構具有一菱形。
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