TWI763591B - 具有銅錳襯層的半導體元件及其製備方法 - Google Patents

Abstract

本揭露提供一種具有銅錳襯層的半導體元件及該半導體元件的製備方法。該半導體元件具有一第一井區以及一第二井區，設置在一半導體基底中。該半導體元件亦具有一第一介電層，設置在該半導體基底上並覆蓋該第一井區與該第二井區；以及一閘極結構，設置在該第一介電層上且在該第一井區與該第二井區之間。該半導體元件還具有一導電結構，設置在該第一井區上並藉由該第一介電層的一部分而與該第一井區分隔開。該導電結構具有一阻障層以及一導電栓塞，該導電栓塞設置在該阻障層上，且該阻障層包含銅錳。該第一井區、該等電結構以及該第一介電層的該部分形成一反熔絲結構。

Description

具有銅錳襯層的半導體元件及其製備方法

本申請案主張2021年4月16日申請之美國正式申請案第17/232,992號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露關於一種半導體元件及其製備方法。特別是有關於一種具有一銅錳襯層的半導體元件及其製備方法。

對於許多現代應用，半導體元件是不可或缺的。隨著電子科技的進步，半導體元件的尺寸變得越來越小，於此同時提供較佳的功能以及包含較大的積體電路數量。由於半導體元件的規格小型化，實現不同功能的半導體元件之不同型態與尺寸規模，整合(integrated)並封裝(packaged)在一單一模組中。再者，許多製造步驟執行於各式不同型態之半導體裝置的整合(integration)。

然而，該等半導體元件的製造與整合包含許多複雜步驟與操作。在該等半導體元件中的整合變得越加複雜。該等半導體元件之製造與整合的複雜度中的增加可造成多個缺陷，例如導電結構中形成的空孔(void)，其由於難以填充高深寬比之開孔所造成。據此，有持續改善該等 半導體元件之製造流程的需要，以便對付該等缺陷。

上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例提供一種半導體元件。該半導體元件具有一第一井區以及一第二井區，設置在一半導體基底中。該半導體元件亦具有一第一介電層，設置在該半導體基底上並覆蓋該第一井區以及該第二井區；以及一閘極結構，設置在該第一介電層上，且在該第一井區與該第二井區之間。該半導體元件還具有一導電結構，設置在該第一井區上，並藉由該第一介電層的一部分而與該第一井區分隔開。該導電結構包括一阻障層以及一導電栓塞，該導電栓塞設置在該阻障層上，且該阻障層包含銅錳。該第一井區、該導電結構以及該第一介電層的該部分形成一反熔絲結構。

在一實施例中，該導電結構的該導電栓塞包含銅。在一實施例中，該阻障層覆蓋該導電栓塞的一下表面以及各側壁。在一實施例中，該半導體元件還包括一閘極導電栓塞，設置在該閘極結構上，其中該導電結構的該導電栓塞與該閘極導電栓塞包含不同材料。

在一實施例中，該半導體元件還包括一第二介電層，設置在該第一介電層上，其中該閘極結構、該導電結構以及該閘極導電栓塞設置在該第二介電層中，以及其中該第一介電層與該第二介電層包含不同材料。在一實施例中，該半導體元件還包括一深井區，設置在該半導體基底中，其中該第一井區與該第二井區設置在該深井區中。在一實施例中，該 第一井區與該第二井區具有一第一導電類型，且該深井區具有一第二導電類型，該第二導電類型與該第一導電類型為相反。

本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括形成一第一井區以及一第二井區在一半導體基底中；形成一第一介電層在該半導體基底上並覆蓋該第一井區與該第二井區；形成一閘極結構在該第一介電層上以及在該第一井區與該第二井區之間；以及形成一導電結構在該第一井區上並藉由該第一介電層的一部分與該第一井區分隔開，其中該導電結構具有一阻障層以及一導電栓塞，該導電栓塞設置在該阻障層上，且該阻障層包含銅錳，其中該第一井區、該導電結構以及該第一介電層的該部分形成一反熔絲結構。

在一實施例中，該導電結構包含銅，且該阻障層覆蓋該導電栓塞的一下表面以及各側壁。

在一實施例中，該半導體元件的製備方法還包括形成一閘極導電栓塞在該閘極結構上，其中該導電結構的該導電栓塞與該閘極導電栓塞包含不同材料。

在一實施例中，該半導體元件的製備方法還包括形成一第二介電層在該第一介電層上，其中該閘極結構、該導電結構以及該閘極導電栓塞設置在該第二介電層中，以及其中該第一介電層與該第二介電層包含不同材料。

在一實施例中，該半導體元件的製備方法還包括形成一深井區在該半導體基底中，其中該第一井區與該第二井區設置在該深井區中。

在一實施例中，該第一井區與該第二井區具有一第一導電 類型，且該深井區具有一第二導電類型，該第二導電類型與該第一導電類型為相反。

在一實施例中，該半導體元件的製備方法還包括形成一第三介電層在該第二介電層上；以及形成複數個導電層在該第三介電層中。

本揭露提供一半導體元件及其製備方法的一些實施例。在一些實施例中，該半導體元件具有一導電結構(例如一電極或是一導電栓塞)以及一銅錳襯層或是阻障層，該導電結構設置在一介電層中，該銅錳襯層或是阻障層將該導電結構與該介電層分隔開。在一些實施例中，該導電結構包含銅，且該銅錳襯層或是阻障層經配置以降低或避免多個空隙(voids)形成在該導電結構中，藉此降低接觸電阻以及改善該導電結構的電遷移(electromigration)可靠度。因此，可改善元件效能。

本揭露之一實施例提供一種半導體元件。該半導體元件具有一第一電極以及一第二電極，設置在一第一介電層中。該半導體元件亦具有一第一襯墊，將該第一電極與該第一介電層分隔開。該半導體元件還具有一熔絲鏈，設置在該第一介電層中。該熔絲鏈設置在該第一電極與該第二電極之間，且電性連接到該第一電極與該第二電極，以及其中該熔絲鏈與該第一襯墊包含銅錳。

在一實施例中，該第一電極與該第二電極包含銅。在一實施例中，該半導體元件還包括一第二襯墊，將該第二電極與該第一介電層分隔開，其中該第二襯墊包含銅錳。在一實施例中，該第一襯墊、該第二襯墊與該熔絲鏈連接以形成一連續結構。在一實施例中，該第一襯墊的一上表面與該第一電極的一上表面為共面。

在一實施例中，該半導體元件還包括一第二介電層，設置 在該第一介電層上；以及複數個導電接觸點，設置在該第二介電層中，其中該複數個導電接觸點中的一第一組電性連接到該第一電極，而該複數個導電接觸點中的一第二組電性連接到該第二電極。在一實施例中，該半導體元件還包括一圖案化遮罩，設置在該第一介電層與該第二介電層之間，其中該熔絲鏈的一上表面與該圖案化遮罩的一上表面為共面。

本揭露之再另一實施例提供一種半導體元件的製備方法。該製備方法包括形成一開孔結構在一第一介電層中。該開孔結構具有一第一部、一第二部以及一第三部，該第三部設置在該第一部與該第二部之間，且實體連接該第一部與該第二部。該製備方法亦包括形成一襯墊材料以加襯該開孔結構的該第一部與該第二部且完全填滿該開孔結構的該第三部。該襯墊材料包含銅錳。該製備方法還包括在該襯墊材料形成之後，以一導電材料填滿該開孔結構的該第一部與該第二部；以及在該襯墊材料與該導電材料上執行一平坦化製程。

在一實施例中，該開孔結構的該第一部具有一第一寬度，該開孔結構的該第二部具有一第二寬度，該開孔結構的該第三部具有一第三寬度，該第二寬度與該第三寬度相互平行，且其中該第一寬度與該第二寬度均大於該第三寬度。在一實施例中，形成該開孔結構在該第一介電層中包括使用一圖案化遮罩當作一蝕刻遮罩，以及其中執行該平坦化製程直到該圖案化遮罩暴露為止。在一實施例中，該導電材料包含銅。

在一實施例中，該平坦化製程執行之後，該襯墊材料在該開孔結構之該第三部中的一餘留部分經配置成一熔絲鏈，該導電材料在該開孔結構之該第一部中的一餘留部分經配置成一第一電極，該導電材料在該開孔結構之該第二部中的一餘留部分經配置成一第二電極，其中該第一 電極、該第二電極以及該熔絲鏈形成一熔絲結構。在一實施例中，該製備方法還包括形成一第二介電層在該熔絲結構上；以及形成複數個導電接觸點以穿經該第二介電層，其中該複數個導電接觸點中的一第一組電性連接到該第一電極，該複數個導電接觸點中的一第二組電性連接到該第二電極。

本揭露提供一半導體元件及其製備方法的一些實施例。在一些實施例中，該半導體元件具有一導電結構(例如一電極或是一導電栓塞)以及一銅錳襯層或是阻障層，該導電結構設置在一介電層中，該銅錳襯層或是阻障層將該導電結構與該介電層分隔開。在一些實施例中，該導電結構包含銅，且該銅錳襯層或是阻障層經配置以降低或避免多個空隙形成在該導電結構中，藉此降低接觸電阻以及改善該導電結構的電遷移可靠度。因此，可改善元件效能。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

10:製備方法

100:半導體元件

103:第一介電層

105:圖案化遮罩

110:開孔結構

110a:第一部

110b:第二部

110c:第三部

120:開孔結構

120a:第一部

120b:第二部

120c:第三部

123:襯墊材料

125a:第一襯墊

125b:第二襯墊

125c:熔絲鏈

133:導電材料

135a:第一電極

135b:第二電極

141:第二介電層

143:導電接觸點

200:半導體元件

201:半導體基底

203:絕緣結構

205:深井區

207:第一介電層

207’:部分

209:閘極介電層

211:閘極電極層

213:閘極結構

215:閘極間隙子

217:第一井區

219:第二井區

221:第二介電層

223:圖案化遮罩

230:開孔

240:開孔

243:阻障材料

245:阻障層

253:導電材料

255:導電栓塞

257:導電結構

263:圖案化遮罩

270:開孔

280:開孔

283:閘極導電栓塞

291:第三介電層

293:導電層

295:導電層

30:製備方法

300:反熔絲結構

S11:步驟

S13:步驟

S15:步驟

S17:步驟

S19:步驟

S21:步驟

S23:步驟

S31:步驟

S33:步驟

S35:步驟

S37:步驟

S39:步驟

S41:步驟

S43:步驟

T1:上表面

T2:上表面

T3:上表面

T4:上表面

W1:寬度

W2:寬度

W3:寬度

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。

圖1是頂視示意圖，例示本揭露一些實施例之半導體元件。

圖2是剖視示意圖，例示本揭露一些實施例沿圖1之剖線A-A’的半導體元件。

圖3是剖視示意圖，例示本揭露一些實施例沿圖1之剖線B-B’的半導體元件。

圖4是剖視示意圖，例示本揭露一些實施例之半導體元件。

圖5是流程示意圖，例示本揭露一些實施例之半導體元件的製備方法。

圖6是流程示意圖，例示本揭露一些其他實施例之半導體元件的製備方法。

圖7是頂視示意圖，例示本揭露一些實施例在半導體元件形成期間形成一開孔結構在一第一介電層中的中間階段。

圖8是剖視示意圖，例示本揭露一些實施例在形成沿圖7之剖線A-A’的半導體元件之中間階段。

圖9是剖視示意圖，例示本揭露一些實施例在形成沿圖7之剖線B-B’的半導體元件之中間階段。

圖10是剖視示意圖，例示本揭露一些實施例在沿圖8之相同剖線的半導體元件形成期間形成一襯墊材料在開孔結構中的中間階段。

圖11是剖視示意圖，例示本揭露一些實施例在沿圖9之相同剖線的半導體元件形成期間形成一襯墊材料在開孔結構中的中間階段。

圖12是剖視示意圖，例示本揭露一些實施例在沿圖10之相同剖線的半導體元件形成期間以一導電材料填滿開孔結構的中間階段。

圖13是剖視示意圖，例示本揭露一些實施例在沿圖11之相同剖線的半導體元件形成期間以一導電材料填滿開孔結構的中間階段。

圖14是頂視示意圖，例示本揭露一些實施例在半導體元件形成期間執行一平坦化製程的中間階段。

圖15是剖視示意圖，例示本揭露一些實施例在形成沿圖14之剖線A-A’的半導體元件之中間階段。

圖16是剖視示意圖，例示本揭露一些實施例在形成沿圖14之剖線B-B’的半導體元件之中間階段。

圖17是剖視示意圖，例示本揭露一些其他實施例在半導體元件形成期間形成一第一介電層在一半導體基底上的中間階段。

圖18是剖視示意圖，例示本揭露一些其他實施例在半導體元件形成期間形成一閘極結構在第一介電層上以及形成多個井區在半導體基底中的中間階段。

圖19是剖視示意圖，例示本揭露一些其他實施例在半導體元件形成期間形成一第二介電層在第一介電層上以及形成一開孔在第二介電層中的中間階段。

圖20是剖視示意圖，例示本揭露一些其他實施例在半導體元件形成期間依序形成一阻障材料以及一導電材料在開孔中的中間階段。

圖21是剖視示意圖，例示本揭露一些其他實施例在半導體元件形成期間將阻障材料與導電材料平坦化的中間階段。

圖22是剖視示意圖，例示本揭露一些其他實施例在半導體元件形成期間形成一閘極導電栓塞在閘極結構上的中間階段。

以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而 言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。

此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。

圖1是頂視示意圖，例示本揭露一些實施例之半導體元件100。圖2及圖3是剖視示意圖，分別例示本揭露一些實施例沿圖1之剖線A-A’及剖線B-B’的各半導體元件。在一些實施例中，半導體元件100為一熔絲結構。如圖1到圖3所示，半導體元件100具有一第一介電層103；一圖案化遮罩105，設置在第一介電層103上；以及一第二介電層141，設置在圖案化遮罩105上。應當理解，為了簡化圖式，如圖2及圖3所示的第二介電層141並未顯示在圖1的頂視圖中。

再者，半導體元件100具有一第一電極135a、一第二電極135b、一第一襯墊125a、一第二襯墊125b以及一熔絲鏈125c，而熔絲鏈125c設置在第一介電層103中。在一些實施例中，依據一些實施例，第一 電極135a、第二電極135b、第一襯墊125a、第二襯墊125b以及熔絲鏈125c的各下部嵌入在第一介電層103中，且第一電極135a、第二電極135b、第一襯墊125a、第二襯墊125b以及熔絲鏈125c的各上部嵌入在圖案化遮罩105中。

在一些實施例中，第一電極135a與第二電極135b分隔開，且熔絲鏈125c設置在第一電極135a與第二電極135b之間，並電性連接到第一電極135a與第二電極135b。在一些實施例中，第一電極135a被第一襯墊125a所圍繞，且第二電極135b被第二襯墊125b所圍繞。在一些實施例中，第一電極135a的各側壁與下表面被第一襯墊125a所覆蓋，且第二電極135b的各側壁與下表面被第二襯墊125b所覆蓋。換言之，第一電極135a藉由第一襯墊125a而與第一介電層103及圖案化遮罩105分隔開，且第二電極135b藉由第二襯墊125b而與第一介電層103及圖案化遮罩105分隔開。

應當理解，第一襯墊125a、第二襯墊125b以及熔絲鏈125c為實體連接，以形成在其間沒有界面的一連續結構。指示在圖1中第一襯墊125a、第二襯墊125b以及熔絲鏈125c之各邊界的虛線則是用於使本揭露清楚。在第一襯墊125a、第二襯墊125b與熔絲鏈125c之間並不存在明顯的界面。在一些實施例中，第一襯墊125a、第二襯墊125b與熔絲鏈125c的製作技術包含相同製程，且包含相同材料。在一些實施例中，舉例來說，第一襯墊125a、第二襯墊125b與熔絲鏈125c包含銅錳，且第一電極與第二電極包含銅。

仍請參考圖1到圖3，半導體元件100還具有複數個導電接觸點143，設置在第二介電層141中。在一些實施例中，該等導電接觸點 143中的一第一組設置在第一電極135a上並電性連接到第一電極135a，而該等導電接觸點143中的一第二組設置在第二電極135b上並電性連接到第二電極135b。雖然在圖1中僅顯示三個導電接觸點143在每一個第一電極135a與第二電極135b上，但可提供任意數量的導電接觸點143在第一電極135a與第二電極135b上。

圖4是剖視示意圖，例示本揭露一些實施例之半導體元件200。在一些實施例中，半導體元件200具有一反熔絲結構300，將於後詳細描述。

如圖4所示，半導體元件200具有一半導體基底201；複數個絕緣結構203，設置在半導體基底201中；一深井區205，設置在半導體基底201中且在該等絕緣結構203之間；以及一第一井區217與一第二井區219，設置在深井區205中。在一些實施例中，第一井區217與第二井區219具有一第一導電類型，深井區205具有一第二導電類型，而第二導電類型與第一導電類型為相反。舉例來說，深井區205為輕度摻雜有一p型摻雜物，而第一井區217與第二井區219為重度摻雜有一n型摻雜物。

再者，在一些實施例中，半導體元件200具有一第一介電層207，設置在半導體基底201上並覆蓋第一井區217與第二井區219；一閘極結構213與一導電結構257，設置在第一介電層207上；以及一閘極導電栓塞283，設置在閘極結構213上。在一些實施例中，閘極結構213設置在第一井區217與第二井區219之間，而導電結構257設置在第一井區217上。應當理解，導電結構257藉由第一介電層207的一部分而與第一井區217分隔開。

在一些實施例中，閘極結構213具有一閘極介電層209以及 一閘極電極層211，而閘極電極層211設置在閘極介電層209上。在一些實施例中，多個閘極間隙子215設置在閘極結構213的相對兩側壁上。此外，導電結構257具有一阻障層245以及一導電栓塞255，而導電栓塞255設置在阻障層245上。在一些實施例中，阻障層245覆蓋導電栓塞255的一下表面以及各側壁。在一些實施例中，舉例來說，阻障層245包含銅錳，而導電栓塞255包含銅。

仍請參考圖4，半導體元件200還具有一第二介電層221，設置在第一介電層207上；一第三介電層291，設置在第二介電層221上；以及導電層293與295，設置在第三介電層291中。在一些實施例中，閘極結構213、導電結構257以及閘極導電栓塞283設置在第二介電層221中。在一些實施例中，導電層293設置在導電結構257上並電性連接到導電結構257，而導電層295設置在閘極結構213上並經由閘極導電栓塞283而電性連接到閘極結構213。

在一些實施例中，第一介電層207具有一部分207’，該部分207’夾置在導電結構257與第一井區217之間。應當理解，第一井區217、導電結構257以及第一介電層207的該部分207’一起形成反熔絲結構300。導電結構257可視為反熔絲結構300的上電極，而第一井區217可視為反熔絲結構300的下電極。

圖5是流程示意圖，例示本揭露一些實施例之半導體元件(例如半導體元件100)的製備方法10，而製備方法10包括步驟S11、S13、S15、S17、S19、S21。圖6是流程示意圖，例示本揭露一些其他實施例之半導體元件(例如半導體元件200)的製備方法30，而製備方法30包括步驟S31、S33、S35、S37、S39、S41、S43。圖5的步驟S11到S21以及圖6 的步驟S31到S43結合下列圖式進行詳細說明。

圖7是頂視示意圖，例示本揭露一些實施例在半導體元件100形成期間形成一開孔結構120在一第一介電層103中的中間階段。圖8是剖視示意圖，例示本揭露一些實施例在形成沿圖7之剖線A-A’的半導體元件之中間階段。圖9是剖視示意圖，例示本揭露一些實施例在形成沿圖7之剖線B-B’的半導體元件之中間階段。如圖7到圖9所示，提供一第一介電層103，且具有一開孔結構110的一圖案化遮罩105形成在第一介電層103上。

在一些實施例中，第一介電層103包含氧化矽、氮化矽、氮氧化矽、其組合或是其他介電材料。第一介電層103可形成在一半導體基底(圖未示)上，例如在一半導體晶片中之部分的一層間介電(ILD)層或層間金屬介電(IMD)層。此外，在圖案化遮罩105中的開孔結構110具有一第一部110a、一第二部110b以及一第三部110c，而第三部110c設置在第一部110a與第二部110b之間並連接到第一部110a與第二部110b。

如圖7到圖9所示，依據一些實施例，在第一介電層103上使用圖案化遮罩當作一蝕刻遮罩而執行一蝕刻製程，以使一開孔結構110形成在第一介電層103中。其對應步驟繪示在如圖5所示之方法10中的步驟S11。在一些實施例中，蝕刻製程包括一濕蝕刻製程、一乾蝕刻製程或其組合，而開孔結構110則從圖案化遮罩105轉變成第一介電層103，以便形成開孔結構120。

在一些實施例中，開孔結構120並未穿經第一介電層103。類似於在圖案化遮罩105中之開孔結構110的圖案，開孔結構120具有一第一部120a、一第二部120b以及一第三部120c，而第三部120c設置在第一 部120a與第二部120b之間並連接到第一部120a與第二部120b。在一些實施例中，開孔結構110的第一部110a與開孔結構120的第一部120a具有一寬度W1(請參考圖8)，開孔結構110的第三部110c與開孔結構120的第三部120c具有一寬度W2(請參考圖9)，且寬度W1大於寬度W2。

由於開孔結構110之第二部110b與開孔結構120之第二部120b的各輪廓類似於開孔結構110之第一部110a與開孔結構120之第一部120a，所以並未繪示出沿第二部110b與120b的剖視示意圖。在一些實施例中，開孔結構110的第二部110b與開孔結構120的第二部120b具有一寬度(圖未示)，大致相同於圖8中的寬度W1。因此，第二部110b與120b的寬度亦大於第三部110c與120c的寬度W2。應當理解，寬度W1、W2及W3為相互平行。

圖10是剖視示意圖，例示本揭露一些實施例在沿圖8之相同剖線(意即剖線A-A’)的半導體元件100形成期間形成一襯墊材料123在開孔結構110中的中間階段。圖11是剖視示意圖，例示本揭露一些實施例在沿圖9之相同剖線(意即剖線B-B’)的半導體元件100形成期間形成一襯墊材料123在開孔結構120中的中間階段。如圖10及圖11所示，襯墊材料123共形地沉積在開孔結構110與120中，且在圖案化遮罩105的上表面上。其對應步驟繪示在如圖5所示之方法10中的步驟S13。

開孔結構110、120的第一部110a、120a與第二部110b、120b具有寬度，大於開孔結構110、120的第三部110c、120c的寬度。因此，第三部110c、120c被襯墊材料123完全填滿，同時第一部110a、120a與第二部110b、120b被襯墊材料123部分填滿。在一些實施例中，第一部110a與第二部110b之各側壁以及第一部120a與第二部120b之各下表面與 各側壁被趁襯墊材料123加襯。在一些實施例中，襯墊材料123包含銅錳，且其製作技術包含一沉積製程，例如一化學氣相沉積(CVD)製程、一原子層沉積(ALD)製程、一物理氣相沉積(PVD)製程或其組合。

圖12是剖視示意圖，例示本揭露一些實施例在沿圖10之相同剖線(意即剖線A-A’)的半導體元件100形成期間以一導電材料133填滿開孔結構110的中間階段。圖13是剖視示意圖，例示本揭露一些實施例在沿圖11之相同剖線(意即剖線A-A’)的半導體元件100形成期間以一導電材料133填滿開孔結構的中間階段。

如圖12及圖13所示，導電材料133形成在開孔結構110、120中且在圖案化遮罩105的上表面上。其對應步驟繪示在如圖5所示之方法10中的步驟S15。在一些實施例中，導電材料133包含銅，且其製作技術包含一沉積製程，例如一CVD製程、一ALD製程、一PVD製程、一噴濺製程、一鍍覆製程或其組合。應當理解，依據一些實施例，開孔結構110、120之餘留的第一部110a、120a以及餘留的第二部110b、120b被導電材料133完全填滿。

圖14是頂視示意圖，例示本揭露一些實施例在半導體元件100形成期間執行一平坦化製程的中間階段。圖15是剖視示意圖，例示本揭露一些實施例在形成沿圖14之剖線A-A’的半導體元件之中間階段。圖16是剖視示意圖，例示本揭露一些實施例在形成沿圖14之剖線B-B’的半導體元件之中間階段。如圖14到圖16所示，在襯墊材料123與導電材料133上執行一平坦化製程，直到圖案化遮罩105暴露為止。其對應步驟繪示在如圖5所示之方法10中的步驟S17。

平坦化製程可包括一化學機械研磨(CMP)製程。在一些實 施例中，平坦化製程移除襯墊材料123與導電材料133在圖案化遮罩105中之開孔結構110外側以及在第一介電層103中之開孔結構120外側的多餘部分。結果，襯墊材料123在開孔結構110、120之第一部110a、120a中的一餘留部分經配置成第一襯墊125a，襯墊材料123在在開孔結構110、120之第二部110b、120b中的一餘留部分經配置成第二襯墊125b，襯墊材料123在在開孔結構110、120之第三部110c、120c中的一餘留部分經配置成熔絲鏈125c。

再者，在平坦化製程執行之後，導電材料133在開孔結構110、120之第一部110a、120a中的一餘留部分經配置成第一電極135a，而導電材料133在開孔結構110、120之第二部110b、120b中的一餘留部分經配置成第二電極135b。如圖15及圖16所示，圖案化遮罩105具有一上表面T1，第一電極135a具有一上表面T2，第一襯墊125a具有一上表面T3，熔絲鏈125c具有一上表面T4。在一些實施例中，上表面T1、T2、T3、T4大致相互共面。在本揭露的內容中，字詞「大致地(substantially)」意指較佳者為至少90%，更佳者為95%，再更佳者為98%，而最佳者為99%。

請參考圖1到圖3，依據一些實施例，在平坦化製程之後，第二介電層141形成在圖案化遮罩105上。其對應步驟繪示在如圖5所示之方法10中的步驟S19。第二介電層141可包含氧化矽、氮化矽、氮氧化矽、其組合或其他介電材料，且其製作技術可包含一沉積製程，例如一CVD製程、一ALD製程、一PVD製程、一旋轉塗佈製程或其組合。

如圖1到圖3所示，依據一些實施例，在第二介電層141形成之後，形成多個導電接觸點143以穿經第二介電層141，進而接觸第一電極135a與第二電極135b。其對應步驟繪示在如圖5所示之方法10中的步 驟S21。在一些實施例中，該等導電接觸點143包含一導電材料，例如鎢、鋁、鈦、鉭、金、銀、銅或其組合。

在一些實施例中，該等導電接觸點143的製作技術包括形成複數個開孔(圖未示)在第二介電層141中，以暴露第一介電極135a與第二電極135b的各上表面；以及以一導電材料填滿該等開孔。該等開孔的製作技術可包含使用一圖案化遮罩當作一蝕刻遮罩的一蝕刻製程，且導電材料的製作技術可包含一沉積製程，例如一CVD製程或一ALD製程。然後，可執行一平坦化製程，例如化學機械研磨，以移除在第二介電層141之上表面上的任何多餘材料。

在該等導電接觸點143形成之後，即獲得半導體元件100。在本實施例中，第一襯墊125a與第二襯墊125b包含銅錳，且第一電極135a與第二電極135b包含銅。該等銅錳襯層(意即第一襯墊125a與第二襯墊125b)可降低或避免多個空隙(voids)形成在第一電極135a與第二電極135b中，藉此降低接觸電阻並改善第一電極135a與第二電極135b的電遷移(electromigration)可靠度。因此，可改善元件效能。此外，由於熔絲鏈125c、第一襯墊125a以及第二襯墊125b的製作技術可包含使用相同製程並可包含相同材料，所以可降低製程成本。

圖17到圖22是剖視示意圖，例示本揭露一些其他實施例在半導體元件200形成期間的各中間階段。如圖17所示，提供半導體基底201。半導體基底201可為一半導體晶圓，例如一矽晶圓。

另外或是此外，半導體基底201可包含元素(elementary)半導體材料、化合物(compound)半導體材料及/或合金半導體材料。元素半導體材料的例子可包括單晶矽(crystal silicon)、多晶矽(polycrystalline silicon)、非晶矽(amorphous silicon)、鍺及/或鑽石，但並不以此為限。化合物半導體材料的例子可包括碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)，但並不以此為限。合金半導體材料的例子可包括矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)以及磷砷化鎵銦(GaInAsP)，但並不以此為限。

在一些實施例中，半導體基底201包括一磊晶層(epitaxial layer)。舉例來說，半導體基底201具有一磊晶層，覆蓋一塊狀(bulk)半導體上。在一些實施例中，半導體基底201為一絕緣體上覆半導體(semiconductor-on-insulator)基底，其可包括一基底、一埋入氧化物層(buried oxide layer)以及一半導體層，而埋入氧化物層位在基底上，半導體層位在埋入氧化物層上，而絕緣體上覆半導體基底例如一絕緣體上覆矽(silicon-on-insulator，SOI)基底、一絕緣體上覆矽鍺(silicon germanium-on-insulator，SGOI)基底或一絕緣體上覆鍺(germanium-on-insulator，GOI)基底。絕緣體上覆半導體基底可使用氧離子佈植分離(separation by implanted oxygen，SIMOX)、晶圓接合(wafer bonding)及/或其他適合的方法製造。

仍請參考圖17，依據一些實施例，該等絕緣結構203形成在半導體基底201中，以界定多個主動區，且該等絕緣結構203為淺溝隔離(STI)結構。此外，該等絕緣結構203可包含氧化矽、氮化矽、氮氧化矽或其他可應用的介電材料，且該等絕緣結構203的製作技術可包括形成一圖案化遮罩(圖未示)在半導體基底201上；藉由使用該圖案化遮罩當作一 蝕刻遮罩蝕刻半導體基底201以形成多個開孔(圖未示)；沉積一介電材料在該等開孔中以及在半導體基底201上；以及平坦化該介電材料，直到半導體基底201暴露為止。

再者，在一些實施例中，深井區205形成在由該等絕緣結構203所界定的該等主動區中。在一些實施例中，深井區205的製作技術包含一或多個離子植入製程，且多個P型摻雜物或多個N型摻雜物可植入在半導體基底201中以形成深井區205，P型摻雜物或N型摻雜物的植入是取決於半導體元件200的導電類型，P型摻雜物例如硼、鎵或銦，而N型摻雜物例如磷或砷。

仍請參考圖17，依據一些實施例，第一介電層207形成在半導體基底201上並覆蓋該等絕緣結構203與深井區205。在一些實施例中，第一介電層207可包含氧化矽、氮化矽、氮氧化矽、其組合或是其他介電材料，且其製作技術包含一沉積製程，例如一CVD製程、一ALD製程、一PVD製程、一旋轉塗佈製程或其組合。

接著，如圖18所示，依據一些實施例，具有閘極介電層209與閘極電極層211的閘極結構213形成在第一介電層207上，且多個閘極間隙子形成在閘極結構213的相對兩側壁上。其對應步驟繪示在如圖6所示之方法30中的步驟S33。在一些實施例中，閘極介電層209包含氧化矽、碳化矽、氮化矽、氮氧化矽、具有高介電常數(high-k)的一介電材料或其組合，且閘極電極層211包含多晶矽、一金屬材料(例如鋁、銅、鎢、鈦、鉭)、一金屬矽化物材料或其組合。

在一些實施例中，閘極結構213的製作技術包括藉由多個沉積製程依序形成一閘極介電材料(圖未示)以及一閘極電極材料(圖未示) 在第一介電層207上。沉積製程可包括CVD、ALD、PVD、噴濺、電鍍或其組合。然後，使用一圖案化遮罩(圖未示)當作一蝕刻遮罩在該閘極介電材料與該閘極電極材料上執行一蝕刻製程。蝕刻製程可包括一濕蝕刻製程、一乾蝕刻製程或其組合。在閘極結構213形成之後，可移除該圖案化遮罩。

在一些實施例中，該等閘極間隙子215包含氧化矽、碳化矽、氮化矽、氮氧化矽、其他可應用的介電材料或其組合。在一些實施例中，該等閘極間隙子215的製作技術包括共形地沉積一間隙子材料(圖未示)在閘極結構213的上表面與各側壁上以及在第一介電層207的上表面上。沉積製程可包括一CVD製程、一PVD製程、一ALD製程、一旋轉塗佈製程或其他可應用的製程。然後，藉由一非等向性蝕刻製程以蝕刻該間隙子材料，其在所有位置垂直移除相同數量的該間隙子材料，將該等閘極間隙子215留在閘極結構213的各側壁上。在一些實施例中，蝕刻製程為一乾蝕刻製程。

再者，在該等閘極間隙子215形成之後，第一井區217與第二井區219形成在半導體基底201中。在一些實施例中，第一井區217與第二井區219形成在深井區205中以及在閘極結構213的相對兩側上。其對應步驟繪示在如圖6所示之方法30中的步驟S35。在一些實施例中，第一井區217與第二井區219的製作技術包含使用閘極結構213與該等閘極間隙子215當作一植入遮罩的一離子植入製程。

用於形成第一井區217與第二井區219的一些摻雜物類似於或相同於用於形成深井區205的摻雜物，且在文中不再重複其詳細描述。在一些實施例中，在第一井區217中之該等摻雜物的導電類型相同於在第 二井區219中之該等摻雜物的導電類型，而在第一井區217中之該等摻雜物的導電類型則與在深井區205中之該等摻雜物的導電類型為相反。此外，第一井區217與第二井區219的植入劑量可大於深井區205的植入劑量。

接下來，如圖19所示，依據一些實施例，第二介電層221形成在第一介電層207上並覆蓋閘極結構213與該等閘極間隙子215。其對應步驟繪示在如圖6所示之方法30中的步驟S37。第二介電層221可包含氧化矽、氮化矽、氮氧化矽、其組合或是其他介電材料，且其製作技術包含一沉積製程，例如一CVD製程、一ALD製程、一PVD製程、一旋轉塗佈製程或其組合。在一些實施例中，第二介電層221與第一介電層207包含不同材料。

仍請參考圖19，依據一些實施例，具有一開孔230的一圖案化遮罩223形成在第二介電層221上，並使用圖案化遮罩223當作一蝕刻遮罩在第二介電層221上執行一蝕刻製程，以使開孔230從圖案化遮罩223轉變到第二介電層221，且獲得暴露第一介電層207的一開孔240。在一些實施例中，開孔230、240形成在第一井區217上。在一些實施例中，蝕刻製程包括一濕蝕刻製程、一乾蝕刻製程或其組合。

如圖20所示，依據一些實施例，在開孔240形成在第二介電層221中之後，一阻障材料243以及一導電材料253依序形成在開孔230、240中以及在圖案化遮罩223的上表面上。在一些實施例中，導電材料253藉由阻障材料243而與第一介電層207、第二介電層221以及圖案化遮罩223分隔開。

在一些實施例中，阻障材料243包含銅錳，且其製作技術 包含一沉積製程，例如一CVD製程、一ALD製程、一PVD製程或其組合。在一些實施例中，導電材料253包含銅，且其製作技術包含一沉積製程，例如一CVD製程、一ALD製程、一PVD製程、一噴濺製程、一鍍覆製程或其組合。

接著，如圖21所示，依據一些實施例，在圖案化遮罩223、阻障材料243以及導電材料253上執行一平坦化製程，例如一CMP製程，以移除在第二介電層221之上表面上的任何多餘材料，以便獲得具有導電栓塞255與阻障層245的導電結構257。其對應步驟繪示在如圖6所示之方法30中的步驟S39。

仍請參考圖21，依據一些實施例，具有一開孔270的一圖案化遮罩263形成在第二介電層221上，並藉由使用圖案化遮罩263當作一蝕刻遮罩在第二介電層221上執行一蝕刻製程，以使開孔270從圖案化遮罩263轉變到第二介電層221，並獲得暴露閘極結構213的一開孔280。在一些實施例中，閘極電極層211的一部分藉由開孔280而暴露。在一些實施例中，蝕刻製程包括一濕蝕刻製程、一乾蝕刻製程或其組合。

如圖22所示，依據一些實施例，在閘極結構213上的開孔280形成之後，則形成閘極導電栓塞283以填滿開孔280。其對應步驟繪示在如圖6所示之方法30中的步驟S41。在一些實施例中，閘極導電栓塞283包含一導電材料，例如鎢、鋁、鈦、鉭、金、銀、銅或其組合。閘極導電栓塞283的製作技術可包含一沉積製程(例如CVD、ALD或是PVD)以及接續的一平坦化製程(例如CMP)。

請往回參考圖4，依據一些實施例，第三介電層291形成在第二介電層221上，且導電層293、295形成在第三介電層291中。其對應 步驟繪示在如圖6所示之方法30中的步驟S43。用於形成第三介電層291的一些材料與製程類似於或相同於使用於形成第二介電層221的材料與製程，且在文中不再重複其詳細描述。

在一些實施例中，導電層293形成在導電結構257上並電性連接到導電結構257，且導電層295形成在閘極導電栓塞283上並電性連接到閘極電栓塞283。在一些實施例中，導電層293、295包含一導電材料，例如鎢、鋁、鈦、鉭、金、銀、銅或其組合。導電層293、295的製作技術可包含使用一圖案化遮罩當作一蝕刻遮罩而形成多個開孔(圖未示)在第三介電層291中；形成一導電材料在該等開孔中以及在第三介電層291上；以及執行一平坦化製程(例如CMP)以移除在第三介電層291之上表面上的任何多餘材料。

在導電層293、295形成之後，即獲得具有反熔絲結構300的半導體元件200。在本實施例中，阻障層245包含銅錳，而導電栓塞255包含銅。該等銅錳襯層(意即阻障層245)可降低或避免多個空隙(voids)形成在導電栓塞255中，藉此降低接觸電阻並改善導電栓塞255的電遷移(electromigration)可靠度。因此，可改善元件效能。

本揭露提供半導體元件100、200及其製備方法的一些實施例。在一些實施例中，圍繞該等銅導電結構(例如在半導體元件100中的第一電極135a與第二電極135b，以及在半導體元件200中的導電栓塞255)的該等銅錳襯層(例如在半導體元件100中的第一襯墊125a與第二襯墊125b，以及在半導體元件200中的阻障層245)可降低或避免多個空隙形成在該等導電結構中，藉此降低接觸電阻以及改善該導電結構的電遷移(electromigration)可靠度。因此，可改善元件效能。

本揭露之一實施例提供一種半導體元件。該半導體元件具有一第一井區以及一第二井區，設置在一半導體基底中。該半導體元件亦具有一第一介電層，設置在該半導體基底上並覆蓋該第一井區以及該第二井區；以及一閘極結構，設置在該第一介電層上，且在該第一井區與該第二井區之間。該半導體元件還具有一導電結構，設置在該第一井區上，並藉由該第一介電層的一部分而與該第一井區分隔開。該導電結構包括一阻障層以及一導電栓塞，該導電栓塞設置在該阻障層上，且該阻障層包含銅錳。該第一井區、該導電結構以及該第一介電層的該部分形成一反熔絲結構。

本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括形成一第一井區以及一第二井區在一半導體基底中；形成一第一介電層在該半導體基底上並覆蓋該第一井區與該第二井區；形成一閘極結構在該第一介電層上以及在該第一井區與該第二井區之間；以及形成一導電結構在該第一井區上並藉由該第一介電層的一部分與該第一井區分隔開，其中該導電結構具有一阻障層以及一導電栓塞，該導電栓塞設置在該阻障層上，且該阻障層包含銅錳，其中該第一井區、該導電結構以及該第一介電層的該部分形成一反熔絲結構。

本揭露提供的一些實施例具有一些有利的特徵。藉由形成圍繞該導電結構一銅錳襯層，可降低或避免多個空隙形成在該導電結構中，藉此降低接觸電阻以及改善該導電結構的電遷移(electromigration)可靠度。因此，可改善元件效能。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例 如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。

200:半導體元件

201:半導體基底

203:絕緣結構

205:深井區

207:第一介電層

207’:部分

209:閘極介電層

211:閘極電極層

213:閘極結構

215:閘極間隙子

217:第一井區

219:第二井區

221:第二介電層

245:阻障層

255:導電栓塞

257:導電結構

283:閘極導電栓塞

291:第三介電層

293:導電層

295:導電層

300:反熔絲結構

Claims (15)

1. 一種半導體元件，包括：一第一井區以及一第二井區，設置在一半導體基底中；一第一介電層，設置在該半導體基底上並覆蓋該第一井區以及該第二井區；一閘極結構，設置在該第一介電層上，且在該第一井區與該第二井區之間，其中該閘極結構包括一閘極介電層及一閘極電極層，該閘極介電層設置在該第一介電層上，該閘極電極層設置在該閘極介電層上；以及一導電結構，設置在該第一井區上，並藉由該第一介電層的一部分而與該第一井區分隔開，其中該導電結構包括一阻障層以及一導電栓塞，該導電栓塞設置在該阻障層上，且該阻障層包含銅錳；其中該第一井區、該導電結構以及該第一介電層的該部分形成一反熔絲結構。
2. 如請求項1所述之半導體元件，其中該導電結構的該導電栓塞包含銅。
3. 如請求項1所述之半導體元件，其中該阻障層覆蓋該導電栓塞的一下表面以及各側壁。
4. 如請求項1所述之半導體元件，還包括一閘極導電栓塞，設置在該閘 極結構上，其中該導電結構的該導電栓塞與該閘極導電栓塞包含不同材料。
5. 如請求項4所述之半導體元件，還包括一第二介電層，設置在該第一介電層上，其中該閘極結構、該導電結構以及該閘極導電栓塞設置在該第二介電層中，以及其中該第一介電層與該第二介電層包含不同材料。
6. 如請求項1所述之半導體元件，還包括一深井區，設置在該半導體基底中，其中該第一井區與該第二井區設置在該深井區中。
7. 如請求項6所述之半導體元件，其中該第一井區與該第二井區具有一第一導電類型，且該深井區具有一第二導電類型，該第二導電類型與該第一導電類型為相反。
8. 一種半導體元件的製備方法，包括：形成一第一井區以及一第二井區在一半導體基底中；形成一第一介電層在該半導體基底上並覆蓋該第一井區與該第二井區；形成一閘極結構在該第一介電層上且在該第一井區與該第二井區之間；以及形成一導電結構在該第一井區上並藉由該第一介電層的一部分與該第一井區分隔開，其中該導電結構具有一阻障層以及一導電栓塞，該導電栓塞設置在該阻障層上，且該阻障層包含銅錳； 其中該第一井區、該導電結構以及該第一介電層的該部分形成一反熔絲結構；以及其中形成該閘極結構在該第一介電層上且在該第一井區與該第二井區之間包括：依序形成一閘極介電材料及一閘極電極材料在該第一介電層上；使用一圖案化遮罩當作一蝕刻遮罩在該閘極介電材料與該閘極電極材料上執行一蝕刻製程以形成一閘極介電層及一閘極電極層；以及移除該圖案化遮罩。
9. 如請求項8所述之半導體元件的製備方法，其中該導電結構的該導電栓塞包含銅。
10. 如請求項8所述之半導體元件的製備方法，其中該阻障層覆蓋該導電栓塞的一下表面以及各側壁。
11. 如請求項8所述之半導體元件的製備方法，還包括形成一閘極導電栓塞在該閘極結構上，其中該導電結構的該導電栓塞與該閘極導電栓塞包含不同材料。
12. 如請求項11所述之半導體元件的製備方法，還包括形成一第二介電層在該第一介電層上，其中該閘極結構、該導電結構以及該閘極導電栓塞 設置在該第二介電層中，以及其中該第一介電層與該第二介電層包含不同材料。
13. 如請求項8所述之半導體元件的製備方法，還包括形成一深井區在該半導體基底中，其中該第一井區與該第二井區設置在該深井區中。
14. 如請求項13所述之半導體元件的製備方法，其中該第一井區與該第二井區具有一第一導電類型，且該深井區具有一第二導電類型，該第二導電類型與該第一導電類型為相反。
15. 如請求項12所述之半導體元件的製備方法，還包括：形成一第三介電層在該第二介電層上；以及形成複數個導電層在該第三介電層中。

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