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TWI763339B - 半導體元件結構及其形成方法 - Google Patents

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TWI763339B
TWI763339B TW110106963A TW110106963A TWI763339B TW I763339 B TWI763339 B TW I763339B TW 110106963 A TW110106963 A TW 110106963A TW 110106963 A TW110106963 A TW 110106963A TW I763339 B TWI763339 B TW I763339B
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黃則堯
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Abstract

本揭露係關於一種半導體元件結構及其形成方法。該半導體元件結構，包括：一隔離結構，設置於一半導體基板中；一閘極電極和一電阻電極，設置於該半導體基板中，其中該隔離結構設置於該閘極電極和該電阻電極之間，且該隔離結構離該電阻電極比離該閘極電極更近；以及一源/汲極(S/D)區域，設置於該半導體基板中及該閘極電極和該隔離結構之間，其中該S/D區域電性連接至該電阻電極。

Description

半導體元件結構及其形成方法
本申請案主張2020年3月27日申請之美國正式申請案第16/832,118號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件結構及其形成方法。特別是關於一種實現一組串聯連接的電晶體和電阻之半導體元件結構及其形成方法。
半導體元件對於許多現代應用至關重要。隨著電子技術的進步，在半導體元件尺寸越來越小的同時，也提供了更多的功能性且包括了更大量的積體電路。由於半導體元件的微型化，提供不同功能之各種類型和尺寸的半導體元件被整合並封裝到單一模組中。此外，實現數種製造操作以整合各種類型的半導體元件。
然而，半導體元件的製造和整合涉及許多複雜的步驟和操作。半導體元件中的整合變得越來越複雜。半導體元件在製造和整合上複雜性的增加可能引起問題。例如，由傳統製造流程所形成的收縮電阻(shrinking resistor)的片電阻可能不足。因此，需要持續改進半導體元件的製造過程，才能解決所述問題。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不組成本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。
本揭露的一實施例提供一種半導體元件結構。該半導體元件結構包括：一隔離結構，設置於一半導體基板中；一閘極電極和一電阻電極，設置於該半導體基板中，其中該隔離結構設置於該閘極電極和該電阻電極之間，且該隔離結構離該電阻電極比離該閘極電極更近；以及一源/汲極(S/D)區域，設置於該半導體基板中及該閘極電極和該隔離結構之間，其中該S/D區域電性連接至該電阻電極。
在一些實施例中，該半導體元件結構更包括一井區，設置於該半導體基板中，其中該電阻電極設置於該井區之上。
在一些實施例中，該井區鄰接該隔離結構。
在一些實施例中，該半導體元件結構更包括一介電層，設置於該半導體基板之上，其中該介電層的一第一部分延伸於該閘極電極和該半導體基板之間。
在一些實施例中，該介電層的一第二部分延伸於該電阻電極和該半導體基板之間。
在一些實施例中，該半導體元件結構更包括一層間介電(inter-layer dielectric；ILD)層，設置於該半導體基板之上；以及一內連線結構，設置於該層間介電層之上，其中該S/D區域透過該內連線結構電性連接至該電阻電極。
在一些實施例中，該半導體元件結構另包括一導電結構及一層間介電層，該導電結構設置於該半導體基板中及該隔離結構之上，其中該S/D區域透過該導電結構電性連接至該電阻電極，該層間介電層設置於該半導體基板之上，該層間介電覆蓋該導電結構。
本揭露的另一實施例提供一種半導體元件結構。該半導體元件結構包括：一閘極電極和一電阻電極，設置於一半導體基板中，其中該閘極電極的一摻雜劑濃度大於該電阻電極的一摻雜劑濃度；一隔離結構，設置於該半導體基板中，其中該隔離結構隔開該閘極電極和該電阻電極；以及一源/汲極(S/D)區域，設置於該半導體基板中及該閘極電極和該隔離結構之間，其中該S/D區域電性連接至該電阻電極。
在一些實施例中，該電阻電極的一寬度大於該閘極電極的一寬度。
在一些實施例中，該半導體元件結構更包括一井區，設置於該半導體基板中，其中該電阻電極設置於該井區之上，且該井區的一導電類型與該S/D區域的一導電類型相同。
在一些實施例中，該半導體元件結構更包括：一介電層，設置於該半導體基板之上，其中該閘極電極透過該介電層的一第一部份與該半導體基板分離，且該電阻電極透過該介電層的一第二部份與該井區分離。
在一些實施例中，該介電層覆蓋該隔離結構。
在一些實施例中，該半導體元件結構更包括：一導電結構及一層間介電層，設置於該半導體基板中及該隔離結構之上，其中該導電結構直接接觸該源/汲極(S/D)區域及該電阻電極。
本揭露的另一實施例提供一種半導體元件結構的形成方法。該方法包括：形成一隔離結構於一半導體基板中；凹陷該半導體基板以形成一第一開口和一第二開口，其中該第一開口和該第二開口位於該隔離結構的相對兩側上，且該第二開口的一寬度大於該第一開口的一寬度；形成一電極層於該半導體基板之上，其中該電極層填充該第一開口和該第二開口；研磨該電極層以形成一閘極電極於該第一開口中及一電阻電極於該第二開口中；以及形成一源/汲極(S/D)區域於該半導體基板中，其中該S/D區域位於該閘極電極和該隔離結構之間。
在一些實施例中，該半導體元件結構的形成方法包括：在形成該第一開口和該第二開口之前，形成一井區於該半導體基板中，其中該井區的一底表面高於該隔離結構的一底表面，且該第二開口係透過移除該井區的一上部分而形成。
在一些實施例中，在凹陷該半導體基板之後，該第二開口暴露出該隔離結構的一側壁。
在一些實施例中，該半導體元件結構的形成方法更包括：在形成該電極層之前，沉積一介電層於該半導體基板之上，其中該介電層延伸至該第一開口和該第二開口中。
在一些實施例中，該半導體元件結構的形成方法更包括：在研磨該電極層之前，在該電極層上進行一離子植入製程。
在一些實施例中，該半導體元件結構的形成方法更包括：形成一層間介電層於該半導體基板之上；蝕刻該層間介電層以形成暴露出該S/D區域的一第三開口和暴露出該電阻電極的一第四開口；以及形成一內連線結構於該開口中及該層間介電層之上，其中該內連線結構用於電性連接該S/D區域和該電阻電極。
在一些實施例中，該半導體元件結構的形成方法更包括：在研磨該電極層之後，蝕刻該隔離結構的一上部分以形成一第五開口；以及在形成該S/D區域之前，形成一導電結構於該第五開口中，其中該導電結構用於電性連接該電阻電極和該S/D區域。
在本揭露中提供了一種半導體元件結構的實施例。該半導體元件結構包括串聯連接並透過積體製程形成的電晶體和電阻。特別地，電晶體的閘極和電阻的電阻電極是透過相同的製程步驟形成於半導體基板中。因此，在不使用額外的罩幕或製程步驟的情況下，該電阻可以具有高的片電阻(sheet resistance)。其結果，可降低相關成本並改善半導體元件結構的性能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。組成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可做為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下揭示提供許多不同的實施例或是例子來實現本揭露實施例之不同部件。以下描述具體的元件及其排列的例子以簡化本揭露實施例。當然這些僅是例子且不該以此限定本揭露實施例的範圍。例如，在描述中提及第一個部件形成於第二個部件“之上”或“上”時，其可能包括第一個部件與第二個部件直接接觸的實施例，也可能包括兩者之間有其他部件形成而沒有直接接觸的實施例。此外，本揭露可能在不同實施例中重複參照符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間的關係。
此外，其中用到與空間相關的用詞，例如：“在…下方”、“下方”、“較低的”、“之上”、“較高的”、及其相似的用詞係為了便於描述圖式中所示的一個元件或部件與另一個元件或部件之間的關係。這些空間關係詞係用以涵蓋圖式所描繪的方位之外的使用中或操作中的元件之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。
圖1是根據一些實施例顯示半導體元件結構300a的剖面圖。如圖1所示，半導體元件結構300a包括電晶體100和電阻200。根據一些實施例，在半導體元件結構300a中，複數個隔離結構105a、105b、和105c設置於半導體基板101中，隔離結構105a和105b定義電晶體100的主動區域，而隔離結構105b和105c定義電阻200的主動區域。應注意的是，每一個半導體元件結構之隔離結構的數量不限於三個，且可以更少或更多。
在一些實施例中，半導體元件結構300a也包括位於電晶體100的主動區域(即，隔離結構105a和105b之間)中的閘極電極115a和源/汲極(S/D)區域121a、121b。閘極電極115a位於S/D區域121a和121b之間，且閘極電極115a和S/D區域121a、121b設置於半導體基板101中。
在一些實施例中，半導體元件結構300a也包括位於電阻200的主動區域(即，在隔離結構105b和105c之間)中的井區103和電阻電極115b。井區103和電阻電極115b設置於半導體基板101中，且電阻電極115b設置於井區103之上。此外，井區103鄰接隔離結構105b和105c。應注意的是，根據一些實施例，位於電晶體100和電阻200的主動區域之間的隔離結構105b離電阻電極115b比離閘極電極115a更近。
此外，根據一些實施例，半導體元件結構300a包括設置於半導體基板101之上的介電層113'。特別地，介電層113'具有位於半導體基板101的頂表面101T下方的第一部分和第二部分，第一部分位於閘極電極115a和半導體基板101之間，而第二部分位於電阻電極115b和半導體基板101之間。在一些實施例中，閘極電極115a透過介電層113'的第一部分與半導體基板101分離，且電阻電極115b透過介電層113'的第二部分與半導體基板101中的井區103分離。
此外，在一些實施例中，電阻電極115b透過介電層113'的第二部分與隔離結構105b和105c分離。在一些實施例中，介電層113'覆蓋隔離結構105a、105b、和105c，且介電層113'部分地覆蓋S/D區域121a和121b。
仍參照圖1，根據一些實施例，半導體元件結構300a包括設置於介電層113'之上的層間介電(ILD)層123'和設置於ILD層123'之上的內連線結構137。更具體地，內連線結構137包括複數個導電通孔133a、133b、133c、和133d以及複數個導電層135a、135b、和135c。
在一些實施例中，導電通孔133a、133b、133c、和133d設置於ILD層123'中，且導電層135a、135b、和135c設置於ILD層123'之上。在一些實施例中，導電通孔133a和133b穿透ILD層123'和介電層113'以電性連接S/D區域121a和121b，且導電通孔133c和133d穿透ILD層123'以電性連接電阻電極115b。特別地，導電通孔133a設置於S/D區域121a之上，且導電層135a設置於導電通孔133a之上。S/D區域121a透過導電通孔133a電性連接至導電層135a，且導電層135a用以將S/D區域121a電性連接至其他元件。
在一些實施例中，導電通孔133b設置於S/D區域121b之上，導電通孔133c設置於電阻電極115b鄰近隔離結構105b的部分之上，且導電層135b設置於導電通孔133b和133c之上。導電層135b覆蓋導電通孔133b和133c。應注意的是，電晶體100的S/D區域121b透過內連線結構137(即，導電通孔133b、導電層135b、和導電通孔133c)電性連接至電阻200的電阻電極115b。因此，電晶體100和電阻200串聯連接。
在一些實施例中，導電通孔133d設置於電阻電極115b鄰近隔離結構105c的部分之上，且導電層135c設置於導電通孔133d之上。電阻電極115b透過導電通孔133d電性連接至導電層135c，且導電層135c用以將電阻200電性連接至其他元件。
圖2是圖1中半導體元件結構300a的電路圖。如圖1和圖2所示，半導體元件結構300a的電晶體100可為P型金氧半導體(P-type metal-oxide-semiconductor；PMOS)電晶體100P，且PMOS電晶體100P與電阻200串聯連接。可選地，半導體元件結構300a的電晶體100可為N型金氧半導體(N-type metal-oxide-semiconductor；NMOS)電晶體100N，且NMOS電晶體100N與電阻200串聯連接。
圖3是根據一些實施例顯示經修改之半導體元件結構300b的剖面圖。類似於圖1的半導體元件結構300a，半導體元件結構300b包括電晶體100和電阻200。半導體元件結構300a和300b之間的差異是電晶體100和電阻200的連接方式。
如圖3所示，根據一些實施例，半導體元件結構300b包括設置於半導體基板101中及隔離結構105b之上的導電結構145。在一些實施例中，ILD層123'覆蓋導電結構145，且導電結構145設置於電晶體100的S/D區域121b和電阻200的電阻電極115b之間。應注意的是，S/D區121b透過導電結構145電性連接至電阻電極115b。
在一些實施例中，導電結構145與S/D區域121b和電阻電極115b直接接觸，且介電層113'未覆蓋導電結構145。此外，在一些實施例中，半導體元件結構300b中未形成導電通孔133b和133c以及導電層135b，且半導體元件結構300b的內連線結構137包括導電通孔133a、133d、和導電層135a、135c。圖2可代表圖3所示半導體元件結構300b的電路圖。在一些實施例中，導電結構145是由經摻雜的矽形成，其可透過磊晶和植入製程來製備。
圖4是根據一些實施例顯示形成半導體元件結構300a的方法10流程圖，且該方法10包括步驟S11、S13、S15、S17、S19、S21、S23、和S25。圖4的步驟S11至S25將結合以下圖式進行說明。
圖5至圖15是根據一些實施例顯示形成半導體元件結構300a期間的中間階段剖面圖。
如圖5所示，提供了半導體基板101。半導體基板101可為一半導體晶圓，像是矽晶圓。可選地或額外地，半導體基板101可包括元素半導體材料、化合物半導體材料、及/或合金半導體材料。元素半導體材料的例子可包括但不限於晶體矽、多晶矽、非晶矽、鍺、及/或金剛石(dimand)。化合物半導體材料的例子可包括但不限於碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦。合金半導體材料的例子可包括但不限於SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP。
在一些實施例中，半導體基板101包括一磊晶層。例如，半導體基板101具有覆蓋塊狀半導體的一磊晶層。在一些實施例中，半導體基板101為一絕緣體上半導體(semiconductor-on-insulator)基板，其可包括一基板、位於該基板之上的一埋藏氧化層、及位於該埋藏氧化層之上的一半導體層，像是絕緣體上覆矽(silicon-on-insulator；SOI)基板、絕緣體上覆矽鍺(silicon germanium-on-insulator；SGOI)基板、或絕緣體上覆鍺(germanium-on-insulator；GOI)基板。可使用氧植入隔離(separation by implantation oxygen；SIMOX)、晶圓接合、及/或其他合適的方式來製造絕緣體上半導體基板。
仍參照圖5，根據一些實施例，形成隔離結構105a、105b、105c於半導體基板101中，並形成井區103於隔離結構105b和105c之間。在一些實施例中，隔離結構105a、105b、和105c是淺溝槽隔離(shallow trench isolation；STI)結構。此外，隔離結構105a、105b、和105c可以由氧化矽、氮化矽、氮氧化矽(SiON)、或另一種合適的介電材料組成，且隔離結構105a、105b、和105c的形成可包括形成圖案化罩幕(未顯示)於半導體基板101之上、透過使用圖案化罩幕作為罩幕來蝕刻半導體基板101以形成開口(未顯示)、沉積介電材料於開口中及半導體基板101之上、並研磨介電材料直到暴露出半導體基板101。
在一些實施例中，透過離子植入製程形成井區103，且可將像是硼(B)、鎵(Ga)、或銦(In)的P型摻雜劑、或像是磷(P)或砷(As)的N型摻雜劑植入半導體基板101位於隔離結構105b和105c之間的部分以形成井區103(可透過使用圖案化罩幕來進行離子植入製程，所述圖案化罩幕覆蓋半導體基板101位於隔離結構105a和105b之間的部分)。相應的步驟顯示為圖4所示方法10中的步驟S11。
在一些實施例中，在形成井區103之前形成隔離結構105a、105b、和105c。在一些其他實施例中，在形成隔離結構105a、105b、和105c之前形成井區103。此外，根據一些實施例，井區103的底表面B1高於隔離結構105a、105b、和105c的底表面B2。
接下來，如圖6所示，根據一些實施例，形成圖案化罩幕107於半導體基板101之上，並透過使用圖案化罩幕107作為蝕刻罩幕來凹陷半導體基板101以形成開口110a和110b。在一些實施例中，開口110a位於隔離結構105a和105b之間，且開口110b位於隔離結構105b和105b之間。相應的步驟顯示為圖4所示方法10中的步驟S13。
可透過沉積製程和圖案化製程來形成圖案化罩幕107。用於形成圖案化罩幕107的沉積製程可為化學氣相沈積(chemical vapor deposition；CVD)製程、高密度電漿化學氣相沈積(high-density plasma chemical vapor deposition；HDPCVD)製程、旋塗製程、或另一種可應用的製程。用於形成圖案化罩幕107的圖案化製程可包括微影製程和蝕刻製程。微影製程可包括光阻塗佈(例如：旋塗式塗佈)、軟烤、光罩對準、曝光、曝光後烘烤、光阻顯影、沖洗和乾燥(例如：硬烤)。蝕刻製程可包括乾蝕刻製程或濕蝕刻製程。
在形成圖案化罩幕107之後，透過蝕刻製程部分地移除半導體基板101被圖案化罩幕107暴露的部分。蝕刻製程可為濕蝕刻製程、乾蝕刻製程、或前述之組合。在一些實施例中，透過移除井區103的上部分來形成開口110b，使得開口110b形成於所得的井區103之上。
在一些實施例中，開口110b部分地暴露出隔離結構105b和105c的側壁。例如，隔離結構105b具有面對隔離結構105a的第一側壁SW1和面對隔離結構105c的第二側壁SW2。半導體元件結構101覆蓋第一側壁SW1，而開口110b部分地暴露出第二側壁SW2。此外，根據一些實施例，開口110a具有寬度W1，開口110b具有寬度W2，且寬度W2大於寬度W1。在形成開口110a和110b之後，可移除圖案化罩幕107。
如圖7所示，根據一些實施例，沉積介電層113於半導體基板101之上。在一些實施例中，介電層113共形地沉積於開口110a和110b中，例如在開口110a和110b的側壁和底表面上，且介電層113覆蓋隔離結構105a、105b、和105c。相應的步驟顯示為圖4所示方法10中的步驟S15。在形成介電層113之後，獲得縮小的開口110a'和110b'。
在一些實施例中，介電層113包括氧化矽、碳化矽、氮化矽、氮氧化矽、或前述之多層。在一些實施例中，介電層113是由高介電常數(high-k)介電材料組成，例如氧化鉿、氧化鑭、氧化鋁、氧化鋯、或其類似材料。此外，可透過共形沉積製程來沉積介電層113，像是CVD製程、原子層沉積(atomic layer deposition；ALD)製程、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition；PECVD)製程、另一種可應用的製程、或前述之組合。
如圖8所示，根據一些實施例，在形成介電層113之後，形成電極層115於介電層113之上，並透過電極層115填充半導體基板101中的開口110a'和110b'(參照圖7)。相應的步驟顯示為圖4所示方法10中的步驟S17。
在一些實施例中，電極層115是由像是多晶矽的半導體材料組成。在一些實施例中，使用CVD製程、ALD製程、濺鍍製程、或一種或多種其他可應用的製程來沈積電極層115於介電層113之上。
接下來，如圖9所示，根據一些實施例，形成圖案化罩幕117以覆蓋位於隔離結構105b和105c之間的主動區域(即，隨後形成的電阻200的主動區域)，且在電極層115被圖案化罩幕117暴露的部分上進行離子植入製程160。在一些實施例中，圖案化罩幕117覆蓋電極層115位於井區103之上的部分。
用於形成圖案化罩幕117的一些製程與用於形成圖案化罩幕107(參照圖6)的那些製程相似或相同，在此不再重複其細節。在離子植入製程160期間，使用圖案化罩幕117作為植入罩幕，將像是硼(B)、鎵(Ga)、或銦(In)的P型摻雜劑、或像是磷(P)或砷(As)的N型摻雜劑引入電極層115中。在離子植入製程160之後，可移除圖案化罩幕117。
然後，如圖10所示，根據一些實施例，形成圖案化罩幕119以覆蓋隔離結構105a和105b之間的主動區域(即，隨後形成的電晶體100的主動區域)，且在電極層115被圖案化罩幕119暴露的部分上進行離子植入製程170。在替代實施例中，在離子植入製程160之前進行離子植入製程170。相應的步驟顯示為圖4所示方法10中的步驟S19。
用於形成圖案化罩幕119的一些製程與用於形成圖案化罩幕107(參照圖6)的那些製程相似或相同，在此不再重複其細節。在離子植入製程170期間，使用圖案化罩幕119作為植入罩幕，將像是硼(B)、鎵(Ga)、或銦(In)的P型摻雜劑、或像是磷(P)或砷(As)的N型摻雜劑引入電極層115中。
應注意的是，根據一些實施例，相較於電極層115位於隔離結構105b和105c之間的部分，電極層115位於隔離結構105a和105b之間的部分經重度摻雜以增加導電性。在一些實施例中，離子植入製程160的劑量大於離子植入製程170的劑量。在離子植入製程170之後，可移除圖案化罩幕119。此外，可使用退火製程來活化植入的摻雜劑。
隨後，如圖11所示，根據一些實施例，在電極層115上進行研磨製程以形成閘極電極115a於開口110a'(參照圖7)中及電阻電極115b於開口110b'(參照圖7)中。在一些實施例中，進行研磨製程直到暴露出介電層113，並移除介電層113之上電極層115的多餘部分。相應的步驟顯示為圖4所示方法10中的步驟S21。
在一些實施例中，研磨製程為一化學機械研磨(chemical mechanical polishing；CMP)製程。在一些實施例中，閘極電極115a具有寬度W3，電阻電極115b具有寬度W4，且寬度W4大於寬度W3。此外，閘極電極115a所需的導電率高於電阻電極115b所需的導電率。因此，如上所述，閘極電極115a的摻雜劑濃度大於電阻電極115b的摻雜劑濃度。
如圖12所示，根據一些實施例，在形成閘極電極115a和電阻電極115b之後，形成S/D區域121a和121b於半導體基板101中及閘極電極115a的相對兩側上。可透過離子植入及/或擴散來形成S/D區域121a和121b，且可使用像是快速熱退火(rapid thermal annealing；RTA)製程的退火製程來活化植入的摻雜劑。相應的步驟顯示為圖4所示方法10中的步驟S23。
在一些實施例中，S/D區域121a和121b以及井區103中摻雜有一種或多種P型摻雜劑，例如硼(B)、鎵(Ga)、或銦(In)。在替代實施例中，S/D區域121a和121b以及井區103中摻雜有一種或多種N型摻雜劑，例如磷(P)或砷(As)。
圖13所示，根據一些實施例，形成ILD層123於圖12的結構之上。在一些實施例中，ILD層123是由氧化矽、氮化矽、氮氧化矽、磷矽玻璃(phosphosilicate glass；PSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)、低介電常數(low-k)介電材料、及/或另一種可應用的介電材料組成。此外，可透過CVD製程、物理氣相沉積(physical vapor deposition；PVD)製程、ALD製程、旋塗製程、或另一種可應用的製程來形成ILD層123。
接下來，如圖14所示，根據一些實施例，形成圖案化罩幕125於ILD層123之上。在一些實施例中，圖案化罩幕125具有開口，且圖案化罩幕125的開口暴露出ILD層123的一部分。用於形成圖案化罩幕125的一些製程與用於形成圖案化罩幕107(參照圖6)的那些製程相似或相同，在此不再重複其細節。
然後，如圖15所示，根據一些實施例，使用圖案化罩幕125作為罩幕，在ILD層123和介電層113上進行蝕刻製程。在蝕刻製程之後，形成具有開口130a和130d之經蝕刻的介電層113'和經蝕刻的ILD層123'。在一些實施例中，開口130a和130b穿透ILD層123'和介電層113'，且開口130a和130b分別暴露出S/D區域121a和121b。在一些實施例中，開口130c和130d穿透ILD層123，且開口130c和130d部分地暴露出電阻電極115b。在形成開口130a、130b、130c、和130d之後，獲得經蝕刻的ILD層123'和經蝕刻的介電層113'。
回去參照圖1，根據一些實施例，形成內連線結構137於ILD層123'之上。如上所述，內連線結構137包括導電通孔133a、133b、133c、和133d以及導電層135a、135b、和135c。在一些實施例中，分別形成導電通孔133a、133b、133c、和133d於開口130a、130b、130c、和130d中，並形成導電層135a、135b、和135c於ILD層123'之上以覆蓋導電通孔133a、133b、133c、和133d。相應的步驟顯示為圖4所示方法10中的步驟S25。
在一些實施例中，內連線結構137是由銅(Cu)、銅合金、鋁(Al)、鋁合金、鎢(W)、鎢合金、鈦(Ti)、鈦合金、鉭(Ta)、鉭合金、或前述之組合組成。可選地，可使用其他可應用的導電材料。此外，可透過一個或多個沉積製程以及隨後的圖案化製程來形成內連線結構137。沉積製程可為CVD製程、PVD製程、ALD製程、金屬有機化學氣相沉積(metal organic CVD；MOCVD)製程、濺鍍製程、電鍍製程、或另一種可應用的沉積製程，且圖案化製程可包括微影製程和蝕刻製程。在一些實施例中，內連線結構137包括多層。
圖16至圖17是根據一些實施例顯示形成半導體元件結構300a期間的中間階段剖面圖。
在替代實施例中，如圖16和圖17所示，根據一些實施例，離子植入製程180和190取代離子植入製程160和170(參照圖9和10)。如圖16所示，在不使用任何植入罩幕的情況下，在圖8的結構上進行離子植入製程180。
接下來，如圖17所示，根據一些實施例，形成圖案化罩幕139以覆蓋位於隔離結構105b和105c之間的主動區域(即，隨後形成的電阻200的主動區域)，且在電極層115被圖案化罩幕139暴露的部分上進行離子植入製程190。用於形成圖案化罩幕139的一些製程與用於形成圖案化罩幕107(參照圖6)的那些製程相似或相同，在此不再重複其細節。
應注意的是，電極層115位於隔離結構105a和105b之間的部分之離子植入比電極層115位於隔離結構105b和105c之間的部分之離子植入多一倍。因此，電極層115位於隔離結構105a和105b之間的部分之摻雜劑濃度大於電極層115位於隔離結構105b和105c之間的部分之摻雜劑濃度。其結果，在所得的半導體元件結構300a中，閘極電極115a的摻雜劑濃度大於電阻電極115b的摻雜劑濃度。
圖18至圖20是根據一些實施例顯示形成半導體元件結構300b期間的中間階段剖面圖。
如圖18所示，根據一些實施例，在研磨電極層115之後(參照圖12)，在隔離結構105b的上部分和介電層113上進行蝕刻製程以形成開口140。可透過使用圖案化罩幕(未顯示)作為蝕刻罩幕來形成開口140。在一些實施例中，半導體基板101和電阻電極115b被部分蝕刻以形成開口140。
接下來，如圖19所示，根據一些實施例，形成導電層143於介電層113'之上，並透過導電層143填充開口140。在一些實施例中，導電層143與電阻電極115b直接接觸。
在一些實施例中，導電層143是由銅(Cu)、銅合金、鋁(Al)、鋁合金、鎢(W)、鎢合金、鈦(Ti)、鈦合金、鉭(Ta)、鉭合金、另一種可應用的導電材料、或前述之組合組成。此外，可透過CVD製程、PVD製程、ALD製程、電鍍製程、濺鍍製程、或另一種可應用的製程來形成導電層143。
如圖20所示，根據一些實施例，在形成導電層143之後，進行平坦化製程以暴露出閘極電極115a和電阻電極115b，並形成導電結構145於半導體基板101中及隔離結構105b之上。用於形成導電結構145的平坦化製程可包括CMP製程、研磨製程、蝕刻製程、另一個合適的製程、或前述之組合。
根據一些實施例，在平坦化製程之後，介電層113'、閘極電極115a、電阻電極115b、和導電結構145的頂表面與彼此實質上共平面。在本揭露的上下文中，用詞“實質上(substantially)”意味著較佳為至少90%、更佳為95%、進一步更佳為98%、且最佳為99%。
如圖21所示，根據一些實施例，在形成閘極電極115a和電阻電極115b之後，形成S/D區域121a和121b於半導體基板101中及閘極電極115a的相對兩側上。可透過離子植入及/或擴散來形成S/D區域121a和121b，且可使用像是快速熱退火(RTA)製程的退火製程來活化植入的摻雜劑。相應的步驟顯示為圖4所示方法10中的步驟S23。
在一些實施例中，S/D區域121a和121b以及井區103中摻雜有一種或多種P型摻雜劑，例如硼(B)、鎵(Ga)、或銦(In)。在替代實施例中，S/D區域121a和121b以及井區103中摻雜有一種或多種N型摻雜劑，例如磷(P)或砷(As)。
如圖22所示，根據一些實施例，形成ILD層123於圖21的結構之上。在一些實施例中，ILD層123是由氧化矽、氮化矽、氮氧化矽、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、低介電常數(low-k)介電材料、及/或另一種可應用的介電材料組成。此外，可透過CVD製程、物理氣相沉積(PVD)製程、ALD製程、旋塗製程、或另一種可應用的製程來形成ILD層123。
接下來，如圖23所示，根據一些實施例，形成圖案化罩幕125於ILD層123之上。在一些實施例中，圖案化罩幕125具有開口，且圖案化罩幕125的開口暴露出ILD層123的一部分。用於形成圖案化罩幕125的一些製程與用於形成圖案化罩幕107(參照圖6)的那些製程相似或相同，在此不再重複其細節。
然後，如圖24所示，根據一些實施例，使用圖案化罩幕125作為罩幕，在ILD層123和介電層113'上進行蝕刻製程。在蝕刻製程之後，形成具有開口130a和130d之經蝕刻的ILD層123'。在一些實施例中，開口130a穿透ILD層123'和介電層113'，且開口130a暴露出S/D區域121a。在一些實施例中，開口130d穿透ILD層123'，且開口130d部分地暴露出電阻電極115b。在形成開口130a和130d之後，獲得經蝕刻的ILD層123'和經蝕刻的介電層113'。
回去參照圖3，根據一些實施例，在形成開口130a和130d之後，形成內連線結構137於ILD層123'之上。如上所述，內連線結構137包括導電通孔133a以及導電層135a和135c。在一些實施例中，分別形成導電通孔133a和133d於開口130a和130d中，並形成導電層135a和135c於ILD層123'之上以覆蓋導電通孔133a和133d。相應的步驟顯示為圖4所示方法10中的步驟S25。
在一些實施例中，內連線結構137是由銅(Cu)、銅合金、鋁(Al)、鋁合金、鎢(W)、鎢合金、鈦(Ti)、鈦合金、鉭(Ta)、鉭合金、或前述之組合組成。可選地，可使用其他可應用的導電材料。此外，可透過一個或多個沉積製程以及隨後的圖案化製程來形成內連線結構137。沉積製程可為CVD製程、PVD製程、ALD製程、金屬有機化學氣相沉積(MOCVD)製程、濺鍍製程、電鍍製程、或另一種可應用的沉積製程，且圖案化製程可包括微影製程和蝕刻製程。在一些實施例中，內連線結構137包括多層。
如上所述，由於半導體元件結構300a和300b之間的電晶體100和電阻200之連接方式不同，因此在ILD層123'中未形成開口130b和130c(參照圖15)，因此，半導體元件結構300b的內連線結構137(參照圖3)僅包括導電通孔133a、133d以及導電層135a、135c。然而，在一些其他實施例中，半導體元件結構300b的內連線結構137包括用於與其他元件電性連接的其他導電元件。
在本揭露中提供了半導體元件結構300a和300b的實施例。半導體元件結構300a和300b包括串聯連接且透過積體製程形成的電晶體100(例如，PMOS電晶體100P或NMOS電晶體100N)和電阻200。特別地，電晶體100的閘極電極115a和電阻200的電阻電極115b是透過相同的製程步驟形成於半導體基板101中。因此，在不使用額外的罩幕或製程步驟的情況下，電阻200可以具有高的片電阻。其結果，可降低相關成本並改善半導體元件結構300a和300b的性能。
在本揭露的一實施例中，提供一種半導體元件結構。該半導體元件結構包括：一隔離結構，設置於一半導體基板中；一閘極電極和一電阻電極，設置於該半導體基板中，其中該隔離結構設置於該閘極電極和該電阻電極之間，且該隔離結構離該電阻電極比離該閘極電極更近；一源/汲極(S/D)區域，設置於該半導體基板中及該閘極電極和該隔離結構之間，其中該S/D區域電性連接至該電阻電極；以及一導電結構，設置於該半導體基板中及該隔離結構之上，其中該S/D區域透過該導電結構電性連接至該電阻電極。
在本揭露的另一實施例中，提供一種半導體元件結構。該半導體元件結構包括：一閘極電極和一電阻電極，設置於一半導體基板中，其中該閘極電極的一摻雜劑濃度大於該電阻電極的一摻雜劑濃度；一隔離結構，設置於該半導體基板中，其中該隔離結構隔開該閘極電極和該電阻電極；一源/汲極(S/D)區域，設置於該半導體基板中及該閘極電極和該隔離結構之間，其中該S/D區域電性連接至該電阻電極；以及一導電結構，設置於該半導體基板中和該隔離結構之上，其中該導電結構與該S/D區域和該電阻電極直接接觸。
在本揭露的另一實施例中，提供一種半導體元件結構的形成方法。該方法包括：形成一隔離結構於一半導體基板中；凹陷該半導體基板以形成一第一開口和一第二開口，其中該第一開口和該第二開口位於該隔離結構的相對兩側上，且該第二開口的一寬度大於該第一開口的一寬度；形成一電極層於該半導體基板之上，其中該電極層填充該第一開口和該第二開口；研磨該電極層以形成一閘極電極於該第一開口中及一電阻電極於該第二開口中；形成一源/汲極(S/D)區域於該半導體基板中，其中該S/D區域位於該閘極電極和該隔離結構之間；以及形成一導電結構於該半導體基板中及該隔離結構之上，其中該導電結構與該S/D區域和該電阻電極直接接觸。
本揭露的實施例具有一些有利特徵。藉由透過相同的製程步驟形成電晶體的閘極電極和電阻的電阻電極於半導體基板中，在不使用額外的罩幕或製程步驟的情況下，該電阻可以具有高的片電阻。這顯著地降低了相關成本，且可以改善包括電晶體和電阻之半導體元件結構的性能。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，且以其他製程或前述之組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中該之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文該之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:方法 100:電晶體 100N:N型金氧半導體電晶體 100P:P型金氧半導體電晶體 101:基板 101T:頂表面 103:井區 105a:隔離結構 105b:隔離結構 105c:隔離結構 107:圖案化罩幕 110a:開口 110a':開口 110b:開口 110b':開口 113:介電層 113':介電層 115:電極層 115a:閘極電極 115b:電阻電極 117:圖案化罩幕 119:圖案化罩幕 121a:源/汲極區域 121b:源/汲極區域 123:層間介電層 123':層間介電層 125:圖案化罩幕 130a:開口 130b:開口 130c:開口 130d:開口 133a:導電通孔 133b:導電通孔 133c:導電通孔 133d:導電通孔 135a:導電層 135b:導電層 135c:導電層 137:內連線結構 139:圖案化罩幕 140:開口 143:導電層 145:導電結構 160:離子植入製程 170:離子植入製程 180:離子植入製程 190:離子植入製程 200:電阻 300a:半導體元件結構 300b:半導體元件結構 B1:底表面 B2:底表面 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S23:步驟 S25:步驟 SW1:第一側壁 SW2:第二側壁 W1:寬度 W2:寬度 W3:寬度 W4:寬度
本揭露各方面可配合以下圖式及詳細說明閱讀以便了解。要強調的是，依照工業上的標準慣例，各個部件(feature)並未按照比例繪製。事實上，為了清楚之討論，可能任意的放大或縮小各個部件的尺寸。 圖1是根據一些實施例顯示半導體元件結構的剖面圖。 圖2顯示圖1中半導體元件結構的電路圖。 圖3是根據一些實施例顯示經修改之半導體元件結構的剖面圖。 圖4是根據一些實施例顯示形成半導體元件結構的方法流程圖。 圖5是根據一些實施例顯示在形成半導體元件結構期間形成隔離結構和井區的中間階段剖面圖。 圖6是根據一些實施例顯示在形成半導體元件結構期間形成開口於隔離結構之間的中間階段剖面圖。 圖7是根據一些實施例顯示在形成半導體元件結構期間形成介電層的中間階段剖面圖。 圖8是根據一些實施例顯示在形成半導體元件結構期間形成電極層的中間階段剖面圖。 圖9是根據一些實施例顯示在形成半導體元件結構期間在電極層上進行離子植入製程的中間階段剖面圖。 圖10是根據一些實施例顯示在形成半導體元件結構期間在電極層上進行離子植入製程的中間階段剖面圖。 圖11是根據一些實施例顯示在形成半導體元件結構期間研磨電極層的中間階段剖面圖。 圖12是根據一些實施例顯示在形成半導體元件結構期間形成源/汲極區域的中間階段剖面圖。 圖13是根據一些實施例顯示在形成半導體元件結構期間形成層間介電層的中間階段剖面圖。 圖14是根據一些實施例顯示在形成半導體元件結構期間形成圖案化罩幕於層間介電層之上的中間階段剖面圖。 圖15是根據一些實施例顯示在形成半導體元件結構期間部分地移除層間介電層和介電層的中間階段剖面圖。 圖16是根據一些實施例顯示在形成半導體元件結構期間在電極層上進行離子植入製程的中間階段剖面圖。 圖17是根據一些實施例顯示在形成半導體元件結構期間在電極層上進行離子植入製程的中間階段剖面圖。 圖18是根據一些實施例顯示在形成半導體元件結構期間形成開口於半導體基板中的中間階段剖面圖。 圖19是根據一些實施例顯示在形成半導體元件結構期間形成導電層的中間階段剖面圖。 圖20是根據一些實施例顯示在形成半導體元件結構期間形成導電結構的中間階段剖面圖。 圖21是根據一些實施例顯示在形成半導體元件結構期間形成源/汲極區域的中間階段剖面圖。 圖22是根據一些實施例顯示在形成半導體元件結構期間形成層間介電層的中間階段剖面圖。 圖23是根據一些實施例顯示在形成半導體元件結構期間形成圖案化罩幕於層間介電層之上的中間階段剖面圖。 圖24是根據一些實施例顯示在形成半導體元件結構期間部分地移除層間介電層和介電層的中間階段剖面圖。
100:電晶體
101:基板
101T:頂表面
103:井區
105a:隔離結構
105b:隔離結構
105c:隔離結構
113':介電層
115a:閘極電極
115b:電阻電極
121a:源/汲極區域
121b:源/汲極區域
123':層間介電層
133a:導電通孔
133b:導電通孔
133c:導電通孔
133d:導電通孔
135a:導電層
135b:導電層
135c:導電層
137:內連線結構
200:電阻
300a:半導體元件結構

Claims (17)

  1. 一種半導體元件結構，包括：一隔離結構，設置於一半導體基板中；一閘極電極和一電阻電極，設置於該半導體基板中，其中該隔離結構設置於該閘極電極和該電阻電極之間，且該隔離結構離該電阻電極比離該閘極電極更近；以及一源/汲極(S/D)區域，設置於該半導體基板中及該閘極電極和該隔離結構之間，其中該S/D區域電性連接至該電阻電極；一內連線結構，電性連接該源/汲極(S/D)區域至該電阻電極；一層間介電(inter-layer dielectric；ILD)層，設置於該半導體基板之上，其中該內連線結構包括：一第一導電通孔，設置於該層間介電層中；一第二導電通孔，設置於該層間介電層中；以及一導電層，設置於該層間介電層之上，且電性連接該第一導電通孔和該第二導電通孔。
  2. 如請求項1所述之半導體元件結構，更包括：一井區，設置於該半導體基板中，其中該電阻電極設置於該井區之上。
  3. 如請求項2所述之半導體元件結構，其中該井區鄰接該隔離結構。
  4. 如請求項1所述之半導體元件結構，更包括：一介電層，設置於該半導體基板之上，其中該介電層的一第一部分延伸於該閘極電極和該半導體基板之間。
  5. 如請求項4所述之半導體元件結構，其中該介電層的一第二部分延伸於該電阻電極和該半導體基板之間。
  6. 一種半導體元件結構，包括：一閘極電極和一電阻電極，設置於一半導體基板中，其中該閘極電極的一摻雜劑濃度大於該電阻電極的一摻雜劑濃度；一隔離結構，設置於該半導體基板中，其中該隔離結構隔開該閘極電極和該電阻電極；以及一源/汲極(S/D)區域，設置於該半導體基板中及該閘極電極和該隔離結構之間，其中該S/D區域電性連接至該電阻電極。
  7. 如請求項6所述之半導體元件結構，其中該電阻電極的一寬度大於該閘極電極的一寬度。
  8. 如請求項6所述之半導體元件結構，更包括：一井區，設置於該半導體基板中，其中該電阻電極設置於該井區之上，且該井區的一導電類型與該S/D區域的一導電類型相同。
  9. 如請求項8所述之半導體元件結構，更包括：一介電層，設置於該半導體基板之上，其中該閘極電極透過該介電層的一第一部份與該半導體基板分離，且該電阻電極透過該介電層的一第二部份與該井區分離。
  10. 如請求項6所述之半導體元件結構，另包含一內連線結構，電性連接該源/汲極(S/D)區域至該電阻電極。
  11. 如請求項10所述之半導體元件結構，更包括：一層間介電層，設置於該半導體基板之上；以及一第一導電通孔，設置於該層間介電層中；一第二導電通孔，設置於該層間介電層中；以及一導電層，設置於該層間介電層之上，且電性連接該第一導電通孔和該第二導電通孔。
  12. 一種半導體元件結構的形成方法，包括：形成一隔離結構於一半導體基板中；凹陷該半導體基板以形成一第一開口和一第二開口，其中該第一開口和該第二開口位於該隔離結構的相對兩側上，且該第二開口的一寬度大於該第一開口的一寬度；形成一電極層於該半導體基板之上，其中該電極層填充該第一開口和該第二開口；研磨該電極層以形成一閘極電極於該第一開口中及一電阻電極於 該第二開口中；形成一源/汲極(S/D)區域於該半導體基板中，其中該S/D區域位於該閘極電極和該隔離結構之間；形成一層間介電層於該半導體基板之上；蝕刻該層間介電層以形成暴露出該S/D區域的一第三開口和暴露出該電阻電極的一第四開口；以及形成一內連線結構於該開口中及該層間介電層之上，其中該內連線結構用於電性連接該S/D區域和該電阻電極。
  13. 如請求項12所述之半導體元件結構的形成方法，更包括：在形成該第一開口和該第二開口之前，形成一井區於該半導體基板中，其中該井區的一底表面高於該隔離結構的一底表面，且該第二開口係透過移除該井區的一上部分而形成。
  14. 如請求項12所述之半導體元件結構的形成方法，其中在凹陷該半導體基板之後，該第二開口暴露出該隔離結構的一側壁。
  15. 如請求項12所述之半導體元件結構的形成方法，更包括：在形成該電極層之前，沉積一介電層於該半導體基板之上，其中該介電層延伸至該第一開口和該第二開口中。
  16. 如請求項12所述之半導體元件結構的形成方法，更包括：在研磨該電極層之前，在該電極層上進行一離子植入製程。
  17. 如請求項12所述之半導體元件結構的形成方法，另包括：在研磨該電極層之後，蝕刻該隔離結構的一上部分以形成一第五開口；以及在形成該S/D區域之前，形成一導電結構於該第五開口中，其中該導電結構用於電性連接該電阻電極和該S/D區域。
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