TWI756094B

TWI756094B - 封裝結構及其製造方法

Info

Publication number: TWI756094B
Application number: TW110111833A
Authority: TW
Inventors: 張簡上煜; 林南君; 徐宏欣
Original assignee: 力成科技股份有限公司
Priority date: 2021-03-31
Filing date: 2021-03-31
Publication date: 2022-02-21
Also published as: US20220320052A1; US11569210B2; TW202240828A; CN115148699A

Abstract

一種封裝結構，其包括重佈線路層、第一晶片、介電體、第一連接線路、圖案化絕緣層、第二晶片以及第三晶片。第一晶片配置於重佈線路層上且電性連接重佈線路層。介電體位於重佈線路層上且包覆第一晶片。第一連接線路位於介電體上且電性連接重佈線路層。圖案化絕緣層覆蓋第一連接線路。部分的圖案化絕緣層嵌入介電體。第二晶片配置於介電體上且電性連接於第一連接線路。第三晶片配置於重佈線路層上且相對於第一晶片。第三晶片電性連接重佈線路層。一種封裝結構的製造方法亦被提出。

Description

封裝結構及其製造方法

本發明是有關於一種封裝結構及其製造方法，且特別是有關於一種具有多個晶片的封裝結構及其製造方法。

為了使得電子產品能達到輕薄短小的設計，半導體封裝技術亦跟著日益進展，以發展出符合小體積、重量輕、高密度以及在市場上具有高競爭力等要求的產品。

而在具有多個晶片的晶片封裝結構中，如何在提升封裝結構的製造效率，且仍具有良好的品質及良率，實已成目前亟欲解決的課題。

本發明提供一種晶片封裝結構及晶片封裝結構的製造方法，其可以整合多個晶片且具有良好的品質及良率。

本發明的封裝結構包括重佈線路層、第一晶片、介電體、第一連接線路、圖案化絕緣層、第二晶片以及第三晶片。第一晶片配置於重佈線路層上且電性連接重佈線路層。介電體位於重佈線路層上且包覆第一晶片。第一連接線路位於介電體上且電性連接重佈線路層。圖案化絕緣層覆蓋第一連接線路。部分的圖案化絕緣層嵌入介電體。第二晶片配置於介電體上且電性連接於第一連接線路。第三晶片配置於重佈線路層上且相對於第一晶片。第三晶片電性連接重佈線路層。

本發明的封裝結構的製造方法包括以下步驟：形成重佈線路層於載板上；配置第一晶片於重佈線路層上以電性連接重佈線路層；形成介電體於載板上，以覆蓋第一晶片；形成第一連接線路於載板上，且部分的第一連接線路貫穿介電體以電性連接重佈線路層；形成圖案化絕緣層於載板上，以覆蓋第一連接線路且嵌入介電體；配置第二晶片於介電體上且電性連接於第一連接線路；以及移除載板，以配置第三晶片於重佈線路層上且相對於第一晶片，且第三晶片電性連接重佈線路層。

基於上述，本發明的晶片封裝結構及晶片封裝結構的製造方法整合了多個晶片且具有良好的品質及良率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

本文所使用之方向用語（例如，上、下、右、左、前、後、頂部、底部）僅作為參看所繪圖式使用且不意欲暗示絕對定向。另外，為求清楚表示，於圖式中可能省略繪示了部分的膜層或構件。

除非另有明確說明，否則本文所述任何方法絕不意欲被解釋為要求按特定順序執行其步驟。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層或區域的厚度、尺寸或大小會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

圖1A至圖1H是依照本發明的第一實施例的一種封裝結構的部分製造方法的部分剖視示意圖。

請參照圖1A，提供載板91。本發明對於載板91並無特別的限制，只要載板91可以適於承載形成於其上膜層或配置於其上的元件即可。

在本實施例中，載板91上可以具有離型層92，但本發明不限於此。離型層92例如是光熱轉換（light to heat conversion；LTHC）黏著層或其他類似的膜層。

請繼續參照圖1A，在本實施例中，可以於載板91上形成重佈線路層140。重佈線路層140可以包括導電層141、143、145以及絕緣層142、144。最頂的絕緣層144（即，重佈線路層140中最遠離載板91的絕緣層；可被簡稱為：頂絕緣層）可以具有多個開口。最頂的導電層145（即，重佈線路層140中最遠離載板91的導電層；可被簡稱為：頂導電層）可以位於絕緣層144上且嵌入絕緣層144的開口內。

在一實施例中，導電層141、143、145可以藉由沉積製程、微影製程及/或蝕刻製程所形成。舉例而言，可以藉由濺鍍製程於載板91上形成種子層（seed layer）。然後，可以藉由微影製程於種子層上形成圖案化光阻層。然後，可以在藉由電鍍製程以在圖案化光阻層所暴露出的部分種子層上形成鍍覆層。然後，可以藉由蝕刻製程移除圖案化光阻層及未被鍍覆層覆蓋於其上的另一部分種子層。圖案化的種子層141s、143s、145s（標示於圖1J）及位於其上的圖案化的鍍覆層141p、143p、145p（標示於圖1J）可以構成對應的圖案化的導電層141、143、145。也就是說，各個導電層141、143、145可以包括具有相同或相似圖案的種子層141s、143s、145s及鍍覆層141p、143p、145p。舉例而言，導電層141可以包括具有相同或相似圖案的種子層141s及鍍覆層141p，導電層143可以包括具有相同或相似圖案的種子層143s及鍍覆層143p，導電層145可以包括具有相同或相似圖案的種子層145s及鍍覆層145p。

值得注意的是，本發明並未限制重佈線路層140中的導電層及/或絕緣層的層數。

請參照圖1A至圖1B，於重佈線路層140上配置第一晶片110。第一晶片110可以電性連接於重佈線路層140中對應的線路。

在本實施例中，第一晶片110可以包括基材111（標示於圖1J；可被稱為：第一基材）、多個晶片連接墊112（標示於圖1J；可被稱為：第一晶片連接墊）、晶片絕緣層113（標示於圖1J；可被稱為：第一晶片絕緣層）、晶片保護層114（標示於圖1J；可被稱為：第一晶片保護層）以及多個晶片端子115（標示於圖1J；可被稱為：第一晶片端子）。基材111的一側具有元件區（未繪示），而元件區所位於的表面可以被稱為第一主動面110a。相對於第一主動面110a的表面可以被稱為第一背面110b。連接於第一主動面110a及第一背面110b之間的表面可以被稱為第一側面110c。晶片連接墊112可以位於第一主動面110a上。晶片絕緣層113可以覆蓋晶片連接墊112，晶片保護層114可以覆蓋晶片絕緣層113，且晶片絕緣層113及晶片保護層114可以暴露出晶片連接墊112的一部分。在一般晶片設計中，元件區內的元件（如：第一晶片110的元件區內的元件）可以藉由對應的後段金屬內連線（Back End of Line Interconnect；BEOL Interconnect）電性連接於對應的連接墊（如：第一晶片110的部分晶片連接墊112）。晶片端子115可以包括種子層115s（標示於圖1J）、鍍覆層115p（標示於圖1J）以及導電連接層115r（標示於圖1J），但本發明不限於此。在一實施例中，晶片端子115的種子層115s可以直接接觸晶片連接墊112，且鍍覆層115p可以位於種子層115s與導電連接層115r之間，但本發明不限於此。晶片連接墊112可以藉由對應的晶片端子115電性連接於對應的導電連接件171（可被稱為：第一導電連接件）。

在本實施例中，導電連接件171可以是焊球（solder ball）、導電凸塊（conductive bump）或具有其他形式或形狀的導電連接件。導電連接件171可以經由置球（ball placement）、迴焊（reflow）及/或其他適宜的製程來形成。導電連接件171可以配置於重佈線路層140及第一晶片110之間，以使第一晶片110藉由對應的導電連接件171電性連接於頂導電層145中對應的線路。在一實施例中，於將第一晶片110配置於重佈線路層140上時，導電連接件171可以降低對第一晶片110（如：第一主動面110a上的元件）及/或重佈線路層140（如：重佈線路層140的頂導電層145）的損傷或損壞。

請參照圖1B至圖1C，於載板91上形成介電體165。介電體165可以覆蓋第一晶片110。介電體165可以至少覆蓋第一晶片110的第一背面110b及第一側面110c。在本實施例中，介電體165可以更覆蓋第一晶片110的部分第一主動面110a。也就是說，部分的介電體165可以位於第一晶片110的第一主動面110a與重佈線路層140之間。

在本實施例中，介電體165可以被形成於重佈線路層140上。介電體165可以具有暴露出頂導電層145的介電開口165d。舉例而言，可以將光敏介電材（photoimageable dielectric material；PID material）塗佈於重佈線路層140上。然後，可以藉由光聚合（photopolymerization）及/或烘烤（baking）的方式固化部分的光敏介電材。並且，於固化部分的光敏介電材之後，藉由濕清洗（wet clean）或其他適宜的方式以移除未被固化的其餘光敏介電材。如此一來，可以藉由上述的方式而形成具有介電開口165d的介電體165。

在一實施例中，介電體165的形成方式可以依據其性質而加以調整，於本發明並不加以限制。

在本實施例中，介電體165可以覆蓋頂導電層145的導電側面145c及部分的導電頂面145a。

在本實施例中，介電體165的介電開口165d可以未暴露出頂絕緣層144。

在本實施例中，介電體165可以更覆蓋導電連接件171。舉例而言，介電體165可以更覆蓋導電連接件171的側壁171c（標示於圖1J）。

請參照圖1C至圖1D，於載板91上形成第一連接線路151。第一連接線路151可以覆蓋介電體165。第一連接線路151可以填入介電體165的介電開口165d（標示於圖1C）以電性連接於重佈線路層140中對應的線路（如：頂導電層145中對應的線路）。

在本實施例中，第一連接線路151可以藉由濺鍍製程、微影製程、電鍍製程及/或蝕刻製程形成，但本發明不限於此。舉例而言，第一連接線路151的形成方式可以相同或相似於重佈線路層140中的導電層141、143、145的形成方式。也就是說，第一連接線路151可以包括具有相同或相似圖案的種子層151s（標示於圖1J）及鍍覆層151p（標示於圖1J）。第一連接線路151的線路佈局（layout design）可以依據設計上的需求而加以調整，於本發明並不加以限制。

在本實施例中，位於介電開口165d內的部分第一連接線路151可以共形覆蓋（conformally covered）介電開口165d的底部及側壁。位於介電開口165d內的部分第一連接線路151可以直接接觸頂導電層145的導電頂面145a。舉例而言，屬於第一連接線路151的圖案化種子層151s（標示於圖1J）可以直接接觸頂導電層145的鍍覆層145p（標示於圖1J）。也就是說，第一連接線路151的導電底面151b與介電體165的介電底面165b不共面（non-coplanar）。舉例而言，第一連接線路151的導電底面151b的位置（泛指自其延伸的虛擬面）可以介於介電體165的介電頂面165a的位置（泛指自其延伸的虛擬面）與介電底面165b的位置（泛指自其延伸的虛擬面）之間。

在本實施例中，第一連接線路151與導電層145是藉由不同的步驟所形成。如此一來，相接觸的第一連接線路151與頂導電層145之間可以具有界面（interface）F1（標示於圖1J）。舉例而言，屬於第一連接線路151的圖案化種子層151s（標示於圖1J）與頂導電層145的鍍覆層145p之間可以具有界面F1。

請參照圖1D至圖1E，於載板91上形成圖案化絕緣層152。圖案化絕緣層152的材料可以包含無機材料、有機材料、其他適宜的絕緣材料或上述之堆疊，與本發明並不加以限制。在一實施例中，圖案化絕緣層152的形成方式可以依據其性質而加以調整，於本發明並不加以限制。

在本實施例中，圖案化絕緣層152可以覆蓋第一連接線路151。圖案化絕緣層152可以具有多個絕緣開口152d，以暴露出部分的第一連接線路151。

在本實施例中，圖案化絕緣層152可以接觸介電體165。舉例而言，圖案化絕緣層152可以直接接觸介電體165的部分介電頂面165a（即，介電體165最遠離載板91或重佈線路層140的表面）。

在本實施例中，圖案化絕緣層152與介電體165是藉由不同的步驟所形成。如此一來，相接觸的圖案化絕緣層152與介電體165之間可以具有界面F2（標示於圖1J）。在一實施例中，圖案化絕緣層152的材質可以不同於介電體165的材質。

在本實施例中，部分的圖案化絕緣層152可以填入介電體165的介電開口165d（標示於圖1C）。如此一來，可以降低位於介電開口165d內的第一連接線路151剝離（peeling）的可能。並且，在形成第一連接線路151時，可以降低鍍覆的厚度，而可以提升封裝結構100（標示於圖1H或圖1I）的製造效率。

請參照圖1E至圖1F，在本實施例中，可以於圖案化絕緣層152上形成第二連接線路153。第二連接線路153可以嵌入或填入圖案化絕緣層152的絕緣開口152d（標示於圖1E），以電性連接第一連接線路151中對應的線路。

在本實施例中，第二連接線路153的形成方式可以相同或相似於第一連接線路151的形成方式。舉例而言，第二連接線路153可以包括具有相同或相似圖案的種子層153s（標示於圖1J）及鍍覆層153p（標示於圖1J）。第二連接線路153的線路佈局可以依據設計上的需求而加以調整，於本發明並不加以限制。

在本實施例中，位於絕緣開口152d（標示於圖1E）內的部分第二連接線路153可以直接接觸第一連接線路151。舉例而言，屬於第二連接線路153的圖案化種子層153s（標示於圖1J）可以直接接觸第一連接線路151的鍍覆層151p（標示於圖1J）。

請參照圖1F至圖1G，在形成第一連接線路151之後，可以將第二晶片120配置於介電體165上。第二晶片120可以藉由第一連接線路151中對應的線路電性連接第一晶片110。

在本實施例中，第二晶片120可以包括基材121（標示於圖1J；可被稱為：第二基材）、多個晶片連接墊122（標示於圖1J；可被稱為：第二晶片連接墊）、晶片絕緣層123（標示於圖1J；可被稱為：第二晶片絕緣層）、晶片保護層124（標示於圖1J；可被稱為：第二晶片保護層）以及多個晶片端子125（標示於圖1J；可被稱為：第二晶片端子）。基材121的一側具有元件區（未繪示），而元件區所位於的表面可以被稱為第二主動面120a。相對於第二主動面120a的表面可以被稱為第二背面120b。連接於第二主動面120a及第二背面120b之間的表面可以被稱為第二側面120c。晶片連接墊122可以位於第二主動面120a上。晶片絕緣層123可以覆蓋晶片連接墊122，晶片保護層124可以覆蓋晶片絕緣層123，且晶片絕緣層123及晶片保護層124可以暴露出晶片連接墊122的一部分。第二晶片120的元件區內的元件可以藉由對應的後段金屬內連線電性連接於對應的晶片連接墊122。晶片端子125可以包括種子層125s（標示於圖1J）、鍍覆層125p（標示於圖1J）以及導電連接層125r（標示於圖1J），但本發明不限於此。在一實施例中，晶片端子125的種子層125s可以直接接觸晶片連接墊122，且鍍覆層125p可以位於種子層125s與導電連接層125r之間，但本發明不限於此。晶片連接墊122可以藉由對應的晶片端子125電性連接於對應的導電連接件172（可被稱為：第二導電連接件）。

在本實施例中，導電連接件172形式、形狀或形成方式可以相同或相似於導電連接件171。導電連接件172可以配置於第二連接線路153及第二晶片120之間，以使第二晶片120藉由對應的導電連接件172電性連接於第一連接線路151中對應的線路。在一實施例中，於將第二晶片120配置於對應的線路（如：第二連接線路153；但不限）上時，導電連接件可以降低對第二晶片120（如：第二主動面120a上的元件）及/或相連的對應線路（如：第二連接線路153；但不限）的損傷或損壞。

在本實施例中，第二晶片120與圖案化絕緣層152之間可以形成填充層162。填充層162可以包括毛細底部填膠（capillary underfill；CUF）或其他適宜的底膠（underfill），但本發明不限於此。

請繼續參照圖1G，在本實施例中，可以在圖案化絕緣層152上形成模封體167。模封體167覆蓋第二晶片120。舉例而言，模封體167可以覆蓋第二晶片120的第二側面120c。在一實施例中，模封體167的材質可以包括環氧樹脂（epoxy resin）或其他適宜的模塑化合物（molding compound），但本發明不限於此。模封體167例如是藉由模塑製程（molding process）所形成，但本發明不限於此。

在本實施例中，模封體167可以更覆蓋第二晶片120的第二背面120b，但本發明不限於此。

在一未繪示的實施例中，模封體167可以更覆蓋第二晶片120的第一主動面120a。

在一實施例中，模封體167的楊氏模數（Young’s modulus）可以大於介電體165的楊氏模數。相較於介電體165，模封體167可以作為結構上的支撐。

請參照圖1G至圖1H，在本實施例中，在移除載板91（標示於圖1G）之後，可以於重佈線路層140上且相對於第一晶片110處配置第三晶片130（標示於圖1H）。也就是說，重佈線路層140位於第一晶片110與第三晶片130之間。第三晶片130電性連接於重佈線路層140中對應的線路。

在本實施例中，第三晶片130可以包括基材131（標示於圖1J；可被稱為：第三基材）、多個晶片連接墊132（標示於圖1J；可被稱為：第三晶片連接墊）、晶片絕緣層133（標示於圖1J；可被稱為：第三晶片絕緣層）、晶片保護層134（標示於圖1J；可被稱為：第三晶片保護層）以及多個晶片端子135（標示於圖1J；可被稱為：第三晶片端子）。基材131的一側具有元件區（未繪示），而元件區所位於的表面可以被稱為第三主動面130a。相對於第三主動面130a的表面可以被稱為第三背面130b。連接於第三主動面130a及第三背面130b之間的表面可以被稱為第三側面130c。晶片連接墊132可以位於第三主動面130a上。晶片絕緣層133可以覆蓋晶片連接墊132，晶片保護層134可以覆蓋晶片絕緣層133，且晶片絕緣層133及晶片保護層134可以暴露出晶片連接墊132的一部分。第三晶片130的元件區內的元件可以藉由對應的後段金屬內連線電性連接於對應的晶片連接墊132。晶片端子135可以包括種子層135s（標示於圖1J）、鍍覆層135p（標示於圖1J）以及導電連接層135r（標示於圖1J），但本發明不限於此。在一實施例中，晶片端子135的種子層135s可以直接接觸晶片連接墊132，且鍍覆層135p可以位於種子層135s與導電連接層135r之間，但本發明不限於此。晶片連接墊132可以藉由對應的晶片端子135電性連接於對應的導電連接件173（可被稱為：第三導電連接件）。

在本實施例中，導電連接件173形式、形狀或形成方式可以相同或相似於導電連接件171。導電連接件173配置於重佈線路層140及第三晶片130之間，以使第三晶片130藉由對應的導電連接件173電性連接於重佈線路層140中對應的線路。在一實施例中，於將第三晶片130配置於重佈線路層140上時，導電連接件173可以降低對第三晶片130（如：第三主動面130a上的元件）及/或重佈線路層140的損傷或損壞。

在本實施例中，第三晶片130的第三主動面130a可以面向第一晶片110的第一主動面110a。如此一來，可以降低第三晶片130與第一晶片110之間的訊號傳輸距離。

在本實施例中，第三晶片130與重佈線路層140之間可以形成填充層163。填充層163可以包括毛細底部填膠或其他適宜的底膠，但本發明不限於此。

請參照圖1G至圖1H，在本實施例中，在移除載板91之後，可以在重佈線路層140上且相對於第一晶片110處形成多個導電端子179。導電端子179可以是導電柱（conductive pillar）、焊球、導電凸塊或具有其他形式或形狀的導電端子。導電端子179可以經由電鍍、沉積、置球、迴焊及/或其他適宜的製程來形成。導電端子179可以藉由重佈線路層140中對應的線路電性連接於第一連接線路151中對應的線路。

請參照圖1H，在本實施例中，可以經由單一化製程（singulation process），以至少切穿重佈線路層140、介電體165以及圖案化絕緣層152。單一化製程例如可以包括切割製程（dicing process/cutting process），但本發明不限於此。

值得注意的是，在進行單一化製程之後，相似的元件符號將用於單一化後的元件。舉例而言，第一晶片110（如圖1G所示）於單一化後可以為第一晶片110（如圖1H所示），第二晶片120（如圖1G所示）於單一化後可以為第二晶片120（如圖1H所示），重佈線路層140（如圖1G所示）於單一化後可以為重佈線路層140（如圖1H所示），介電體165（如圖1G所示）於單一化後可以為介電體165（如圖1H所示），圖案化絕緣層152（如圖1G所示）於單一化後可以為圖案化絕緣層152（如圖1H所示），諸如此類。其他單一化後的元件將依循上述相同的元件符號規則，於此不加以贅述或特別繪示。

值得注意的是，本發明並未限定配置第三晶片130、形成多個導電端子179以及單一化製程（若有）的順序。舉例而言，可以先移除載板91，然後配置第三晶片130，然後形成多個導電端子179，然後進行單一化製程。舉例而言，可以先進行單一化製程，然後移除載板91，然後配置第三晶片130、然後形成多個導電端子179。舉例而言，可以先移除載板91，然後配置第三晶片130，然後進行單一化製程，然後形成多個導電端子179。

圖1I是依照本發明的第一實施例的一種封裝結構的剖視示意圖。圖1J是依照本發明的第一實施例的一種封裝結構的部分剖視示意圖。圖1J可以是對應於圖1I中區域R1的放大圖。請參照圖1I及圖1J，經過上述步驟後即可大致上完成本實施例的封裝結構100的製作。

封裝結構100包括第一晶片110、第二晶片120、第三晶片130、重佈線路層140、第一連接線路151、圖案化絕緣層152以及介電體165。第一晶片110配置於重佈線路層140上。第一晶片110電性連接於重佈線路層140中對應的線路。介電體165位於重佈線路層140上且包覆第一晶片110。第一連接線路151位於介電體165上。第一連接線路151電性連接於重佈線路層140中對應的線路。圖案化絕緣層152覆蓋第一連接線路151。部分的圖案化絕緣層152嵌入介電體165。第二晶片120配置於介電體165上且電性連接於第一連接線路151中對應的線路。第三晶片130配置於重佈線路層140上且相對於第一晶片110。第三晶片130電性連接於重佈線路層140中對應的線路。

在一實施例中，第一晶片110、第二晶片120及第三晶片130可以是具有相同或不同功能（function）的晶粒（die）、封裝後晶片（packaged chip）、堆疊式的晶片封裝件（stacked chip package）或是特殊應用積體電路（Application-Specific Integrated Circuit；ASIC），但本發明不限於此。

在一實施例中，第一晶片110、第二晶片120及第三晶片130之間可以是異質的（heterogeneous）晶片。舉例而言，第一晶片110及第三晶片130的其中之一可以是動態隨機存取記憶體晶片（dynamic random access memory；DRAM）、靜態隨機存取記憶體晶片（static random access memory；SRAM）或高頻寬記憶體（High Bandwidth Memory；HBM）晶片，第一晶片110及第二晶片120的其中另一可以是特殊應用積體電路晶片（Application-specific integrated circuit；ASIC）、應用處理器（application processor；AP）、系統晶片（system on chip；SoC）或其他類似的高效能運算（High Performance Computing；HPC）晶片，但本發明不限於此。又舉例而言，第二晶片120可以是電源管理晶片（Power Mmanagement IC；PMIC），但本發明不限於此。

在本實施例中，第一晶片110、第二晶片120及第三晶片130可以彼此重疊，但本發明不限於此。

在本實施例中，第二晶片120的尺寸可以大於第一晶片110的尺寸，且第一晶片110的尺寸可以大於第三晶片130的尺寸，但本發明不限於此。

在本實施例中，第二晶片120的厚度可以大於第一晶片110的厚度，且第一晶片110的厚度可以大於第三晶片130的厚度，但本發明不限於此。

在本實施例中，封裝結構100可以更包括模封體167。模封體167可以覆蓋第二晶片120。

在本實施例中，模封體167可以覆蓋第二晶片120的第二背面120b及第二側面120c，但本發明不限於此。

在本實施例中，封裝結構100可以更包括導電連接件171。導電連接件171可以配置於重佈線路層140及第一晶片110之間，以使第一晶片110藉由對應的導電連接件171電性連接於重佈線路層140中對應的線路。

在本實施例中，封裝結構100可以更包括第二連接線路153。第二連接線路可以位於圖案化絕緣層152上且嵌入圖案化絕緣層152。

在本實施例中，封裝結構100可以更包括導電連接件172。導電連接件172可以配置於第二連接線路153及第二晶片120之間，以使第二晶片120藉由對應的導電連接件172及第二連接線路153中對應的線路電性連接於第一連接線路151中對應的線路。

在本實施例中，封裝結構100可以更包括導電連接件173。導電連接件173配置於重佈線路層140及第三晶片130之間，以使第三晶片130藉由對應的導電連接件173電性連接於重佈線路層140中對應的線路。

在本實施例中，封裝結構100可以更包括對應於第一晶片110的導電連接件171、對應於第二晶片120的導電連接件172以及對應於第三晶片130的導電連接件173。在具有多晶片（如：第一晶片110、第二晶片120及第三晶片130）的封裝結構（如：封裝結構100）中，藉由對應的導電連接件（如：導電連接件171、導電連接件172及導電連接件173）可以降低配置晶片時對晶片及/或對應的導電件的損傷或損壞。如此一來，可以提升具有多晶片的封裝結構的品質及良率。

圖2是依照本發明的第二實施例的一種封裝結構的剖視示意圖。第二實施例的封裝結構200與第一實施例的封裝結構100相似，其類似的構件以相同的標號表示，且具有類似的功能、材質或形成方式，並省略描述。

請參照圖2，封裝結構200包括第一晶片110、第二晶片120、第三晶片130、重佈線路層240、第一連接線路151、圖案化絕緣層152以及介電體165。第一晶片110配置於重佈線路層240上。第一晶片110電性連接於重佈線路層240中對應的線路。介電體165位於重佈線路層240上。第一連接線路151電性連接於重佈線路層240中對應的線路。第三晶片130配置於重佈線路層240上且相對於第一晶片110。第三晶片130電性連接於重佈線路層240中對應的線路。

在本實施例中，重佈線路層240的形成方式可以相同或相似於前述實施例的重佈線路層240的形成方式，故於不加以贅述。

在本實施例中，第一晶片110與第三晶片130之間的訊號傳輸距離基本上相同於第一晶片110與第三晶片130之間的物理距離。舉例而言，第一晶片110與第三晶片130之間的訊號可以藉由對應的導電件（如：對應的導電連接件171、重佈線路層240中對應的導電層及對應的導電連接件171）傳輸，且第一晶片110的晶片端子115與第三晶片130的晶片端子135之間的距離基本上等於前述的導電件的高度或厚度（如：對應的導電連接件171的高度、重佈線路層240中對應的導電層及對應的導電連接件171的高度的總和）。如此一來，可能可以提升第一晶片110與第三晶片130之間訊號傳輸的品質及效率。

圖3是依照本發明的第三實施例的一種封裝結構的剖視示意圖。第三實施例的封裝結構300與第一實施例的封裝結構100相似，其類似的構件以相同的標號表示，且具有類似的功能、材質或形成方式，並省略描述。

請參照圖3，封裝結構300包括第一晶片110、第二晶片120、第三晶片130、重佈線路層140、第一連接線路151、圖案化絕緣層152、介電體165以及模封體367。模封體367可以覆蓋第二晶片120。

在本實施例中，模封體367的形成方式可以相同或相似於前述實施例的模封體167的形成方式，故於不加以贅述。

在本實施例中，模封體367可以覆蓋第二晶片120第二側面120c，且模封體367可以暴露出第二晶片120的第二背面120b。

在本實施例中，封裝結構300可以更包括散熱件388。散熱件388可以熱耦接於第二晶片120。

在本實施例中，第二晶片120的第二背面120b與散熱件388之間可以具有熱界面材料（Thermal Interface Material；TIM）387，但本發明不限於此。

在一實施例中，第二晶片120的第二背面120b可以直接接觸散熱件388，但本發明不限於此。

在一實施例中，類似於散熱件388的散熱件可以具有鰭片（fins），但本發明不限於此。

綜上所述，本發明的晶片封裝結構及晶片封裝結構的製造方法整合了多個晶片且具有良好的品質及良率。

100、200、300:封裝結構 110:第一晶片 110a:第一主動面 110b:第一背面 110c:第一側面 120:第二晶片 120a:第二主動面 120b:第二背面 120c:第二側面 130:第三晶片 130a:第三主動面 130b:第三背面 130c:第三側面 111、121、131:基材 112、122、132:晶片連接墊 113、123、133:晶片絕緣層 114、124、134:晶片保護層 115、125、135:晶片端子 115s、125s、135s:種子層 115p、125p、135p:鍍覆層 115r、125r、135r:導電連接層 140、240:重佈線路層 141、143、145:導電層 145a:導電頂面 145c:導電側面 142、144:絕緣層 167、367:模封體 165:介電體 165b:介電底面 165d:介電開口 151:第一連接線路 151b:導電底面 151s:種子層 151p:鍍覆層 152:圖案化絕緣層 152d:絕緣開口 153:第二連接線路 153s:種子層 153p:鍍覆層 162、163:填充層 171、172、173:導電連接件 171c:側壁 179:導電端子 387:熱界面材料 388:散熱件 91:載板 92:離型層 F1、F2:界面 R1:區域

圖1A至圖1H是依照本發明的第一實施例的一種封裝結構的部分製造方法的部分剖視示意圖。圖1I是依照本發明的第一實施例的一種封裝結構的剖視示意圖。圖1J是依照本發明的第一實施例的一種封裝結構的部分剖視示意圖。圖2是依照本發明的第二實施例的一種封裝結構的剖視示意圖。圖3是依照本發明的第三實施例的一種封裝結構的剖視示意圖。

100:封裝結構

110:第一晶片

120:第二晶片

120b:第二背面

120c:第二側面

130:第三晶片

140:重佈線路層

167:模封體

165:介電體

151:第一連接線路

152:圖案化絕緣層

153:第二連接線路

162、163:填充層

171、172、173:導電連接件

179:導電端子

R1:區域

Claims

一種封裝結構，包括：重佈線路層；第一晶片，配置於所述重佈線路層上且電性連接所述重佈線路層；介電體，位於所述重佈線路層上且包覆所述第一晶片；第一連接線路，覆蓋且直接接觸所述介電體遠離所述重佈線路層的表面且電性連接所述重佈線路層；圖案化絕緣層，覆蓋所述第一連接線路，且部分的所述圖案化絕緣層嵌入所述介電體；第二晶片，配置於所述介電體上且電性連接於所述第一連接線路；以及第三晶片，配置於所述重佈線路層上且相對於所述第一晶片，且所述第三晶片電性連接所述重佈線路層。
如請求項1所述的封裝結構，其中所述介電體具有介電底面，所述第一連接線路具有導電底面，且所述介電底面及所述導電底面不共面。
如請求項1所述的封裝結構，其中所述圖案化絕緣層與所述介電體相接觸，且所述圖案化絕緣層及所述介電體之間具有界面。
如請求項1所述的封裝結構，其中所述第三晶片的第三主動面面向所述第一晶片的第一主動面，且所述介電體覆蓋所述第一晶片的第一背面、第一側面及部分的所述第一主動面。
如請求項1所述的封裝結構，其中所述重佈線路層包括：頂絕緣層；以及頂導電層，位於所述頂絕緣層上且嵌入所述頂絕緣層，且所述介電體覆蓋所述頂導電層的部分導電頂面及導電側面。
如請求項5所述的封裝結構，其中所述第一連接線路直接接觸所述頂導電層的所述導電頂面，且所述第一連接線路與所述頂導電層之間具有界面。
如請求項1所述的封裝結構，其中所述重佈線路層包括頂絕緣層以及位於所述頂絕緣層上且嵌入所述頂絕緣層的頂導電層，且所述封裝結構更包括：第一導電連接件，配置於所述重佈線路層及所述第一晶片之間，且所述第一晶片藉由所述第一導電連接件電性連接於所述頂導電層。
如請求項7所述的封裝結構，其中所述介電體更覆蓋所述第一導電連接件。
如請求項1所述的封裝結構，更包括：第二連接線路，位於所述圖案化絕緣層上且嵌入所述圖案化絕緣層；第二導電連接件，配置於所述第二連接線路及所述第二晶片之間，且所述第二晶片藉由所述第二導電連接件電性連接於所述第二連接線路。
一種封裝結構的製造方法，包括：形成重佈線路層於載板上；配置第一晶片於所述重佈線路層上以電性連接所述重佈線路層；形成介電體於所述載板上，以覆蓋所述第一晶片；形成第一連接線路於所述載板上，且部分的所述第一連接線路貫穿所述介電體以電性連接所述重佈線路層；形成圖案化絕緣層於所述載板上，以覆蓋所述第一連接線路且嵌入所述介電體；配置第二晶片於所述介電體上且電性連接於所述第一連接線路；以及移除所述載板，以配置第三晶片於所述重佈線路層上且相對於所述第一晶片，且所述第三晶片電性連接所述重佈線路層。