CN117976557A - 一种扇入型封装结构及其制备方法 - Google Patents

Abstract

本公开实施例提供一种扇入型封装结构及其制备方法，该方法包括：提供第一芯片和至少一个第二芯片，第二芯片在第一芯片上的正投影落在第一芯片的内侧，自第二芯片的功能面向其厚度方向延伸形成有多个间隔分布的导电盲孔；在第一芯片的功能面形成多个垂直互连结构；将第二芯片的功能面固定于第一芯片的功能面；在第一芯片的功能面形成分别包裹第二芯片和垂直互连结构的塑封层；将第二芯片的非功能面以及塑封层背离第一芯片的表面进行减薄，形成导电通孔并露出垂直互连结构；在导电通孔和露出的垂直互连结构上形成信号输出层。将至少一个小尺寸的第二芯片设置于第一芯片，具有更小的封装尺寸和翘曲，提升总体封装良率，减小制造工艺难度，降低成本。

Description

一种扇入型封装结构及其制备方法

技术领域

本公开实施例属于半导体封装技术领域，具体涉及一种扇入型封装结构及其制备方法。

背景技术

随着SoC(System on Chip,系统级芯片)的技术节点不断向前推进，其集成的功能在不断增加，由此带来的SoC芯片的设计成本与制造成本不断增高，加大了其技术演进的难度。现有的芯粒技术，将SoC芯片中功能离散成多颗具有特定功能的芯粒，再通过2.5D封装进行平面连接，典型的案例为CPU与HBM芯片的CoWoS@-S封装。在CoWoS@-S封装结构中，封装转接板尺寸随CPU尺寸与HBM颗数的增加而不断增大，单晶圆上能够容纳的转接板芯片的颗数有限，不利于制造时产品的良率管理。而且，转接板尺寸的增大导致封装模组的大翘曲，不利于后续的模组贴基板工艺。

另外，现有的3D封装结构中将硅通孔设置于大尺寸芯片，大尺寸芯片的技术节点高，晶体管密度高，本身制造难度大，硅通孔加在上面，要在设计上避开晶体管就存在难度，且增加制程，也会造成良率损失。综合考虑12寸晶圆上，芯片尺寸大，能容纳的芯片数也少，损失一颗，良率损失比率也就大。现在的一些CPU晶圆，晶圆上芯片总数也就100颗左右，甚至更少，其制造成本很高，良率损失会带来很大的经济损失。

针对上述问题，有必要提出一种设计合理且有效解决上述问题的扇入型封装结构及其制备方法。

发明内容

本公开实施例旨在至少解决现有技术中存在的技术问题之一，提供一种扇入型封装结构及其制备方法。

本公开实施例的一方面提供一种扇入型封装结构的制备方法，所述制备方法包括：

提供第一芯片和至少一个第二芯片，所述第二芯片在所述第一芯片上的正投影落在所述第一芯片的内侧，其中，自所述第二芯片的功能面向其厚度方向延伸形成有多个间隔分布的导电盲孔；

在所述第一芯片的功能面形成多个间隔分布的垂直互连结构；

将所述第二芯片的功能面固定于所述第一芯片的功能面；

在所述第一芯片的功能面形成塑封层，所述塑封层分别包裹所述第二芯片和所述垂直互连结构；

将所述第二芯片的非功能面以及所述塑封层背离所述第一芯片的表面进行减薄，形成导电通孔并露出所述垂直互连结构；

在所述导电通孔和露出的所述垂直互连结构上形成信号输出层。

示例性的，所述第一芯片的功能面设置有第一重布线层；

所述在所述第一芯片的功能面形成多个间隔分布的垂直互连结构，包括：

在所述第一重布线层上形成与其电连接的互连布线层；

在所述互连布线层上形成与其电连接的多个间隔分布的所述垂直互连结构。

示例性的，所述第二芯片的功能面设置第二重布线；

所述将所述第二芯片的功能面固定于所述第一芯片的功能面，包括：

在所述第二重布线层上形成与其电连接的导电凸起；

将所述第二芯片的功能面通过所述导电凸起固定于所述第一芯片的所述互连布线层。

示例性的，在所述第一芯片的功能面形成多个间隔分布的垂直互连结构，且所述第二芯片的功能面固定于所述第一芯片的功能面时：

所述垂直互连结构的高度大于所述导电盲孔的高度。

示例性的，所述在所述导电通孔和露出的所述垂直互连结构上形成信号输出层之前，还包括：

对所述塑封层和所述第二芯片的非功能面进行图形化，以使所述垂直互连结构和所述导电通孔露出至预设高度。

示例性的，所述在所述导电通孔和露出的所述垂直互连结构上形成信号输出层，包括：

在所述塑封层和所述第二芯片的非功能面形成介电层；

图形化所述介电层以露出所述垂直互连结构和所述导电通孔；

在露出的所述垂直互连结构和所述导电通孔上形成多个焊球。

本公开实施例的另一方面提供一种扇入型封装结构，包括：

第一芯片；

至少一个第二芯片，所述第二芯片的功能面固定于所述第一芯片的功能面，其中，所述第二芯片在所述第一芯片上的正投影落在所述第一芯片的内侧，所述第二芯片设置有多个贯穿其厚度的导电通孔；

多个垂直互连结构，间隔设置于所述第一芯片的功能面；

塑封层，设置于所述第一芯片的功能面，并分别包裹所述第二芯片和所述垂直互连结构；

信号输出层，设置于所述塑封层背离所述第一芯片的表面以及所述第二芯片的非功能面。

可选的，所述第一芯片的功能面设置有第一重布线层，所述封装结构还包括互连布线层；

所述互连布线层设置于所述第一重布线层，所述互连布线层上设置有所述垂直互连结构。

可选的，所述第二芯片的功能面设置有第二重布线层，所述封装结构还包括导电凸起；

所述导电凸起夹设于所述第二重布线层和所述互连布线层之间。

可选的，信号输出层包括介质层和多个焊球；

所述介质层设置于所述塑封层背离所述第一芯片的表面以及所述第二芯片的非功能面；

所述介质层上设置有多个开口，多个开口露出有所述垂直互连结构和所述导电通孔；

所述开口内设置有与其对应的所述焊球。

本公开实施例的扇入型封装结构及其制备方法，该封装方法利用不同芯粒间的尺寸差异，直接采用3D堆叠的方式，将大尺寸的第一芯片作为基底，将至少一个小尺寸的第二芯片设置于第一芯片，具有更小的封装尺寸和翘曲；小尺寸的第二芯片上形成有导电通孔，实现封装结构与外界的垂直互连，在小尺寸的第二芯片上形成有导电通孔，可以避免由于导电通孔的制作导致的大尺寸第一芯片的良率损失，便于提升总体的封装良率，减小制造工艺难度，降低产品的设计成本和制造成本；将大尺寸的第一芯片作为基底进行封装，第一芯片可以在封装结构制备过程中起到支撑作用，同时第一芯片也是封装结构散热的重要组成部分。

附图说明

图1为本公开实施例中一实施例的一种扇入型封装结构的制备方法的流程示意图；

图2～图12为本公开实施例中另一实施例的一种扇入型封装结构的制备方法的工艺流程图；

图13为本公开实施例中另一实施例的一种扇入型封装结构的结构示意图。

具体实施方式

为使本领域技术人员更好地理解本公开实施例的技术方案，下面结合附图和具体实施方式对本公开实施例作进一步详细描述。

如图1所示，本公开实施例的一个方面提供一种扇入型封装结构的制备方法S100，所述制备方法S100包括：

S110、提供第一芯片和至少一个第二芯片，所述第二芯片在所述第一芯片上的正投影落在所述第一芯片的内侧，其中，自所述第二芯片的功能面向其厚度方向延伸形成有多个间隔分布的导电盲孔。

如图2至图12所示，提供第一芯片110和至少一个第二芯片120，第二芯片120在第一芯片110上的正投影落在第一芯片110的内侧。也就是说，第一芯片110的尺寸要大于第二芯片120的尺寸。其中，自第二芯片120的功能面向其厚度方向延伸形成有多个间隔分布的导电盲孔121。

需要说明的是，多个导电盲孔121可以是等间隔分布也可以是非等间隔分布，可以根据实际需要进行选择，本实施例不作具体限定。

需要进一步说明的是，第一芯片110和第二芯片120为不同类型的芯片，例如，第一芯片110可以是CPU芯片，第二芯片120可以是HBM芯片等。对于第一芯片110和第二芯片120的类型可以根据实际需要进行选择，本实施例不作具体限定。当第二芯片120的数量为多个时，多个第二芯片120可以是相同类型的芯片也可以是不同类型的芯片，可以根据实际需要进行选择，本实施例不作具体限定。

S120、在所述第一芯片的功能面形成多个间隔分布的垂直互连结构。

如图4所示，第一芯片110的功能面上设置有第一重布线层111，第一重布线层111包括第一钝化层111a和第一焊盘111b，其中，第一钝化层111a的材料可以采用二氧化硅等，第一焊盘111b的材料可以采用金属铜等。对于第一重布线层111的材料可以根据实际需要进行选择，本实施例不作具体限定。

其中，在第一芯片110的功能面形成多个间隔分布的垂直互连结构130的具体步骤如下：

首先，如图5所示，在第一重布线层111上形成与其电连接的互连布线层112。其中，形成互连布线层112的具体过程如下：在第一重布线层111的表面涂敷形成互连介电层112a，对第一重布线层111的表面起到保护作用。其中，互连介电层112a的材料为聚酰亚胺(PI)和聚苯并噁唑(PBO)等等。采用光刻和刻蚀等工艺图形化互连介电层112a，形成多个开口。在开口内沉积金属互连层112b，金属互连层112b与第一焊盘111b电连接，金属互连层112b的材料通常为钛和铜。互连介电层112a和金属互连层112b共同形成互连布线层112。

需要说明的是，对于互连布线层112的层数本实施例不作具体限定，可以根据实际需要进行选择。

本实施例中，第一重布线层上形成与其电连接的互连布线层，可以为第一芯片提供更高的互连密度，满足高性能器件的需求。

其次，如图6所示，采用电镀等工艺在互连布线层112上形成与其电连接的多个间隔分布的垂直互连结构130。垂直互连结构130与互连布线层112的金属互连层112b电连接。通过垂直互连结构130可以将第一芯片110的信号引出，实现第一芯片110与外界的垂直互连，减小了封装体积。

需要说明的是，在本实施例中，垂直互连结构130具体可以采用铜柱。其中，多个垂直互连结构130可以等间隔分布也可以非等间隔分布，可以根据实际需要进行选择，本实施例不作具体限定。

S130、将所述第二芯片的功能面固定于所述第一芯片的功能面。

如图2所示，第二芯片120的功能面上设置有第二重布线层122，第二重布线层122包括第二钝化层122a和第二焊盘122b，其中，第二钝化层122a的材料可以采用二氧化硅等，第二焊盘122b的材料可以采用金属铜等。对于第二重布线层122的材料可以根据实际需要进行选择，本实施例不作具体限定。

其中，将第二芯片120的功能面固定于第一芯片110的功能面，具体包括如下步骤：

首先，如图3所示，在第二重布线层122上形成与其电连接的导电凸起140。其中，导电凸起140可以采用铜锡凸起。

其次，如图7所示，将所述第二芯片120的功能面通过导电凸起140固定于第一芯片110的互连布线层112。也就是说，通过导电凸起140和互连布线层112实现第一芯片110和第二芯片120之间的电气互连。

需要说明的是，对于第二芯片120的数量本实施例不作具体限定，当第二芯片120的数量为多个时，多个第二芯片120平铺于第一芯片110的功能面上。

S140、在所述第一芯片的功能面形成塑封层，所述塑封层分别包裹所述第二芯片和所述垂直互连结构。

如图8所示，在第一芯片110的功能面上形成塑封层150，塑封层150分别包裹第二芯片120和垂直互连结构130。具体地，塑封层150除了包裹第二芯片120和垂直互连结构130之外，还包裹导电凸起140和互连布线层112，塑封层150对第二芯片120、垂直互连结构130、导电凸起140和互连布线层112起到保护作用。

S150、将所述第二芯片的非功能面以及所述塑封层背离所述第一芯片的表面进行减薄，形成导电通孔并露出所述垂直互连结构。

如图9所示，采用研磨等工艺将第二芯片120的非功能面和塑封层150背离第一芯片110的表面进行减薄，露出第二芯片120上的导电盲孔121以形成导电通孔123，并露出包裹在塑封层150上的垂直互连结构130。第二芯片120上的导电通孔123，实现封装结构与外界的垂直互连。在本实施例中，第二芯片120上的导电通孔123也即硅通孔。

需要说明的是，如图7所示，在第一芯片110的功能面形成多个间隔分布的垂直互连结构130，且第二芯片120的功能面固定于第一芯片110的功能面时，垂直互连结构130的高度大于导电盲孔121的高度，这样可以在第二芯片120的非功能面和塑封层150背离第一芯片110的表面进行减薄时，可以保证同时露出垂直互连结构130和导电盲孔121。在本实施例中，如图7所示，垂直互连结构130的顶部要高于导电盲孔121的顶部，一般要高出约10um。

S160、在所述导电通孔和露出的所述垂直互连结构上形成信号输出层。

其中，在导电通孔123和露出的垂直互连结构130上形成信号输出层之前，还包括：

如图10所示，采用干法或者湿法刻蚀工艺，对塑封层150和第二芯片120的非功能面进行图形化，以使垂直互连结构130和导电通孔123露出至预设高度，可以更好的使垂直互连结构130和导电通孔123与信号输出层电连接。

在导电通孔123和露出的垂直互连结构130上形成信号输出层，具体可以包括以下步骤：

首先，如图11所示，采用涂敷等工艺在塑封层150和第二芯片120的非功能面形成介电层161。介电层161对塑封层150的表面和第二芯片120的非功能面起到绝缘保护作用。其中，介电层161的材料可以是同时与塑封层150和导电通孔123相结合的材料，例如介电层161的材料可以为聚酰亚胺(PI)等等。

其次，采用光刻和刻蚀等工艺图形化介电层161以露出垂直互连结构130和导电通孔123。

最后，如图12所示，在露出的垂直互连结构130和导电通孔123上形成多个焊球162。介电层161和焊球162共同组成信号输出层。通过多个焊球162将整个封装结构的信号引出，实现与外界的电气连接。

需要说明的是，在形成多个焊球后，形成芯片封装体，根据封装要求将芯片封装体进行切割，形成多个独立的封装结构。

本公开实施例的扇入型封装结构的制备方法，利用不同芯粒间的尺寸差异，直接采用3D堆叠的方式，对第一芯片和第二芯片进行重新组装，将大尺寸的第一芯片作为基底，将至少一个小尺寸的第二芯片设置于第一芯片，具有更小的封装尺寸和翘曲；小尺寸的第二芯片上形成有导电通孔，实现封装结构与外界的垂直互连，在小尺寸的第二芯片上形成有导电通孔，可以避免由于导电通孔的制作导致的大尺寸第一芯片的良率损失，便于提升总体的封装良率，减小制造工艺难度，降低产品的设计成本和制造成本；将大尺寸的第一芯片作为基底进行封装，第一芯片可以在封装结构制备过程中起到支撑作用，同时第一芯片也是封装结构散热的重要组成部分。

如图13所示，本公开实施例的另一方面提供一种扇入型封装结构100，包括：第一芯片110、至少一个第二芯片120、多个垂直互连结构130、塑封层150和信号输出层。

第二芯片120的功能面固定于第一芯片110的功能面，其中，第二芯片120在第一芯片110上的正投影落在第一芯片110的内侧。也就是说，第一芯片110的尺寸大于第二芯片120的尺寸，第一芯片110作为基底，起到支撑的作用并且还起到散热作用。

第二芯片120设置有多个贯穿其厚度的导电通孔123。在本实施例中，导电通孔123具体可以为硅通孔。

在本实施例中，小尺寸的第二芯片120上设置有多个导电通孔123，实现封装结构与外界互连。一般情况下，大尺寸芯片的技术节点更加先进，成本昂贵，且导电通孔的位置影响大尺寸芯片的设计，加大设计成本。因此，在小尺寸的第二芯片上设置导电通孔，可以降低产品的设计成本和制造成本。

需要说明的是，第一芯片110和第二芯片120为不同类型的芯片，例如，第一芯片110可以是CPU芯片，第二芯片120可以是HBM芯片等。对于第一芯片110和第二芯片120的类型可以根据实际需要进行选择，本实施例不作具体限定。当第二芯片120的数量为多个时，多个第二芯片120可以是相同类型的芯片也可以是不同类型的芯片，可以根据实际需要进行选择，本实施例不作具体限定。

需要进一步说明的是，对于第二芯片120的数量本实施例不作具体限定，当第二芯片120的数量为多个时，多个第二芯片120平铺于第一芯片110的功能面上。

多个垂直互连结构130间隔设置于第一芯片110的功能面，以将第一芯片110的信号引出，实现第一芯片110与外界的垂直互连，减小了封装结构的体积。

需要说明的是，在本实施例中，垂直互连结构130具体可以采用铜柱。其中，多个垂直互连结构130可以等间隔分布也可以非等间隔分布，可以根据实际需要进行选择，本实施例不作具体限定。

塑封层150设置于第一芯片110的功能面，并分别包裹第二芯片120和垂直互连结构130，对第二芯片120和垂直互连结构130起到保护作用。

信号输出层设置于塑封层150背离第一芯片110的表面以及第二芯片120的非功能面。通过信号输出层可以将整个封装结构的信号引出。

本公开实施例的扇入型封装结构，将至少一个小尺寸的第二芯片设置于大尺寸的第一芯片，且第二芯片设置有多个贯穿其厚度的导电通孔，本封装结构相对于目前采用的2.5D封装、FO封装具有更小尺寸和翘曲便于提升总体的封装良率，减小制造工艺难度，降低产品的设计成本和制造成本；另外，大尺寸的第一芯片作为基底一方面可以起到支撑作用，另一方面第一芯片设置于封装结构的外侧，是封装结构散热的重要组成部分，便于后续产品的散热设计。本公开实施例的扇入型封装结构解决了系统级芯片在芯粒离散成多颗特定功能小芯片后封装重组问题。

示例性的，如图13所示，第一芯片110的功能面设置有第一重布线层111，该封装结构100还包括互连布线层112。

互连布线层112设置于第一重布线层111，互连布线层112上设置有垂直互连结构130。

需要说明的是，如图4所示，第一重布线层111包括第一钝化层111a和第一焊盘111b，其中，第一钝化层111a的材料可以采用二氧化硅等，第一焊盘111b的材料可以采用金属铜等。对于第一重布线层111的材料可以根据实际需要进行选择，本实施例不作具体限定。

需要进一步说明的是，如图5所示，互连布线层112包括设置于第一重布线层111的互连介电层112a和金属互连层112b。其中，互连介电层112a的材料为聚酰亚胺(PI)和聚苯并噁唑(PBO)等等。金属互连层112b的材料通常为钛和铜。对于互连布线层112的层数本实施例不作具体限定，可以根据实际需要进行选择。

本实施例中，互连布线层设置于第一重布线层，可以为第一芯片提供更高的互连密度，满足高性能器件的需求。

示例性的，如图3所示，第二芯片120的功能面设置有第二重布线层122，该封装结构100还包括导电凸起140。导电凸起140夹设于第二重布线层122和互连布线层122之间。其中，导电凸起140可以采用铜锡凸起。第二芯片120通过导电凸起140固定于第一芯片110的互连布线层122，进而实现第一芯片110与第二芯片120之间的电气互连。

需要说明的是，如图2所示，第二重布线层122包括第二钝化层122a和第二焊盘122b，其中，第二钝化层122a的材料可以采用二氧化硅等，第二焊盘122b的材料可以采用金属铜等。对于第二重布线层122的材料可以根据实际需要进行选择，本实施例不作具体限定。

示例性的，如图13所示，信号输出层包括介质层161和多个焊球162。

介质层161设置于塑封层150背离第一芯片110的表面以及第二芯片120的非功能面，对塑封层150的表面和第二芯片120的非功能面起到保护作用。其中，介电层161的材料可以是同时与塑封层150和导电通孔123相结合的材料，例如介电层161的材料可以为聚酰亚胺(PI)等等。

介质层161上设置有多个开口，多个开口露出有垂直互连结构130和导电通孔123。开口内设置有与其对应的焊球162。

本公开实施例中，通过多个焊球将整个封装结构的信号引出，实现与外界的电气连接。

可以理解的是，以上实施方式仅仅是为了说明本公开实施例的原理而采用的示例性实施方式，然而本公开实施例并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开实施例的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开实施例的保护范围。

Claims (10)

1.一种扇入型封装结构的制备方法，其特征在于，所述制备方法包括：

提供第一芯片和至少一个第二芯片，所述第二芯片在所述第一芯片上的正投影落在所述第一芯片的内侧，其中，自所述第二芯片的功能面向其厚度方向延伸形成有多个间隔分布的导电盲孔；

在所述第一芯片的功能面形成多个间隔分布的垂直互连结构；

将所述第二芯片的功能面固定于所述第一芯片的功能面；

在所述第一芯片的功能面形成塑封层，所述塑封层分别包裹所述第二芯片和所述垂直互连结构；

将所述第二芯片的非功能面以及所述塑封层背离所述第一芯片的表面进行减薄，形成导电通孔并露出所述垂直互连结构；

在所述导电通孔和露出的所述垂直互连结构上形成信号输出层。

2.根据权利要求1所述的制备方法，其特征在于，所述第一芯片的功能面设置有第一重布线层；

所述在所述第一芯片的功能面形成多个间隔分布的垂直互连结构，包括：

在所述第一重布线层上形成与其电连接的互连布线层；

在所述互连布线层上形成与其电连接的多个间隔分布的所述垂直互连结构。

3.根据权利要求2所述的制备方法，其特征在于，所述第二芯片的功能面设置第二重布线；

所述将所述第二芯片的功能面固定于所述第一芯片的功能面，包括：

在所述第二重布线层上形成与其电连接的导电凸起；

将所述第二芯片的功能面通过所述导电凸起固定于所述第一芯片的所述互连布线层。

4.根据权利要求1至3任一项所述的制备方法，其特征在于，在所述第一芯片的功能面形成多个间隔分布的垂直互连结构，且所述第二芯片的功能面固定于所述第一芯片的功能面时：

所述垂直互连结构的高度大于所述导电盲孔的高度。

5.根据权利要求1至3任一项所述的制备方法，其特征在于，所述在所述导电通孔和露出的所述垂直互连结构上形成信号输出层之前，还包括：

对所述塑封层和所述第二芯片的非功能面进行图形化，以使所述垂直互连结构和所述导电通孔露出至预设高度。

6.根据权利要求5所述的制备方法，其特征在于，所述在所述导电通孔和露出的所述垂直互连结构上形成信号输出层，包括：

在所述塑封层和所述第二芯片的非功能面形成介电层；

图形化所述介电层以露出所述垂直互连结构和所述导电通孔；

在露出的所述垂直互连结构和所述导电通孔上形成多个焊球。

7.一种扇入型封装结构，其特征在于，包括：

第一芯片；

至少一个第二芯片，所述第二芯片的功能面固定于所述第一芯片的功能面，其中，所述第二芯片在所述第一芯片上的正投影落在所述第一芯片的内侧，所述第二芯片设置有多个贯穿其厚度的导电通孔；

多个垂直互连结构，间隔设置于所述第一芯片的功能面；

塑封层，设置于所述第一芯片的功能面，并分别包裹所述第二芯片和所述垂直互连结构；

信号输出层，设置于所述塑封层背离所述第一芯片的表面以及所述第二芯片的非功能面。

8.根据权利要求7所述的扇入型封装结构，其特征在于，所述第一芯片的功能面设置有第一重布线层，所述封装结构还包括互连布线层；

所述互连布线层设置于所述第一重布线层，所述互连布线层上设置有所述垂直互连结构。

9.根据权利要求7所述的扇入型封装结构，其特征在于，所述第二芯片的功能面设置有第二重布线层，所述封装结构还包括导电凸起；

所述导电凸起夹设于所述第二重布线层和所述互连布线层之间。

10.根据权利要求7至9任一项所述的扇入型封装结构，其特征在于，信号输出层包括介质层和多个焊球；

所述介质层设置于所述塑封层背离所述第一芯片的表面以及所述第二芯片的非功能面；

所述介质层上设置有多个开口，多个开口露出有所述垂直互连结构和所述导电通孔；

所述开口内设置有与其对应的所述焊球。