TWI753949B

TWI753949B - 半導體裝置與其製造方法

Info

Publication number: TWI753949B
Application number: TW106133458A
Authority: TW
Inventors: 鄭心圃; 方子睿; 鄭錫圭; 韓至剛; 賴怡仁; 劉獻文; 林儀柔
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2016-11-29
Filing date: 2017-09-28
Publication date: 2022-02-01
Also published as: US20180151512A1; TW201820494A; CN108122879B; US10290590B2; CN108122879A

Abstract

一種半導體裝置，其包含：一第一介電層，其具有一第一表面；一模製化合物，其安置於該第一介電層之該第一表面上；一第二介電層，其具有安置於該模製化合物上之一第一表面；一通路，其安置於該模製化合物中；及一第一導電凸塊，其安置於該通路上且由該第二介電層包圍；其中該第一介電層及該第二介電層由相同材料組成。填充材料具有介於該第二介電層與該半導體晶粒之間的一厚度，且該孔之直徑與該填充材料之該厚度成反比。

Description

半導體裝置與其製造方法

本揭露實施例係有關半導體裝置與其製造方法。

在封裝一半導體裝置之操作期間，一積體電路可垂直耦合至一記憶體電路以允許裝置(諸如行動電話)具有較高組件密度。半導體裝置裝配有諸多積體組件(其包含具有不同熱性質之各種材料)。因而，積體組件在固化半導體裝置之後呈非所要組態。非所要組態將導致半導體裝置之良率損失、組件之間接合欠佳、出現裂痕、組件分層等等。隨著半導體裝置之製造操作變得日益複雜，修改半導體裝置之一結構且改良製造操作存在更多挑戰。因而，需要提供一種新穎半導體封裝總成來解決上述缺點。

本揭露的一實施例係關於一種半導體裝置，其包括：一第一介電層，其具有一第一表面；一模製化合物，其安置於該第一介電層之該第一表面上；一第二介電層，其具有安置於該模製化合物上之一第一表面；一通路，其安置於該模製化合物中；及一第一導電凸塊，其安置於該通路上且由該第二介電層包圍；其中該第一介電層及該第二介電層由相同材料組成。本揭露的一實施例係關於一種半導體裝置，其包括：一第一介電層，其具有一第一表面；一模製化合物，其安置於該第一介電層之該第一表面上；一第二介電層，其具有安置於該模製化合物上之一第一表面；一通路，其安置於該模製化合物中；及一第一導電凸塊，其安置於該通路上且由該第二介電層包圍；其中該第一介電層及該第二介電層具有實質上相同之熱膨脹係數(CTE)。本揭露的一實施例係關於一種製造一半導體裝置之方法，其包括：使一通路、一第一半導體晶粒及一模製化合物形成於一第一介電層上，其中該模製化合物經配置以模製該通路及該第一半導體晶粒；使一第二介電層形成於該通路、該第一半導體晶粒及該模製化合物上；使一第一導電凸塊形成於該第二介電層上；使一孔形成該第一介電層上；及將一第二半導體晶粒之一第二導電凸塊安置於該孔上；其中該第一介電層及該第二介電層由相同材料組成。

以下揭露提供用於實施所提供之標的之不同特徵的諸多不同實施例或實例。下文將描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意欲具限制性。例如，在以下描述中，「使一第一構件形成於一第二構件上方或一第二構件上」可包含其中形成直接接觸之該第一構件及該第二構件的實施例，且亦可包含其中可在該第一構件與該第二構件之間形成額外構件使得該第一構件及該第二構件可不直接接觸的實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係為了簡化及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。下文將詳細討論本揭露之實施例。然而，應瞭解，本揭露提供可體現於各種特定背景中之諸多適用發明概念。所討論之特定實施例僅供說明且不限制本揭露之範疇。此外，在本文中，為便於描述，諸如「下面」、「下方」、「下」、「上方」、「上」、「下」、「左」、「右」及其類似者之空間相對術語可用於描述一元件或構件與另外(若干)元件或(若干)構件之關係，如圖中所繪示。空間相對術語除涵蓋圖中所描繪之定向之外，亦意欲涵蓋裝置在使用或操作中之不同定向。設備可依其他方式定向(旋轉90度或依其他定向)且亦可相應地解譯本文所使用之空間相對描述詞。應瞭解，當一元件被稱為「連接至」或「耦合至」另一元件時，其可直接連接至或耦合至另一元件，或可存在介入元件。儘管闡述本揭露之寬泛範疇的數值範圍及參數係近似值，但應儘可能精確地報告特定實例中所闡述之數值。然而，任何數值固有地含有由各自測試量測中所發現之標準偏差引起之某些必然誤差。另外，如本文所使用，術語「約」大體上意謂在一給定值或範圍之10%、5%、1%或0.5%內。替代地，如由一般技術者所考量，術語「約」意謂在平均值之一可接受標準誤差內。除在操作/工作實例中之外，或除非另有明確規定，否則在所有例項中，本文所揭露之所有數值範圍、數量、值及百分比(諸如材料數量、持續時間、溫度、操作條件、數量比及其類似者之數值範圍、數量、值及百分比)應被理解為由術語「約」修飾。相應地，除非指示相反，否則本揭露及其隨附申請專利範圍中所闡述之數值參數係可視需要變動之近似值。至少應鑑於所報告之有效數位之數目且藉由應用一般捨入技術來解釋各數值參數。在本文中，範圍可被表達為自一端點至另一端點或介於兩個端點之間。除非另有規定，否則本文所揭露之所有範圍包含端點。圖1A係繪示根據一些實施例之一半導體裝置100的一圖式。半導體裝置100係一晶圓級封裝半導體裝置。半導體裝置100可為一堆疊半導體裝置或一三維(3D)封裝半導體裝置。為了簡潔，圖1A僅展示晶圓級封裝半導體裝置之橫截面圖之一部分。例如，半導體裝置100包括堆疊於一系統單晶片(SOC)上之至少一DRAM電路。根據一些實施例，半導體裝置100包括一第一介電層102、一模製化合物104、一第二介電層106、複數個通路108、一第一半導體晶粒或晶片112、複數個第一導電凸塊114、複數個第二導電凸塊116、一第二半導體晶粒或晶片118及一填充材料120。第一介電層102具有一第一表面1022及與第一表面1022對置之一第二表面1024。第一導電凸塊114安置於第一介電層102之第二表面1024上。通路108安置於第一介電層102之第一表面1022上。模製化合物104安置於第一表面1022上且經配置以包圍第一通路108。第二介電層106具有一第一表面1062及與第一表面1062對置之一第二表面1064。第二介電層106藉由第一表面1062來安置於模製化合物104上。第二導電凸塊116安置於第二介電層106中且分別與通路108接觸及對準。根據一些實施例，第一介電層102及第二介電層106由相同材料組成。例如，第一介電層102及第二介電層106由低溫聚醯亞胺組成。可在對流或擴散爐中以230^o C之一溫度固化低溫聚醯亞胺層以確保足夠機械及電性質。根據一些實施例，第一介電層102係其內圖案化複數個金屬路徑及通路之一金屬間介電層。金屬路徑及通路可經配置以電連接第一半導體晶粒112、通路108及/或第一導電凸塊114。第二介電層106係一單一介電層。然而，此並非為本發明實施例之一限制。第二介電層106亦可為具有形成於其內之複數個金屬路徑及通路的一金屬間介電層。此外，第一半導體晶粒112安置於第一介電層102與第二介電層106之間。通路108安置於第一半導體晶粒112周圍。模製化合物104經配置以包圍通路108及第一半導體晶粒112。根據一些實施例，第一半導體晶粒112具有面向第一介電層102之第一表面1022的一第一表面及面向第二介電層106之第一表面1062的一第二表面。第一半導體晶粒112之第一表面可電耦合至第一介電層102之第一表面1022，及/或第一半導體晶粒112之第二表面可電耦合至第二介電層106之第一表面1062。另外，第二介電層106經配置以具有用於分別接收第二導電凸塊116之複數個孔1066。孔1066自第一表面1062穿透至第二表面1064。第二導電凸塊116安置於孔1066中以分別接觸通路108。根據一些實施例，通路108由銅組成，且第二導電凸塊116由銲料組成。然而，此並非為本發明實施例之一限制。通路108及第二導電凸塊116可由相同導電材料組成。此外，通路108之各者經配置以具有一第一寬度(或直徑) W1。孔1066之各者具有一第二寬度W2。根據一些實施例，第一寬度W1相同於第二寬度W2。然而，此並非為本發明實施例之一限制。第一寬度W1可不同於第二寬度W2。例如，第二寬度W2可小於第一寬度W1或第二寬度W2可大於第一寬度W1。第二半導體晶粒118安置於第二導電凸塊116上。填充材料120安置於第二介電層106與第二半導體晶粒118之間。填充材料120經配置以包圍第二導電凸塊116之上部分。第二導電凸塊116之上部分自第二介電層106之第二表面1064突出。第一導電凸塊114具有一第一高度H1且第二導電凸塊116具有一第二高度H2。根據一些實施例，第一高度H1大於第二高度H2，及/或第一導電凸塊114之體積大於第二導電凸塊116之體積。複數個導電路徑形成於第一介電層102中。導電路徑係用於在第一通路108、第一導電凸塊114及/或第一半導體晶粒112之間提供電連接之圖案化金屬層。根據一些實施例，複數個圖案化金屬層可形成於第二介電層106中，且複數個圖案化金屬層可電連接至第一半導體晶粒112。熱膨脹係物質回應於溫度之一變化而透過熱傳遞來改變形狀、面積及體積之趨勢。膨脹度除以溫度之變化被稱為材料之熱膨脹係數且一般隨溫度變動。根據一些實施例，當第一半導體晶粒112之前側層(即，第一介電層102)及後側層(即，第二介電層106)由相同材料(即，低溫聚醯亞胺)組成時，第一半導體晶粒112之前側層及後側層之熱膨脹係數係實質上相同的。相應地，半導體裝置100在一回銲操作或一高溫操作期間不具有顯著翹曲。例如，在回銲操作期間，溫度自25^o C改變至260^o C。之後，溫度自260^o C返回至25^o C。當半導體裝置之翹曲問題被解決時，第二導電凸塊116之可靠性亦被改良。因此，第二導電凸塊116可在無需面對爆裂問題之情況下穩固地附著至第二通路108及第二半導體晶粒118。另外，根據一些實施例，當第二寬度W2等於第一寬度W1時，第二導電凸塊116可具有一相對較大面積來與一對應通路108接觸。當孔1066之第二寬度W2相對較大時，可在回銲操作之後減小第二導電凸塊116之高度H2。根據一些實施例，第二介電層106上之孔1066可藉由雷射來鑽削。當減小第二導電凸塊116之高度H2時，可將第二介電層106與第二半導體晶粒118之間的間隙高度H3減小至一相對較小高度(例如93 um)，其有益於將填充材料120填充至第二介電層106與第二半導體晶粒118之間的間隙中之操作期間之毛細效應及較佳底膠填充材料流動性。相應地，填充材料120在第二介電層106與第二半導體晶粒118之間具有相對較低空隙比。空隙可被視為填充材料120內之水分。應注意，若空隙比太高，則填充材料120中之空隙會在高溫操作之回銲操作(例如25^o C~260^o C~25^o C)期間引起爆米花封裝破裂問題。再者，當第二介電層106與第二半導體晶粒118之間的間隙高度(即，高度H3)相對較小時，用於填充第二介電層106與第二半導體晶粒118之間的間隙的填充材料120之數量或施配量亦被減少。相應地，可減少半導體裝置100之材料成本。當第二介電層106上之孔1066之直徑較大時，第二介電層106與第二半導體晶粒118之間的間隙較小。此係因為第二導電凸塊116之高度H2被減小。因此，孔1066之直徑W2與填充材料120之厚度成反比。應注意，可自孔1066之頂部開口、底部開口或任何中間高度量測孔1066之直徑W2，且此並非為本實施例之一限制。填充材料120具有介於第二介電層106與半導體晶粒118之間的一厚度H3，且孔1066之直徑W2與填充材料120之厚度H3成反比。根據一些半導體封裝裝置，前側介電層及後側介電層由不同材料組成。例如，在一實驗半導體封裝裝置中，前側介電層由低溫聚醯亞胺形成，而後側介電層由一超低固化聚苯並噁唑(PBO)形成，其中超低固化聚苯並噁唑之固化溫度係約200°C至約220°C。當後側介電層由超低固化聚苯並噁唑形成時，形成於超低固化聚苯並噁唑層中之孔之直徑比孔1066之直徑(即，第二寬度W2)小很多，且超低固化聚苯並噁唑層與一DRAM電路之間的高度大於高度H3。例如，通路108之第一高度W1 (即，TIV銅直徑之直徑)係約190 um，由第二介電層106包圍之第二導電凸塊116之第二寬度W2係約158 um。然而，當後側介電層由超低固化聚苯並噁唑形成時，由超低固化聚苯並噁唑包圍之導電凸塊之寬度係約150 um。因此，形成於超低固化聚苯並噁唑層中之孔之直徑比第二寬度W2小約7 um至約10 um。再者，超低固化聚苯並噁唑層與DRAM晶粒之間的高度比高度H3大約8 um。當DRAM電路與超低固化聚苯並噁唑層之間的間隙相對較大時，實驗半導體封裝裝置在填充操作期間具有比本實施例差之底膠填充毛細及流動性效應。較差底膠填充毛細及流動性效應會導致實驗半導體封裝裝置之高底膠填充空隙比及蠕變問題。再者，用於填充DRAM電路與超低固化聚苯並噁唑層之間的間隙的填充材料之施配量亦大於本實施例。圖1B係繪示根據一些實施例之圖1A中之孔1066之一俯視圖200的一圖式。根據一些實施例，孔1066藉由雷射來鑽削。因此，與藉由先前技術所形成之一孔相比，孔1066之側壁201a係一相對較平滑側壁。根據一些實施例，孔1066之直徑W2係約158 um。圖1C係繪示根據一些實施例之圖1A中之孔1066之細節部分122的一橫截面圖。自圖可見，藉由鑽削第二介電層106來在通路108上打通孔1066。在孔1066之側壁201a上，一突出部201b自孔1066之側壁201a突出。突出部201b由雷射在鑽削操作期間引起。應注意，在圖1C中，第二介電層106之一些部分安置於通路108之表面上，使得孔1066之直徑W2可小於通路108之直徑W1。然而，第二介電層106之部分可藉由雷射來移除以調整孔1066之直徑W2。為了比較，圖1D中展示藉由一先前技術所形成之孔之一對應物。圖1D係繪示根據一先前技術之一孔1066a之一俯視圖的一圖式。在圖1D中，孔1066a由超低固化聚苯並噁唑(PBO)包圍。自圖可見，與本實施例中之孔1066之側壁201a相比，孔1066a之側壁1066b具有一相對較粗糙側壁。再者，孔1066a之直徑W2'係約150 um，其小於孔1066之直徑W2。圖2係繪示根據一些實施例之實驗半導體封裝裝置與半導體裝置100之間的爆裂問題之一比較的一圖式。X軸指示填充材料中之底膠填充空隙比之百分比。Y軸指示對應於底膠填充空隙比之百分比的失效率之百分比。曲線202係對應於半導體裝置100之底膠填充空隙比之百分比的失效率之百分比之變動。曲線204係對應於實驗半導體封裝裝置之底膠填充空隙比之百分比的失效率之百分比之變動。自圖可見，實驗半導體封裝裝置之失效率之百分比在約1.9%之底膠填充空隙比處開始上升，且當底膠填充空隙比之百分比高達8%時，失效率之百分比達到100%。相反地，半導體裝置100之失效率之百分比保持於接近0%處，即使底膠填充空隙比之百分比高達8%。相應地，與實驗半導體封裝裝置相比，半導體裝置100在抵抗爆裂問題上具有較佳可靠性。圖3係繪示根據一些實施例之製造半導體裝置100之一方法300的一流程圖。方法300包含參考圖4至圖12來詳細討論之若干操作。方法300係用於製造一晶圓級封裝半導體裝置之一晶圓級操作。然而，為了簡潔，圖4至圖12僅展示製造期間之裝置之橫截面圖之一部分。在操作301中，提供一玻璃基板。將一光熱轉換(LTHC)層安置於該玻璃基板上。該玻璃基板可被視為以下半導電結構之一載體。在操作302中，經由該光熱轉換層來將一第一介電層安置於該玻璃基板上。該第一介電層係一金屬間介電層。例如，該第一介電層可為一低溫聚醯亞胺層。在操作303中，將複數個第一半導體晶粒或晶片附著於該第一介電層上。使複數個通路形成於該第一介電層上。一模製化合物經配置以包圍該等第一半導體晶粒及該等通路。在操作304中，使一第二介電層形成於該等第一半導體晶粒、該等通路及該模製化合物上。使複數個第一導電凸塊形成於該第二介電層上。在操作305中，將該等第一導電凸塊安裝至一安裝膠帶以固持該半導電結構。在操作306中，翻轉該半導體結構且自該第一介電層剝離/移除該玻璃基板。在操作307中，使複數個孔形成於該第一介電層上。該等孔可藉由雷射來鑽削。該等孔經配置以分別暴露該等通路。該等孔之寬度可由雷射精確地控制。在操作308中，透過複數個第二導電凸塊來將複數個第二半導體晶粒或晶片附著於該等通路上。將該等第二導電凸塊分別安置於該第一介電層之該等孔上。在操作308中，回銲該等第二導電凸塊以分別填充該等孔。該等第二導電凸塊自該第一介電層突出。一填充材料(即一底膠填充材料)經配置以藉由毛細效應來填充該第一介電層與該等第二半導體晶粒之間的間隙。在操作309中，將該等半導體裝置切割成複數個分離半導體裝置。拾取該等分離半導體裝置且將其等放置於一托架中。術語「接收」在本段落中用於描述將一物件定位於一特定位置(諸如一卡盤)之一操作。接收操作包含各種步驟及程序且根據實施例之特徵來變動。在一些實施例中，一接收操作包含：固持一半導體基板或一晶圓用於進一步自旋運動。在特定實施例中，一接收操作包含：使一半導體基板或一晶圓在一真空條件中自旋。已為了較佳理解本揭露之發明概念而簡化圖4至圖12。參考圖4，在操作301中提供一玻璃基板401。玻璃基板401之一表面安置有一光熱轉換層402。光熱轉換層402包括吸收一所要波長之輻射且將入射輻射之至少一部分轉換成熱的一材料。玻璃基板401用作為以下半導電結構之一載體。參考圖5，在操作302中，將一第一介電層501塗佈於光熱轉換層402上。根據一些實施例，第一介電層501係半導體裝置之後側金屬間介電層。第一介電層501係一低溫聚醯亞胺層。參考圖6，在操作303中，使複數個第一半導體晶粒或晶片601、602、複數個通路603及一模製化合物604形成於第一介電層501上。第一半導體晶粒601、602分別經由晶粒附著膜(DAF) 605、606來附著至第一介電層501。金屬間介電層607、608分別形成於第一半導體晶粒601、602上。根據一些實施例，晶粒附著膜605、606、第一半導體晶粒601、602及金屬間介電層607、608可被視為一中介層電路。因此，通路603係貫穿中介層-通路(TIV)。通路603之材料可由銅組成。金屬間介電層607、608之各者包括一鋁墊609、一鈍化層610、一導電路徑611、一銅通路612及一聚合物層613。鋁墊609安置於第一半導體晶粒601上。鈍化層610安置於第一半導體晶粒601及鋁墊609上。鈍化層610具有位於鋁墊609上之一開口。導電路徑611安置於鈍化層610上且經由該開口來接觸鋁墊609。銅通路612安置於導電路徑611上。聚合物層613安置於導電路徑611上。模製化合物604安置於第一介電層501上以包圍通路603及中介層電路。參考圖7，在操作304中，使一第二介電層701形成於中介層電路、通路603及模製化合物604上。第二介電層701係一金屬間介電層。例如，第二介電層701係半導體裝置之前側金屬間介電層。第二介電層701包括複數個介電層702至705。複數個導電路徑或重佈層(RDL) 706形成於介電層中。複數個通路701經形成以連接不同層中之兩個導電路徑706。複數個凸塊下金屬(UBM) 708可形成於第二介電層701之頂面上。複數個第一導電凸塊709及複數個積體被動裝置(IPD) 710可安置於凸塊下金屬708上。參考圖8，在操作305中，將一安裝膠帶801附著或安裝至第一導電凸塊709以固持晶圓級半導電結構802。根據一些實施例，第一導電凸塊709比積體被動裝置(IPD) 710高，因此僅第一導電凸塊709安裝至安裝膠帶801。然而，此並非為本發明實施例之一限制。參考圖9，在操作306中，翻轉晶圓級半導電結構802且使其由安裝膠帶801支撐。當晶圓級半導電結構802由安裝膠帶801支撐時，自第一介電層501剝離玻璃基板401。當自第一介電層501移除玻璃基板401時，暴露光熱轉換層402。在此實施例中，未自第一介電層501之表面移除光熱轉換層402。然而，此並非為本發明實施例之一限制。可在操作306中移除光熱轉換層402。參考圖10，在操作307中，使複數個孔或開口1001形成於第一介電層501上。根據一些實施例，孔1001藉由雷射來鑽削。然而，此並非為本發明實施例之一限制。孔1001經配置以分別暴露通路603。在此實施例中，孔1001之寬度小於通路603之寬度。然而，此並非為本發明實施例之一限制。孔1001之寬度可等於或大於通路603之寬度。參考圖11，在操作308中，將複數個第二半導體晶粒或晶片1101透過複數個第二導電凸塊1102附著於通路603上。第二導電凸塊1102安置於孔1001中以分別與通路603接觸。第二半導體晶粒1101之各者可包括複數個DRAM模組1103。當將第二導電凸塊1102附著於通路603上時，對第二導電凸塊1102執行一回銲操作。由於半導體結構1104之前側介電層(即，701)及後側介電層(501)由相同材料(即，低溫聚醯亞胺)組成，所以半導體結構1104之前側介電層及後側介電層之熱膨脹係數係實質上相同的。因此，晶圓級半導體結構1104在回銲操作期間不具有顯著翹曲。相應地，第二導電凸塊1102可在回銲操作期間穩固地附著至第二通路603及第二半導體晶粒1101且無爆裂問題。在回銲第二導電凸塊1102之後，第二導電凸塊1102可分別填充孔1001 (參閱圖12)。再者，亦減小第二半導體晶粒1101與第一介電層501之間的間隙，即，自圖11之間隙高度H4減小至圖12之間隙高度H5。應注意，第二導電凸塊1102在回銲操作之後仍自第一介電層501突出。另外，一填充材料1103 (即，一底膠填充材料)經配置以藉由毛細效應來填充第一介電層501與第二半導體晶粒1101之間的間隙。當將間隙高度減小至一相對較小高度(例如93 um)時，填充材料1103具有相對較低空隙比或形成於第二半導體晶粒1101與第一介電層501之間的水分，此係因為填充材料1103在填充操作期間具有較佳毛細效應及底膠填充材料流動性。相應地，可避免由填充材料1103中之空隙或水分引起之爆米花封裝破裂問題。再者，當第二半導體晶粒1101與第一介電層501之間的間隙高度減小時，用於填充第二半導體晶粒1101與第一介電層501之間的間隙飛填充材料1103之數量或施配量亦減少。參考圖12，在操作309中，對晶圓級半導體結構執行一切割操作。獲得複數個分離半導體裝置1201。自安裝膠帶801拾取分離半導體裝置1201且將其放置至一托架1202中。根據圖12，第二導電凸塊1102經變形以分別填充孔1001。根據操作301至309來製造在前側介電層及後側介電層上具有類似熱膨脹係數之半導體裝置1201 (即，100)。如上述段落中所描述，與實驗半導體封裝裝置相比，半導體裝置1201在抵抗爆裂問題上具有較佳可靠性。再者，當第二半導體晶粒1101與第一介電層501之間的間隙高度(即，第二高度H5)減小時，用於填充間隙之填充材料1103之數量或施配量亦減少。相應地，可減少半導體裝置1201之材料成本。在一些實施例中，提供一種半導體裝置。該半導體裝置包括：一第一介電層，其具有一第一表面；一模製化合物，其安置於該第一介電層之該第一表面上；一第二介電層，其具有安置於該模製化合物上之一第一表面；一通路，其安置於該模製化合物中；及一第一導電凸塊，其安置於該通路上且由該第二介電層包圍。該第一介電層及該第二介電層由相同材料組成。在一些實施例中，提供一種半導體裝置。該半導體裝置包括：一第一介電層，其具有一第一表面；一模製化合物，其安置於該第一介電層之該第一表面上；一第二介電層，其具有安置於該模製化合物上之一第一表面；一通路，其安置於該模製化合物中；及一第一導電凸塊，其安置於該通路上且包圍該第二介電層包圍。該第一介電層及該第二介電層具有實質上相同之熱膨脹係數(CTE)。在一些實施例中，提供一種製造一半導體裝置之方法。該方法包括：使一通路、一第一半導體晶粒及一模製化合物形成於一第一介電層上，其中該模製化合物經配置以模製該通路及該第一半導體晶粒；使一第二介電層形成於該通路、該第一半導體晶粒及該模製化合物上；使一第一導電凸塊形成於該第二介電層上；使一孔形成該第一介電層上；及將一第二半導體晶粒之一第二導電凸塊安置於該孔上。該第一介電層及該第二介電層由相同材料組成。上文已概述若干實施例之特徵，使得熟習技術者可較佳理解本揭露之態樣。熟習技術者應瞭解，其可容易地使用本揭露作為設計或修改用於實施相同目的及/或達成本文所引入之實施例之相同優點之其他製程及結構的一基礎。熟習技術者亦應認識到，此等等效構造不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下對本文作出各種改變、取代及更改。

100‧‧‧半導體裝置102‧‧‧第一介電層104‧‧‧模製化合物106‧‧‧第二介電層108‧‧‧通路112‧‧‧第一半導體晶粒/第一半導體晶片114‧‧‧第一導電凸塊116‧‧‧第二導電凸塊118‧‧‧第二半導體晶粒/第二半導體晶片120‧‧‧填充材料122‧‧‧詳細部分200‧‧‧俯視圖201a‧‧‧側壁201b‧‧‧突出部202‧‧‧曲線204‧‧‧曲線300‧‧‧方法301至309‧‧‧操作401‧‧‧玻璃基板402‧‧‧光熱轉換層501‧‧‧第一介電層601‧‧‧第一半導體晶粒/第一半導體晶片602‧‧‧第一半導體晶粒/第一半導體晶片603‧‧‧通路604‧‧‧模製化合物605‧‧‧晶粒附著膜(DAF)606‧‧‧晶粒附著膜(DAF)607‧‧‧金屬間介電層608‧‧‧金屬間介電層609‧‧‧鋁墊610‧‧‧鈍化層611‧‧‧導電路徑612‧‧‧銅通路613‧‧‧聚合物層701‧‧‧第二介電層702至705‧‧‧介電層706‧‧‧導電路徑/重佈層(RDL)707‧‧‧通路708‧‧‧凸塊下金屬(UBM)709‧‧‧第一導電凸塊710‧‧‧積體被動裝置(IPD)801‧‧‧安裝膠帶802‧‧‧晶圓級半導電結構1001‧‧‧孔/開口1022‧‧‧第一表面1024‧‧‧第二表面1062‧‧‧第一表面1064‧‧‧第二表面1066‧‧‧孔1066a‧‧‧孔1066b‧‧‧側壁1101‧‧‧第二半導體晶粒/第二半導體晶片1102‧‧‧第二導電凸塊1103‧‧‧DRAM模組/填充材料1104‧‧‧晶圓級半導體結構1201‧‧‧半導體裝置1202‧‧‧托架H1‧‧‧第一高度H2‧‧‧第二高度H3‧‧‧間隙高度/厚度H4‧‧‧間隙高度H5‧‧‧間隙高度/第二高度W1‧‧‧第一寬度W2‧‧‧第二寬度/直徑

自結合附圖閱讀之以下詳細描述最佳理解本揭露之態樣。應注意，根據行業標準慣例，各種特徵未按比例繪製。事實上，為使討論清楚，可任意增大或減小各種特徵之尺寸。圖1A係繪示根據一些實施例之一半導體裝置的一圖式。圖1B係繪示根據一些實施例之圖1A中之孔之一俯視圖的一圖式。圖1C係繪示根據一些實施例之圖1A中之孔之詳細部分的一橫截面圖。圖1D係繪示根據一先前技術之一孔之一俯視圖的一圖式。圖2係繪示根據一些實施例之一實驗半導體封裝裝置與一半導體裝置之間的爆裂問題之一比較的一圖式。圖3係繪示根據一些實施例之製造一半導體裝置之一方法的一流程圖。圖4至圖12係對應於圖3中之各種操作301至309的橫截面圖。

100‧‧‧半導體裝置

102‧‧‧第一介電層

104‧‧‧模製化合物

106‧‧‧第二介電層

108‧‧‧通路

112‧‧‧第一半導體晶粒/第一半導體晶片

114‧‧‧第一導電凸塊

116‧‧‧第二導電凸塊

118‧‧‧第二半導體晶粒/第二半導體晶片

120‧‧‧填充材料

122‧‧‧詳細部分

1022‧‧‧第一表面

1024‧‧‧第二表面

1062‧‧‧第一表面

1064‧‧‧第二表面

1066‧‧‧孔

H1‧‧‧第一高度

H2‧‧‧第二高度

H3‧‧‧間隙高度/厚度

W1‧‧‧第一寬度

W2‧‧‧第二寬度/直徑

Claims

一種半導體裝置，其包括：一第一介電層，其具有一第一表面；一模製化合物，其安置於該第一介電層之該第一表面上，該模製化合物具有一頂面；一第二介電層，其具有一凹部及安置於該模製化合物之該頂面上的一第一表面；一通路，其安置於該模製化合物中，該通路具有與該模製化合物之該頂面共面的一頂面；一半導體晶粒；一第一導電凸塊，其具有突出該第二介電層的一頂面及與該通路之該頂面直接接觸且由該第二介電層包圍的一底面，該第一導電凸塊之該頂面附接至該半導體晶粒之底部，該第一導電凸塊在通路之該頂面與該半導體晶粒之該底部之間接觸以完全填充該凹部，其中該第一導電凸塊的上半部與下半部是由相同的導電材料所組成，且該第一介電層及該第二介電層由相同材料組成；一填充材料，其安置於該第二介電層上，該填充材料配置成包圍該第一導電凸塊；及一另一半導體晶粒，其安置於該模製化合物中，具有面向該第一介電層之該第一表面的一第一表面及與該通路及該模製化合物之該頂面共面的一第二表面。
如請求項1之半導體裝置，其中該第一介電層及該第二介電層由低溫聚醯亞胺構成。
如請求項1之半導體裝置，其中該通路在豎直方向上與該第一導電凸塊對準，該通路具有一第一直徑且該第二介電層中之該第一導電凸塊具有一第二直徑，且該第一直徑等於或大於該第二直徑。
如請求項1之半導體裝置，其中該第一介電層進一步包括與該第一介電層之該第一表面相對的一第二表面，且該第二介電層進一步包括與該第二介電層之該第一表面相對的一第二表面；該半導體裝置進一步包括：一第二導電凸塊，其安置於該第一介電層之該第二表面上。
如請求項1之半導體裝置，其中該第二介電層之該凹部之頂部部分的寬度大於該第二介電層之該凹部之底部部分的寬度。
一種半導體裝置，其包括：一第一介電層，其具有一第一表面；一模製化合物，其安置於該第一介電層之該第一表面上，該模製化合物具有一頂面；一第二介電層，其具有一凹部及安置於該模製化合物之該頂面上的一第一表面；一通路，其安置於該模製化合物中，該通路具有與該模製化合物之該頂面共面的一頂面；一半導體晶粒；一第一導電凸塊，其具有突出該第二介電層的一頂面及與該通路之該頂面直接接觸且由該第二介電層包圍的一底面，該第一導電凸塊之該頂面附接至該半導體晶粒的一底部，該第一導電凸塊在通路之該頂面與該半導體晶粒之該底部之間接觸以完全填充該凹部，其中該第一導電凸塊的上半部與下半部是由相同的導電材料所組成，且該第一介電層及該第二介電層具有相同熱膨脹係數；一填充材料，其安置於該第二介電層上，該填充材料配置成包圍該第一導電凸塊；及一另一半導體晶粒，其安置於該模製化合物中，具有面向該第一介電層之該第一表面的一第一表面及與該通路及該模製化合物之該頂面共面的一第二表面。
如請求項6之半導體裝置，其中該第一介電層及該第二介電層由低溫聚醯亞胺構成。
如請求項6之半導體裝置，其中該通路在豎直方向上與該第一導電凸塊對準，該通路具有一第一直徑且該第二介電層中之該第一導電凸塊具有一第二直徑，且該第一直徑等於或大於該第二直徑。
如請求項6之半導體裝置，其中該第一介電層進一步包括與該第一介電層之該第一表面相對的一第二表面，且該第二介電層進一步包括與該第二介電層之該第一表面相對的一第二表面；該半導體裝置進一步包括：一第二導電凸塊，其安置於該第一介電層之該第二表面上。
一種製造半導體裝置之方法，其包括：使一通路、一第一半導體晶粒及一模製化合物形成於第一介電層上，其中該模製化合物配置成模製該通路及該第一半導體晶粒；使一第二介電層形成於該通路、該第一半導體晶粒及該模製化合物上；使一第一導電凸塊形成於該第二介電層上；使一孔形成於該第一介電層上以暴露該通路之一頂面，其中該通路之該頂面、該模製化合物之頂面及該第一半導體晶粒之表面共面；一第二半導體晶粒之一第二導電凸塊之一底面與該孔中之該通路之該頂面直接接觸；及回焊在該第一介電層上之該通路與該第二半導體晶粒之一底部之間接觸之該第二導電凸塊直至完全地填充該孔；其中該第二導電凸塊的上半部與下半部是由相同的導電材料所組成，且該第一介電層及該第二介電層由相同材料構成。