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TWI753557B - 具有雙電晶體記憶體單元及存取線路板之記憶體裝置 - Google Patents

具有雙電晶體記憶體單元及存取線路板之記憶體裝置 Download PDF

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TWI753557B
TWI753557B TW109129639A TW109129639A TWI753557B TW I753557 B TWI753557 B TW I753557B TW 109129639 A TW109129639 A TW 109129639A TW 109129639 A TW109129639 A TW 109129639A TW I753557 B TWI753557 B TW I753557B
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semiconductor material
memory device
dielectric
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科莫 Ｍ 卡爾達
卡西 薩帕瓦里
劉海濤
杜來 維莎卡 尼爾摩 拉瑪斯瓦米
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美商美光科技公司
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Abstract

本發明之一些實施例包括設備及方法，其使用一基板、具有垂直於該基板之一長度之一支柱、一第一導電板、一第二導電板、位於該第一導電板與該第二導電板之間且與該第一導電板及該第二導電板電分開之一記憶體單元，及一導電連接。該第一導電板位於該設備之一第一層級中且藉由位於該第一層級中之一第一介電質與該支柱分開。該第二導電板位於該設備之一第二層級中且藉由位於該第二層級中之一第二介電質與該支柱分開。該記憶體單元包括位於該第一層級與該第二層級之間的該設備之一第三層級中且與該支柱及該導電連接接觸之一第一半導體材料，及位於該第一層級與該第二層級之間的該設備之一第四層級中且與該支柱接觸之一第二半導體材料。

Description

具有雙電晶體記憶體單元及存取線路板之記憶體裝置
本申請案大體上係關於記憶體裝置，且更特定言之，係關於具有雙電晶體記憶體單元及存取線路板之記憶體裝置。
記憶體裝置廣泛用於電腦及許多其他電子物品中以儲存資訊。通常將記憶體裝置分類成兩個類型：揮發性記憶體裝置及非揮發性記憶體裝置。記憶體裝置通常具有用以儲存資訊之眾多記憶體單元。在揮發性記憶體裝置中，若供應電力自記憶體裝置斷開，則儲存於記憶體單元中之資訊丟失。在非揮發性記憶體裝置中，即使供應電力自記憶體裝置斷開，儲存於記憶體單元中之資訊仍保留。
本文中之描述涉及揮發性記憶體裝置。大部分習知揮發性記憶體裝置將資訊以電荷形式儲存於包括於記憶體單元中之電容器結構中。隨著對裝置儲存密度之需求增大，許多習知技術提供縮小記憶體單元之大小以便增加給定裝置區之裝置儲存密度的方法。然而，若記憶體單元大小待縮小至某一尺寸，則實體限制及製造約束可能會對此類習知技術構成挑戰。不同於一些習知記憶體裝置，本文中所描述之記憶體裝置包括可克服習知技術所面臨之挑戰的特徵。
在一個實施例中，一種設備包含：基板；支柱，其具有垂直於基板之長度；第一導電板，其位於設備之第一層級中，該第一導電板藉由位於第一層級中之第一介電質與支柱分開；第二導電板，其位於設備之第二層級中，該第二導電板藉由位於第二層級中之第二介電質與支柱分開；記憶體單元，其位於第一導電板與第二導電板之間且與第一及第二導電板電分開，該記憶體單元包括位於第一與第二層級之間的設備之第三層級中且與支柱接觸之第一半導體材料及位於第一與第二層級之間的設備之第四層級中且與支柱接觸之第二半導體材料；以及導電連接，其與第一半導體材料接觸。
在另一實施例中，一種設備包含：第一支柱，其具有垂直於基板之長度；第二支柱，其具有垂直於基板之長度；第一記憶體單元，其包括位於設備之第一層級中之第一半導體材料，該第一半導體材料與第一支柱接觸；第二記憶體單元，其包括位於第一層級中之第一額外半導體材料，該第一額外半導體材料與第二支柱接觸；以及第一導電板，其位於設備之第一層級中，該導電板與第一半導體材料及第一額外半導體材料接觸；第二導電板，其位於設備之第二層級中，該第二導電板藉由位於第二層級中之第一介電質與第一支柱分開且藉由位於第二層級中之第二介電質與第二支柱分開。
在另一實施例中，一種設備包含：第一支柱，其具有垂直於基板之長度；第二支柱，其具有垂直於基板之長度；第三支柱，其具有垂直於基板之長度；第一記憶體單元，其包括位於設備之第一層級中之第一半導體材料，該第一半導體材料與第一及第三支柱接觸；第二記憶體單元，其包括位於第一層級中之第一額外半導體材料，該第一額外半導體材料與第二及第三支柱接觸；以及導電板，其位於設備之層級中，該導電板藉由第一介電質與第一支柱分開、藉由第二介電質與第二支柱分開，且藉由第三介電質與第三支柱分開，第一、第二及第三介電質位於第二層級中。
在又一實施例中，一種設備包含：支柱，其具有垂直於基板之長度；記憶體單元，其包括第一電晶體及第二電晶體，該第一電晶體包括位於設備之第一層級中之第一通道區域，該第二電晶體包括位於設備之第二層級中之第二通道區域，第一及第二通道區域中之每一者與支柱接觸；第一導電板，其位於設備之第三層級中，該第一導電板藉由位於第三層級中之第一介電質與支柱分開；第二導電板，其位於設備之第四層級中，該第二導電板藉由位於第四層級中之第二介電質與支柱分開，其中第一及第二層級在第三與第四層級之間；以及導電連接，其電耦接至第一通道區域。
在又一實施例中，一種設備包含：基板；第一階層，其位於基板上方；第二階層，其位於第一階層上方；支柱，其延伸穿過第一及第二階層，第一及第二階層中之每一者包括記憶體單元，該記憶體單元包括：記憶體單元，其包括位於第一及第二階層當中的各別階層之第一層級中之第一半導體材料及位於各別階層之第二層級中之第二半導體材料，第一及第二半導體材料中之每一者與支柱接觸；第一導電板，其位於各別階層之第三層級中，該第一導電板藉由位於各別階層之第三層級中之第一介電質與支柱分開；以及第二導電板，其位於各別階層之第四層級中，該第二導電板藉由位於各別階層之第四層級中之第二介電質與支柱分開。
本文中所描述之記憶體裝置包括揮發性記憶體單元，其中該等記憶體單元中之每一者可包括兩個電晶體(2T)。兩個電晶體中之一者具有電荷儲存結構，該電荷儲存結構可形成記憶體單元之記憶體元件以儲存資訊。本文中所描述之記憶體裝置可具有允許記憶體裝置之大小相對小於類似的習知記憶體裝置之大小的結構(例如，4F2單元佔據面積)。所描述記憶體裝置可包括單條所存取線(例如，字線)以控制記憶體單元之兩個電晶體。此可導致減少功率耗散且改善處理。所描述記憶體裝置之記憶體單元中之每一者可包括交叉點增益單元結構(及交叉點操作)，使得可在記憶體裝置之操作(例如，讀取或寫入操作)期間使用單條存取線(例如，字線)及單條資料線(例如，位元線)存取記憶體單元。另外，所描述記憶體裝置可具有記憶體單元之多個階層，其中該等階層可共同形成。這可降低記憶體裝置之成本(例如，每位元之成本)。下文參看圖1至圖18論述所描述記憶體裝置及其變型之其他改善及益處。
圖1展示根據本文中所描述之一些實施例的呈包括揮發性記憶體單元之記憶體裝置100之形式的設備之方塊圖。記憶體裝置100包括記憶體陣列101，該記憶體陣列可含有記憶體單元102。記憶體裝置100可包括揮發性記憶體裝置，使得記憶體單元102可為揮發性記憶體單元。記憶體裝置100之實例包括動態隨機存取記憶體(DRAM)裝置。若供應電力(例如，供應電壓Vcc)自記憶體裝置100斷開，則儲存於記憶體裝置100之記憶體單元102中的資訊可丟失(例如，無效)。在下文中，供應電壓Vcc被稱作表示一些電壓位準；然而，此等電壓位準不限於記憶體裝置(例如，記憶體裝置100)之供應電壓(例如，Vcc)。舉例而言，若記憶體裝置(例如，記憶體裝置100)具有基於供應電壓Vcc產生內部電壓之內部電壓產生器(圖1中未圖示)，則可使用此內部電壓而非供應電壓Vcc。
在記憶體裝置100之實體結構中，記憶體單元102中之每一者可包括在記憶體裝置100之基板(例如，半導體基板)上方的不同層級中垂直地形成(例如，堆疊於不同層上)的電晶體(例如，兩個電晶體)。記憶體裝置100亦可包括記憶體單元之多個層級(例如，多個階層)，其中記憶體單元之一個層級(例如，一個階層)可形成於額外記憶體單元之另一層級(例如，另一階層)上方(例如，堆疊於另一層級上)。包括記憶體單元102之記憶體陣列101的結構可包括下文參看圖2至圖18所描述之記憶體陣列及記憶體單元的結構。
如圖1中所展示，記憶體裝置100可包括存取線104 (例如，「字線」)及資料線(例如，位元線) 105。記憶體裝置100可使用存取線104上之信號(例如，字線信號)以存取記憶體單元102，且使用資料線105上之信號以提供待儲存(例如，寫入)於記憶體單元102中或自記憶體單元讀取(例如，感測)之資訊(例如，資料)。
記憶體裝置100可包括用以接收線(例如，位址線) 107上之位址資訊ADDR (例如，列位址信號及行位址信號)的位址暫存器106。記憶體裝置100可包括可操作以解碼來自位址暫存器106之位址資訊ADDR的列存取電路系統(例如，X解碼器) 108及行存取電路系統(例如，Y解碼器) 109。基於經解碼位址資訊，記憶體裝置100可判定待在記憶體操作期間存取哪些記憶體單元102。記憶體裝置100可執行用以將資訊儲存於記憶體單元102中之寫入操作及用以讀取(例如，感測)記憶體單元102中之資訊(例如，先前儲存之資訊)的讀取操作。記憶體裝置100亦可執行用以再新儲存於記憶體單元102中之資訊之值(例如，使該值保持有效)的操作(例如，再新操作)。記憶體單元102中之每一者可經組態以儲存資訊，該資訊可表示至多一個位元(例如，具有二進位0 (「0」)或二進位1 (「1」)之單個位元)，或多於一個位元(例如，具有至少兩個二進位位元之組合的多個位元)。
記憶體裝置100可接收供應電壓，包括分別在線130及132上之供應電壓Vcc及Vss。供應電壓Vss可在接地電位(例如，具有大約零伏特之值)下操作。供應電壓Vcc可包括自諸如電池或交流電至直流電(AC至DC)轉換器電路系統之外部電源供應至記憶體裝置100的外部電壓。
如圖1中所展示，記憶體裝置100可包括記憶體控制單元118，該記憶體控制單元包括用以基於線(例如，控制線) 120上之控制信號控制記憶體裝置100之記憶體操作(例如，讀取及寫入操作)的電路系統(例如，硬體組件)。線120上之信號的實例包括列存取選通信號RAS*、行存取選通信號CAS*、寫入啟用信號WE*、晶片選擇信號CS*、時脈信號CK及時脈啟用信號CKE。此等信號可為提供至DRAM裝置之信號的部分。
如圖1中所展示，記憶體裝置100可包括可攜載信號DQ0至DQN之線(例如，全域資料線) 112。在讀取操作中，提供至線112之資訊(自記憶體單元102讀取)(呈信號DQ0至DQN之形式)的值(例如，「0」或「1」)可基於資料線105上之信號的值。在寫入操作中，提供至資料線105之資訊(待儲存於記憶體單元102中)的值(例如，「0」或「1」)可基於線112上之信號DQ0至DQN的值。
記憶體裝置100可包括感測電路系統103、選擇電路系統115及輸入/輸出(I/O)電路系統116。行存取電路系統109可基於位址信號ADDR選擇性地啟動線(例如，選擇線)上之信號。選擇電路系統115可對線114上之信號作出回應以選擇資料線105上之信號。資料線105上之信號可表示待儲存於記憶體單元102中之資訊的值(例如，在寫入操作期間)或自記憶體單元102讀取(例如，感測)之資訊的值(例如，在讀取操作期間)。
I/O電路系統116可操作以將自記憶體單元102讀取之資訊提供至線112 (例如，在讀取操作期間)，且將來自線112之資訊(例如，由外部裝置提供)提供至資料線105以儲存於記憶體單元102中(例如，在寫入操作期間)。線112可包括記憶體裝置100內之節點或封裝上之接腳(或焊球)，記憶體裝置100可駐留於該封裝中。記憶體裝置100外部之其他裝置(例如，硬體記憶體控制器或硬體處理器)可經由線107、112及120與記憶體裝置100通信。
記憶體裝置100可包括其他組件，該等組件在圖1中未圖示以免混淆本文中所描述之實例實施例。記憶體裝置100之至少一部分(例如，記憶體陣列101之一部分)可包括類似於或相同於下文參看圖2至圖18所描述之記憶體裝置中之任一者的結構及操作。
圖2展示根據本文中所描述之一些實施例的包括2T記憶體單元之記憶體陣列201之記憶體裝置200之一部分的示意圖。記憶體裝置200可對應於圖1之記憶體裝置100。舉例而言，記憶體陣列201可形成圖1之記憶體陣列101的部分。如圖2中所展示，記憶體裝置200可包括記憶體單元210至215，該等記憶體單元為揮發性記憶體單元(例如，DRAM單元)。為簡單起見，記憶體單元210至215當中之類似或相同元件被給予相同標記。
圖2僅展示在X方向及Z方向上之記憶體單元的一部分，該等方向可對應於記憶體裝置200之結構(實體結構)之方向。然而，記憶體裝置200亦包括位於Y方向上之額外記憶體單元(未展示)。圖5 (下文描述)展示此類額外記憶體單元中之一些。
如圖2中所示，記憶體單元210至215中之每一者可包括兩個電晶體T1及T2。因此，記憶體單元210至215中之每一者可被稱作2T記憶體單元(例如，2T增益單元)。電晶體T1及T2中之每一者可包括場效電晶體(FET)。作為實例，電晶體T1可為p通道FET (PFET)，且電晶體T2可為n通道FET (NFET)。電晶體T1之部分可包括p通道金屬氧化物半導體(PMOS)電晶體FET (PFET)之結構。因此，電晶體T1可包括類似於PMOS電晶體之操作的操作。電晶體T2之部分可包括n通道金屬氧化物半導體(NMOS)之結構。因此，電晶體T2可包括類似於NMOS電晶體之操作的操作。
記憶體裝置200之電晶體T1可包括基於電荷儲存器之結構(例如，基於浮動閘極)。如圖2中所展示，記憶體單元210至215中之每一者可包括電荷儲存結構202，該電荷儲存結構可包括電晶體T1之浮動閘極。電荷儲存結構202可形成記憶體單元210至215當中之各別記憶體單元的記憶體元件。電荷儲存結構202可儲存電荷。儲存於記憶體單元210至215當中之特定記憶體單元中的資訊之值(例如，「0」或「1」)可基於彼特定記憶體單元之電荷儲存結構202中的電荷之量。
如圖2中所展示，記憶體單元210至215當中之特定記憶體單元的電晶體T2 (例如，電晶體T2之通道區域)可電耦接至(例如，直接耦接至)彼特定記憶體單元之電荷儲存結構202。因此，在記憶體裝置200之操作(例如，寫入操作)期間，電路路徑(例如，電流路徑)可直接形成於特定記憶體單元之電晶體T2與彼特定記憶體單元之電荷儲存結構202之間。
記憶體單元210至215可配置於記憶體單元群組2010 及2011 中。圖2展示兩個記憶體單元群組(例如，2010 及2011 )作為實例。然而，記憶體裝置200可包括多於兩個記憶體單元群組。記憶體單元群組2010 及2011 可包括相同數目個記憶體單元。舉例而言，記憶體單元群組2010 可包括記憶體單元210、212及214，且記憶體單元群組2011 可包括記憶體單元211、213及215。圖2在記憶體單元群組2010 及2011 中之每一者中展示三個記憶體單元作為實例。記憶體單元群組2010 及2011 中之記憶體單元的數目可不同於三個。
記憶體裝置200可執行用以將資訊儲存於記憶體單元210至215中之寫入操作及用以自記憶體單元210至215讀取(例如，感測)資訊之讀取操作。記憶體裝置200可經組態以作為DRAM裝置操作。然而，不同於將資訊儲存於諸如用於電容器之容器之結構中的一些習知DRAM裝置，記憶體裝置200可將呈電荷之形式的資訊儲存於電荷儲存結構202 (其可為浮動閘極結構)中。如上文所提及，電荷儲存結構202可為電晶體T1之浮動閘極。在記憶體裝置200之操作(例如，讀取或寫入操作)期間，存取線(例如，單條存取線)及資料線(例如，單條資料線)可用以存取選定記憶體單元(例如，目標記憶體單元)。
如圖2中所展示，記憶體裝置200可包括可攜載各別信號(例如，字線信號) WL1、WL2及WLn之存取線(例如，字線) 241、242及243。存取線241、242及243可用以存取兩個記憶體單元群組2010 及2011 。存取線241、242及243中之每一者可結構化為至少一條導線(一條導線或可電耦接(例如，短接)至彼此之多條導線)。可在記憶體裝置200之操作(例如，讀取或寫入操作)期間選擇性地啟動(例如，一次一條地啟動)存取線241、242及243，以存取記憶體單元210至215當中之選定記憶體單元(或多個選定記憶體單元)。選定單元可被稱作目標單元。在讀取操作中，可自選定記憶體單元(或多個選定記憶體單元)讀取資訊。在寫入操作中，資訊可儲存於選定記憶體單元(或多個選定記憶體單元)中。
在記憶體裝置200中，單條存取線(例如，單條字線)可用以在記憶體裝置200之讀取或寫入操作期間控制(例如，接通或斷開)各別記憶體單元之電晶體T1及T2。一些習知記憶體裝置可在讀取及寫入操作期間使用多條(例如，兩條分開的)存取線以控制對各別記憶體單元之存取。相較於此類習知記憶體裝置(將多條存取線用於同一記憶體單元)，記憶體裝置200使用記憶體裝置200中之單條存取線(例如，共用存取線)以控制各別記憶體單元之兩個電晶體T1及T2，從而存取各別記憶體單元。此技術可節省空間且簡化記憶體裝置200之操作。另外，一些習知記憶體裝置可使用多條資料線以存取選定記憶體單元(例如，在讀取操作期間)，從而自選定記憶體單元讀取資訊。在記憶體裝置200中，單條資料線(例如，資料線221或222)可用以存取選定記憶體單元(例如，在讀取操作期間)，從而自選定記憶體單元讀取資訊。相較於習知記憶體裝置使用多條資料線以存取選定記憶體單元，此亦可簡化記憶體裝置200之結構、操作或其兩者。
在記憶體裝置200中，電晶體T1及T2中之每一者的閘極可為各別存取線(例如，各別字線)之部分。如圖2中所展示，記憶體單元210之電晶體T1及T2中之每一者的閘極可為存取線241之部分。記憶體單元211之電晶體T1及T2中之每一者的閘極可為存取線241之部分。舉例而言，在記憶體裝置200之結構中，形成存取線241之導電材料(或多種材料)的四個不同部分可分別形成記憶體單元210之電晶體T1及T2的閘極以及記憶體單元211之電晶體T1及T2的閘極(例如，四個閘極)。
記憶體單元212之電晶體T1及T2中之每一者的閘極可為存取線242之部分。記憶體單元213之電晶體T1及T2中之每一者的閘極可為存取線242之部分。舉例而言，在記憶體裝置200之結構中，形成存取線242之導電材料(或多種材料)的四個不同部分可分別形成記憶體單元212之電晶體T1及T2的閘極以及記憶體單元213之電晶體T1及T2的閘極(例如，四個閘極)。
記憶體單元214之電晶體T1及T2中之每一者的閘極可為存取線243之部分。記憶體單元215之電晶體T1及T2中之每一者的閘極可為存取線243之部分。舉例而言，在記憶體裝置200之結構中，形成存取線243之導電材料(或多種材料)的四個不同部分可分別形成記憶體單元214之電晶體T1及T2的閘極以及記憶體單元215之電晶體T1及T2的閘極(例如，四個閘極)。
記憶體裝置200可包括可攜載各別信號(例如，位元線信號) BL1及BL2之資料線(例如，位元線) 221及222。在讀取操作期間，記憶體裝置200可使用資料線221以獲得自記憶體單元群組2010 之選定記憶體單元讀取(例如，感測)的資訊，且使用資料線222以自記憶體單元群組2011 之選定記憶體單元讀取資訊。在寫入操作期間，記憶體裝置200可使用資料線221以提供待儲存於記憶體單元群組2010 之選定記憶體單元中的資訊，且使用資料線222以提供待儲存於記憶體單元群組2011 之選定記憶體單元中的資訊。
記憶體裝置200可包括耦接至記憶體單元210至215中之每一者的接地連接(例如，接地板) 297。接地連接297可由可耦接至記憶體裝置200之接地端子的導電板(例如，導電材料層)結構化。作為實例，接地連接297可包括記憶體裝置之共同導電板(例如，形成於記憶體單元(例如，記憶體單元210至215)上方)。在此實例中，共同導電板可形成於記憶體裝置200之記憶體單元(例如，記憶體單元210至215)中之每一者的元件(例如，電晶體T1及T2)上方。
如圖2中所展示，記憶體單元210至215當中之特定記憶體單元的電晶體T1 (例如，電晶體T1之通道區域)可電耦接至(例如，直接耦接至)接地連接297，且電耦接至(例如，直接耦接至)各別資料線(例如，資料線221或222)。因此，在對選定記憶體單元執行之操作(例如，讀取操作)期間，電路路徑(例如，電流路徑)可經由選定記憶體單元之電晶體T1形成於各別資料線(例如，資料線221或222)與接地連接297之間。
記憶體裝置200可包括讀取路徑(例如，電路路徑)。在讀取操作期間自選定記憶體單元讀取之資訊可經由耦接至選定記憶體單元之讀取路徑獲得。在記憶體單元群組2010 中，特定記憶體單元(例如，記憶體單元210、212或214)之讀取路徑可包括穿過彼特定記憶體單元之電晶體T1之通道區域、資料線221及接地連接297的電流路徑(例如，讀取電流路徑)。在記憶體單元群組2011 中，特定記憶體單元(例如，記憶體單元211、213或215)之讀取路徑可包括穿過彼特定記憶體單元之電晶體T1之通道區域、資料線222及接地連接297的電流路徑(例如，讀取電流路徑)。在電晶體T1為PFET (例如，PMOS)之實例中，讀取路徑中(例如，在讀取操作期間)之電流可包括電洞傳導(例如，在自資料線221穿過電晶體T1之通道區域至接地連接297之方向上的電洞傳導)。由於電晶體T1可用於讀取路徑中以在讀取操作期間自各別記憶體單元讀取資訊，因此電晶體T1可被稱作讀取電晶體且電晶體T1之通道區域可被稱作讀取通道區域。
記憶體裝置200可包括寫入路徑(例如，電路路徑)。待在寫入操作期間儲存於選定記憶體單元中之資訊可經由耦接至選定記憶體單元之寫入路徑提供至選定記憶體單元。在記憶體單元群組2010 中，特定記憶體單元之寫入路徑可包括彼特定記憶體單元之電晶體T2 (例如，可包括穿過電晶體T2之通道區域的寫入電流路徑)以及資料線221。在記憶體單元群組2011 中，特定記憶體單元(例如，記憶體單元211、213或215)之寫入路徑可包括彼特定記憶體單元之電晶體T2 (例如，可包括穿過電晶體T2之通道區域的寫入電流路徑)以及資料線222。在電晶體T2為NFET (例如，NMOS)之實例中，寫入路徑中之電流(例如，在寫入操作期間)可包括電子傳導(例如，在自資料線221穿過電晶體T2之通道區域至電荷儲存結構202之方向上的電子傳導)。由於電晶體T2可用於寫入路徑中以在寫入操作期間將資訊儲存於各別記憶體單元中，因此電晶體T2可被稱作寫入電晶體且電晶體T1之通道區域可被稱作寫入通道區域。
電晶體T1及T2中之每一者可包括臨限電壓(Vt)。電晶體T1具有臨限電壓Vt1。電晶體T2具有臨限電壓Vt2。臨限電壓Vt1及Vt2之值可不同(為不等值)。舉例而言，臨限電壓Vt2之值可大於臨限電壓Vt1之值。臨限電壓Vt1及Vt2之值的差允許在讀取操作期間讀取(例如，感測)儲存於讀取路徑上之電晶體T1中之電荷儲存結構202中的資訊，而不影響(例如，不接通)寫入路徑(例如，穿過電晶體T2之路徑)上之電晶體T2。此可防止電荷自電荷儲存結構202經由寫入路徑之電晶體T2洩漏(例如，在讀取操作期間)。
在記憶體裝置200之結構中，可形成(例如，工程設計)電晶體T1及T2使得電晶體T1之臨限電壓Vt1可小於零伏特(例如，Vt1＜0 V)，而無關於儲存於電晶體T1之電荷儲存結構202中的資訊之值(例如，「0」或「1」)，且Vt1＜Vt2。當具有值「0」之資訊儲存於電荷儲存結構202中時，電荷儲存結構202可處於狀態「0」中。當具有值「1」之資訊儲存於電荷儲存結構202中時，電荷儲存結構202可處於狀態「1」中。因此，在此結構中，臨限電壓Vt1及Vt2之值之間的關係可表示如下：用於狀態「0」之Vt1＜用於狀態「1」之Vt1＜0 V，且Vt2=0 V (或替代地，Vt2＞0 V)。
在記憶體裝置200之替代結構中，可形成(例如，工程設計)電晶體T1及T2使得用於狀態「0」之Vt1＜用於狀態「1」之Vt1，其中用於狀態「0」之Vt1＜0 V (或替代地，用於狀態「0」之Vt1=0 V)，用於狀態「1」之Vt1＞0 V且Vt1＜Vt2。
在另一替代結構中，可形成(例如，工程設計)電晶體T1及T2使得Vt1 (用於狀態「0」)＜Vt1 (用於狀態「1」)，其中用於狀態「0」之Vt1=0 V (或替代地，用於狀態「0」之Vt1＞0 V)且Vt1＜Vt2。
在記憶體裝置200之讀取操作期間，一次僅可選擇同一記憶體單元群組之一個記憶體單元以自選定記憶體單元讀取資訊。舉例而言，可在讀取操作期間一次一個地選擇記憶體單元群組2010 之記憶體單元210、212及214以自選定記憶體單元(例如，在此實例中為記憶體單元210、212及214中之一者)讀取資訊。在另一實例中，可在讀取操作期間一次一個地選擇記憶體單元群組2011 之記憶體單元211、213及215以自選定記憶體單元(例如，在此實例中為記憶體單元211、213及215中之一者)讀取資訊。
在讀取操作期間，可同時選擇(或替代地，可依序選擇)共用同一存取線(例如，存取線241、242或243)之不同記憶體單元群組(例如，記憶體單元群組2010 及2011 )的記憶體單元。舉例而言，可在讀取操作期間同時選擇記憶體單元210及211以自記憶體單元210及211讀取(例如，同時讀取)資訊。可在讀取操作期間同時選擇記憶體單元212及213以自記憶體單元212及213讀取(例如，同時讀取)資訊。可在讀取操作期間同時選擇記憶體單元214及215以自記憶體單元214及215讀取(例如，同時讀取)資訊。
在讀取操作期間自記憶體單元群組2010 之選定記憶體單元讀取的資訊之值可基於自讀取路徑(上文所描述)偵測(例如，感測)到之電流的值而判定，該讀取路徑包括資料線221、選定記憶體單元(例如，記憶體單元210、212或214)之電晶體T1以及接地連接297。在讀取操作期間自記憶體單元群組2011 之選定記憶體單元讀取的資訊之值可基於自讀取路徑偵測(例如，感測)到之電流的值而判定，該讀取路徑包括資料線222、選定記憶體單元(例如，記憶體單元211、213或215)之電晶體T1以及接地連接297。
記憶體裝置200可包括偵測電路系統(未圖示)，該偵測電路系統可在讀取操作期間操作以偵測(例如，感測)包括資料線221之讀取路徑上的電流(例如，電流I1，未圖示)，且偵測包括資料線222之讀取路徑上的電流(例如，電流I2，未圖示)。所偵測電流之值可基於儲存於選定記憶體單元中之資訊的值。舉例而言，取決於儲存於記憶體單元群組2010 之選定記憶體單元中的資訊之值，資料線221上之所偵測電流的值(例如，電流I1之值)可為零或大於零。類似地，取決於儲存於記憶體單元群組2011 之選定記憶體單元中的資訊之值，資料線222之間的所偵測電流之值(例如，電流I2之值)可為零或大於零。記憶體裝置200可包括用以將所偵測電流之值轉譯成儲存於選定記憶體單元中之資訊之值(例如，「0」、「1」或多位元值之組合)的電路系統(未圖示)。
在記憶體裝置200之寫入操作期間，一次僅可選擇同一記憶體單元群組之一個記憶體單元以將資訊儲存於選定記憶體單元中。舉例而言，可在寫入操作期間一次一個地選擇記憶體單元群組2010 之記憶體單元210、212及214以將資訊儲存於選定記憶體單元(例如，在此實例中為記憶體單元210、212及214中之一者)中。在另一實例中，可在寫入操作期間一次一個地選擇記憶體單元群組2011 之記憶體單元211、213及215以將資訊儲存於選定記憶體單元(例如，在此實例中為記憶體單元211、213及215中之一者)中。
在寫入操作期間，可同時選擇共用同一存取線(例如，存取線241、242或243)之不同記憶體單元群組(例如，記憶體單元群組2010 及2011 )的記憶體單元。舉例而言，可在寫入操作期間同時選擇記憶體單元210及211以將資訊儲存(例如，同時儲存)於記憶體單元210及211中。可在寫入操作期間同時選擇記憶體單元212及213以將資訊儲存(例如，同時儲存)於記憶體單元212及213中。可在寫入操作期間同時選擇記憶體單元214及215以將資訊儲存(例如，同時儲存)於記憶體單元214及215中。
待在寫入操作期間儲存於記憶體單元群組2010 之選定記憶體單元中的資訊可經由寫入路徑(上文所描述)提供，該寫入路徑包括資料線221以及選定記憶體單元(例如，記憶體單元210、212或214)之電晶體T2。待在寫入操作期間儲存於記憶體單元群組2011 之選定記憶體單元中的資訊可經由寫入路徑(上文所描述)提供，該寫入路徑包括資料線222以及選定記憶體單元(例如，記憶體單元211、213或215)之電晶體T2。如上文所描述，儲存於記憶體單元210至215當中之特定記憶體單元中的資訊之值(例如，二進位值)可基於彼特定記憶體單元之電荷儲存結構202中的電荷量。
在寫入操作中，可藉由在寫入路徑上施加電壓來改變選定記憶體單元之電荷儲存結構202中的電荷量(以反映儲存於選定記憶體單元中之資訊的值)，該寫入路徑包括彼特定記憶體單元之電晶體T2及耦接至彼特定記憶體單元之資料線(例如，資料線221或222)。舉例而言，若待儲存於記憶體單元210、212及214當中之選定記憶體單元中的資訊具有一個值(例如，「0」)，則具有一個值(例如，0 V)之電壓可施加於資料線221上(例如，將0 V提供至信號BL1)。在另一實例中，若待儲存於記憶體單元210、212及214當中之選定記憶體單元中的資訊具有另一值(例如，「1」)，則具有另一值之電壓(例如，正電壓)可施加於資料線221上(例如，將正電壓提供至信號BL1)。因此，可藉由在特定記憶體單元之寫入路徑(包括電晶體T2)上提供待儲存之資訊(例如，呈電壓之形式)來將資訊儲存(例如，直接儲存)於彼特定記憶體單元之電荷儲存結構202中。
圖3展示根據本文中所描述之一些實施例的圖2之記憶體裝置200，包括在記憶體裝置200之讀取操作期間使用的實例電壓V1、V2及V3。圖3之實例假定記憶體單元210及211為讀取操作期間之選定記憶體單元(例如，目標記憶體單元)，以讀取(例如，感測)儲存(例如，先前儲存)於記憶體單元210及211中之資訊。假定記憶體單元212至215為未選定記憶體單元。此意謂在圖3之實例中，不存取記憶體單元212至215，且不讀取儲存於記憶體單元212至215中之資訊，而自記憶體單元210及211讀取資訊。
在圖3中，電壓V1、V2及V3可表示在記憶體裝置200之讀取操作期間施加至各別存取線241、242及243以及資料線221及222之不同電壓。作為實例，電壓V1、V2及V3可分別具有值-1 V、0 V及0.5 V。用於本說明書中之電壓的特定值僅為實例值。可使用不同值。舉例而言，電壓V1可具有負值範圍(例如，電壓V1之值可自-3 V至-1 V)。
在圖3中所展示之讀取操作中，電壓V1可具有值(電壓值)以接通記憶體單元210及211 (在此實例中為選定記憶體單元)中之每一者的電晶體T1，且斷開(禁用)記憶體單元210及211中之每一者的電晶體T2。此允許自記憶體單元210及211讀取資訊。電壓V2可具有值使得斷開(例如，禁用)記憶體單元212至215 (在此實例中為未選定記憶體單元)中之每一者的電晶體T1及T2。電壓V3可具有值，使得可在包括資料線221及記憶體單元210之電晶體T1的讀取路徑以及包括資料線222及記憶體單元212之電晶體T1的讀取路徑(分開的讀取路徑)上形成電流(例如，讀取電流)。此允許分別偵測耦接至記憶體單元210及211之讀取路徑上的電流。記憶體裝置200之偵測電路系統(未圖示)可操作以將所偵測電流(在自選定記憶體單元讀取資訊期間)之值轉譯成自選定記憶體單元讀取之資訊的值(例如，「0」、「1」或多位元值之組合)。在圖3之實例中，可分別將資料線221及222上之所偵測電流的值轉譯成自記憶體單元210及211讀取之資訊的值。
在圖3中所展示之讀取操作中，除記憶體單元210及211 (選定記憶體單元)中之每一者的電晶體T1以外，施加至各別存取線241、242及243之電壓可使記憶體單元212至215中之每一者的電晶體T1及T2斷開(或保持斷開)。取決於記憶體單元210 (選定記憶體單元)之電晶體T1的臨限電壓Vt1之值，可能接通或可能不接通記憶體單元210之電晶體T1。取決於記憶體單元211 (選定記憶體單元)之電晶體T1的臨限電壓Vt1之值，可能接通或可能不接通記憶體單元211之電晶體T1。舉例而言，若記憶體裝置200之記憶體單元(例如，210至215)中之每一者的電晶體T1經組態(例如，經結構化)，使得電晶體T1之臨限電壓小於零(例如，Vt1＜-1 V)而無關於儲存於各別記憶體單元210中之資訊的值(例如，狀態)，則在此實例中，記憶體單元210之電晶體T1可接通且傳導資料線221上之電流(經由記憶體單元210之電晶體T1)。在此實例中，記憶體單元211之電晶體T1亦可接通且傳導資料線222上之電流(經由記憶體單元211之電晶體T1)。記憶體裝置200可分別基於資料線221及222上之電流的值而判定儲存於記憶體單元210及211中之資訊的值。如上文所描述，記憶體裝置200可包括偵測電路系統以在讀取操作期間量測資料線221及222上之電流的值。
圖4展示根據本文中所描述之一些實施例的圖2之記憶體裝置200，包括在記憶體裝置200之寫入操作期間使用的實例電壓V4、V5、V6及V7。圖4之實例假定記憶體單元210及211在寫入操作期間為選定記憶體單元(例如，目標記憶體單元)以將資訊儲存於記憶體單元210及211中。假定記憶體單元212至215為未選定記憶體單元。此意謂在圖4之實例中，不存取記憶體單元212至215，且不將資訊儲存於記憶體單元212至215中，而將資訊儲存於記憶體單元210及211中。
在圖4中，電壓V4、V5、V6及V7可表示在記憶體裝置200之寫入操作期間施加至各別存取線241、242及243以及資料線221及222的不同電壓。作為實例，電壓V4及V5可分別具有值3 V及0 V。此等值為實例值。可使用不同值。
取決於待儲存於記憶體單元210及211中之資訊的值(例如，「0」或「1」)，電壓V6及V7之值可相同或不同。舉例而言，若記憶體單元210及211待儲存具有相同值之資訊，則電壓V6及V7之值可相同(例如，V6=V7)。作為實例，若待儲存於每一記憶體單元210及211中之資訊為「0」，則V6=V7=0 V，且若待儲存於每一記憶體單元210及211中之資訊為「1」，則V6=V7=1 V至3 V。
在另一實例中，若記憶體單元210及211待儲存具有不同值之資訊，則電壓V6及V7之值可不同(例如，V6≠V7)。作為實例，若「0」待儲存於記憶體單元210中且「1」待儲存於記憶體單元211中，則V6=0 V且V7=1 V至3 V。作為另一實例，若「1」待儲存於記憶體單元210中且「0」待儲存於記憶體單元211中，則V6=1 V至3 V且V7=0 V。
此處使用1 V至3 V之電壓範圍作為實例。可使用不同的電壓範圍。另外，替代將0 V (例如，V6=0 V或V7=0 V)施加至特定寫入資料線(例如，資料線221或222)以用於將具有值「0」之資訊儲存至耦接至彼特定寫入資料線之記憶體單元(例如，記憶體單元210或211)，可將正電壓(例如，V6＞0 V或V7＞0 V)施加至彼特定資料線。
在圖4之記憶體裝置200的寫入操作中，電壓V5可具有值使得記憶體單元212至215 (在此實例中為未選定記憶體單元)中之每一者的電晶體T1及T2斷開(例如，禁用)。電壓V4可具有值以接通記憶體單元210及211 (在此實例中為選定記憶體單元)中之每一者的電晶體T2，且形成記憶體單元210之電荷儲存結構202與資料線221之間的寫入路徑以及記憶體單元211之電荷儲存結構202與資料線222之間的寫入路徑。電流(例如，寫入電流)可形成於記憶體單元210 (選定記憶體單元)之電荷儲存結構202與資料線221之間。此電流可影響(例如，改變)記憶體單元210之電荷儲存結構202上的電荷量以反映待儲存於記憶體單元210中之資訊的值。電流(例如，另一寫入電流)可形成於記憶體單元211 (選定記憶體單元)之電荷儲存結構202與資料線222之間。此電流可影響(例如，改變)記憶體單元211之電荷儲存結構202上的電荷量以反映待儲存於記憶體單元211中之資訊的值。
在圖4之實例寫入操作中，電壓V6之值可使記憶體單元210之電荷儲存結構202放電或被充電，使得記憶體單元210之電荷儲存結構202上的所得電荷(例如，在放電或充電動作之後剩餘的電荷)可反映儲存於記憶體單元210中之資訊的值。類似地，在此實例中，電壓V7之值可使記憶體單元211之電荷儲存結構202放電或被充電，使得記憶體單元211之電荷儲存結構202上的所得電荷(例如，在放電或充電動作之後剩餘的電荷)可反映儲存於記憶體單元211中之資訊的值。
如上文參考圖2至圖4所描述，記憶體裝置200之連接及結構可實現交叉點操作(這可簡化記憶體裝置200之操作)，其中記憶體裝置200之記憶體單元(例如，記憶體單元210)在記憶體裝置200之操作(例如，讀取或寫入操作)期間可使用單條存取線(例如，存取線241)及單條資料線(例如，資料線221)存取。此種交叉點操作可部分地由於記憶體單元(例如，記憶體單元210至215)中之每一者之電晶體T1之端子(例如，源極端子)耦接至接地連接而實現。此接地連接允許選定記憶體單元之電晶體T1的端子(例如，源極端子)處之電壓位準保持不變(例如，保持在0 V不切換)，藉此允許交叉點操作。相較於一些習知揮發性記憶體裝置(例如，DRAM裝置)，記憶體裝置200之交叉點操作及結構可提供較佳記憶體效能。
圖5展示記憶體裝置200，其包括分別相對於記憶體單元210及211在Y方向上之額外記憶體單元208及209。如圖5中所示，記憶體單元208及209可與記憶體單元210及211共用同一存取線(例如，存取線241)。因此，同一存取線(例如，存取線241)可用於在記憶體裝置200之操作(例如，讀取或寫入操作)期間存取記憶體單元208、209、210及211。儘管在圖5中未展示，但記憶體裝置200亦包括與記憶體單元212及213共用存取線242之記憶體單元(未展示，但可類似於記憶體單元208及209)及與記憶體單元212及213共用存取線243之記憶體單元(未展示，但可類似於記憶體單元208及209)。
圖5之記憶體裝置200之實體結構可包括記憶體單元之多個層級(例如，多個階層)，其中記憶體單元之一個層級(例如，一個階層)可形成於額外記憶體單元之另一層級(例如，另一階層)上方(例如，堆疊於另一層級上)。舉例而言，記憶體單元208、209、210及211可包括於一個階層(例如，階層一)中，記憶體單元212及213可包括於另一階層(例如，階層一之下(下方)之階層二)中，且記憶體單元214及215可包括於另一階層(例如，階層二之下之階層三)中。
圖5之記憶體裝置200之結構(例如，多階層結構)可包括下文參考圖6至圖18所描述之記憶體裝置之結構。
圖6展示根據本文中所描述之一些實施例的包括多個階層(記憶體單元之階層)6050 、6051 、6052 及6053 的記憶體裝置600之結構。圖6中所展示之X、Y及Z方向可表示對應於記憶體裝置600之三維(3-D)結構的方向。如圖6中所示，記憶體裝置600可包括基板699，在該基板上可形成階層6050 、6051 、6052 及6053 。基板699可為半導體基板(例如，矽基基板)或其他類型之基板。Z方向(例如，垂直方向)為垂直於基板699 (例如，自基板向外)之方向。Z方向亦垂直於X方向及Y方向(例如，自X方向及Y方向垂直延伸)。X方向及Y方向彼此垂直。圖6展示包括四個階層6050 、6051 、6052 及6053 之記憶體裝置600作為一實例。記憶體裝置600之階層之數目可改變。
如圖6中所示，記憶體裝置600可包括相對於Z方向之層級(例如，不同垂直層級) 650、651、652及653。階層6050 、6051 、6052 及6053 可分別位於(形成於)層級650、651、652及653中。
記憶體裝置600可包括彼此電分開(隔離)之資料線(例如，垂直位元線) 621、622、623及624。圖6展示四條資料線621、622、623及624作為一實例。記憶體裝置600之資料線之數目可改變。資料線(例如，位元線) 621、622、623及624中之每一者可由導電材料(例如，導電摻雜多晶矽、金屬或其他導電材料)形成。資料線621、622、623及624中之每一者之導電材料可具有自基板699垂直延伸之支柱結構。
資料線621、622、623及624中之每一者可具有沿Z方向延伸(例如，垂直延伸)之長度，Z方向為垂直於基板699 (自基板向外)之方向。資料線621、622、623及624中之每一者之長度可自一個階層延伸至另一階層(例如，延伸穿過階層6050 、6051 、6052 及6053 )。資料線621、622、623及624可對應於圖5之記憶體裝置200之資料線221、222、223及224。
如圖6中所示，階層6053 可包括記憶體單元208'、209'、210'及211'，其可分別對應於記憶體單元208、209、210及211。在圖6中，資料線221、222、223及224可分別電耦接至記憶體單元208'、209'、210'及211'。其他階層6050 、6051 及6052 亦可包括分別沿著階層6053 之長度資料線221、222、223及224定位且位於各別記憶體單元208'、209'、210'及211'之下(下方)的記憶體單元(未標記)。圖6展示階層6050 、6051 、6052 及6053 中之每一者中之四個記憶體單元(例如，階層6053 中之四個記憶體單元208'、209'、210'及211')作為一實例。然而，階層6053 之階層6050 、6051 、6052 及6053 中記憶體單元之數目可改變。
在圖6中，線X-X及線Y-Y指示圖7及圖8中分別展示之記憶體裝置600之一部分的截面(例如，橫截面圖)之位置。為簡單起見，圖7及圖8之描述集中於階層6053 之元件之細節。記憶體裝置1300之階層6052 (及其他階層)可具有類似元件。
圖7展示沿著圖6之線X-X截取的記憶體裝置600之一部分之視圖(例如，橫截面圖)。圖8展示沿著圖6之線Y-Y截取的記憶體裝置600之一部分之視圖(例如，橫截面圖)。如圖7及圖8中所示，階層6053 可包括層級(例如，不同材料層) 709L、719L、711L及712L。圖9、圖10、圖11及圖12分別展示層級709L、719L、711L及712L之透視圖(例如，3-D視圖)。在圖6至圖12中，相同元件給定相同參考編號。
以下描述係關於圖7至圖12 (階層6053 之細節及階層6052 之一些細節)。為簡單起見，同一元件之詳細描述在圖7至圖12之描述中並不重複。亦為簡單起見，自圖7至圖12及本文中所描述之其他圖中所展示之大多數元件省略橫截面線(例如，剖面線)。可自圖式之特定圖省略記憶體裝置600之一些元件，以免混淆對描述於彼特定圖中之元件(或多個元件)的描述。本文中所描述之圖式中所展示的元件之尺寸(例如，實體結構)未按比例縮放。
圖7展示沿著圖6之線X-X截取的階層6053 及6052 之橫截面圖。如圖7中所示，資料線621及622中之每一者可沿Z方向延伸且可電耦接至階層6053 之記憶體單元210'及211'以及階層6052 之記憶體單元212'及213'當中的各別記憶體單元之元件中之一些(例如，下文描述之各別電晶體T1及T2之讀取及寫入通道區域)。資料線621及622中之每一者可與記憶體裝置600之存取線(例如，存取線741及742)電分開。
圖8展示沿著圖6之線Y-Y截取的階層6053 及6052 之橫截面圖。圖8中所展示之記憶體裝置600之一部分與圖7中所展示之記憶體裝置600之一部分相同。舉例而言，圖7及圖8之資料線621及記憶體單元210'及212'為相同的。如圖8中所示，資料線623可電耦接至階層6053 及6052 之各別記憶體單元(例如，階層6053 之記憶體單元208'及階層6052 之記憶體單元206')的元件中之一些(例如，各別電晶體T1及T2之讀取及寫入通道區域)。
參考圖7至圖12之以下描述分別描述圖7中所展示之記憶體裝置1300之層級709L、719L、711L及712L之一些細節(呈3-D視圖)。在圖9、圖10、圖11及圖12中之每一者中，線X-X及Y-Y分別指示圖7及圖8之記憶體裝置1300之層級709L、719L、711L及712L之橫截面圖的對應位置。圖9至圖12中之每一者亦展示圖6之記憶體裝置600之階層6053 之記憶體單元208'、209'、210'及211'的相對位置。
為簡單起見，圖7至圖12之描述集中於階層6053 之元件。階層6052 可具有類似元件(其在圖7至圖12中未詳細展示)。
如圖7及圖9中所示，記憶體裝置600可包括存取線741 (例如，字線)，其可對應於圖5之記憶體裝置200之存取線241。存取線741可接收信號(例如，字線信號)WL1以控制階層6053 之記憶體單元(例如，圖6中之記憶體單元208'、209'、210'及211')之電晶體T1及T2 (例如，接通或斷開)。
存取線741可由導電區域(例如，導電板) 741T及導電區域(例如，導電板) 741B形成。導電區域741T及741B可分別被稱作存取線741之頂部及底部導電區域(頂部及底部部分)。導電區域741T及741B中之每一者可包括導電材料(例如，導電摻雜多晶矽、金屬或其他導電材料)。記憶體裝置600可包括將導電區域741T電耦接至導電區域741B之導電連接(未展示)。
記憶體裝置600可包括介電質725及介電質735。導電區域741T可藉由介電質725當中之各別介電質與資料線621及622電分開。導電區域741B藉由介電質735當中之各別介電質與資料線621及622電分開。
如圖9中所示，導電區域741T可具有包括開口(例如，網狀結構)之板狀結構(例如，導電板結構)。因此，圖7中所展示之導電區域741T可為圖12中所展示之導電板之部分。記憶體裝置600之層級709L在導電區域741T (例如，階層6053 之存取線741之頂部導電區域)處可包括開口(例如，空間) 921、922、923及924，其缺乏形成導電區域741T之結構(例如，導電板結構)之材料(導電材料)。介電質725中之每一者可位於開口921、922、923及924當中之各別開口處(例如，符合各別開口之側壁)。資料線621、622、623及624可在開口921、922、923及924之位置處穿過各別介電質725。因此，資料線621、622、623及624中之每一者可在開口921、922、923及924當中之各別開口處由介電質725環繞(及接觸)。因此，資料線621、622、623及624與導電區域741T電分開(藉由各別介電質725)。導電區域741B (例如，階層6053 之存取線741之底部導電區域)及介電質735 (圖7)可具有類似於圖9之導電區域741T及介電質725之結構。
如圖7中所示，記憶體裝置600可包括存取線742 (例如，字線)，其可對應於圖5之存取線242。存取線742可接收信號(例如，字線信號)WL2以控制階層6053 之記憶體單元(例如，圖6中之記憶體單元208'、209'、210'及211')之電晶體T1及T2 (例如，接通或斷開)。存取線742可用於控制階層6052 之記憶體單元(例如，圖7中之記憶體單元212'及213'以及圖8中之記憶體單元206')之電晶體T1及T2 (例如，接通或斷開)。存取線742可包括導電區域742T及742B，其分別藉由介電質745及介電質755與資料線621及622電分開。導電區域742T及介電質745可具有類似於圖9之導電區域741T及介電質725之結構。導電區域742B及介電質755可具有類似於圖9之導電區域741T及介電質725之結構。
如圖7中所示，記憶體裝置600可包括在Z方向上位於不同層級中之不同介電質以電分開同一階層內之元件(在Z方向上)並電分開一個階層與另一階層。舉例而言，如圖7中所示，記憶體裝置600可包括介電質717、718、719、765、775及785。介電質717、718及719可電分開階層6052 內之元件(在Z方向上)。介電質765、775及785可電分開一個階層與另一階層(在Z方向上)。
如圖10中所示，介電質717可具有包括開口之板狀結構(例如，介電板結構)。因此，圖7中所展示之介電質717可為圖10中所展示之介電板之部分。記憶體裝置600之層級710L在介電質717處可包括開口(例如，空間) 1021、1022、1023及1024，其缺乏形成介電質717之結構(例如，介電板結構)之材料(介電材料)。資料線621、622、623及624在圖10之各別開口1021、1022、1023及1024處可穿過(及接觸)介電質717。其他介電質718、719、765、775及785 (圖7)可具有類似於圖10之介電質717之結構。兩個或多於兩個介電質717、718、719、765、775及785可具有相同厚度或不同厚度。介電質717、718、719、765、775及785可具有相同介電材料或不同介電材料。介電質717、718、719、765、775及785之實例材料包括氧化矽、氮化矽、氧化鉿(例如，HfO2 )、氧化鋁(例如，Al2 O3 )，或其他介電材料。
如圖7中所示，記憶體單元210'及211'中之每一者可包括電晶體T2，其可包括電荷儲存結構702及電耦接至電荷儲存結構702之材料720。材料720可在電荷儲存結構702與各別資料線(例如，資料線621或622)之間。材料720可形成各別記憶體單元(例如，記憶體單元210'或211')之電晶體T2之通道區域(例如，寫入通道區域)的部分。材料720可電耦接至各別資料線(例如，資料線621或622)。記憶體裝置600可包括介電質715，其可包括使記憶體單元210'及211'彼此電分開之部分。
如圖11中所示，介電質715可具有包括開口之板狀結構(例如，介電板結構)。因此，圖7中所展示之介電質715可為圖11中所展示之介電板之部分。記憶體裝置600之層級711L在介電質715處可包括開口1121、1122、1123及1124，其缺乏形成介電質717之結構(例如，介電板結構)之材料(介電材料)。記憶體單元208'、209'、210'及211'中之每一者之電荷儲存結構702可位於開口1121、1122、1123及1124當中之各別開口處(例如，符合各別開口之側壁)。記憶體單元208'、209'、210'及211'中之每一者之材料720可位於記憶體單元208'、209'、210'及211'當中之各別記憶體單元之電荷儲存結構702處(例如，符合電荷儲存結構之側壁)。
資料線621、622、623及624可在開口1121、1122、1123及1124之位置處穿過及接觸(例如，可電耦接至)各別材料720 (例如，寫入通道區域)。因此，資料線621、622、623及624可電耦接至各別記憶體單元208'、209'、210'及211'之通道區域。
電荷儲存結構702 (圖7及圖11)可包括電荷儲存材料(或材料之組合)，該電荷儲存材料可包括可捕獲電荷的半導體材料(例如，多晶矽)片件(例如，層)、金屬片件(例如，層)或材料(或多種材料)片件。電荷儲存結構702及存取線741之導電區域741T及741B的材料可相同或可不同。
特定記憶體單元(例如，記憶體單元210')之材料720 (圖7及圖11)可在該特定記憶體單元(例如，記憶體單元210')之電晶體T2之源極與汲極之間形成源極(例如，源極端子)、汲極(例如，汲極端子)或通道區域(例如，寫入通道區域)。舉例而言，如圖7及圖11中所示，記憶體單元210'之電晶體T2之源極、通道區域及汲極可由相同材料之單一片件(或替代地，材料之相同組合之單一片件)，諸如材料720形成。因此，記憶體單元210'之電晶體T2之源極、汲極及通道區域可由相同導電性類型(例如，n型或p型)之相同材料(例如，材料720)形成。
記憶體裝置600之特定記憶體單元(例如，記憶體單元210')之材料720 (例如，電晶體T2之寫入通道區域)可為該特定記憶體單元之寫入路徑之部分。舉例而言，記憶體單元210'之材料720可為可在將資訊儲存於記憶體單元210'中之寫入操作期間攜載電流(例如，寫入電流)的記憶體單元210'之寫入路徑之部分。舉例而言，在寫入操作期間，為了將資訊儲存於圖7中之記憶體單元210'中，記憶體單元210'之材料720可在記憶體單元210'之資料線621與電荷儲存結構702之間傳導電流(例如，寫入電流)。寫入電流之方向可自記憶體裝置210'之資料線621至電荷儲存結構702。在電晶體T2為NFET (例如，NMOS)之實例中，電流(例如，寫入電流)可包括電子傳導(例如，在自資料線621穿過記憶體單元210'之材料720 (電晶體T2之通道區域)至電荷儲存結構702之方向上的電子傳導)。
材料720可包括半導體材料結構(例如，片件(例如，層))。在電晶體T2為NFET (如上文所描述)之實例中，材料720可包括n型半導體材料(例如，n型矽)。
在另一實例中，形成材料720之半導體材料可包括氧化物材料之片件。用於材料720之氧化物材料的實例包括半導電氧化物材料、透明導電氧化物材料及其他氧化物材料。
作為實例，材料720可包括以下各者中之至少一者：氧化鋅錫(ZTO)、氧化銦鋅(IZO)、氧化鋅(ZnOx )、氧化銦鎵鋅(IGZO)、氧化銦鎵矽(IGSO)、氧化銦(InOx 、In2 O3 )、氧化錫(SnO2 )、氧化鈦(TiOx )、氮氧化鋅(Znx Oy Nz )、氧化鎂鋅(Mgx Zny Oz )、氧化銦鋅(Inx Zny Oz )、氧化銦鎵鋅(Inx Gay Znz Oa )、氧化鋯銦鋅(Zrx Iny Znz Oa )、氧化鉿銦鋅(Hfx Iny Znz Oa )、氧化錫銦鋅(Snx Iny Znz Oa )、氧化鋁錫銦鋅(Alx Sny Inz Zna Od )、氧化矽銦鋅(Six Iny Znz Oa )、氧化鋅錫(Znx Sny Oz )、氧化鋁鋅錫(Alx Zny Snz Oa )、氧化鎵鋅錫(Gax Zny Snz Oa )、氧化鋯鋅錫(Zrx Zny Snz Oa )、氧化銦鎵矽(InGaSiO)及磷化鎵(GaP)。
在記憶體裝置700中使用上文所列之材料為記憶體裝置700提供改良及益處。舉例而言，在讀取操作期間，為了自選定記憶體單元(例如，記憶體單元210')讀取資訊，來自選定記憶體單元之電荷儲存結構702的電荷可洩漏至選定記憶體單元之電晶體T2。將上文所列之材料用於電晶體T2之通道區域(例如，材料720)可減少或防止此洩漏。此改善自選定記憶體單元讀取之資訊的準確性且改善儲存於本文中所描述之記憶體裝置(例如，記憶體裝置700)之記憶體單元中的資訊之保持。
上文所列之材料為材料720之實例。然而，可使用不同於上文所列之材料的其他材料(例如，相對較高帶隙材料)。
如圖7中所示，記憶體單元210'及211'中之每一者可包括電晶體T1，其可包括電耦接至各別資料線(例如，資料線621或622)之部分710。部分710可形成各別記憶體單元(例如，記憶體單元210'或211')之電晶體T1之通道區域(例如，讀取通道區域)的部分。
記憶體裝置600可包括共同導電連接797，其可耦接至記憶體裝置600之接地連接或可為記憶體裝置600之記憶體裝置之接地連接之部分。舉例而言，在記憶體裝置600之操作期間，共同導電連接797可接收可處於接地電位(例如，0 V)之信號。共同導電連接797亦可電耦接至記憶體單元210'及211'中之每一者之電晶體T1之部分710。共同導電連接797可為可對應於圖2之記憶體裝置200之接地連接297的接地連接之部分。
如圖12中所示，共同導電連接797可具有包括開口之板狀結構(例如，導電板結構)。因此，圖7中所展示之導電連接797可為圖12中所展示之導電板之部分。記憶體裝置600之層級712L在共同導電連接797處可包括開口(例如，空間) 1221、1222、1223及1224，其缺乏形成共同導電連接797之結構(例如，導電板結構)之材料(導電材料)。記憶體單元208'、209'、210'及211'中之每一者之部分710可位於開口1221、1222、1223及1224當中之各別開口處(例如，符合各別開口之側壁)。
資料線621、622、623及624可在開口1221、1222、1223及1224之位置處穿過及接觸(例如，可電耦接至)各別部分710 (例如，讀取通道區域)。因此，資料線621、622、623及624可電耦接至各別記憶體單元208'、209'、210'及211'之讀取通道區域。
部分710 (圖7及圖12)可包括半導體材料。部分710之實例材料包括矽、多晶矽(例如，未經摻雜或經摻雜多晶矽)、鍺、矽-鍺或其他半導體材料，及半導電氧化物材料(氧化物半導體，例如SnO或其他氧化物半導體)。
記憶體裝置600之特定記憶體單元(例如，記憶體單元210')之部分710 (例如，電晶體T1之讀取通道區域)可為該特定記憶體單元之讀取路徑之部分。舉例而言，記憶體單元210'之部分710可為可在自記憶體單元210'讀取資訊之讀取操作期間攜載電流(例如，讀取電流)的記憶體單元210'之讀取路徑之部分。舉例而言，在讀取操作期間，為了自圖7中之記憶體單元210'讀取資訊，記憶體單元210'之部分710可在資料線621與共同導電連接797 (例如，接地連接)之間傳導電流(例如，讀取電流)。讀取電流之方向可自資料線221穿過部分710至共同導電連接797。在電晶體T1為PFET (例如，PMOS)之實例中，電流(例如，讀取電流)可包括電洞傳導(例如，在自資料線621穿過記憶體單元210'之部分720 (電晶體T1之通道區域)至共同導電連接797之方向上的電洞傳導)。
在電晶體T1為PFET且電晶體T2為NFET之實例中，形成部分710之材料可與材料720具有不同導電性類型。舉例而言，部分710可包括p型半導體材料(例如，p型矽)區域，且材料720可包括n型半導體材料(例如，n型磷化鎵(GaP))區域。
如圖7及圖8中所示，存取線741之導電區域741T可橫跨分別屬於階層6053 之記憶體單元208'、209'、210'及211'中之每一者的電晶體T2及T1之材料720之部分及部分710之部分(例如，在X方向及Y方向上重疊)。如上文所描述，材料720可形成電晶體T2之寫入通道區域之部分且部分710可形成電晶體T1之讀取通道區域之部分。因此，導電區域741T可橫跨分別屬於階層6053 之記憶體單元208'、209'、210'及211'中之每一者的電晶體T1及T2之讀取及寫入通道區域兩者之部分(例如，重疊)。類似地，存取線742之導電區域742T可橫跨分別屬於階層6053 之記憶體單元中之每一者的電晶體T1及T2之讀取及寫入通道區域兩者之部分(例如，重疊)。
存取線741之導電區域741T橫跨電晶體T1及T2之讀取及寫入通道區域(例如，重疊)允許存取線741 (單一存取線)控制(例如，接通或斷開)階層6053 之記憶體單元之電晶體T1及T2兩者。類似地，存取線742之導電區域742T橫跨電晶體T1及T2之讀取及寫入通道區域(例如，重疊)允許存取線742 (單個存取線)控制(例如，接通或斷開)階層6052 之記憶體單元之電晶體T1及T2兩者。
如上文所提及，關於圖7至圖12之描述集中於階層6053 之元件之細節。記憶體裝置600之階層6052 (及其他階層)可具有類似元件。舉例而言，儘管在圖7中未展示，但階層6052 在定位有導電區域742T及742B (例如，其為各別導電板之部分)之層級之間可具有不同層級。舉例而言，階層6052 可包括層級(類似於層級711L)，其對於記憶體單元212'及213'中之每一者可包括介電質715 (例如，介電板結構)、電荷儲存結構702，及材料720 (例如，與資料線621或622接觸之寫入通道區域)。在另一實例中，階層6052 可包括層級(類似於層級712L)，其對於記憶體單元212'及213'中之每一者可包括共同導電連接797 (例如，共同導電板)及部分710 (例如，與資料線621或622接觸之讀取通道區域)。
上文參考圖6至圖12之描述展示元件(例如，記憶體單元、存取線(導電板))可一個層級在另一記憶體裝置600上方地配置(例如，形成)於不同層級(例如，層)中。此可允許記憶體裝置600之多個階層共同形成。因此，形成記憶體裝置600之成本(例如，每位元之成本)可降低。
圖13展示根據本文中所描述之一些實施例的包括多個階層6050 、6051 、6052 及6053 以及垂直共同導電連接1397之記憶體裝置1300之結構。記憶體裝置1300可包括類似於或相同於記憶體裝置600之元件(圖6至圖12)中之一些的元件。因此，記憶體裝置600與記憶體裝置1300之間的類似或相同元件(圖13至圖18)經給定相同標籤且此類元件之詳細描述在記憶體裝置1300之描述中並不重複。
記憶體裝置600與1300之間的差異包括共同導電連接1397之結構及位置。類似於記憶體裝置600之共同導電連接797 (圖7及圖8)，共同導電連接1397可電耦接至電晶體T1之讀取通道區域及記憶體裝置1300之接地連接。然而，不同於共同導電連接797之水平板結構(例如，X-Y平面中之導電材料層)，記憶體裝置1300之共同導電連接1397可具有支柱結構(例如，導電材料之垂直柱)，其在垂直於基板699之Z方向上延伸(例如，垂直延伸)。記憶體裝置600與1300之間的另一差異包括記憶體單元(例如，記憶體單元208'、209'、210'及211')中之每一者之相對較小大小，如下文更詳細地描述。
如圖13中所示，共同導電連接1397可相對於由資料線621、622、623及624限定(例如，環繞)之位置位於中間(例如，中心)位置處。共同導電連接1300可耦接至接地連接或可為可對應於圖2之記憶體裝置200之接地連接297的接地連接之部分。在圖13中，共同導電連接1300可接收信號PLT，其可處於接地電位(例如，PLT = 0 V)。共同導電連接1397之支柱結構可自一個階層延伸至另一階層(例如，延伸穿過階層6050 、6051 、6052 及6053 )。共同導電連接1397可由導電材料(例如，導電摻雜多晶矽、金屬或其他導電材料)形成。共同導電連接1397之材料可與資料線621、622、623及624中之每一者之材料相同。共同導電連接1397可在形成資料線621、622、623及624時同時形成(例如，在同一製程步驟中)。
如圖13中所示，記憶體裝置1300可包括介電質1395，其可在Z方向上延伸(例如，垂直延伸)並佔據(例如，填充)階層6050 、6051 、6052 及6053 中之每一者之部分(例如，四個拐角)。介電質1395可包括各種氧化物(例如，低K材料或其他氧化物)、多孔氧化物及氣隙，或其他介電材料。
如下文更詳細地描述(例如，參考圖17)，介電質1395可為隔離結構，其使同一階層中之記憶體單元之一些元件(例如，電晶體T2之寫入通道區域)彼此電分開(隔離)。此電分開亦使資料線621、622、623及624彼此電分開。
在圖14中，線Y-Y指示圖14中所展示之記憶體裝置1300之一部分的截面(例如，橫截面圖)之位置。為簡單起見，圖14之描述集中於階層6053 之元件之細節。記憶體裝置1300之階層6052 (及其他階層)可具有類似元件。
圖14展示沿著圖13之線Y-Y截取的記憶體裝置600之一部分之視圖(例如，橫截面圖)。如圖14中所示，階層6053 可包括層級(例如，不同材料層) 1409L、1410L、1411L及1412L。圖15、圖16、圖17及圖18分別展示層級1409L、1410L、1411L及1412L之透視圖(例如，3-D視圖)。
如圖14中所示，共同導電連接1397可位於資料線621與622之間。共同導電連接1397可電耦接至(例如，可接觸)記憶體單元210'、211'、212'及213'之部分。舉例而言，共同導電連接1397可電耦接至階層6053 之記憶體單元210'及之讀取通道區域(例如，部分710)以及階層6052 之記憶體單元206及212'之讀取通道區域(例如，未展示)。
共同導電連接1397可分別藉由介電質725及735與導電區域741T及741B (存取線741之導電區域，未標記)電分開。共同導電連接1397可分別藉由介電質745及755與導電區域742T及742B (存取線742之導電區域，未標記)電分開。
圖14中所展示之記憶體裝置1300之其他元件可類似於或相同於圖7及圖8中所展示之記憶體裝置600之彼等元件。舉例而言，如圖14中所示，層級1409L可包括導電區域741T、介電質725及介電質725'。層級1410L可包括各別記憶體單元(例如，記憶體單元208'或210')之電荷儲存結構702、材料720 (例如，各別記憶體單元(例如，記憶體單元208'或210')之寫入通道區域)，及介電質715及715'。層級1412L可包括部分710 (例如，各別記憶體單元之讀取通道區域)及介電質1415。
參考圖15、圖16、圖17及圖18之以下描述分別描述圖14中所展示之記憶體裝置1300之層級1409L、1410L、1411L及1412L之一些細節(呈3-D視圖)。在圖15、圖16、圖17及圖18中之每一者中，線Y-Y指示圖14中所展示之記憶體裝置1300之層級1409L、1410L、1411L及1412L之橫截面圖的對應位置。圖15至圖18中之每一者亦展示圖13之記憶體裝置1300的階層6053 之記憶體單元208'、209'、210'及211'之相對位置。圖15至圖18中之每一者亦展示圖13之記憶體裝置1300之介電質1395的位置。
如圖15中所示，記憶體裝置1300之層級1409L在導電區域741T (例如，階層6053 之存取線之頂部導電區域)處可包括開口(例如，空間) 1521、1522、1523、1524及1597。介電質725及725'可位於各別開口1521、1522、1523及1524處(例如，符合各別開口之側壁)。資料線621、622、623、624及共同導電連接1397在各別開口1521、1522、1523、1524及1597之位置處可穿過各別介電質725及725'。因此，資料線621、622、623、624及共同導電連接1397中之每一者在開口1521、1522、1523、1524及1597當中之各別開口處可由介電質(例如，介電質725或725')環繞(且與其接觸)。因此，資料線621、622、623、624及共同導電連接1397與導電區域741T電分開(藉由各別介電質725及725')。導電區域741B (例如，階層6053 之存取線之底部導電區域)及介電質735 (圖7)可具有類似於圖15之導電區域741T及介電質725之結構。
如圖16中所示，記憶體裝置1300之層級1410L在介電質717處可包括開口(例如，空間) 1621、1622、1623、1624及1697，其缺乏形成介電質717之結構(例如，板狀結構)之材料(介電材料)。資料線621、622、623及624以及共同導電連接1397在圖16之各別開口1621、1622、1623、1624及1697處可穿過(且接觸)介電質717。其他介電質717、718、719、765、775及785 (圖14)可具有類似於圖16之介電質717之結構。
如圖17中所示，記憶體單元208'、209'、210'及211'中之每一者可包括介電質715、材料720 (例如，寫入通道區域)，及電荷儲存結構702。記憶體單元208'、209'、210'及211'之材料720及電荷儲存結構702可藉由介電質1395彼此電分開。
如圖17中所示，記憶體裝置1300之層級1411L可包括開口(例如，空間) 1721、1722、1723及1724。開口1721、1722、1723及1724中之每一者可具有側壁(未標記)，其由各別記憶體單元(記憶體單元208'、209'、210'及211'中之一者)之材料720 (例如，寫入通道區域)之一部分及介電質715中之一者之一部分形成。資料線621、622、623及624在開口1721、1722、1723及1724之位置處可穿過並接觸(例如，可電耦接至)各別材料720 (例如，寫入通道區域)。因此，資料線621、622、623及624可電耦接至各別記憶體單元208'、209'、210'及211'之通道區域。
記憶體裝置1300之層級1411L亦可包括開口(例如，空間) 1797。開口1797可具有側壁(未標記)，其由記憶體單元208'、209'、210'及211'中之每一者之電荷儲存結構702的一部分形成。介電質715'可位於開口1797處(例如，符合開口之側壁)。共同導電連接1397在開口1797之位置處可穿過介電質715'且可由介電質715'環繞(並與其接觸)。因此，共同導電連接1397與記憶體單元208'、209'、210'及211'中之每一者之電荷儲存結構702電分開。
形成記憶體裝置1300之層級1411L (圖17)之製程可包括形成半導體材料(其隨後變為寫入通道區域)、形成電荷儲存材料(由半導體材料環繞)，及形成介電質715' (由電荷儲存材料環繞)。接著，半導體材料、電荷儲存材料及介電質715'中之每一者之部分(在隨後將形成介電質1395之位置處)可(例如，藉由蝕刻)移除。接著，半導體材料、電荷儲存材料及介電質715'中之每一者之部分經移除之位置(例如，空的空間)可用介電材料填充。介電質1395可為介電材料之部分。
圖17展示一個記憶體單元之電荷儲存結構702可如何藉由各別介電質1395與另一記憶體單元之電荷儲存結構702電分開。然而，在記憶體裝置1300之替代結構中，記憶體單元208'、209'、210'及211'當中之兩個相鄰記憶體單元或所有四個記憶體單元之電荷儲存結構702可彼此電耦接。舉例而言，圖17展示延伸至介電質715'中，由此電分開電荷儲存結構702的與開口1797相鄰的介電質1395之拐角(四個拐角)。然而，在替代結構中，與開口1797相鄰之介電質1395之拐角(四個拐角)可不延伸至介電質715'中且可部分延伸至電荷儲存結構702中。因此，在此替代結構中，介電質1395並非使電荷儲存結構702完全彼此分開。因此，在記憶體裝置1300之此替代結構中，電荷儲存結構702可彼此電耦接。
如圖18中所示，記憶體裝置1300之層級1412L可包括開口(例如，空間) 1821、1822、1823及1824。開口1821、1822、1823及1824中之每一者可具有側壁(未標記)，其由各別記憶體單元(記憶體單元208'、209'、210'及211'中之一者)之部分710 (例如，讀取通道區域)之部分及介電質1415中之一者之部分形成。資料線621、622、623及624在開口1821、1822、1823及1824之位置處可穿過及接觸(例如，可電耦接至)各別部分710 (例如，讀取通道區域)。因此，資料線621、622、623及624可電耦接至各別記憶體單元208'、209'、210'及211'之讀取通道區域。
記憶體裝置1300之層級1411L亦可包括開口(例如，空間) 1897。開口1897可具有側壁(未標記)，其由記憶體單元208'、209'、210'及211'中之每一者之部分710的部分形成。共同導電連接1397在開口1897之位置處可穿過及接觸(例如，可電耦接至)部分710。因此，共同導電連接1397可電耦接至各別記憶體單元208'、209'、210'及211'之讀取通道區域。
相比於記憶體裝置600 (圖6至圖12)，記憶體裝置1300 (圖13至圖18)對於給定區可具有相對較高數目之記憶體單元密度。此可歸因於記憶體單元(例如，記憶體單元208'、209'、210'及211')及記憶體裝置1300之共同導電連接1397之相對位置。
如上文所提及，本文中所描述之圖式中所展示的元件之尺寸(例如，實體結構)未按比例縮放。因此，儘管圖式中所展示之元件中之一些展示為不同大小(例如，Z方向上之不同厚度及/或不同直徑)，但此類元件可具有相同(例如，實質上相同)大小(例如，相同厚度及/或相同直徑)。舉例而言，如圖14、圖15及圖17中所示，介電質725' (圖14及圖15)及介電質715' (圖14及圖17)可具有不同直徑，其中介電質715'相較於介電質725'具有較大直徑。然而，介電質715'及725'可具有相同直徑。作為一實例，介電質725'之直徑可形成為相對較大(大於圖14中所展示之其直徑)，使得介電質725'之直徑可與介電質715'之直徑相同。類似地，與共同導電連接1395相鄰之介電質735、745及755 (圖14)之直徑可形成為與介電質715'之直徑相同。
設備(例如，記憶體裝置100、200、600及1300)及方法(例如，記憶體裝置100及200之操作)的說明意欲提供對各種實施例之結構的一般理解，且並不意欲提供對可利用本文中所描述之結構的設備之所有元件及特徵的完整描述。設備在本文中係指例如裝置(例如，記憶體裝置100、200、600及1300中之任一者)或系統(例如，可包括記憶體裝置100、200、600及1300中之任一者的電子物品)。
上文參考圖1至圖18所描述的組件中之任一者可以多種方式實施，包括經由軟體模擬。因此，設備(例如，記憶體裝置100、200、600及1300)或上文所描述之此等記憶體裝置中之每一者的部分可在本文中皆特徵界定為「多個模組」(或「模組」)。視需要及/或適於各種實施例之特定實施，此類模組可包括硬體電路系統、單處理器電路及/或多處理器電路、記憶體電路、軟體程式模組及物件及/或韌體，及其組合。舉例而言，此類模組可包括於系統操作模擬封裝中，諸如軟體電信號模擬封裝、功率使用及範圍模擬封裝、電容-電感模擬封裝、功率/熱耗散模擬封裝、信號傳輸-接收模擬封裝，及/或用於操作或模擬各種可能實施例之操作的軟體與硬體之組合。
本文中所描述之記憶體裝置(例如，記憶體裝置100、200、600及1300)可包括於諸如以下各者之設備(例如，電子電路系統)中：高速電腦、通信及信號處理電路系統、單處理器或多處理器模組、單個或多個嵌入式處理器、多核心處理器、訊息資訊交換器及包括多層、多晶片模組之特殊應用模組。此類設備可進一步包括為各種其他設備(例如電子系統)內之子組件，其他設備諸如電視機、蜂巢式電話、個人電腦(例如，膝上型電腦、桌上型電腦、手持型電腦、平板電腦等)、工作台、無線電、視訊播放器、音訊播放器(例如，MP3 (動畫專家組，音訊層3)播放器)、載具、醫學裝置(例如，心臟監測器、血壓監測器等)、機上盒及其他設備。
上文參考圖1至圖18所描述之實施例包括設備及方法，其使用基板、具有垂直於基板之長度之支柱、第一導電板、第二導電板、位於第一導電板與第二導電板之間且與第一及第二導電板電分開之記憶體單元，及導電連接。第一導電板位於設備之第一層級中且藉由位於第一層級中之第一介電質與支柱分開。第二導電板位於設備之第二層級中且藉由位於第二層級中之第二介電質與支柱分開。該記憶體單元包括位於該第一層級與該第二層級之間的該設備之第三層級中且與該支柱及該導電連接接觸之第一半導體材料，及位於該第一層級與該第二層級之間的該設備之第四層級中且與該支柱接觸之第二半導體材料。描述了包括額外設備及方法之其他實施例。
在實施方式及申請專利範圍中，相對於兩個或多於兩個元件(例如，材料)所使用之術語「在……上(on)」(一者在另一者「上」)意謂元件之間(例如，材料之間)的至少一些接觸。術語「在……上方(over)」意謂元件(例如，材料)緊密接近，但可能具有一或多個額外介入元件(例如，材料)使得接觸為可能的但並非必需的。除非如此陳述，否則「在……上」及「在……上方」兩者皆不暗示如本文中所使用之任何方向性。
在實施方式及申請專利範圍中，由術語「……中之至少一者」接合之項目的清單可意謂所列項目之任何組合。舉例而言，若列出項目A及B，則片語「A及B中之至少一者」意謂僅A；僅B；或A及B。在另一實例中，若列出項目A、B及C，則片語「A、B及C中之至少一者」意謂僅A；僅B；僅C；A及B (排除C)；A及C (排除B)；B及C (排除A)；或全部A、B及C。項目A可包括單個元件或多個元件。項目B可包括單個元件或多個元件。項目C可包括單個元件或多個元件。
在實施方式及申請專利範圍中，由術語「……中之一者」接合之項目的清單可意謂所列項目中之僅一者。舉例而言，若列出項目A及B，則片語「A及B中之一者」意謂僅A (排除B)或僅B (排除A)。在另一實例中，若列出項目A、B及C，則片語「A、B及C中之一者」意謂僅A；僅B；或僅C。項目A可包括單個元件或多個元件。項目B可包括單個元件或多個元件。項目C可包括單個元件或多個元件。
以上描述及圖式說明本發明主題之一些實施例，以使得熟習此項技術者能夠實踐本發明主題之實施例。其他實施例可併入有結構性改變、邏輯改變、電改變、製程改變及其他改變。實例僅代表可能的變型。一些實施例之部分及特徵可包括於其他實施例之彼等部分及特徵中或取代彼等部分及特徵。熟習此項技術者在閱讀及理解以上描述後將顯而易見許多其他實施例。
100:記憶體裝置 101:記憶體陣列 102:記憶體單元 103:感測電路系統 104:存取線 105:資料線 106:位址暫存器 107:線 108:列存取電路系統 109:行存取電路系統 112:線 114:線 115:選擇電路系統 116:輸入/輸出(I/O)電路系統 118:記憶體控制單元 120:線 130:線 132:線 200:記憶體裝置 201:記憶體陣列 2010 :記憶體單元群組 2011 :記憶體單元群組 202:電荷儲存結構 206:記憶體單元 206':記憶體單元 208:記憶體單元 208':記憶體單元 209:記憶體單元 209':記憶體單元 210:記憶體單元 210':記憶體單元 211:記憶體單元 211':記憶體單元 212:記憶體單元 212':記憶體單元 213:記憶體單元 213':記憶體單元 214:記憶體單元 215:記憶體單元 221:資料線 222:資料線 223:資料線 224:資料線 241:存取線 242:存取線 243:存取線 297:接地連接 600:記憶體裝置 6050 :階層 6051 :階層 6052 :階層 6053 :階層 621:資料線 622:資料線 623:資料線 624:資料線 650:層級 651:層級 652:層級 653:層級 699:基板 702:電荷儲存結構 709L:層級 710:部分 710L:層級 711L:層級 712L:層級 715:介電質 715':介電質 717:介電質 718:介電質 719:介電質 720:材料 725:介電質 725':介電質 735:介電質 741:存取線 741T:導電區域 741B:導電區域 742:存取線 742T:導電區域 742B:導電區域 745:介電質 755:介電質 765:介電質 775:介電質 785:介電質 797:共同導電連接 921:開口 922:開口 923:開口 924:開口 1021:開口 1022:開口 1023:開口 1024:開口 1121:開口 1122:開口 1123:開口 1124:開口 1221:開口 1222:開口 1223:開口 1224:開口 1300:記憶體裝置 1395:介電質 1397:共同導電連接 1409L:層級 1410L:層級 1411L:層級 1412L:層級 1415:介電質 1521:開口 1522:開口 1523:開口 1524:開口 1597:開口 1621:開口 1622:開口 1623:開口 1624:開口 1697:開口 1721:開口 1722:開口 1723:開口 1724:開口 1797:開口 1821:開口 1822:開口 1823:開口 1824:開口 1897:開口 ADDR:位址資訊 BL1:信號 BL2:信號 CAS*:行存取選通信號 CK:時脈信號 CKE:時脈啟用信號 CS*:晶片選擇信號 DQ0:信號 DQN:信號 PLT:信號 RAS*:列存取選通信號 T1:電晶體 T2:電晶體 V1:電壓 V2:電壓 V3:電壓 V4:電壓 V5:電壓 V6:電壓 V7:電壓 Vcc:供應電壓 Vss:供應電壓 WE*:寫入啟用信號 WL1:信號 WL2:信號 WLn:信號
圖1展示根據本文中所描述之一些實施例的呈包括揮發性記憶體單元之記憶體裝置之形式的設備之方塊圖。
圖2展示根據本文中所描述之一些實施例的記憶體裝置之一部分的示意圖，該記憶體裝置包括二電晶體(2T)記憶體單元之記憶體陣列。
圖3展示根據本文中所描述之一些實施例的圖2之記憶體裝置，包括在記憶體裝置之讀取操作期間使用的實例電壓。
圖4展示根據本文中所描述之一些實施例的圖2之記憶體裝置，包括在記憶體裝置之寫入操作期間使用的實例電壓。
圖5展示根據本文中所描述之一些實施例的圖2之記憶體裝置，其包括在Y方向上之額外記憶體單元。
圖6至圖12展示根據本文中所描述之一些實施例的包括記憶體單元之多個階層的記憶體裝置之結構之不同視圖。
圖13至圖18展示根據本文中所描述之一些實施例的包括記憶體單元之多個階層及垂直共同導電連接的記憶體裝置之結構之不同視圖。
210':記憶體單元
211':記憶體單元
212':記憶體單元
213':記憶體單元
600:記憶體裝置
6052:階層
6053:階層
621:資料線
622:資料線
702:電荷儲存結構
709L:層級
710:部分
710L:層級
711L:層級
712L:層級
715:介電質
717:介電質
718:介電質
719:介電質
720:材料
725:介電質
735:介電質
741:存取線
741T:導電區域
741B:導電區域
742:存取線
742T:導電區域
742B:導電區域
745:介電質
755:介電質
765:介電質
775:介電質
785:介電質
797:共同導電連接
BL1:信號
BL2:信號
T1:電晶體
T2:電晶體
WL1:信號
WL2:信號

Claims (29)

  1. 一種記憶體設備，其包含：一基板：一支柱，其具有垂直於該基板之一長度；一第一導電板，其位於該設備之一第一層級中，該第一導電板藉由位於該第一層級中之一第一介電質與該支柱分開；一第二導電板，其位於該設備之一第二層級中，該第二導電板藉由位於該第二層級中之一第二介電質與該支柱分開；一記憶體單元，其位於該第一導電板與該第二導電板之間且與該第一導電板及該第二導電板電分開，該記憶體單元包括位於該第一層級與該第二層級之間的該設備之一第三層級中且與該支柱接觸之一第一半導體材料，位於該第一層級與該第二層級之間的該設備之一第四層級中且與該支柱接觸之一第二半導體材料，且該記憶體單元進一步包括位於該第二層級中且與該第二半導體材料接觸之一電荷儲存結構；以及一導電連接，其與該第一半導體材料接觸。
  2. 如請求項1之記憶體設備，其中該導電連接包括位於該第三層級中之一導電板。
  3. 如請求項2之記憶體設備，其中該導電板包括環繞該第一半導體材料且與該第一半導體材料接觸之一部分。
  4. 如請求項1之記憶體設備，其中該導電連接將耦接至該設備之接地連接。
  5. 如請求項1之記憶體設備，其中該導電連接包括具有垂直於基板之長度之一額外支柱，且該額外支柱包括位於該第一層級中且與該第一半導體材料接觸之一部分。
  6. 如請求項1之記憶體設備，其中該第一半導體材料及該第二半導體材料具有不同導電性類型。
  7. 如請求項1之記憶體設備，其中該第一半導體材料包括多晶矽且該第二半導體材料包含半導電氧化物材料。
  8. 如請求項1之記憶體設備，其中該第二半導體材料在該支柱與該電荷儲存結構之間。
  9. 一種記憶體設備，其包含：一第一支柱，其具有垂直於一基板之一長度；一第二支柱，其具有垂直於該基板之一長度；一第一記憶體單元，其包括位於該設備之一第一層級中之一第一半導體材料，該第一半導體材料與該第一支柱接觸；一第二記憶體單元，其包括位於該第一層級中之一第一額外半導體材料，該第一額外半導體材料與該第二支柱接觸；以及 一第一導電板，其位於該設備之該第一層級中，該導電板與該第一半導體材料及該第一額外半導體材料接觸；一第二導電板，其位於該設備之一第二層級中，該第二導電板藉由位於該第二層級中之一第一介電質與該第一支柱分開且藉由位於該第二層級中之一第二介電質與該第二支柱分開，其中該第一記憶體單元包括位於該設備之一第三層級中之一第一電荷儲存結構；且該第二記憶體單元包括位於該設備之該第三層級中之一第二電荷儲存結構。
  10. 如請求項9之記憶體設備，其中該第一導電板將耦接至一接地連接，且該第二導電板為該設備之一存取線之部分。
  11. 如請求項9之記憶體設備，其進一步包含位於該設備之一第三層級中之一第三導電板，該第三導電板藉由位於該第三層級中之一第一額外介電質與該第一支柱分開且藉由位於該第三層級中之一第二額外介電質與該第二支柱分開，其中該第一記憶體單元及該第二記憶體單元在該第二導電板與該第三導電板之間。
  12. 如請求項9之記憶體設備，其中：該第一記憶體單元包括位於該設備之該第三層級中之一第一額外半導體材料，且該第一額外半導體材料與該第一支柱及該第一電荷儲存結構接觸； 該第二記憶體單元包括位於該設備之該第三層級中之一第二額外半導體材料，且該第二額外半導體材料與該第二支柱及該第二電荷儲存結構接觸。
  13. 如請求項12之記憶體設備，其中該第一額外半導體材料及該第二額外半導體材料中之每一者包含一半導電氧化物材料。
  14. 一種記憶體設備，其包含：一第一支柱，其具有垂直於一基板之一長度；一第二支柱，其具有垂直於該基板之一長度；一第三支柱，其具有垂直於該基板之一長度；一第一記憶體單元，其包括位於該設備之一第一層級中之一第一半導體材料，該第一半導體材料與該第一支柱及該第三支柱接觸；一第二記憶體單元，其包括位於該第一層級中之一第一額外半導體材料，該第一額外半導體材料與該第二支柱及該第三支柱接觸；以及一導電板，其位於該設備之一層級中，該導電板藉由一第一介電質與該第一支柱分開、藉由一第二介電質與該第二支柱分開，且藉由一第三介電質與該第三支柱分開，該第一介電質、該第二介電質及該第三介電質位於第二層級中，其中該第一記憶體單元包括位於該設備之一額外層級中之一第一電荷儲存結構；且該第二記憶體單元包括位於該設備之該額外層級中之一第二電荷儲存結構。
  15. 如請求項14之記憶體設備，其中該第一支柱及該第二支柱中之每一者為該設備之一資料線之部分，該第三支柱將耦接至一接地連接，且該導電板為該設備之一字線之部分。
  16. 如請求項14之記憶體設備，其中：該第一記憶體單元包括位於該設備之該額外層級中之一第一額外半導體材料，且該第一額外半導體材料與該第一支柱及該第一電荷儲存結構接觸；該第二記憶體單元包括位於該額外層級中之一第二額外半導體材料，且該第二額外半導體材料與第二支柱及該第二電荷儲存結構接觸；且該第一電荷儲存結構及該第二電荷儲存結構中之每一者藉由位於該額外層級中之一額外介電質與該第三支柱分開。
  17. 如請求項14之記憶體設備，其進一步包含位於該設備之一第三層級中之一額外導電板，該額外導電板藉由一第一額外介電質與該第一支柱分開、藉由一第二額外介電質與該第二支柱分開，且藉由一第三額外介電質與該第三支柱分開，其中該第一額外介電質、該第二額外介電質及該第三額外介電質位於該第三層級中。
  18. 如請求項14之記憶體設備，其中該第一半導體材料及該第一額外半導體材料彼此電耦接。
  19. 如請求項14之記憶體設備，其中該導電板包括環繞該第三介電質且與該第三介電質接觸之一部分。
  20. 如請求項14之記憶體設備，其中該第三支柱在該第一支柱與該第二支柱之間。
  21. 一種記憶體設備，其包含：一支柱，其具有垂直於一基板之一長度；一記憶體單元，其包括一第一電晶體及一第二電晶體，該第一電晶體包括位於該設備之一第一層級中之一第一通道區域，該第二電晶體包括位於該設備之一第二層級中之一第二通道區域及一電荷儲存結構，該第一通道區域及該第二通道區域中之每一者與該支柱接觸；一第一導電板，其位於該設備之一第三層級中，該第一導電板藉由位於該第三層級中之一第一介電質與該支柱分開；一第二導電板，其位於該設備之一第四層級中，該第二導電板藉由位於該第四層級中之一第二介電質與該支柱分開，其中該第一層級及該第二層級在該第三層級與該第四層級之間；以及一導電連接，其電耦接至該第一通道區域。
  22. 如請求項21之記憶體設備，其中該導電連接包括一導電板，且該導電板包括環繞該第一通道區域之一部分。
  23. 如請求項21之記憶體設備，其中該導電連接包括具有垂直於基板之 長度之一支柱，且該導電連接之該支柱包括位於該第一層級中且與該第一通道區域接觸之一部分。
  24. 如請求項21之記憶體設備，其中該第一電晶體及該第二電晶體具有不同電晶體類型。
  25. 如請求項21之記憶體設備，其中該第二通道區域包含以下各者中之至少一者：氧化鋅錫(ZTO)、氧化銦鋅(IZO)、氧化鋅(ZnOx)、氧化銦鎵鋅(IGZO)、氧化銦鎵矽(IGSO)、氧化銦(InOx，In2O3)、氧化錫(SnO2)、氧化鈦(TiOx)、氮氧化鋅(ZnxOyNz)、氧化鎂鋅(MgxZnyOz)、氧化銦鋅(InxZnyOz)、氧化銦鎵鋅(InxGayZnzOa)、氧化鋯銦鋅(ZrxInyZnzOa)、氧化鉿銦鋅(HfxInyZnzOa)、氧化錫銦鋅(SnxInyZnzOa)、氧化鋁錫銦鋅(AlxSnyInzZnaOd)、氧化矽銦鋅(SixInyZnzOa)、氧化鋅錫(ZnxSnyOz)、氧化鋁鋅錫(AlxZnySnzOa)、氧化鎵鋅錫(GaxZnySnzOa)、氧化鋯鋅錫(ZrxZnySnzOa)、氧化銦鎵矽(InGaSiO)及磷化鎵(GaP)。
  26. 一種記憶體設備，其包含：一基板：一第一階層(deck)，其位於該基板上方；一第二階層，其位於該第一階層上方；一支柱，其延伸穿過該第一階層及該第二階層，該第一階層及該第二階層中之每一者包括一記憶體單元，該記憶體單元包括：一記憶體單元，其包括位於該第一階層及該第二階層當中的一各 別(respective)階層之一第一層級中之一第一半導體材料及位於該各別階層之一第二層級中之一第二半導體材料，該第一半導體材料及該第二半導體材料中之每一者與該支柱接觸；一第一導電板，其位於該各別階層之一第三層級中，該第一導電板藉由位於該各別階層之該第三層級中之一第一介電質與該支柱分開；以及一第二導電板，其位於該各別階層之一第四層級中，該第二導電板藉由位於該各別階層之該第四層級中之一第二介電質與該支柱分開；且其中該第一階層及該第二階層中之每一者之該記憶體單元進一步包括位於該各別階層之該第二層級中且與該各別階層之該第二半導體材料接觸之一電荷儲存結構。
  27. 如請求項26之記憶體設備，其中；該第一階層進一步包括一第一導電板，且該第一導電板包括環繞該第一階層之該記憶體單元之該第一半導體材料且與該第一半導體材料接觸之一部分；且該第二階層進一步包括一第二導電板，且該第二導電板包括環繞該第二階層之該記憶體單元之該第一半導體材料且與該第一半導體材料接觸之一部分。
  28. 如請求項26之記憶體設備，其進一步包含具有延伸穿過該第一階層及該第二階層之長度之一額外支柱，且該額外支柱與該第一階層及該第二 階層中之每一者之該第一半導體材料接觸。
  29. 如請求項26之記憶體設備，其中該第一半導體材料包括多晶矽且該第二半導體材料包含半導電氧化物材料。
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