[go: up one dir, main page]

TW201911537A - 在交叉點記憶體陣列中之自我對準記憶體層板 - Google Patents

在交叉點記憶體陣列中之自我對準記憶體層板 Download PDF

Info

Publication number
TW201911537A
TW201911537A TW107125455A TW107125455A TW201911537A TW 201911537 A TW201911537 A TW 201911537A TW 107125455 A TW107125455 A TW 107125455A TW 107125455 A TW107125455 A TW 107125455A TW 201911537 A TW201911537 A TW 201911537A
Authority
TW
Taiwan
Prior art keywords
memory
self
layer
rows
etching
Prior art date
Application number
TW107125455A
Other languages
English (en)
Other versions
TWI707447B (zh
Inventor
奧格斯提諾 波羅瓦諾
法比歐 佩里茲
安娜 瑪莉亞 康堤
安德利亞 瑞達里
伊諾珊卓 托托里
Original Assignee
美商美光科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商美光科技公司 filed Critical 美商美光科技公司
Publication of TW201911537A publication Critical patent/TW201911537A/zh
Application granted granted Critical
Publication of TWI707447B publication Critical patent/TWI707447B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10W72/013—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H10W72/019—
    • H10W72/30—
    • H10W72/90—
    • H10W74/10—
    • H10W90/00—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)

Abstract

本發明提供一種多層記憶體器件，其具有具備自我選擇記憶體單元之多個記憶體層板(memory decks)之一陣列，其中可使用N+1個遮罩操作製造N個記憶體層板。該多個記憶體層板可係自我對準且可針對多個記憶體層板同時執行某些製造操作。舉例而言，可在一單一遮罩操作中執行圖案化一第一記憶體層板之一位元線方向及該第一記憶體層板上方之一第二記憶體層板中之一字線方向，且可在一相同後續蝕刻操作中蝕刻兩個層板。相對於其中每一記憶體層板使用兩個或兩個以上遮罩及蝕刻操作處理各記憶體層板之處理技術，此等技術可提供可容許製造設施之增強處理能力、額外產能及更高良率之有效製造。

Description

在交叉點記憶體陣列中之自我對準記憶體層板
技術領域係關於在交叉點記憶體陣列中之自我對準記憶體層板。
以下大體上係關於多層記憶體陣列且更特定言之，係關於在交叉點記憶體陣列中之自我對準記憶體層板，其中N個記憶體層板可使用N+1個圖案化及蝕刻操作。
記憶體器件廣泛用於將資訊儲存於各種電子器件(諸如電腦、無線通信器件、相機、數位顯示器及類似者)中。藉由程式化一記憶體器件之不同狀態而儲存資訊。舉例而言，二進制器件具有兩個狀態，該兩個狀態通常由一邏輯「1」或一邏輯「0」表示。在其他系統中，可儲存兩個以上狀態。為了存取經儲存資訊，電子器件之一組件可讀取或感測記憶體器件中之經儲存狀態。為了儲存資訊，電子器件之一組件可在記憶體器件中寫入或程式化狀態。
存在多個類型之記憶體器件，包含磁性硬碟、隨機存取記憶體(RAM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻性RAM (RRAM)、唯讀記憶體(ROM)、快閃記憶體、相變記憶體(PCM)等。記憶體器件可係揮發性或非揮發性的。非揮發性記憶體(例如，快閃記憶體或FeRAM)即使在不存在一外部電源之情況下仍可維持其等經儲存邏輯狀態達延長時間段。揮發性記憶體器件(例如，DRAM)可隨時間丟失其等經儲存狀態，除非其等藉由一外部電源週期性地再新。改良記憶體器件可包含增加記憶體單元密度、增加讀取/寫入速度、增加可靠性、增加資料保持、降低電力消耗或降低製造成本等。一些類型之記憶體器件可使用跨一單元之電阻或電壓降之變動以程式化及感測不同邏輯狀態。舉例而言，自我選擇記憶體可利用一單元中之離子遷移性質。
製造一記憶體器件可包含根據定義記憶體器件之部分之圖案形成、圖案化及移除材料。通常在無塵室中使用高度專用製造設備執行製造，且製造設施通常被稱為「晶圓工廠」或「半導體工廠」。此等製造設施及相關聯設備需要大量資本投資，且因此有效製造可增強此等設施之處理能力及利用率。
本專利申請案主張2017年7月26日申請之Pirovano等人之標題為「Self-Aligned Memory Decks in Cross-Point Memory Arrays」之美國專利申請案第15/660,829號之優先權，該案藉此以全文引用的方式明確地併入本文中。
一多層記憶體器件具有具備自我選擇記憶體單元之多個記憶體層板之一陣列，其中可使用N+1個遮罩操作製造N個記憶體層板。本文中論述之技術可容許改良之製造效率及降低之製造成本。另外，多個記憶體層板可係自我對準且可針對多個記憶體層板同時執行某些製造操作。在一些情況中，可在一單一遮罩操作中執行圖案化一第一記憶體層板之一位元線方向及第一記憶體層板上方之一第二記憶體層板中之一字線方向，且可在一後續蝕刻操作中蝕刻兩個層板。相對於其中使用兩個或兩個以上遮罩及蝕刻操作處理各記憶體層板之處理技術，此等技術可提供可容許製造設施之增強處理能力及額外產能之有效製造。此外，較少處理步驟亦可降低記憶體層板中之缺陷之可能性，此可增加良率。
自我選擇記憶體可利用相變材料之離子遷移性質以程式化且隨後感測一邏輯狀態。一自我選擇記憶體單元可包含由一第一電極及一第二電極包圍之一記憶體儲存元件。自我選擇記憶體係包括用於選擇及儲存之一個單一元件之一縱橫式記憶體元件。非線性電流電壓特性容許記憶體元件用作具有一低電壓關斷區域及一高電壓接通狀態之選擇器，類似於一二極體。同時，電流電壓特性展示至少兩個可程式化狀態，因此表現為一記憶體元件。在一些實例中，可採用自我選擇記憶體用於相對時間敏感操作，諸如隨機存取記憶體(RAM)任務。
在一些實例中，一第一縱橫式記憶體陣列之一單元及堆疊於第一縱橫式記憶體陣列上之第二縱橫式記憶體陣列之一單元可操作為一多位階單元。一多位階單元(MLC)可含有兩個或兩個以上實體機構(例如，記憶體元件)，其等各由一電極分離且可容許儲存兩個以上資料(例如，多個位元)。
下文在具有記憶體單元之多個層板之一記憶體陣列之背景內容中進一步描述上文介紹之特徵及技術。接著描述用於製造包含自我選擇記憶體單元之多層記憶體陣列之特定實例，但本文中論述之技術可用於其他相變記憶體單元(例如，一相變記憶體單元，其包含一相變材料(PCM)元件及一單獨選擇元件)。藉由裝置圖、系統圖及流程圖進一步繪示且參考裝置圖、系統圖及流程圖描述本發明之此等及其他特徵。
圖1繪示根據本發明之各項實施例之一例示性記憶體陣列100。記憶體陣列100亦可被稱為一電子記憶體裝置。記憶體陣列100包含可程式化以儲存不同狀態之記憶體單元105。各記憶體單元105可程式化以儲存表示為一邏輯0及一邏輯1之兩個狀態。在一些情況中，記憶體單元105經組態以儲存兩個以上邏輯狀態。
一記憶體單元105可包含具有代表邏輯狀態之一可變及可組態電阻之一材料，其可被稱為一記憶體元件或記憶體儲存元件。舉例而言，一縱橫式記憶體單元可包含具有處於一非晶狀態之一材料之一記憶體元件，且該記憶體元件可具有與其相關聯之一臨限值電壓，亦即，在超過臨限值電壓之後電流流動。不同臨限值電壓可容許區分SET狀態對RESET狀態。
記憶體陣列100可係一三維(3D)記憶體陣列，其中二維(2D)記憶體陣列形成於彼此之頂部上。相較於2D陣列，此可增加可形成於一單一晶粒或基板上之記憶體單元之數目，此繼而可降低生產成本或增加記憶體陣列之效能或兩者。根據圖1中描繪之實例，記憶體陣列100包含記憶體單元105之兩個層級(在一些實例中，其亦可被稱為「層」)且因此可被視為一三維記憶體陣列；然而，層級之數目不限於2。各層級可經對準或定位使得記憶體單元105可跨各層級彼此對準，從而形成一記憶體單元堆疊145。
記憶體單元105之各列連接至一字線110，且記憶體單元105之各行連接至一位元線115。字線110及位元線115可實質上彼此垂直以產生一陣列。如圖1中展示，一記憶體單元堆疊145中之兩個記憶體單元105可共用一共同存取線，諸如一位元線115。亦即，一位元線115可與上記憶體單元105之底部電極及下記憶體單元105之頂部電極電子通信。其他組態可係可行的，舉例而言，一第三層可與一下層共用一字線110。一般言之，一個記憶體單元105可定位於兩個存取線(諸如一字線110及一位元線115)之相交點處。此相交點可被稱為一記憶體單元之位址。一目標記憶體單元105可係定位於一通電字線110與一通電位元線115之相交點處之一記憶體單元105；亦即，可通電至一字線110及一位元線115以便讀取或寫入在其等相交點處之一記憶體單元105。與相同字線110或位元線115電子通信(例如，連接至相同字線110或位元線115)之其他記憶體單元可被稱為非目標記憶體單元105。
如上文論述，電極可耦合至一記憶體單元105及一字線110或一位元線115。術語電極可係指一電導體，且在一些情況中，可用作至一記憶體單元105之一電接觸件。一電極可包含提供記憶體陣列100之元件或組件之間之一導電路徑之一跡線、導線、導電線、導電層或類似者。
可藉由啟動或選擇字線110及數位線115而對記憶體單元105執行諸如讀取及寫入之操作。字線110亦可稱為列線110，且位元線115亦可稱為數位線115。對字線及位元線或其他類似物之引用係可互換的而不失理解或操作，且字線及位元線通常可稱為存取線。啟動或選擇一字線110或一數位線115可包含將一電壓施加至各自線。字線110及數位線115可由導電材料(諸如金屬(例如，銅(Cu)、鋁(Al)、金(Au)、鎢(W)等)、金屬合金、碳、導電摻雜半導體或其他導電材料、合金、化合物或類似者)製成。
可透過一列解碼器120及一行解碼器130控制存取記憶體單元105。舉例而言，一列解碼器120可自記憶體控制器140接收一列位址且基於經接收列位址而啟動適當字線110。類似地，一行解碼器130自記憶體控制器140接收一行位址且啟動適當數位線115。舉例而言，記憶體陣列100可包含標記為WL_1至WL_M之多個字線110及標記為BL_1至BL_N之多個位元線115，其中M及N取決於陣列大小。因此，藉由啟動一字線110及一位元線115 (例如，WL_2及BL_3)，可存取在其等相交點處之記憶體單元105。
在存取之後，可藉由感測組件125讀取或感測一記憶體單元105以判定記憶體單元105之經儲存狀態。舉例而言，可(使用對應字線110及位元線115)將一電壓施加至一記憶體單元105且一所得電流之存在可取決於經施加電壓及記憶體單元105之臨限值電壓。在一些情況中，可施加一個以上電壓。另外，若一經施加電壓不導致電流流動，則可施加其他電壓直至藉由感測組件125偵測一電流。藉由評估導致電流流動之電壓，可判定記憶體單元105之經儲存邏輯狀態。在一些情況中，電壓之量值可漸增直至偵測一電流流動。在其他情況中，可循序施加預定電壓直至偵測一電流。同樣地，可將一電流施加至一記憶體單元105且用以產生電流之電壓之量值可取決於記憶體單元105之電阻或總臨限值電壓。
感測組件125可包含各種電晶體或放大器以便偵測且放大信號中之一差異(其可被稱為鎖存)。接著可透過行解碼器130輸出記憶體單元105之經偵測邏輯狀態作為輸出135。在一些情況中，感測組件125可係一行解碼器130或列解碼器120之部分。或，感測組件125可連接至行解碼器130或列解碼器120或與行解碼器130或列解碼器120電子通信。
記憶體控制器140可透過各種組件(例如，列解碼器120、行解碼器130及感測組件125)控制記憶體單元105之操作(例如，讀取、寫入、重新寫入、再新、放電等)。在一些情況中，列解碼器120、行解碼器130及感測組件125之一或多者可與記憶體控制器140共置。記憶體控制器140可產生列位址信號及行位址信號以便啟動所要字線110及數位線115。記憶體控制器140亦可產生且控制在記憶體陣列100之操作期間使用之各種電壓或電流。舉例而言，其可在存取一或多個記憶體單元105之後將放電電壓施加至一字線110或數位線115。一般言之，本文中論述之一經施加電壓或電流之振幅、形狀或持續時間可經調整或變動且可針對在操作記憶體陣列100中論述之各種操作而不同。此外，可同時存取記憶體陣列100內之一個、多個或全部記憶體單元105；舉例而言，可在其中將全部記憶體單元105或記憶體單元105之一群組設定為一單一邏輯狀態之一重設操作期間同時存取記憶體陣列100之多個或全部單元。
圖2繪示根據本發明之實例之支援特徵及操作之一多層交叉點記憶體器件之一實施例。記憶體器件200可係參考圖1描述之記憶體陣列100之部分之一實例。記憶體器件200可包含單元之一第一陣列或層板205及在第一陣列之頂部上之單元之第二陣列或層板210。記憶體器件200亦可包含字線110-a及字線110-b以及位元線115-a，其等可係如參考圖1描述之字線110及位元線115之實例。單元之第二層板210之記憶體單元可具有一自我選擇記憶體儲存元件且可上覆於單元之第一層板205之對應記憶體單元。
單元之第一層板205之記憶體單元可包含第一電極層215-a、記憶體儲存元件層220-a及第二電極層225-a。第二記憶體層板210可包含記憶體單元之一單獨層板，其可包含一第一電極層215-b、記憶體儲存元件層220-b及第二電極層225-b。在其他實施例中，可製造其他結構，諸如其中僅沿著一個方向(例如，WL及/或BL方向)定義一或多個電極(例如，碳)層之一結構。舉例而言，可藉由以下各者實施此一替代結構：根據一經修改序列執行電極層沈積及陣列圖案化以沈積字線110a、第一電極層215-a及記憶體儲存元件層220-a；在沈積第二電極層225-a、位元線115-a層、電極層215-b及自我選擇記憶體儲存元件層220-b之前沿著字線(110-a)方向圖案化；及沿著位元線(115-a)方向圖案化，在兩個方向上定義自我選擇記憶體材料之後中斷圖案化蝕刻。此刻，仍可存在鄰近在字線方向上連續之字線110-a(其可充當字線之一分路)之電極層215-a之部分。相應地，在此一實施例中，鄰近位元線115-a之電極層可充當位元線115-a自身之分路(例如，在一個方向上且在位元線方向上以連續線延伸)。在一些情況中，可完全避免電極材料。
在一些實例中，單元之第一層板205及單元之第二層板210之記憶體單元可具有共同導電線使得單元之各層板205及210之對應單元可共用如參考圖1描述之位元線115或字線110。舉例而言，單元之第二層板之第一電極層215-b及單元之第一層板205之第二電極層225-a可耦合至位元線115-a使得位元線115-a由垂直鄰近記憶體單元共用。
記憶體器件200之架構可被稱為一交叉點架構。其亦可被稱為一柱結構。舉例而言，如圖2中展示，一柱(例如，包含第一記憶體單元之第一記憶體層板205)可與一第一導電線(例如，字線110-a)及一第二導電線(例如，位元線115-a)接觸，其中第一記憶體層板205之柱包括第一電極層215-a、記憶體儲存元件層220-a及第二電極層225-a。相應地，第二記憶體層板210之柱可與一第一導電線(例如，位元線115-a)及一第二導電線(例如，字線110-b)接觸，且可包含第一電極層215-b、記憶體儲存元件層220-b及第二電極層225-b。
相較於其他記憶體架構，此一柱架構可提供具有更低生產成本之相對高密度資料儲存。舉例而言，相較於其他架構，交叉點架構可具有具備減少之面積之記憶體單元及因此增加之記憶體單元密度。舉例而言，相較於具有一6F2 記憶體單元面積之其他架構(諸如具有三端選擇之架構)，該架構可具有一4F2 記憶體單元面積，其中F係最小特徵大小。舉例而言，DRAM可使用一電晶體(其係三端器件)作為各記憶體單元之選擇組件且相較於柱架構可具有更大記憶體單元面積。
如提及，多個記憶體單元可被稱為一記憶體陣列。因此，第一陣列可係或可包含一三維交叉點記憶體架構之一第一層板且第二陣列可包含該三維交叉點記憶體架構之一第二層板。第一層板及第二層板可具有相對於PCM記憶體單元(其等可具有一記憶體儲存元件及一選擇器件兩者)減小之一第一間距或縱橫比。在一些情況中，不同層板可藉由兩個方向上之不同間距特性化。舉例而言，儲存元件及可能相關聯柱之一俯視圖中之橫截面可係矩形而非正方形(例如，各對相對側諸如在字線或位元線方向上與一各自蝕刻遮罩自我對準)。舉例而言，可藉由不同硬遮罩尺寸或藉由圖案化期間之橫向過度蝕刻而獲得此等不同間距。其他俯視圖橫截面亦係可行的，諸如橢圓形或圓形元件及可能相關聯柱。
雖然圖2之實例展示兩個記憶體層板，但其他組態係可行的。舉例而言，可在一三維交叉點架構中以一類似方式組態三個或四個記憶體層板。在一些實例中，記憶體層板之一或多者可包含PCM單元，該等PCM單元包含一相變記憶體儲存器件及一選擇器件兩者。舉例而言，可存在記憶體陣列之四個層板，其中一最低層板包含PCM單元，中間兩個層板包含自我選擇記憶體單元且最高層板包含PCM單元。在一些實施例中，一或多個PCM層板可在字線或位元線上方(例如，PCM單元在奇數層板上且自我選擇記憶體單元在偶數層板上或反之亦然)，使得PCM單元及自我選擇記憶體單元可以相同方式定址。自我選擇記憶體單元之層板之縱橫比可係使得共同圖案化及蝕刻步驟可用於自我選擇記憶體層板，如下文更詳細論述。記憶體儲存元件層220可(例如)包含硫屬化物玻璃，諸如(例如)硒(Se)、碲(Te)、砷(As)、銻(Sb)、碳(C)、鍺(Ge)及矽(Si)之一合金。
記憶體器件200可藉由材料形成及移除之各種組合製成。舉例而言，可沈積對應於字線110-a、第一電極層215-a、記憶體儲存元件層220-a、第二電極層225-a、位元線115-a、第一電極層215-b、記憶體儲存元件層220-b、第二電極層225-b及字線110-b之材料層。接著可選擇性地移除材料以產生所要特徵(諸如圖2中描繪之柱結構)，如關於圖4至圖13將更詳細論述。電極層可由(例如)碳形成，但其他材料可用於電極層，諸如任何黏著或障壁層材料(例如，W、Ti、TiN、Cr、Ni、Ta等或其等之組合)。
圖2中繪示且根據技術製造之具有柱結構之一記憶體器件可提供優於使用一單獨PCM記憶體元件及選擇器件元件(兩者皆可包含硫屬化物玻璃)之一記憶體器件之數個益處。舉例而言，記憶體器件200之柱結構提供單元堆疊之一經減小縱橫比，且在一些情況中，所得厚度可小於包含一PCM記憶體元件及選擇器件兩者之一記憶體單元之一半。另外，諸如在記憶體器件200中之自我選擇記憶體器件可具有相對於包含一PCM記憶體元件及選擇器件兩者之記憶體單元具有減小之厚度之用於存取線(例如，位元線及字線)之金屬化層，此係因為自我選擇記憶體裝置使用如上文論述之可使用相對低電流(例如，PCM記憶體元件之程式化電流之20%至30%)達成之極性效應。因此，可減小金屬層厚度同時維持陣列中之必要電壓降。
此外，包含一PCM記憶體元件及一選擇器件兩者之記憶體單元可針對PCM記憶體元件及選擇器件使用硫屬化物玻璃之不同組合物。若組合物之一者在蝕刻操作中曝露至組合物之另一者，則硫屬化物玻璃之此等不同組合物存在交叉污染問題，且此交叉污染可引起硫屬化物玻璃層之電性質之顯著修改。因此，當製造具有一PCM記憶體元件及一選擇器件兩者之記憶體單元時，透過避免同時曝露兩個硫屬化物玻璃層之單獨蝕刻及密封序列而防止交叉污染。自我選擇記憶體單元結構在各層板205及210中僅使用一單一硫屬化物玻璃層，因此限制交叉污染源。本文中提供之各種技術容許其中可在一蝕刻操作中同時曝露多個記憶體層板中之單獨硫屬化物玻璃層之製造。如上文提及，此等技術可提供使用N+1個遮罩及蝕刻操作製造之一N層板記憶體陣列。
圖3展示根據本發明之實例之支援特徵及操作之一例示性多層交叉點記憶體器件300。器件300可被稱為一電子記憶體裝置。記憶體器件200-a可包含一第一記憶體層板305及第二記憶體層板310。第一記憶體層板305可包含類似於參考圖2描述之第一層板205之一單元陣列。第二記憶體層板310可包含類似於參考圖2描述之第二層板210之一單元陣列。第一記憶體層板305可耦合至第二記憶體層板310。第一記憶體層板305可包含一第一記憶體單元，該第一記憶體單元包含耦合於一第一存取線與一第二存取線之間之一自我選擇記憶體儲存元件，且第二記憶體層板310可包含一第二記憶體單元，該第二記憶體單元包含耦合於第二存取線與一第三存取線之間之一自我選擇記憶體儲存元件。各自我選擇記憶體儲存元件可包含一自我選擇記憶體堆疊，該自我選擇記憶體堆疊可包含(例如)一碳層、一記憶體儲存元件層及另一碳層。在其他實施例中，自我選擇記憶體儲存元件可具有不同材料堆疊，且在一些實施例中，不同記憶體層板可具有不同材料堆疊。在一些實施例中，如上文論述，可僅沿著一個方向(例如，WL及/或BL方向)定義一或多個電極層。此外，在一些實施例中，可存在字線方向及位元線方向上之不同間距。
記憶體器件200-a可與介面315耦合，介面315可耦合至第一記憶體層板305及字線110-c與位元線115-b。介面315亦可被稱為控制電路且可經定向使得第一陣列及第二陣列上覆於介面315。此等組件可彼此電子通信且可執行本文中描述之一或多個功能。在一些情況中，記憶體控制器140-a可包含偏壓組件320及時序組件325。記憶體控制器140-a可與字線110-c、位元線115-b及感測組件125-a (其等可係如參考圖1及圖2描述之字線110、位元線115及感測組件125之實例)電子通信。在一些情況中，感測組件125-a及鎖存器330可係記憶體控制器140-a之組件。除了上文未列舉之組件之外，此等組件亦可經由其他組件、連接或匯流排與其他組件(在記憶體陣列器件內部及外部兩者)電子通信。
記憶體控制器140-a可經組態以藉由將電壓施加至該等各種節點而啟動字線110-c或位元線115-b。舉例而言，偏壓組件320可經組態以施加一電壓以操作記憶體陣列器件以讀取或寫入如上文描述之第一記憶體層板305及第二記憶體層板310。在一些情況中，記憶體控制器140-a可包含一列解碼器、行解碼器或兩者，如參考圖1描述。此可使記憶體控制器140-a能夠存取一或多個記憶體單元。偏壓組件320可提供用於操作感測組件125-a之一電壓。在圖3之實例中，偏壓組件320經展示為記憶體控制器140-a之一組件；但偏壓組件320可在記憶體控制器140-a之外部。偏壓組件320可在包含第一記憶體層板305及第二記憶體層板310之一記憶體晶片內部進行管理。
介面315可經由字線110-c及數位線115-b耦合至記憶體控制器140-a。介面315可經組態以將一第一邏輯值寫入至第一記憶體層板305之一單元之一記憶體儲存元件(例如，至圖2之記憶體儲存元件層220-a)。可使用一第一極性將一第一狀態寫入至第一記憶體層板305。類似地，介面315可經組態以將一第二邏輯值寫入至第二記憶體層板310之一單元之一記憶體儲存元件(例如，至圖2之記憶體儲存元件層220-b)。可使用一第二極性將一第一狀態寫入至第二記憶體層板310。第二極性可與第一極性相反。
介面315可經組態以讀取寫入至第一記憶體層板305之一單元之第一邏輯值及寫入至第二記憶體層板310之對應單元之第二邏輯值。可使用可與第一極性相反之一第二極性讀取邏輯值。
在一些情況中，記憶體控制器140-a可使用時序組件325執行其操作。舉例而言，時序組件325可控制各種字線選擇或板偏壓之時序(包含用於切換及電壓施加之時序)以執行本文中論述之記憶體功能(諸如讀取及寫入)。在一些情況中，時序組件325可控制偏壓組件320之操作之時間。
在判定第一記憶體層板305及第二記憶體層板310之一邏輯狀態之後，感測組件125-a可將輸出儲存於鎖存器330中，其中可根據包含記憶體器件300之一電子器件之操作使用該輸出。感測組件125-a可包含與鎖存器及記憶體器件200-a電子通信之一感測放大器。
記憶體控制器140-a或其各種子組件之至少一些可在硬體、藉由一處理器執行之軟體、韌體或其等之任何組合中實施。若在藉由一處理器執行之軟體中實施，則記憶體控制器140-a (或其各種子組件之至少一些)之功能可藉由一通用處理器、一數位信號處理器(DSP)、一特定應用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯器件、離散閘或電晶體邏輯、離散硬體組件或經設計以執行本發明中描述之功能之其等任何組合執行。
記憶體控制器140-a或其各種子組件之至少一些可實體定位於各種位置處，包含經分佈使得功能之部分藉由一或多個實體器件在不同實體位置處實施。在一些實例中，記憶體控制器140-a或其各種子組件之至少一些可係根據本發明之各種實例之一單獨及相異組件。在其他實例中，記憶體控制器140-a或其各種子組件之至少一些可與一或多個其他硬體組件組合。
圖4A及圖4B展示根據本發明之實例之一多層交叉點記憶體器件400之一第一記憶體層板之一部分。圖4A展示在一X方向上之第一記憶體層板之一橫截面，其中一第一組存取線(例如，字線110)可垂直於X方向且一第二組存取線(例如，位元線115)可平行於X方向。類似地，圖4B展示在一Y方向上之第一記憶體層板之一橫截面，其中第一組存取線(例如，字線110)可平行於Y方向且第二組存取線(例如，位元線115)可垂直於Y方向。第一記憶體層板之部分可係(例如)參考圖2描述之第一記憶體層板205之一部分。
在此實施例中，可在一基板上沈積可用於形成第一記憶體層板之字線110-d層之金屬化之一下電極金屬化層之一毯覆式沈積，接著形成一第一電極層215-c、記憶體儲存元件層220-c及第二電極層225-c。在處理之後，此等層可係如參考圖1及圖2描述之第一記憶體層板205之字線110及記憶體單元105之實例。記憶體儲存元件層220-c可(例如)係一可變電阻材料、硫屬化物或一相變材料。字線110-d層可係一導電層且在一些實例中，可包含鎢、鋁、鈦、氮化鈦、矽、多晶矽或其等之任何組合。可使用各種技術以沈積圖4之層，諸如(例如)化學氣相沈積(CVD)、金屬有機化學氣相沈積(MOCVD)、電漿輔助CVD (PECVD)、物理氣相沈積(PVD)、濺鍍沈積、原子層沈積(ALD)或分子束磊晶(MBE)以及其他薄膜生長技術。在一些實例中，基板或其之一部分可包含一記憶體器件之其他組件，諸如與記憶體控制器140相關聯之邏輯電路、介面315、感測組件125、鎖存器330或其等之任何組合，如上文參考圖1至圖3論述。在一些實例中，基板或其之一部分可係矽基板、絕緣基板(諸如二氧化矽或氮化矽)、多晶矽基板或其等之任何組合。
圖5A及圖5B展示根據本發明之實例之在一第一圖案化操作、一第一蝕刻操作及一第一填充操作之後之一多層交叉點記憶體器件500之一第一記憶體層板之一部分。圖5A展示在X方向上之橫截面且圖5B展示在Y方向上之橫截面，類似於上文關於圖4A及圖4B所論述。
在此實例中，可在第一圖案化操作中在第二電極層225-c上圖案化一第一組列515。第一組列515可係經圖案化以對應於圖1至圖2之字線110之列。在一些例項中，可使用光微影技術形成圖案。在圖案化之後，第一蝕刻操作可蝕刻介於經圖案化第一組列515之間之第二電極層225-c、記憶體儲存元件層220-c、第一電極層215-c及字線110-d層之部分。第一蝕刻操作可使用數個技術移除材料，該數個技術可包含(例如)化學蝕刻(亦稱為「濕式蝕刻」)、電漿蝕刻(亦稱為「乾式蝕刻」)或其等之組合。
第一填充操作可包含在第一組列515上沈積一密封層505，且在第一組列515之列之間沈積一介電材料510。在一些情況中，第一填充操作可包含一平坦化操作(諸如化學機械平坦化(CMP))以平坦化第一記憶體層板之部分。
密封層505可包含(例如)一絕緣材料(諸如氮化矽、氧化矽或氮氧化矽)，該絕緣材料可使用PECVD、CVD、ALD、或旋塗(僅列舉若干實例)之一或多者沈積。介電材料510可包含(例如)一絕緣材料(諸如氮化矽、氧化矽或氮氧化矽)，該絕緣材料可使用如上文論述之沈積技術之一或多者沈積。在一些情況中，密封層505可在一較低溫度下沈積以幫助防止自可用於記憶體儲存元件層220-a中之硫屬化物玻璃之釋氣，且介電材料510可在一較高溫度下沈積，此可提供更一致膜均勻性。
圖6A及圖6B展示在沈積可形成一位元線115-c層之一第二電極層及一第二記憶體層板之第一電極層215-d、記憶體儲存元件層220-d及第二電極層225-d之後之一多層交叉點記憶體器件600之一第一記憶體層板及一第二記憶體層板之一部分。圖6A展示在X方向上之橫截面且圖6B展示在Y方向上之橫截面，類似於上文關於圖4至圖5所論述。
在此實施例中，可使用一毯覆式沈積以形成第二電極金屬化層，該第二電極金屬化層可用於形成可在第一記憶體層板與第二記憶體層板之間共用之位元線115-c層之金屬化。在一些實施例中，第二電極金屬化層可在一單一沈積操作中沈積且因此不具有一層內邊界，且歸因於充當第一記憶體層板及第二記憶體層板兩者之一電極而可厚於字線110-d層之第一電極金屬化層。在其他實施例中，第二電極金屬化層可在兩個或兩個以上單獨沈積操作中沈積，或可包含多個不同導電材料。可根據如上文論述之任何沈積技術沈積位元線115-c層，接著形成第二記憶體層板之第一電極層215-d、記憶體儲存元件層220-d及第二電極層225-d。在處理之後，此等層可係如參考圖1及圖2描述之第二記憶體層板210之位元線115及記憶體單元105之實例。記憶體儲存元件層220-d可(例如)係一可變電阻材料、硫屬化物或相變材料。位元線115-c層可係一導電層且在一些實例中，可包含鎢、鋁、鈦、氮化鈦、矽、多晶矽或其等之任何組合。可使用各種技術(包含如上文論述之任何沈積技術)以沈積第二記憶體層板之層。
圖7A至圖7C展示根據本發明之實例之在一第二圖案化操作、一第二蝕刻操作及一第二填充操作之後之一多層交叉點記憶體器件700之一第一記憶體層板及一第二記憶體層板之一部分。圖7A展示在X方向上之橫截面且圖7B及圖7C展示在Y方向上之橫截面，類似於上文關於圖4至圖6所論述。
在此實例中，可在第二圖案化操作中在第二電極層225-d上圖案化一第一組行705。第一組行705可係經圖案化以對應於圖1至圖2之位元線115之行。在一些例項中，可使用光微影技術形成圖案。在圖案化之後，第二蝕刻操作可蝕刻第二記憶體層板及第一記憶體層板兩者之部分。蝕刻操作可蝕刻穿過第二記憶體層板以形成第一組行705，且蝕刻穿過定位於第一組行705之鄰近行之間之第一組列515之部分以形成第一記憶體層板之一第一組記憶體單元。在一些情況中，第二蝕刻操作可蝕刻穿過第二記憶體層板之層(包含第二記憶體層板之第二電極層225-d、記憶體儲存元件層220-d、第一電極層215-d)，蝕刻穿過位元線115-c層，且接著蝕刻穿過定位於第一組行705下方及之間之第一記憶體層板之部分(即，第一記憶體層板之第二電極層225-c、記憶體儲存元件層220-c、第一電極層215-c)。
第二蝕刻操作可在其到達字線110-d層時停止。在一些實施例中，在蝕刻自我選擇記憶體材料之後或在第一電極層215-c之部分蝕刻之後，可停止蝕刻，且第一電極層215-c將平行於字線110-d且充當字線110-d之一分路。以一類似方式，在字線中之蝕刻之後可沈積第一層板之第二電極層225-c，從而提供位元線115-c之一平行分路。第二蝕刻操作可使用諸如上文論述之數個技術移除材料。在一些情況中，可使用一乾式蝕刻操作，其採用基於所蝕刻之材料之化學組合物之端點偵測，且可在偵測字線110-d層之材料時停止蝕刻。在其中字線110-d層及位元線115-c層由相同材料(例如，鎢)形成之情況中，第二蝕刻操作可透過材料之第一偵測(例如，透過與位元線115-c層相關聯之鎢之第一偵測)繼續蝕刻且在材料之一第二偵測之後停止。
第二填充操作可包含在第一組行705上沈積一密封層505，且在第一組行705之行之間沈積一介電材料510。在一些情況中，第二填充操作可包含一平坦化操作(諸如CMP)以平坦化第二記憶體層板之部分。密封層505及介電材料510可由相同於上文關於圖5所論述之材料形成，且可使用如上文論述之一或多個沈積技術沈積。
因此，如在圖7B中可觀察，對應於位元線115之行705與第一記憶體層板及第二記憶體層板兩者之相關聯記憶體單元在行705之方向上自我對準，此係因為兩個記憶體層板及位元線115-c層係在一相同蝕刻操作中蝕刻。另外，第一組行705之各行之一寬度係與定位於各行705下方之第一記憶體層板之各各自記憶體元件之一寬度相同之一寬度，此係因為該等層具有一相同圖案化對準標記且在一相同蝕刻操作中蝕刻。如在圖7C中可觀察，相較於圖7A，在一些情況中，各行705之一寬度可不同於各列110之一寬度。
圖8A及圖8B展示在沈積可形成第二記憶體層板之一字線110-e層之一第三電極層之後之一多層交叉點記憶體器件800之一第一記憶體層板及一第二記憶體層板之一部分。圖8A展示在X方向上之橫截面且圖8B展示在Y方向上之橫截面，類似於上文關於圖4至圖7所論述。
在此實施例中，可使用一毯覆式沈積以形成第三電極金屬化層，該第三電極金屬化層可用作字線110-e層之金屬化。可根據如上文論述之任何沈積技術沈積字線110-e層。字線110-e層可係一導電層且在一些實例中，可包含鎢、鋁、鈦、氮化鈦、矽、多晶矽或其等之任何組合。可使用各種技術(包含如上文論述之任何沈積技術)以沈積第二記憶體層板之字線110-e層。
圖9A及圖9B展示根據本發明之實例之在一第三圖案化操作、一第三蝕刻操作及一第三填充操作之後之一多層交叉點記憶體器件900之一第一記憶體層板及一第二記憶體層板之一部分。圖9A展示在X方向上之橫截面且圖9B展示在Y方向上之橫截面，類似於上文關於圖4至圖8所論述。
在此實例中，可在第三圖案化操作中在字線110-e層上圖案化一第二組列。可圖案化第二組列以覆疊第一組列515。雖然圖式中之圖解展示以一相同對準標記在第一組列515上方對準之第二組列，但實務上可歸因於在不同圖案化操作中執行不同組列之圖案化而可存在不同組列之某一量之錯位。在一些實施例中，第二組列之一寬度可不同於第一組列515之寬度。第二組列可係經圖案化以對應於圖1至圖2之字線110之列。
在圖案化之後，第三蝕刻操作可蝕刻字線110-e層及第二記憶體層板兩者之部分。蝕刻操作可蝕刻穿過字線110-e層以形成字線110-e之第二組列，且蝕刻穿過定位於第二組列之鄰近列之間之第一組行705之部分以形成第二記憶體層板之一第二組記憶體單元。第三蝕刻操作可使用諸如上文論述之數個技術移除材料。在一些實施例中，類似於上文論述，第三蝕刻操作可在蝕刻自我選擇記憶體材料之後或在第二電極層215-d之部分蝕刻之後停止，且第二電極層215-d將平行於位元線115-c且充當位元線115-c之一分路。以一類似方式，在字線中之蝕刻之後可沈積第二層板之第二電極層225-d，從而提供字線110-e之一平行分路。第三蝕刻操作可在其到達位元線115-c層時停止。
第三填充操作可包含在第二組列上沈積一密封層505，且在第二組列之列之間沈積一介電材料510。在一些情況中，第三填充操作可包含一平坦化操作(諸如CMP)以平坦化第二記憶體層板之部分。密封層505及介電材料510可由相同於上文關於圖5及圖7論述之材料形成，且可使用如上文論述之一或多個沈積技術沈積。因此，如在圖9A中可觀察，對應於頂部字線110-e之列與兩個第二記憶體層板之相關聯記憶體單元在頂部列之方向上自我對準。
因此，圖9中繪示之記憶體器件900之部分展示使用三個圖案化及蝕刻操作製造之一交叉點記憶體器件之兩個記憶體層板。在一些情況中，可在一記憶體器件中製造兩個以上記憶體層板，且可使用類似技術使得可使用N+1個圖案化及蝕刻操作製造記憶體單元之N個層板。圖10至圖13提供具有兩個以上記憶體層板之其他實施例之實例。
圖10A及圖10B展示一多層交叉點記憶體器件1000之一第一記憶體層板、一第二記憶體層板及一第三記憶體層板之一部分。在此實例中，可在上文關於圖7A及圖7B論述之操作之後沈積第三記憶體層板之層。第三記憶體層板可由可形成一字線110-e層之一第三電極層及第三記憶體層板之第一電極層215-e、記憶體儲存元件層220-e及第二電極層225-e形成。圖10A展示在X方向上之橫截面且圖10B展示在Y方向上之橫截面，類似於上文關於圖4至圖9所論述。
在此實施例中，可使用一毯覆式沈積以形成第三電極金屬化層，該第三電極金屬化層可用於形成可在第二記憶體層板與第三記憶體層板之間共用之字線110-e層之金屬化。在一些實施例中，第三電極金屬化層可在一單一沈積操作中沈積，且可具有一厚度，該厚度類似於位元線115-c層之第二電極金屬化層之厚度且歸因於充當第二記憶體層板及第三記憶體層板兩者之一電極而厚於字線110-d層之第一電極金屬化層。在其他實施例中，第三電極金屬化層可在兩個或兩個以上單獨沈積操作中沈積，或可包含多個不同導電材料。
可根據如上文論述之任何沈積技術沈積字線110-e層，接著形成第三記憶體層板之第一電極層215-e、記憶體儲存元件層220-e及第二電極層225-e。在處理之後，此等層可係如參考圖1及圖2描述之一第三記憶體層板之字線110及記憶體單元105之實例。記憶體儲存元件層220-e可(例如)係可變電阻材料、硫屬化物或相變材料。字線110-e層可係一導電層且在一些實例中，可包含鎢、鋁、鈦、氮化鈦、矽、多晶矽或其等之任何組合。可使用各種技術(包含如上文論述之任何沈積技術)以沈積第三記憶體層板之層。
圖11A及圖11B展示根據本發明之實例之在一第三圖案化操作、一第三蝕刻操作及一第三填充操作之後之一多層交叉點記憶體器件1100之一第一記憶體層板、一第二記憶體層板及一第三記憶體層板之一部分。圖11A展示在X方向上之橫截面且圖11B展示在Y方向上之橫截面，類似於上文關於圖4至圖10所論述。
在此實例中，可在第三圖案化操作中在第二電極層225-e上圖案化一第二組列。第二組列可係經圖案化以對應於圖1至圖2之字線110之列。在一些例項中，可使用光微影技術形成圖案。在圖案化之後，第三蝕刻操作可蝕刻第三記憶體層板及第二記憶體層板兩者之部分。蝕刻操作可蝕刻穿過第三記憶體層板以形成第二組列，且蝕刻穿過定位於第二組列之鄰近列之間之第一組行705之部分以形成第二記憶體層板之一第二組記憶體單元。在一些情況中，第三蝕刻操作可蝕刻穿過第三記憶體層板之層(包含第三記憶體層板之第二電極層225-e、記憶體儲存元件層220-e、第一電極層215-e)，蝕刻穿過字線110-e層，且接著蝕刻穿過定位於第二組列下方及之間之第二記憶體層板之部分(即，第二記憶體層板之第二電極層225-d、記憶體儲存元件層220-d、第一電極層215-d)。
第三蝕刻操作可在其到達位元線115-c層時停止。第三蝕刻操作可使用諸如上文論述之數個技術移除材料。在一些情況中，蝕刻操作可使用端點偵測來識別已到達位元線115-c，如上文論述。第三填充操作可包含在第二組列上沈積一密封層505，且在第二組列之列之間沈積一介電材料510。在一些情況中，第三填充操作可包含一平坦化操作(諸如CMP)以平坦化第三記憶體層板之部分。密封層505及介電材料510可由相同於上文關於圖5論述之材料形成，且可使用如上文論述之一或多個沈積技術沈積。
因此，如在圖11B中可觀察，對應於字線110之列與第二記憶體層板及第三記憶體層板兩者之相關聯記憶體單元在列之方向上自我對準，此係因為兩個記憶體層板及字線110-e層係在一相同蝕刻操作中蝕刻。另外，第二組列之各列之一寬度係與定位於第二組列之各列下方之第二記憶體層板之各各自記憶體元件之一寬度相同之一寬度，此係因為該等層具有一相同圖案化對準標記且在一相同蝕刻操作中蝕刻。
圖12A及圖12B展示在沈積一第四電極層以及一第四圖案化及蝕刻操作(其等可形成一位元線115-d層且完成第三記憶體層板之記憶體單元之形成)之後之一多層交叉點記憶體器件1200之一第一記憶體層板、一第二記憶體層板及一第三記憶體層板之一部分。圖12A展示在X方向上之橫截面且圖12B展示在Y方向上之橫截面，類似於上文關於圖4至圖11所論述。
在此實施例中，可使用一毯覆式沈積以形成第四電極金屬化層，該第四電極金屬化層可用作位元線115-d層之金屬化。可根據如上文論述之任何沈積技術沈積位元線115-d層。位元線115-d層可係一導電層且在一些實例中，可包含鎢、鋁、鈦、氮化鈦、矽、多晶矽或其等之任何組合。可使用各種技術(包含如上文論述之任何沈積技術)以沈積第三記憶體層板之位元線115-d層。
在此實例中，可在第四圖案化操作中在位元線115-d層上圖案化一第二組行。可圖案化第二組行以覆疊第一組行705。雖然圖式中之圖解展示以一相同對準標記在第一組行705上方對準之第二組行，但實務上可歸因於在不同圖案化操作中執行不同組行之圖案化而可存在不同組行之某一量之錯位。在一些實施例中，第二組行之一寬度可不同於第一組行705之寬度。第二組行可係經圖案化以對應於圖1至圖2之位元線115之行。
在圖案化之後，第四蝕刻操作可蝕刻位元線115-d層及第三記憶體層板之部分。蝕刻操作可蝕刻穿過位元線115-d層以形成位元線115-d之第二組行，且蝕刻穿過定位於第二組行之鄰近行之間之第二組列之部分以形成第三記憶體層板之一第三組記憶體單元。第四蝕刻操作可在其到達字線110-e層時停止。第四蝕刻操作可使用諸如上文論述之數個技術移除材料。
第四填充操作可包含在第二組行上沈積一密封層505，且在第二組行之行之間沈積一介電材料510。在一些情況中，第四填充操作可包含一平坦化操作(諸如CMP)以平坦化第三記憶體層板之部分。密封層505及介電材料510可由相同於上文關於圖5及圖11論述之材料形成，且可使用如上文論述之一或多個沈積技術沈積。因此，如在圖12A中可觀察，對應於頂部位元線115-d之行與第三記憶體層板之相關聯記憶體單元在頂部行之方向上自我對準。因此，圖12中繪示之記憶體器件1200之部分展示使用四個圖案化及蝕刻操作製造之一交叉點記憶體器件之三個記憶體層板。
圖13A及圖13B展示一多層交叉點記憶體器件1300之一第N-1層板1305及一第N層板之一部分。圖13A展示在X方向上之橫截面且圖13B展示在Y方向上之橫截面，類似於上文關於圖4至圖12之論述。可根據如上文論述之沈積、圖案化及蝕刻序列製造一記憶體器件之額外層板，其中隨後沈積之記憶體層板在一個方向上與一下記憶體層板共用圖案化及蝕刻操作以在該方向上與該下記憶體層板自我對準，以提供可使用N+1個圖案化及蝕刻操作製造記憶體單元之N個層板。如上文提及，在一些實施例中，可針對位元線方向及字線方向使用不同間距，此可提供取決於所使用之遮罩及蝕刻技術係正方形、矩形或另一形狀之自我選擇記憶體材料之一水平橫截面。
圖14係根據各項實施例之一製造程序1400之一流程圖。最初，可在一或多個沈積工具1405處處理一基板以形成一第一記憶體層板之層。在一些情況中，如上文論述，基板可係一半導體基板(例如，矽晶圓)，其可具有經製造使得記憶體層板形成於控制電路之頂部上之控制電路。在一些情況中，(若干)沈積工具可包含沈積一第一電極層之一金屬化沈積工具、沈積一第一電極層之一電極層沈積工具、沈積一記憶體元件層之一記憶體元件沈積工具及沈積一第二電極層之電極層沈積工具。在一些實例中，(若干)沈積工具可沈積諸如圖4A及圖4B中繪示之一記憶體層板之層。沈積工具可包含一CVD工具、一MOCVD工具、一PECVD工具、PVD工具、一濺鍍沈積工具、一ALD、一MBE工具、一旋塗工具或其他薄膜沈積工具之一或多者。
在記憶體層板之層之沈積之後，一或多個圖案化工具1410可將一蝕刻遮罩沈積且圖案化至蝕刻遮罩線組中，該蝕刻遮罩線組可取決於待蝕刻之記憶體層板而包含蝕刻遮罩列或蝕刻遮罩行。此一蝕刻遮罩可包括(例如)光阻劑、介電質或相對容易蝕刻成一線圖案之其他材料。可使用光微影(例如，直接列印、曝露/移位/曝露、曝露/正顯影/負顯影)、使用間距加倍程序(例如，間隔件)之光微影及壓印等等來執行圖案化。
繼續製造程序1400，一或多個蝕刻工具1415可蝕刻記憶體層板之層。在一些實施例中，可在(若干)蝕刻工具1415處使用一電漿蝕刻程序。在其他實施例中，可單獨或與一或多個電漿或乾式蝕刻組合使用一濕式蝕刻。在一些實例中，可(例如，經由一濕式光阻劑移除程序)移除蝕刻遮罩。在其他實例中，蝕刻遮罩可保留在記憶體層板層之頂部上且在一後續平坦化程序中用作一犧牲層。一旦完成蝕刻，(若干)密封工具1420便可在記憶體層板層之列或行上沈積一密封層。(若干)密封工具1420可包含可使用一CVD或PECVD程序或任何其他薄膜沈積程序沈積一介電材料(例如，SiO2 )之處理設備。(若干)介電填充工具1425可在經密封列或行上沈積介電填充材料。(若干)介電填充工具1425可包含可使用一CVD或PECVD程序或任何其他薄膜沈積程序沈積一介電材料(例如，SiO2 )之處理設備。在一些情況中，可在低於介電填充材料之沈積之一溫度下完成密封層之沈積以幫助減少記憶體元件層材料之釋氣(例如，減少硫屬化物玻璃釋氣)，若在不存在一密封層之情況下使用在與填充材料沈積相關聯之較高溫度下之處理，則該釋氣可以相對高比率發生。
(若干)平坦化工具1430可接著平坦化記憶體層板，且移除過量密封材料或介電填充材料。(若干)平坦化工具1430可包含(例如) CMP處理設備，該CMP處理設備可平坦化記憶體層板，因此留下諸如圖5A及圖5B中繪示之記憶體層板層之列或行。在工具1405至1430處之處理可針對數個記憶體層板(其等可針對一記憶體器件製造)重複，其中一上記憶體層板及一下記憶體層板針對一個遮罩方向(例如，一列圖案或一行圖案)共用圖案化、蝕刻、密封/填充及平坦化程序。舉例而言，若一記憶體器件具有兩個記憶體層板，則在工具1405至1430處之處理可重複兩次，其中透過(若干)蝕刻工具1415之一第一遍次可提供針對一第一記憶體層板之列之蝕刻，且透過(若干)蝕刻工具1415之一第二遍次提供針對第一記憶體層板及第二記憶體層板兩者之行之蝕刻，諸如圖7A及圖7B之實例中繪示。
在頂部記憶體層板之平坦化之後，(若干)頂部電極沈積工具1435可沈積一頂部電極(例如，一字線110或位元線115電極層)。(若干)頂部電極沈積工具1435可包含用作另一記憶體層板之另一電極層之電極沈積之部分之一些相同沈積工具1405。舉例而言，(若干)頂部電極圖案化工具1440可根據頂部電極是否係一字線或一位元線圖案化頂部電極層。(若干)頂部電極圖案化工具1440可包含用於圖案化兩個或兩個以上記憶體層板之自我選擇記憶體堆疊之一些相同圖案化工具1410。(若干)頂部電極蝕刻工具1445可蝕刻頂部電極及頂部記憶體層板自我選擇記憶體堆疊之部分。(若干)頂部電極蝕刻工具1445可包含用於圖案化兩個或兩個以上記憶體層板之自我選擇記憶體堆疊之一些相同蝕刻工具1415。在一些實施例中，可密封、介電填充且平坦化頂部電極層及與頂部電極層一起蝕刻之頂部記憶體層板之部分。
因此，可使用N+1個圖案化、蝕刻及介電密封/填充程序形成記憶體單元之N個層板，且在相同蝕刻操作中蝕刻之記憶體層板之部分亦自我對準。相較於其中針對各記憶體層板單獨處理一記憶體層板之列及行兩者之處理(其將需要2N個圖案化、蝕刻及密封/填充程序)，此一減少可提供實質製造效率。舉例而言，若使用每記憶體層板之單獨處理，則相較於4個圖案化、蝕刻及密封/填充操作，製造具有兩個記憶體層板之記憶體器件可使用3個此等操作，從而導致此等處理操作之一25%減少。在其中一圖案化、蝕刻或密封/填充(或相關聯平坦化)操作係一製造設施中之一瓶頸之情況中，處理步驟之此一減少可使一製造設施之一生產能力增加達一類似百分比(例如，具有每周5000個晶圓(WSPW)產能之一晶圓廠可潛在地增加至6250 WSPW)。在任何情況中，處理步驟之此一減少降低記憶體器件製造之成本及週期時間，此提供更有效製造及可能更少缺陷以藉此亦增強良率。
圖15展示根據本發明之各種態樣之用於形成在交叉點記憶體陣列中之自我對準記憶體層板之一方法1500之一流程圖。方法1500之操作可藉由參考圖14描述之處理工具執行。
在方塊1505處，一或多個沈積工具可在一基板上形成一第一電極層及該第一電極層上之一第一自我選擇記憶體堆疊。方塊1505之操作可根據參考圖4至圖13描述之方法執行。在某些實例中，方塊1505之操作之態樣可藉由如參考圖14描述之沈積工具執行。
在方塊1510處，在一第一蝕刻操作中，一或多個蝕刻工具可蝕刻第一電極層及第一自我選擇記憶體堆疊以在基板上形成在一第一方向上延伸之一第一組列，該第一組列之各列包括第一電極層及第一自我選擇記憶體堆疊。方塊1510之操作可根據參考圖4至圖13描述之方法執行。在某些實例中，方塊1510之操作之態樣可藉由如參考圖14描述之蝕刻工具執行。在一些情況中，可在第一組列之各列之間沈積且在一些情況中亦可平坦化介電密封及/或填充材料。
在方塊1515處，一或多個沈積工具可在第一組列上形成一第二電極層及一第二自我選擇記憶體堆疊。方塊1515之操作可根據參考圖4至圖13描述之方法執行。在某些實例中，方塊1515之操作之態樣可藉由如參考圖14描述之沈積工具執行。
在方塊1520處，在一第二蝕刻操作中，一或多個蝕刻工具可蝕刻第二電極層及第二自我選擇記憶體堆疊以在第一組列上形成在一第二方向上延伸之一第一組行，該第一組行之各行包括第二電極層及第二自我選擇記憶體堆疊。方塊1520之操作可根據參考圖4至圖13描述之方法執行。在某些實例中，方塊1520之操作之態樣可藉由如參考圖14描述之蝕刻工具執行。
在方塊1525處，在第二蝕刻操作中，一或多個蝕刻工具亦可蝕刻定位於第一組行之鄰近行之間之第一組列之部分以形成一第一組記憶體單元。方塊1525之操作可根據參考圖4至圖13描述之方法執行。在某些實例中，方塊1525之操作之態樣可藉由如參考圖14描述之蝕刻工具執行。在一些情況中，第二蝕刻操作包括：蝕刻穿過第二自我選擇記憶體堆疊，穿過第二電極層且穿過在第一組行之鄰近行下方及之間之第一自我選擇記憶體堆疊之部分。
在一些情況中，在一單一沈積程序中形成第二電極且在作為第二蝕刻操作之部分之一單一蝕刻程序中蝕刻該第二電極。在一些情況中，各自我選擇記憶體堆疊包括一第一碳層、在該第一碳層上之硫屬化物玻璃層及在該硫屬化物玻璃層上之一第二碳層。在一些情況中，第一組行之各行之一寬度係與定位於第一組行之各行下方之各各自記憶體元件之一寬度相同之一寬度。在一些情況中，第二電極層針對定位於第一組行之各行下方之第一組記憶體單元之記憶體單元之一行形成一上存取線，且針對使用第二自我選擇記憶體堆疊形成之一第二組記憶體單元之一第二行形成一下存取線。
描述用於執行一或若干方法(諸如方法1500)之一裝置。該裝置可包含用於在一基板上形成一第一電極層及該第一電極層上之一第一自我選擇記憶體堆疊之構件；用於在一第一蝕刻操作中蝕刻第一電極層及第一自我選擇記憶體堆疊以在基板上形成在一第一方向上延伸之一第一組列之構件，該第一組列之各列包括第一電極層及第一自我選擇記憶體堆疊之剩餘部分；用於在第一組列上形成一第二電極層及一第二自我選擇記憶體堆疊之構件；用於在一第二蝕刻操作中蝕刻第二電極層及第二自我選擇記憶體堆疊以在第一組列上形成在一第二方向上延伸之一第一組行之構件，該第一組行之各行包括第二電極層及第二自我選擇記憶體堆疊之剩餘部分；及用於在第二蝕刻操作中蝕刻定位於第一組行之鄰近行之間之第一組列之部分以形成一第一組記憶體單元之構件。
本文中描述之方法1500及裝置之一些實例可進一步包含用於以下各者之程序、特徵、構件或指令：在第一組行上形成一第三電極層；在一第三蝕刻操作中蝕刻第三電極層以在第一組行上形成在第一方向上延伸之一第二組列，該第二組列之各列包括第三電極層；及在第三蝕刻操作中蝕刻定位於第二組列之鄰近列之間之第一組行之部分以形成一第二組記憶體單元。
本文中描述之方法1500及裝置之一些實例可進一步包含用於以下各者之程序、特徵、構件或指令：在第一組行上形成一第三電極層及一第三自我選擇記憶體堆疊；在一第三蝕刻操作中蝕刻第三電極層及第三自我選擇記憶體堆疊以在第一組行上形成在第一方向上延伸之一第二組列，該第二組列之各列包括第三電極層及第三自我選擇記憶體堆疊；及在第三蝕刻操作中蝕刻定位於第一組行之鄰近行之間之第二組列之部分以形成一第二組記憶體單元。
本文中描述之方法1500及裝置之一些實例可進一步包含用於以下各者之程序、特徵、構件或指令：在第二組列上形成一第四電極層；在一第四蝕刻操作中蝕刻第四電極層以在第二組列上形成在第二方向上延伸之一第二組行，該第二組行之各行包括第四電極層；及在第四蝕刻操作中蝕刻定位於第二組行之鄰近行之間之第二組列之部分以形成一第三組記憶體單元。
在本文中描述之方法1500及裝置之一些實例中，各自我選擇記憶體堆疊可包含在硫屬化物玻璃層下方且與該硫屬化物玻璃層接觸之一第一障壁材料層及在該硫屬化物玻璃層上方且與該硫屬化物玻璃層接觸之一第二障壁材料層。在本文中描述之方法1500及裝置之一些實例中，第二蝕刻操作可進一步包含用於以下各者之程序、特徵、構件或指令：蝕刻穿過第二自我選擇記憶體堆疊且穿過在第一組行之鄰近行下方及之間之第一自我選擇記憶體堆疊之一部分；偵測已在第二蝕刻操作中到達與一第一硫屬化物玻璃層接觸之第一障壁材料層，第一自我選擇記憶體堆疊包括第一硫屬化物玻璃層；及停止第二蝕刻操作。
在本文中描述之方法1500及裝置之一些實例中，第二蝕刻操作可進一步包含用於以下各者之程序、特徵、構件或指令：蝕刻穿過第二自我選擇記憶體堆疊且穿過在第一組行之鄰近行下方及之間之第一自我選擇記憶體堆疊之一部分；偵測已在第二蝕刻操作中到達與一第一硫屬化物玻璃層接觸之第二障壁材料層，第一自我選擇記憶體堆疊包括第一硫屬化物玻璃層；及停止第二蝕刻操作。
在本文中描述之方法1500及裝置之一些實例中，第一組行之各行之一寬度係與定位於第一組行之各行下方之各各自記憶體元件之一寬度相同之一寬度。在本文中描述之方法1500及裝置之一些實例中，各行之寬度係與各列之寬度相同之一寬度。在本文中描述之方法1500及裝置之一些實例中，各行之寬度係與各列之寬度不同之一寬度。
在本文中描述之方法1500及裝置之一些實例中，第二電極層針對定位於第一組行之各行下方之第一組記憶體單元之記憶體單元之一行形成一上存取線，且針對使用第二自我選擇記憶體堆疊形成之一第二組記憶體單元之一第二行形成一下存取線。在本文中描述之方法1500及裝置之一些實例中，在一單一沈積程序中形成第二電極且在作為第二蝕刻操作之部分之一單一蝕刻程序中蝕刻該第二電極。
圖16展示根據本發明之各種態樣之用於形成在交叉點記憶體陣列中之自我對準記憶體層板之一方法1600之一流程圖。方法1600之操作可藉由參考圖14描述之處理工具執行。
在方塊1605處，處理工具可在一基板上形成一第一電極層及該第一電極層上之一第一自我選擇記憶體堆疊。方塊1605之操作可根據參考圖4至圖13描述之方法執行。在某些實例中，方塊1605之操作之態樣可藉由如參考圖14描述之沈積工具執行。
在方塊1610處，處理工具可在一第一蝕刻操作中蝕刻第一電極層及第一自我選擇記憶體堆疊以在基板上形成在一第一方向上延伸之一第一組列，該第一組列之各列包括第一電極層及第一自我選擇記憶體堆疊。方塊1610之操作可根據參考圖4至圖13描述之方法執行。在某些實例中，方塊1610之操作之態樣可藉由如參考圖14描述之蝕刻工具執行。在一些情況中，圖16之一或多個蝕刻操作亦可包含介電密封及填充以及平坦化操作。
在方塊1615處，處理工具可在第一組列上形成一第二電極層及一第二自我選擇記憶體堆疊。方塊1615之操作可根據參考圖4至圖13描述之方法執行。在某些實例中，方塊1615之操作之態樣可藉由如參考圖14描述之沈積工具執行。
在方塊1620處，處理工具可在一第二蝕刻操作中蝕刻第二電極層及第二自我選擇記憶體堆疊以在第一組列上形成在一第二方向上延伸之一第一組行，該第一組行之各行包括第二電極層及第二自我選擇記憶體堆疊。方塊1620之操作可根據參考圖4至圖13描述之方法執行。在某些實例中，方塊1620之操作之態樣可藉由如參考圖14描述之蝕刻工具執行。
在方塊1625處，處理工具可在第二蝕刻操作中蝕刻定位於第一組行之鄰近行之間之第一組列之部分以形成一第一組記憶體單元。方塊1625之操作可根據參考圖4至圖13描述之方法執行。在某些實例中，方塊1625之操作之態樣可藉由如參考圖14描述之蝕刻工具執行。
在方塊1630處，可判定最近蝕刻操作是否係對記憶體器件之記憶體單元之一頂部層板之一蝕刻操作。可(例如)基於待製造之記憶體單元之層板之一數目及已沈積及蝕刻之記憶體堆疊之一對應數目而做出此一判定。
若記憶體單元之層板並非頂部層板，則在方塊1635處，處理工具可在第N-1組列/行上形成一第N電極層及一第N自我選擇記憶體堆疊。方塊1635之操作可根據參考圖4至圖13描述之方法執行。在某些實例中，方塊1635之操作之態樣可藉由如參考圖14描述之沈積工具執行。
在方塊1640處，處理工具可在一第N蝕刻操作中蝕刻第N電極層及第N自我選擇記憶體堆疊以在第N-1組行上形成一第N組列/行，且可在第N蝕刻操作中蝕刻第N-1組列/行之部分以形成一第N-1組記憶體單元。方塊1640之操作可根據參考圖4至圖13描述之方法執行。在某些實例中，方塊1640之操作之態樣可藉由如參考圖14描述之蝕刻工具執行。接著可重複方塊1630之操作。
若記憶體單元之層板係頂部層板，則在方塊1645處，處理工具可在頂部記憶體層板之該組列/行上形成一頂部電極層。方塊1645之操作可根據參考圖4至圖13描述之方法執行。在某些實例中，方塊1645之操作之態樣可藉由如參考圖14描述之沈積工具執行。
在方塊1650處，處理工具可蝕刻頂部電極層以形成一組頂部列/行。方塊1650之操作可根據參考圖4至圖13描述之方法執行。在某些實例中，方塊1650之操作之態樣可藉由如參考圖14描述之蝕刻工具執行。
在方塊1655處，處理工具亦可在用於蝕刻頂部電極層之相同蝕刻操作中蝕刻定位於頂部電極層之鄰近行/列之間之該組行/列之部分以形成頂部記憶體層板之頂部記憶體單元組。方塊1655之操作可根據參考圖4至圖13描述之方法執行。在某些實例中，方塊1655之操作之態樣可藉由如參考圖14描述之蝕刻工具執行。
圖17展示根據本發明之各種態樣之用於形成在交叉點記憶體陣列中之自我對準記憶體層板之一方法1700之一流程圖。方法1700之操作可藉由如本文中描述之處理組件根據如參考圖14描述之技術實施。
在方塊1705處，處理工具可在一基板上形成用於控制一三維交叉點記憶體之複數個堆疊層板之控制電路，該複數個堆疊層板包括N個層板。方塊1705之操作可根據參考圖4至圖13描述之方法執行。在某些實例中，方塊1705之操作之態樣可藉由如參考圖14描述之沈積、圖案化、蝕刻及平坦化工具執行。
在方塊1710處，處理工具可使用N+1個遮罩操作及N+1個蝕刻操作在控制電路之至少一部分上方形成複數個堆疊層板之至少一部分。各遮罩操作可包含一或多個遮罩步驟(例如，針對一雙圖案化遮罩操作之兩個遮罩步驟)，且各蝕刻操作可包含一或多個蝕刻步驟(例如，針對一蝕刻操作之兩個單獨電漿蝕刻步驟)。方塊1710之操作可根據參考圖4至圖13描述之方法執行。在某些實例中，方塊1710之操作之態樣可藉由如參考圖14描述之一沈積、圖案化、平坦化及蝕刻工具執行。
描述用於執行一或若干方法(諸如方法1700)之一裝置。該裝置可包含：用於在一基板上形成用於控制一三維交叉點記憶體之複數個堆疊層板之控制電路之構件，該複數個堆疊層板包括N個層板；及用於使用N+1個遮罩操作及N+1個蝕刻操作在控制電路之至少一部分上方形成複數個堆疊層板之至少一部分之構件。
本文中描述之方法1700及裝置之一些實例可進一步包含用於以下各者之程序、特徵、構件或指令：形成各包括一第一電極層及一第一自我選擇記憶體堆疊之複數個堆疊層板之一第一層板之第一複數個列；在第一複數個列上形成一第二電極層且在第二電極層上形成一第二自我選擇記憶體堆疊；在第二自我選擇記憶體堆疊上圖案化第一複數個行；及在一單一蝕刻操作中蝕刻第二自我選擇記憶體堆疊、第二電極層及定位於第一複數個行之鄰近行之間之第一自我選擇記憶體堆疊之部分。
應注意，上文描述之方法描述可能實施方案，且操作及步驟可重新配置或以其他方式修改且其他實施方案係可行的。此外，可組合來自兩個或兩個以上方法之實施例。
如本文中使用之術語「電子通信」及「耦合」係指支援組件之間之電子流之組件之間之一關係。此可包含組件之間之一直接連接或可包含中間組件。彼此電子通信或耦合之組件可(例如，在一通電電路中)主動交換電子或信號或不可(例如，在一斷電電路中)主動交換電子或信號但可經組態且可操作以在通電至一電路之後交換電子或信號。藉由實例，經由一開關(例如，一電晶體)實體連接之兩個組件電子通信或可無關於開關之狀態(例如，斷開或閉合)而耦合。
本文中使用之術語「層」係指一幾何結構之一層或薄片。各層可具有三個維度(例如，高度、寬度及深度)且可覆蓋一表面之一些或全部。舉例而言，一層可係其中兩個維度大於一第三維度之一三維結構，例如，一薄膜。層可包含不同元件、組件及/或材料。在一些情況中，一個層可由兩個或兩個以上子層構成。在一些附圖中，為了圖解之目的描繪一三維層之兩個維度。然而，熟習此項技術者將認知，層在本質上係三維的。術語「層」亦係指最初形成為一層或薄片且在一或多個其他處理操作(諸如(例如)圖案化及/或蝕刻操作)之後保留之任何材料。
如本文中使用，術語「實質上」意謂經修飾特性(例如，由術語實質上修飾之一動詞或形容詞)不需要係絕對的但足夠接近以便達成特性之優點。
如本文中使用，術語「電極」可指一電導體，且在一些情況中，可用作至一記憶體單元或一記憶體陣列之其他組件之一電接觸件。一電極可包含一跡線、導線、導電線、導電層或提供記憶體陣列100之元件或組件之間之一導電路徑之類似者。
如本文中使用之術語「光微影」可係指使用光阻劑材料圖案化及使用電磁輻射曝露此等材料之程序。舉例而言，可藉由(例如)在一基底材料上旋塗一光阻劑材料而在基底材料上形成光阻劑。可藉由將光阻劑曝露至輻射而在光阻劑中產生一圖案。圖案可藉由(例如)空間上劃界其中輻射曝露光阻劑之位置之一光遮罩界定。接著，可(例如)藉由化學處理而移除經曝露光阻劑區域，從而留下所要圖案。在一些情況中，經曝露區域可保留且可移除未曝露區域。
硫屬化物材料可係包含元素S、Se及Te之至少一者之材料或合金。本文中論述之相變材料或可變電阻材料可係硫屬化物材料。硫屬化物材料可包含S、Se、Te、Ge、As、Al、Sb、Au、銦(In)、鎵(Ga)、錫(Sn)、鉍(Bi)、鈀(Pd)、鈷(Co)、氧(O)、銀(Ag)、鎳(Ni)、鉑(Pt)之合金。例示性硫屬化物材料及合金可包含(但不限於) Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文中使用之用連字符連接之化學組合物標記法指示包含於一特定化合物或合金中之元素且旨在表示涉及經指示元素之全部理想配比。舉例而言，Ge-Te可包含Gex Tey ，其中x及y可係任何正整數。可變電阻材料之其他實例可包含二元金屬氧化物材料或包含兩個或兩個以上金屬(例如，過渡金屬、鹼土金屬及/或稀土金屬)之混合價氧化物。實施例不限於一特定可變電阻材料或與記憶體單元之記憶體元件相關聯之材料。舉例而言，可變電阻材料之其他實例可用於形成記憶體元件且可包含硫屬化物材料、巨磁阻材料或基於聚合物之材料等。
術語「隔離」係指組件之間之一關係，其中電子當前不能夠在其等之間流動；若在組件之間存在一開路，則組件彼此隔離。舉例而言，當開關斷開時，藉由一開關實體連接之兩個組件可彼此隔離。
本文中論述之器件(包含記憶體陣列100)可形成於一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等)上。在一些情況中，基板係一半導體晶圓。在其他情況中，基板可係一絕緣體上覆矽(SOI)基板(諸如玻璃上覆矽(SOG)或藍寶石上覆矽(SOP))或在另一基板上之半導體材料之磊晶層。基板或基板之子區域之導電性可透過使用各種化學物種(包含(但不限於)磷、硼或砷)摻雜而控制。摻雜可在基板之初始形成或生長期間藉由離子植入、擴散或藉由任何其他摻雜手段執行。
本文中論述之一電晶體或若干電晶體可表示一場效電晶體(FET)且包括包含一源極、汲極及閘極之一三維器件。終端可透過導電材料(例如，金屬)連接至其他電子元件。源極及汲極可係導電的且可包括一重度摻雜(例如，退化)半導體區域。源極及汲極可藉由一輕度摻雜半導體區域或通道分離。若通道係n型(即，多數載子係電子)，則FET可被稱為一n型FET。若通道係p型(即，多數載子係電洞)，則FET可被稱為一p型FET。通道可藉由一絕緣閘極氧化物封蓋。可藉由將一電壓施加至閘極而控制通道導電性。舉例而言，將一正電壓或負電壓分別施加至一n型FET或一p型FET可導致通道變為導電。當將大於或等於電晶體之臨限值電壓之一電壓施加至電晶體閘極時，一電晶體可係「接通」或「啟動」。當將小於電晶體之臨限值電壓之一電壓施加至電晶體閘極時，電晶體可係「關斷」或「撤銷啟動」。
結合隨附圖式在本文中闡述之描述對例示性組態進行描述且不表示可實施或在發明申請專利範圍之範疇內之全部實例。本文中使用之術語「例示性」意謂「充當一實例、例項或圖解」且非「較佳」或「比其他實例有利」。詳細描述包含為了提供所描述技術之一理解之目的之具體細節。然而，可在不具有此等具體細節之情況下實踐此等技術。在一些例項中，以方塊圖形式展示熟知結構及器件以便避免使所描述實例之概念不清楚。
在附圖中，類似組件或特徵可具有相同參考標記。此外，可藉由在參考標記之後加上在類似組件當中區分之一破折號及一第二標記而區分相同類型之各種組件。若在說明書中僅使用第一參考標記，則描述適用於具有相同第一參考標記之類似組件之任一者而不考慮第二參考標記。
結合本文中之揭示內容描述之各種闡釋性控制或感測方塊及模組可使用一通用處理器、一DSP、一ASIC、一FPGA或其他可程式化邏輯器件、離散閘極或電晶體邏輯、離散硬體組件或經設計以執行本文中描述之功能之其等之任何組合實施或執行。一通用處理器可係一微處理器，但在替代例中，處理器可係任何習知處理器、控制器、微控制器或狀態機器。一處理器亦可實施為計算器件之一組合(例如，一數位信號處理器(DSP)及一微處理器、多個微處理器、結合一DSP核心之一或多個微處理器或任何其他此組態之一組合)。
本文中描述之功能(例如，控制功能、感測功能、讀取/寫入功能)可實施於硬體、藉由一處理器執行之軟體、韌體或其等之任何組合中。又，如本文中使用，包含在發明申請專利範圍中，如在一項目清單(例如，前面標有諸如「至少一者」或「一或多者」之一片語之一項目清單)中使用之「或」指示一包含清單使得(例如)A、B或C之至少一者之一清單意謂A或B或C或AB或AC或BC或ABC (即，A及B及C)。又，如本文中使用，片語「基於」不應理解為對一組封閉條件之一引用。舉例而言，描述為「基於條件A」之一例示性步驟可基於一條件A及一條件B兩者而不脫離本發明之範疇。換言之，如本文中使用，片語「基於」應以與片語「至少部分基於」之相同方式理解。
提供本文中之描述以使熟習此項技術者能夠製造或使用本發明。熟習此項技術者將容易明白對本發明之各種修改，且本文中定義之一般原理可應用至其他變動而不脫離本發明之範疇。因此，本發明不限於本文中描述之實例及設計，但符合與本文中揭示之原理及新穎特徵一致之最廣範疇。
100‧‧‧記憶體陣列
105‧‧‧記憶體單元
110‧‧‧字線/列線
110-a‧‧‧字線
110-b‧‧‧字線
110-c‧‧‧字線
110-d‧‧‧字線
110-e‧‧‧字線
115‧‧‧位元線/數位線
115-a‧‧‧位元線
115-b‧‧‧位元線
115-c‧‧‧位元線
115-d‧‧‧位元線
120‧‧‧列解碼器
125‧‧‧感測組件
125-a‧‧‧感測組件
130‧‧‧行解碼器
135‧‧‧輸出
140‧‧‧記憶體控制器
140-a‧‧‧記憶體控制器
145‧‧‧記憶體單元堆疊
200‧‧‧記憶體器件
200-a‧‧‧記憶體器件
205‧‧‧第一記憶體層板
210‧‧‧第二記憶體層板
215-a‧‧‧第一電極層
215-b‧‧‧第一電極層
215-c‧‧‧第一電極層
215-d‧‧‧第一電極層
215-e‧‧‧第一電極層
220-a‧‧‧記憶體儲存元件層
220-b‧‧‧記憶體儲存元件層/自我選擇記憶體儲存元件層
220-c‧‧‧記憶體儲存元件層
220-d‧‧‧記憶體儲存元件層
220-e‧‧‧記憶體儲存元件層
225-a‧‧‧第二電極層
225-b‧‧‧第二電極層
225-c‧‧‧第二電極層
225-d‧‧‧第二電極層
225-e‧‧‧第二電極層
300‧‧‧多層交叉點記憶體器件
305‧‧‧第一記憶體層板
310‧‧‧第二記憶體層板
315‧‧‧介面
320‧‧‧偏壓組件
325‧‧‧時序組件
330‧‧‧鎖存器
400-a‧‧‧多層交叉點記憶體器件
400-b‧‧‧多層交叉點記憶體器件
500-a‧‧‧多層交叉點記憶體器件
500-b‧‧‧多層交叉點記憶體器件
505‧‧‧密封層
510‧‧‧介電材料
515-a‧‧‧列
515-b‧‧‧列
515-c‧‧‧列
600-a‧‧‧多層交叉點記憶體器件
600-b‧‧‧多層交叉點記憶體器件
700-a‧‧‧多層交叉點記憶體器件
700-b‧‧‧多層交叉點記憶體器件
700-c‧‧‧多層交叉點記憶體器件
705-a‧‧‧行
705-b‧‧‧行
705-c‧‧‧行
800-a‧‧‧多層交叉點記憶體器件
800-b‧‧‧多層交叉點記憶體器件
900-a‧‧‧多層交叉點記憶體器件
900-b‧‧‧多層交叉點記憶體器件
1000-a‧‧‧多層交叉點記憶體器件
1000-b‧‧‧多層交叉點記憶體器件
1100-a‧‧‧多層交叉點記憶體器件
1100-b‧‧‧多層交叉點記憶體器件
1200-a‧‧‧多層交叉點記憶體器件
1200-b‧‧‧多層交叉點記憶體器件
1300-a‧‧‧多層交叉點記憶體器件
1300-b‧‧‧多層交叉點記憶體器件
1305‧‧‧第N-1層板
1400‧‧‧製造程序
1405‧‧‧沈積工具
1410‧‧‧圖案化工具
1415‧‧‧蝕刻工具
1420‧‧‧密封工具
1425‧‧‧介電填充工具
1430‧‧‧平坦化工具
1435‧‧‧頂部電極沈積工具
1440‧‧‧頂部電極圖案化工具
1445‧‧‧頂部電極蝕刻工具
1500‧‧‧方法
1505‧‧‧方塊
1510‧‧‧方塊
1515‧‧‧方塊
1520‧‧‧方塊
1525‧‧‧方塊
1600‧‧‧方法
1605‧‧‧方塊
1610‧‧‧方塊
1615‧‧‧方塊
1620‧‧‧方塊
1625‧‧‧方塊
1630‧‧‧方塊
1635‧‧‧方塊
1640‧‧‧方塊
1645‧‧‧方塊
1650‧‧‧方塊
1655‧‧‧方塊
1700‧‧‧方法
1705‧‧‧方塊
1710‧‧‧方塊
圖1繪示根據本發明之態樣之支援在交叉點記憶體陣列中之自我對準記憶體層板之一記憶體陣列之一實例。
圖2繪示根據本發明之態樣之在一交叉點記憶體陣列中之自我對準記憶體層板之一實例。
圖3繪示根據本發明之實例之支援特徵及操作之一交叉點記憶體器件之一方塊圖。
圖4A及圖4B繪示根據本發明之實例之在製造期間之一第一記憶體層板之一部分之橫截面。
圖5A及圖5B繪示根據本發明之實例之在製造期間在第一列處理之後之第一記憶體層板之一部分之橫截面。
圖6A及圖6B繪示根據本發明之實例之在製造期間之第一記憶體層板及一第二記憶體層板之一部分之橫截面。
圖7A、圖7B及圖7C繪示根據本發明之實例之在製造期間在第一行處理之後之第一記憶體層板及第二記憶體層板之一部分之橫截面。
圖8A及圖8B繪示根據本發明之實例之在製造期間在頂部電極沈積之後之第一記憶體層板及第二記憶體層板之一部分之橫截面。
圖9A及圖9B繪示根據本發明之實例之在製造期間在第二列處理之後之第一記憶體層板及第二記憶體層板之一部分之橫截面。
圖10A及圖10B繪示根據本發明之實例之在製造期間之第一記憶體層板、第二記憶體層板及一第三記憶體層板之一部分之橫截面。
圖11A及圖11B繪示根據本發明之實例之在製造期間在第二列處理之後之第一記憶體層板、第二記憶體層板及第三記憶體層板之一部分之橫截面。
圖12A及圖12B繪示根據本發明之實例之在製造期間在頂部電極沈積及第二行處理之後之第一記憶體層板、第二記憶體層板及第三記憶體層板之一部分之橫截面。
圖13A及圖13B繪示根據本發明之實例之在製造期間之自我對準記憶體層板之一部分之橫截面。
圖14至圖17繪示根據本發明之態樣之用於製造在交叉點記憶體陣列中之一自我對準記憶體層板之一或若干方法。

Claims (36)

  1. 一種製造一電子器件之方法，其包括： 在一基板上形成一第一電極層及該第一電極層上之一第一自我選擇記憶體堆疊； 在一第一蝕刻操作中，蝕刻該第一電極層及該第一自我選擇記憶體堆疊以在該基板上形成在一第一方向上延伸之一第一組列，該第一組列之各列包括該第一電極層及該第一自我選擇記憶體堆疊之剩餘部分； 在該第一組列上形成一第二電極層及一第二自我選擇記憶體堆疊； 在一第二蝕刻操作中，蝕刻該第二電極層及該第二自我選擇記憶體堆疊以在該第一組列上形成在一第二方向上延伸之一第一組行，該第一組行之各行包括該第二電極層及該第二自我選擇記憶體堆疊之剩餘部分；及 在該第二蝕刻操作中，蝕刻定位於該第一組行之鄰近行之間之該第一組列之部分以形成一第一組記憶體單元。
  2. 如請求項1之方法，其進一步包括： 在該第一組行上形成一第三電極層； 在一第三蝕刻操作中蝕刻該第三電極層以在該第一組行上形成在該第一方向上延伸之一第二組列，該第二組列之各列包括該第三電極層；及 在該第三蝕刻操作中蝕刻定位於該第二組列之鄰近列之間之該第一組行之部分以形成一第二組記憶體單元。
  3. 如請求項1之方法，其進一步包括： 在該第一組行上形成一第三電極層及一第三自我選擇記憶體堆疊； 在一第三蝕刻操作中，蝕刻該第三電極層及該第三自我選擇記憶體堆疊以在該第一組行上形成在該第一方向上延伸之一第二組列，該第二組列之各列包括該第三電極層及該第三自我選擇記憶體堆疊；及 在該第三蝕刻操作中，蝕刻定位於該第一組行之鄰近行之間之該第二組列之部分以形成一第二組記憶體單元。
  4. 如請求項3之方法，其進一步包括： 在該第二組列上形成一第四電極層； 在一第四蝕刻操作中蝕刻該第四電極層以在該第二組列上形成在該第二方向上延伸之一第二組行，該第二組行之各行包括該第四電極層；及 在該第四蝕刻操作中，蝕刻定位於該第二組行之鄰近行之間之該第二組列之部分以形成一第三組記憶體單元。
  5. 如請求項1之方法，其中各自我選擇記憶體堆疊包括在硫屬化物玻璃層下方且與該硫屬化物玻璃層接觸之一第一障壁材料層及在該硫屬化物玻璃層上方且與該硫屬化物玻璃層接觸之一第二障壁材料層。
  6. 如請求項5之方法，其中該第二蝕刻操作包括： 蝕刻穿過該第二自我選擇記憶體堆疊且穿過在該第一組行之鄰近行下方及之間之該第一自我選擇記憶體堆疊之一部分； 偵測已在該第二蝕刻操作中到達與一第一硫屬化物玻璃層接觸之該第一障壁材料層，該第一自我選擇記憶體堆疊包括該第一硫屬化物玻璃層；及 停止該第二蝕刻操作。
  7. 如請求項5之方法，其中該第二蝕刻操作包括： 蝕刻穿過該第二自我選擇記憶體堆疊且穿過在該第一組行之鄰近行下方及之間之該第一自我選擇記憶體堆疊之一部分； 偵測已在該第二蝕刻操作中到達與一第一硫屬化物玻璃層接觸之該第二障壁材料層，該第一自我選擇記憶體堆疊包括該第一硫屬化物玻璃層；及 停止該第二蝕刻操作。
  8. 如請求項1之方法，其中該第一組行之各行之一寬度係與定位於該第一組行之各行下方之各各自記憶體元件之一寬度相同之一寬度。
  9. 如請求項8之方法，其中各行之該寬度係與各列之寬度相同之一寬度。
  10. 如請求項8之方法，其中各行之該寬度係與各列之該寬度不同之一寬度。
  11. 如請求項1之方法，其中該第二電極層針對定位於該第一組行之各行下方之該第一組記憶體單元之記憶體單元之一行形成一上存取線，且針對使用該第二自我選擇記憶體堆疊形成之一第二組記憶體單元之一第二行形成一下存取線。
  12. 如請求項11之方法，其中在一單一沈積程序中形成第二電極且在作為該第二蝕刻操作之部分之一單一蝕刻程序中蝕刻該第二電極。
  13. 如請求項1之方法，其中該第一自我選擇記憶體堆疊包括用於選擇及儲存兩者之一第一硫屬化物玻璃層且該第二自我選擇記憶體堆疊包括用於選擇及儲存兩者之一第二硫屬化物玻璃層。
  14. 如請求項13之方法，其中該第一蝕刻操作曝露該第一自我選擇記憶體堆疊之一側壁且該第二蝕刻操作曝露該第二自我選擇記憶體堆疊之一側壁，該方法進一步包括： 形成與該第一自我選擇記憶體堆疊之該側壁接觸之一第一密封層，該第一密封層經組態以維持該第一硫屬化物玻璃層之一化學組合物；及 形成與該第二自我選擇記憶體堆疊之該側壁接觸之一第二密封層，該第二密封層經組態以維持該第二硫屬化物玻璃層之一化學組合物。
  15. 如請求項14之方法，其進一步包括： 在形成該第一密封層之後在該第一組列之列之間沈積一介電材料；及 在形成該第二密封層之後在該第一組行之行之間沈積該介電材料。
  16. 如請求項15之方法，其進一步包括： 在一第一溫度下形成該第一密封層及該第二密封層；及 在大於該第一溫度之一第二溫度下沈積該介電材料。
  17. 一種記憶體器件，其包括： 一第一記憶體單元陣列，該等記憶體單元各包括一第一自我選擇記憶體元件，該第一記憶體單元陣列具有在一第一方向上延伸之第一複數個行及在一第二方向上延伸之第一複數個列；及 一第二記憶體單元陣列，該等記憶體單元各包括一第二自我選擇記憶體元件，該第二記憶體單元陣列具有在該第一方向上延伸之第二複數個行及在該第二方向上延伸之第二複數個列，其中該第二陣列上覆於該第一陣列，該第二複數個行之各者覆疊該第一複數個行之各自行，且該第一複數個行之各行之一寬度係與該第二複數個行之各各自行之一寬度相同之一寬度。
  18. 如請求項17之記憶體器件，其進一步包括： 第一複數個存取線，其等與該第一複數個列之各列之各記憶體單元之一下部分耦合； 第二複數個存取線，其等與該第一複數個行之各行之各記憶體單元之一上部分耦合且與該第二複數個行之各行之各記憶體單元之一下部分耦合；及 第三複數個存取線，其等與該第二複數個列之各列之各記憶體單元之一上部分耦合。
  19. 如請求項18之記憶體器件，其中該第一複數個行、該第二複數個存取線及該第二複數個行經自我對準。
  20. 如請求項18之記憶體器件，其中該第一複數個行、該第二複數個存取線及該第二複數個行具有一相同圖案化對準標記及一相同寬度。
  21. 如請求項18之記憶體器件，其中該第二複數個存取線包括缺乏一層內邊界之一金屬材料。
  22. 如請求項17之記憶體器件，其中該第一自我選擇記憶體元件包括用於選擇及儲存兩者之一第一硫屬化物玻璃層且該第二自我選擇記憶體元件包括用於選擇及儲存兩者之一第二硫屬化物玻璃層。
  23. 如請求項22之記憶體器件，其進一步包括： 一第一密封層，其與該第一自我選擇記憶體元件之一側壁接觸，該第一密封層經組態以維持該第一硫屬化物玻璃層之一化學組合物；及 一第二密封層，其與該第二自我選擇記憶體元件之一側壁接觸，該第二密封層經組態以維持該第一硫屬化物玻璃層之一化學組合物。
  24. 如請求項23之記憶體器件，其進一步包括： 鄰近該等第一密封層沈積之一介電材料；及 鄰近該等第二密封層沈積之該介電材料。
  25. 一種記憶體器件，其包括： 複數個柱，其等以具有一第一存取線、一第二存取線及一第三存取線之一三維交叉點架構配置，各柱包括： 一第一記憶體儲存元件，其耦合至該第一存取線及該第二存取線；及 一第二記憶體儲存元件，其耦合至該第二存取線及該第三存取線， 其中該第一記憶體儲存元件、該第二存取線及該第二記憶體儲存元件在對應於該各自柱之一寬度之一第一方向上自我對準。
  26. 如請求項25之記憶體器件，其中該第二記憶體儲存元件具有在實質上正交於該第一方向之一第二方向上之一第二寬度，該第二寬度不同於該各自柱在該第一方向上之該寬度。
  27. 如請求項25之記憶體器件，其中該第一記憶體儲存元件及該第二記憶體儲存元件之各者包括一自我選擇記憶體儲存元件。
  28. 如請求項25之記憶體器件，其中該第一記憶體儲存元件及該第二記憶體儲存元件各包括硫屬化物玻璃。
  29. 如請求項25之記憶體器件，其中該第一記憶體儲存元件包括一三維交叉點記憶體架構之一第一層板且該第二記憶體儲存元件包括該三維交叉點記憶體架構之一第二層板。
  30. 如請求項25之記憶體器件，其中該第二存取線包括缺乏一層內邊界之一金屬材料。
  31. 一種製造一電子器件之方法，其包括： 在一基板上形成用於控制一三維交叉點記憶體之複數個堆疊層板之控制電路，該複數個堆疊層板包括N個層板；及 使用N+1個遮罩操作及N+1個蝕刻操作在該控制電路之至少一部分上方形成該複數個堆疊層板之至少一部分。
  32. 如請求項31之方法，其中形成該複數個堆疊層板包括： 形成各包括一第一電極層及一第一自我選擇記憶體堆疊之該複數個堆疊層板之一第一層板之第一複數個列； 在該第一複數個列上形成一第二電極層且在該第二電極層上形成一第二自我選擇記憶體堆疊； 在該第二自我選擇記憶體堆疊上圖案化第一複數個行；及 在一單一蝕刻操作中蝕刻該第二自我選擇記憶體堆疊、該第二電極層及定位於該第一複數個行之鄰近行之間之該第一自我選擇記憶體堆疊之部分。
  33. 一種電子記憶體裝置，其包括： 一第一記憶體單元，其包含耦合於一第一存取線與一第二存取線之間之一第一自我選擇記憶體儲存元件； 一第二記憶體單元，其包含一第二自我選擇記憶體儲存元件，該第二記憶體單元耦合於該第二存取線與一第三存取線之間；及 一控制器，其與該第一記憶體單元及該第二記憶體單元電子通信，其中： 該第二自我選擇記憶體儲存元件上覆於該第一自我選擇記憶體儲存元件，且 該第二存取線包括缺乏一層內邊界之一金屬材料。
  34. 如請求項33之電子記憶體裝置，其中該第一自我選擇記憶體儲存元件、該第二自我選擇記憶體儲存元件及該第二存取線在一第一方向上具有一相同寬度。
  35. 如請求項33之電子記憶體裝置，其中該第二自我選擇記憶體儲存元件具有在實質上正交於一第一方向之一第二方向上之一第二寬度，該第二寬度不同於在該第一方向上之一第一寬度。
  36. 如請求項33之電子記憶體裝置，其中該第一自我選擇記憶體儲存元件、該第二自我選擇記憶體儲存元件及該第二存取線在一第一方向上自我對準。
TW107125455A 2017-07-26 2018-07-24 在交叉點記憶體陣列中之自我對準記憶體層板 TWI707447B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/660,829 2017-07-26
US15/660,829 US10510957B2 (en) 2017-07-26 2017-07-26 Self-aligned memory decks in cross-point memory arrays

Publications (2)

Publication Number Publication Date
TW201911537A true TW201911537A (zh) 2019-03-16
TWI707447B TWI707447B (zh) 2020-10-11

Family

ID=65041401

Family Applications (2)

Application Number Title Priority Date Filing Date
TW107125455A TWI707447B (zh) 2017-07-26 2018-07-24 在交叉點記憶體陣列中之自我對準記憶體層板
TW109133217A TWI776241B (zh) 2017-07-26 2018-07-24 在交叉點記憶體陣列中之自我對準記憶體層板

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW109133217A TWI776241B (zh) 2017-07-26 2018-07-24 在交叉點記憶體陣列中之自我對準記憶體層板

Country Status (7)

Country Link
US (3) US10510957B2 (zh)
JP (1) JP7137615B2 (zh)
KR (1) KR102359858B1 (zh)
CN (1) CN110998829B (zh)
SG (1) SG11202000596YA (zh)
TW (2) TWI707447B (zh)
WO (1) WO2019023071A1 (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI753557B (zh) * 2019-08-28 2022-01-21 美商美光科技公司 具有雙電晶體記憶體單元及存取線路板之記憶體裝置
TWI759075B (zh) * 2020-06-26 2022-03-21 台灣積體電路製造股份有限公司 鐵電隨機存取記憶體元件及形成方法
TWI774102B (zh) * 2019-10-29 2022-08-11 美商美光科技公司 整合組件及形成整合組件之方法
US11581264B2 (en) 2019-08-21 2023-02-14 Micron Technology, Inc. Electronic devices comprising overlay marks, memory devices comprising overlay marks, and related methods
US12256540B2 (en) 2021-03-22 2025-03-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with improved back-side channel structures
US12295139B2 (en) 2021-03-22 2025-05-06 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US12310011B2 (en) 2021-03-22 2025-05-20 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527716B2 (en) 2019-03-07 2022-12-13 Intel Corporation Memory device with boron nitride liner
US11647638B2 (en) 2019-03-07 2023-05-09 Intel Corporation Memory device with double protective liner
US11538988B2 (en) 2019-03-07 2022-12-27 Intel Corporation Memory device with multi-layer liner structure
JP2020150082A (ja) * 2019-03-12 2020-09-17 キオクシア株式会社 記憶装置
CN112086556B (zh) 2019-06-13 2024-03-15 联华电子股份有限公司 存储器单元及其形成方法
KR102626726B1 (ko) * 2019-11-15 2024-01-17 김준성 칼코겐 화합물을 포함하는 메모리 셀을 위한 조성물, 구조, 제조 방법 및 작동 방법
US11404480B2 (en) * 2019-12-26 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Memory arrays including continuous line-shaped random access memory strips and method forming same
KR102813758B1 (ko) 2020-04-06 2025-05-29 삼성전자주식회사 3차원 반도체 메모리 장치
CN112041997B (zh) * 2020-07-27 2024-01-12 长江先进存储产业创新中心有限责任公司 用于3D X-Point存储器的具有减小的编程电流和热串扰的新单元结构
US11626452B2 (en) * 2020-07-28 2023-04-11 Micron Technology, Inc. Efficient fabrication of memory structures
CN111739904B (zh) * 2020-08-13 2020-11-20 长江先进存储产业创新中心有限责任公司 三维相变存储器的制备方法及三维相变存储器
JP2022139245A (ja) * 2021-03-11 2022-09-26 キオクシア株式会社 記憶装置
US11825754B2 (en) 2021-05-27 2023-11-21 Micron Technology, Inc. Memory cells with sidewall and bulk regions in planar structures
CN113594200B (zh) * 2021-07-07 2024-06-28 长江先进存储产业创新中心有限责任公司 相变存储器及其制作方法
US12237259B2 (en) 2021-07-27 2025-02-25 Micron Technology, Inc. Electronic devices comprising multilevel bitlines, and related methods and systems
US11895851B2 (en) * 2021-10-12 2024-02-06 Micron Technology, Inc. Cross point array architecture for multiple decks
CN114256292B (zh) * 2021-10-27 2024-12-24 长江先进存储产业创新中心有限责任公司 三维相变存储器及其制造方法
US20230209834A1 (en) * 2021-12-23 2023-06-29 Intel Corporation Reliable electrode for memory cells
US11942151B2 (en) 2022-04-14 2024-03-26 Micron Technology, Inc. Current references for memory cells

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
JP4103497B2 (ja) * 2002-04-18 2008-06-18 ソニー株式会社 記憶装置とその製造方法および使用方法、半導体装置とその製造方法
US7236394B2 (en) * 2003-06-18 2007-06-26 Macronix International Co., Ltd. Transistor-free random access memory
US7646630B2 (en) * 2004-11-08 2010-01-12 Ovonyx, Inc. Programmable matrix array with chalcogenide material
US20090283739A1 (en) * 2008-05-19 2009-11-19 Masahiro Kiyotoshi Nonvolatile storage device and method for manufacturing same
JP2009283513A (ja) * 2008-05-19 2009-12-03 Toshiba Corp 不揮発性記憶装置及びその製造方法
JP5191803B2 (ja) 2008-05-29 2013-05-08 株式会社東芝 不揮発性記憶装置の製造方法
US8105867B2 (en) * 2008-11-18 2012-01-31 Sandisk 3D Llc Self-aligned three-dimensional non-volatile memory fabrication
US8502182B2 (en) * 2009-02-06 2013-08-06 Micron Technology, Inc. Memory device having self-aligned cell structure
JP2010225741A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 不揮発性半導体記憶装置
US20100283053A1 (en) * 2009-05-11 2010-11-11 Sandisk 3D Llc Nonvolatile memory array comprising silicon-based diodes fabricated at low temperature
JP4945609B2 (ja) * 2009-09-02 2012-06-06 株式会社東芝 半導体集積回路装置
US8765581B2 (en) * 2009-11-30 2014-07-01 Micron Technology, Inc. Self-aligned cross-point phase change memory-switch array
JP5443965B2 (ja) 2009-12-17 2014-03-19 株式会社東芝 半導体記憶装置
JP2011129737A (ja) * 2009-12-18 2011-06-30 Toshiba Corp 半導体記憶装置の製造方法及び半導体記憶装置
US20110297912A1 (en) * 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Vertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof
JP5186634B2 (ja) * 2010-06-29 2013-04-17 シャープ株式会社 不揮発性半導体記憶装置
KR101211027B1 (ko) 2010-11-11 2012-12-11 광주과학기술원 저항 변화 메모리 소자 및 저항 변화 메모리 소자 크로스 포인트 어레이
KR20140043710A (ko) * 2010-12-14 2014-04-10 쌘디스크 3디 엘엘씨 로우 선택을 위한 3 디바이스 드라이버를 갖는 삼차원 비휘발성 저장
US8605495B2 (en) * 2011-05-09 2013-12-10 Macronix International Co., Ltd. Isolation device free memory
JP2013004541A (ja) 2011-06-10 2013-01-07 Toshiba Corp 半導体記憶装置
KR20120137862A (ko) * 2011-06-13 2012-12-24 삼성전자주식회사 3차원 더블 크로스 포인트 어레이를 갖는 반도체 메모리 소자 및 그 제조방법
JP5279879B2 (ja) * 2011-08-09 2013-09-04 株式会社東芝 不揮発性半導体記憶装置
JP2014082279A (ja) 2012-10-15 2014-05-08 Panasonic Corp 不揮発性記憶装置及びその製造方法
KR20130010915A (ko) 2012-10-23 2013-01-29 김성동 챕터 데이터가 저장될 수 있는 캐쉬 메모리 어레이를 구비하는 3차원 반도체 장치 및 그 동작 방법
US9806129B2 (en) 2014-02-25 2017-10-31 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9306165B2 (en) 2014-03-27 2016-04-05 Micron Technology, Inc. Replacement materials processes for forming cross point memory
KR102293859B1 (ko) 2014-12-22 2021-08-25 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11581264B2 (en) 2019-08-21 2023-02-14 Micron Technology, Inc. Electronic devices comprising overlay marks, memory devices comprising overlay marks, and related methods
US12266660B2 (en) 2019-08-28 2025-04-01 Micron Technology, Inc. Memory device having 2-transistor memory cell and access line plate
US11335684B2 (en) 2019-08-28 2022-05-17 Micron Technology, Inc. Memory device having 2-transistor memory cell and access line plate
TWI753557B (zh) * 2019-08-28 2022-01-21 美商美光科技公司 具有雙電晶體記憶體單元及存取線路板之記憶體裝置
US11871589B2 (en) 2019-08-28 2024-01-09 Micron Technology, Inc. Memory device having 2-transistor memory cell and access line plate
TWI774102B (zh) * 2019-10-29 2022-08-11 美商美光科技公司 整合組件及形成整合組件之方法
US11563010B2 (en) 2019-10-29 2023-01-24 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
US11552103B2 (en) 2020-06-26 2023-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional stackable ferroelectric random access memory devices and methods of forming
US11991886B2 (en) 2020-06-26 2024-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional stackable ferroelectric random access memory devices and methods of forming
TWI759075B (zh) * 2020-06-26 2022-03-21 台灣積體電路製造股份有限公司 鐵電隨機存取記憶體元件及形成方法
US12396175B2 (en) 2020-06-26 2025-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional stackable ferroelectric random access memory devices and methods of forming
US12256540B2 (en) 2021-03-22 2025-03-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with improved back-side channel structures
US12295139B2 (en) 2021-03-22 2025-05-06 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US12310011B2 (en) 2021-03-22 2025-05-20 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same

Also Published As

Publication number Publication date
US11018300B2 (en) 2021-05-25
US10510957B2 (en) 2019-12-17
US20210328142A1 (en) 2021-10-21
CN110998829A (zh) 2020-04-10
JP7137615B2 (ja) 2022-09-14
SG11202000596YA (en) 2020-02-27
US20190036022A1 (en) 2019-01-31
TW202118012A (zh) 2021-05-01
JP2020529121A (ja) 2020-10-01
KR20200023523A (ko) 2020-03-04
WO2019023071A1 (en) 2019-01-31
CN110998829B (zh) 2024-01-09
US20200075858A1 (en) 2020-03-05
TWI707447B (zh) 2020-10-11
KR102359858B1 (ko) 2022-02-08
US11489117B2 (en) 2022-11-01
TWI776241B (zh) 2022-09-01

Similar Documents

Publication Publication Date Title
TWI707447B (zh) 在交叉點記憶體陣列中之自我對準記憶體層板
JP7370387B2 (ja) メモリアレイの復号および相互接続
US8729521B2 (en) Self aligned fin-type programmable memory cell
US8173987B2 (en) Integrated circuit 3D phase change memory array and manufacturing method
US7560724B2 (en) Storage device with reversible resistance change elements
CN101345251B (zh) 位于半导体衬底之上的存储单元阵列及其制造方法
US8395935B2 (en) Cross-point self-aligned reduced cell size phase change memory
US9236568B2 (en) Sidewall thin film electrode with self-aligned top electrode and programmable resistance memory
US20070184613A1 (en) Phase change RAM including resistance element having diode function and methods of fabricating and operating the same
CN101290948A (zh) 4f平方自对准侧壁主动相变化存储器
CN102290428A (zh) 一种存储装置及其制作方法
KR20170098673A (ko) 메모리 소자
CN102013431A (zh) 具有自动对准底电极和二极管存取装置的伞状存储单元
KR20130068143A (ko) 버티칼 게이트 셀을 구비한 반도체 메모리 소자 및 그 제조방법
CN113632229B (zh) 缝隙氧化物和通孔形成技术
TWI754996B (zh) 用於形成自對準記憶體結構之技術
US12082425B2 (en) Efficient fabrication of memory structures