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TWI751495B - 半導體記憶裝置 - Google Patents

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TWI751495B
TWI751495B TW109105101A TW109105101A TWI751495B TW I751495 B TWI751495 B TW I751495B TW 109105101 A TW109105101 A TW 109105101A TW 109105101 A TW109105101 A TW 109105101A TW I751495 B TWI751495 B TW I751495B
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TW
Taiwan
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pulse
voltage
layer
reset
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TW109105101A
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English (en)
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TW202111707A (zh
Inventor
塚本隆之
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202111707A publication Critical patent/TW202111707A/zh
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Abstract

實施形態提供一種實現長壽命化之半導體記憶裝置。  實施形態之半導體記憶裝置具備：複數條第1配線；複數條第2配線，其等與複數條第1配線交叉；及複數個記憶胞，其等設置於複數條第1配線及複數條第2配線之間，且具備電阻變化層、及含有硫屬元素之非線性元件層。於置位動作中，向複數條第1配線中之一條、及複數條第2配線中之一條之間供給置位脈衝。於復位動作中，向複數條第1配線中之一條、及複數條第2配線中之一條之間供給復位脈衝。於第1動作中，向複數條第1配線中之一條、及複數條第2配線中之一條之間供給第1脈衝。第1脈衝具備較置位脈衝之振幅及復位脈衝之振幅中之較大者之振幅為大之振幅，或具備與較大者之振幅相同之振幅及較復位脈衝之脈衝寬度為大之脈衝寬度。

Description

半導體記憶裝置
本實施形態係關於一種半導體記憶裝置。
已知有一種半導體記憶裝置，其具備：複數條第1配線；複數條第2配線，其等與複數條第1配線交叉；以及複數個記憶胞，其等設置於複數條第1配線及複數條第2配線之間，且具備電阻變化層、及含有硫屬元素之非線性元件層。
本發明所欲解決之問題係提供一種實現長壽命化之半導體記憶裝置。
一實施形態之半導體記憶裝置具備：複數條第1配線；複數條第2配線，其等與複數條第1配線交叉；以及複數個記憶胞，其等設置於複數條第1配線及複數條第2配線之間，且具備電阻變化層、及含有硫屬元素之非線性元件層。
於置位動作中，向複數條第1配線中之一條、及複數條第2配線中之一條之間供給置位脈衝。於復位動作中，向複數條第1配線中之一條、及複數條第2配線中之一條之間供給復位脈衝。於第1動作中，向複數條第1配線中之一條、及複數條第2配線中之一條之間供給第1脈衝。第1脈衝具備較置位脈衝之振幅及復位脈衝之振幅中之較大者之振幅為大之振幅，或者，具備與較大者之振幅相同之振幅及較復位脈衝之脈衝寬度為大之脈衝寬度。
一實施形態之半導體記憶裝置具備：複數條第1配線；複數條第2配線，其等與複數條第1配線交叉；複數個記憶胞，其等設置於複數條第1配線及複數條第2配線之間，且具備電阻變化層、及含有硫屬元素之非線性元件層；以及感測放大器電路，其連接於複數條第1配線。半導體記憶裝置執行第1程序，該第1程序包含：第1動作；n(n為2以上之自然數)次讀出動作，其於第1動作之後被執行；n次第1動作，其於n次讀出動作之後被執行；以及n次寫入動作，其於n次第1動作之後被執行。於第1動作中，向複數條第1配線中之至少一條、及複數條第2配線中之至少兩條之間供給第1脈衝，且由感測放大器電路執行偵測。於讀出動作中，向複數條第1配線中之一條、及複數條第2配線中之一條之間供給讀出脈衝，且由感測放大器電路執行偵測。於n次第1動作中，向複數條第1配線中之一條、及複數條第2配線中之一條之間供給復位脈衝。於n次寫入動作中，向複數條第1配線中之一條、及複數條第2配線中之一條之間供給寫入脈衝。
接下來，參照圖式對實施形態之半導體記憶裝置詳細地進行說明。再者，以下之實施形態僅為一例，並非意圖限定本發明而示出者。
又，本說明書中，將相對於基板之表面平行之特定方向稱為X方向，將相對於基板之表面平行且與X方向垂直之方向稱為Y方向，將相對於基板之表面垂直之方向稱為Z方向。
又，本說明書中，有時將沿著特定面之方向稱為第1方向，將沿著該特定面與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向中之任一者對應，亦可不對應。
又，本說明書中，「上」或「下」等表現係以基板為基準。例如，於上述第1方向與基板表面交叉之情形時，將沿著該第1方向自基板離開之方向稱為上，將沿著第1方向朝基板接近之方向稱為下。又，於針對某一構成提到下表面或下端之情形時，指該構成之基板側之面或端部，於提到上表面或上端之情形時，指該構成之與基板相反側之面或端部。又，將與第2方向或第3方向交叉之面稱為側面等。
又，於本說明書中提到「半導體記憶裝置」之情形時，例如，可指記憶體晶片或記憶體晶粒，亦可指除了記憶體晶片或記憶體晶粒以外還包含控制器晶片或控制器晶粒之構成，還可指搭載有該等構成之裝置等。
以下，參照圖式對實施形態之半導體記憶裝置之電路構成進行說明。再者，以下之圖式係模式性者，為了方便說明，有時會省略一部分構成。
[第1實施形態]  [電路構成]  首先，參照圖1～圖3對第1實施形態之半導體記憶裝置之電路構成進行說明。圖1係表示第1實施形態之半導體記憶裝置之一部分構成之模式性方塊圖。圖2係表示第1實施形態之半導體裝置之一部分構成之模式性電路圖。圖3係表示第1實施形態之半導體記憶裝置之一部分構成之模式性立體圖。
如圖1所示，本實施形態之半導體記憶裝置具備複數個記憶胞陣列MCA、控制該等複數個記憶胞陣列MCA之周邊電路PC、以及經由周邊電路PC控制記憶胞陣列MCA之控制器20。
例如，如圖3所示，記憶胞陣列MCA具備於Z方向上排列之複數個記憶體墊MM。記憶體墊MM具備：複數條位元線BL，其等在X方向上排列且於Y方向上延伸；複數條字元線WL，其等在Y方向上排列且於X方向上延伸；以及複數個記憶胞MC，其等與位元線BL及字元線WL對應地於X方向及Y方向上排列。圖3所示之例中，於Z方向上排列之2個記憶體墊MM共有字元線WL。
於圖2之例中，記憶胞MC之陰極EC 連接於位元線BL，記憶胞MC之陽極EA 連接於字元線WL。記憶胞MC具備電阻變化元件VR及非線性元件NO。
例如，如圖1所示，周邊電路PC具備與複數個記憶胞陣列MCA對應地設置之複數個列解碼器12(電壓傳輸電路)及複數個行解碼器13(電壓傳輸電路)。又，周邊電路PC具備：上位區塊解碼器14，其對列解碼器12及行解碼器13供給列位址及行位址；電源電路(電壓輸出電路)15，其輸出對位元線BL及字元線WL供給之電壓；行控制電路16，其連接於行解碼器13；輸入輸出控制電路17，其連接於行控制電路16；以及控制電路18，其控制上位區塊解碼器14、電源電路15、行控制電路16及輸入輸出控制電路17。
列解碼器12例如具備連接於複數條字元線WL及複數條電壓供給線Vp、VUX之間之複數個傳輸電晶體。列解碼器12使對應於所供給之列位址之選擇字元線WL與電壓供給線Vp導通，使其他非選擇字元線WL與電壓供給線VUX導通。
行解碼器13例如具備連接於複數條位元線BL及複數條電壓供給線Vn、VUB之間之複數個傳輸電晶體。行解碼器13使對應於所供給之行位址之選擇位元線BL與配線LDQ導通，使其他非選擇位元線BL與電壓供給線VUB導通。
電源電路15例如與複數條電壓供給線Vp、VUX、Vn、VUB對應地具備複數個調節器等降壓電路。電源電路15按照來自控制電路18之控制信號適當降低電源電壓，從而調整該等複數條電壓供給線Vp、VUX、Vn、VUB之電壓。
行控制電路16例如具備連接於配線LDQ之感測放大器電路及電壓傳輸電路、以及資料緩衝電路。感測放大器電路按照來自控制電路18之控制信號偵測配線LDQ之電壓或電流與特定閾值之大小關係，並以資料“0”或“1”之形式輸出至資料緩衝電路。電壓傳輸電路按照來自控制電路18之控制信號，使對應於資料緩衝電路內之“0”位元之配線LDQ與電壓供給線Vn導通，使對應於“1”位元之配線LDQ與電壓供給線VUB導通。再者，“0”位元與“1”位元之關係亦可相反。
輸入輸出控制電路17將自行控制電路16內之資料緩衝電路接收之資料輸出至控制器20。又，輸入輸出控制電路17將自控制器20接收之資料輸出至行控制電路16內之資料緩衝電路。
控制器20例如具備處理器、RAM(Random Access Memory，隨機存取記憶體)、ROM(Read Only Memory，唯讀記憶體)、ECC(Error Correcting Code，錯誤校正碼)電路等，進行邏輯位址與實體位址之轉換、位元錯誤檢測/訂正、耗損平均等處理。
[構成例]  其次，參照圖4～圖9對本實施形態之半導體記憶裝置之構成例更具體地進行說明。
圖4係表示本實施形態之記憶體系統之構成例之模式性俯視圖。本實施形態之記憶體系統具備安裝基板31、搭載於安裝基板31之複數個記憶體晶片32、以及搭載於安裝基板31之控制器晶片33。複數個記憶體晶片32分別包含參照圖1等所說明之複數個記憶胞陣列MCA及周邊電路PC。複數個記憶體晶片32分別經由設置於安裝基板31上之印刷配線等而連接於控制器晶片33。控制器晶片33對應於參照圖1所說明之控制器20。控制器晶片33經由設置於安裝基板31上之印刷配線、及設置於安裝基板31端部之端子34等而連接於主電腦等。
圖5係表示記憶體晶片32之構成例之模式性俯視圖。記憶體晶片32具備基板100。於基板100設置有記憶區域MA及周邊區域PA。於記憶區域MA，設置有於X方向及Y方向上呈矩陣狀排列之複數個記憶胞陣列MCA。於周邊區域PA設置有周邊電路PC之一部分。
圖6係圖5之A所示之部分之模式性放大圖。圖7係將圖6所示之構造沿著A-A'線切斷並沿箭頭方向觀察之模式性剖視圖。圖8係將圖6所示之構造沿著B-B'線切斷並沿箭頭方向觀察之模式性剖視圖。圖9係與圖7及圖8之一部分對應之模式性剖視圖。
如圖7所示，本實施形態之半導體記憶裝置具備配線層200、設置於配線層200上之記憶層300、及設置於記憶層300上之記憶層400。
配線層200具備接點配線201(圖7)、及設置於接點配線201之間之絕緣層202(圖7)。
接點配線201於Z方向上延伸，作為連接於位元線BL之接點發揮功能。接點配線201例如包含氮化鈦(TiN)及鎢(W)之積層膜等。
絕緣層202例如含有氧化矽(SiO2 )等。
例如，如圖9所示，記憶層300包含導電層301、阻障導電層302、電極層303、硫屬元素層304、電極層305、阻障導電層306、硫屬元素層307、阻障導電層308、電極層309、阻障導電層310、及導電層311。
導電層301設置於絕緣層202之上表面。導電層301於Y方向上延伸，作為位元線BL之一部分發揮功能。導電層301例如含有鎢(W)等。
阻障導電層302設置於導電層301之上表面。阻障導電層302於Y方向上延伸，作為位元線BL之一部分發揮功能。阻障導電層302例如含有氮化鎢(WN)等。
電極層303設置於阻障導電層302之上表面。電極層303作為記憶胞MC之陰極EC 發揮功能。電極層303例如含有氮化碳(CN)等。
硫屬元素層304設置於電極層303之上表面。硫屬元素層304作為非線性元件NO發揮功能。例如，於對硫屬元素層304施加了低於特定閾值之電壓之情形時，硫屬元素層304為高電阻狀態。當施加至硫屬元素層304之電壓達到特定閾值時，硫屬元素層304成為低電阻狀態，於硫屬元素層304中流動之電流增大多個數量級。若施加至硫屬元素層304之電壓於一定時間內低於特定電壓，則硫屬元素層304再次成為高電阻狀態。
硫屬元素層304例如含有至少1種以上之硫屬元素。硫屬元素層304例如可包含含有硫屬元素之化合物即硫屬化物。又，硫屬元素層304亦可含有選自由B、Al、Ga、In、C、Si、Ge、Sn、As、P、Sb所組成之群中之至少1種元素。
再者，此處提到之硫屬元素係屬於週期表之第16族之元素中除氧(O)以外者。硫屬元素例如包含硫(S)、硒(Se)、碲(Te)等。
電極層305設置於硫屬元素層304之上表面。電極層305作為連接於電阻變化元件VR及非線性元件NO之電極發揮功能。電極層305例如含有碳(C)等。
阻障導電層306設置於電極層305之上表面。阻障導電層306例如含有氮化鎢(WN)等。
硫屬元素層307設置於阻障導電層306之上表面。硫屬元素層307作為電阻變化元件VR發揮功能。硫屬元素層307例如具備結晶區域及相變區域。相變區域設置於較結晶區域更靠陰極側。相變區域藉由熔融溫度以上之加熱與急速冷卻而成為非晶狀態(復位狀態：高電阻狀態)。又，相變區域藉由溫度低於熔融溫度且高於結晶化溫度之過熱與和緩之冷卻而成為結晶狀態(置位狀態：低電阻狀態)。
硫屬元素層307例如含有至少1種以上之硫屬元素。硫屬元素層307例如可包含含有硫屬元素之化合物即硫屬化物。硫屬元素層307例如可為GeSbTe、GeTe、SbTe、SiTe等。又，硫屬元素層307亦可含有選自鍺(Ge)、銻(Sb)及碲(Te)中之至少1種元素。
阻障導電層308設置於硫屬元素層307之上表面。阻障導電層308例如含有氮化鎢(WN)等。
電極層309設置於阻障導電層308之上表面。電極層309作為記憶胞MC之陽極EA 發揮功能。電極層309例如含有碳(C)等。
阻障導電層310設置於電極層309之上表面。阻障導電層310於X方向上延伸，作為字元線WL之一部分發揮功能。阻障導電層310例如含有氮化鎢(WN)等。
導電層311設置於阻障導電層310之上表面。導電層311於X方向上延伸，作為字元線WL之一部分發揮功能。導電層311例如含有鎢(W)等。
再者，例如，如圖7所示，於記憶層300中之構成之X方向之側面設置有阻障絕緣層321、及設置於該等構成之間之絕緣層322。阻障絕緣層321含有氮化矽(SiN)等。絕緣層322例如含有氧化矽(SiO2 )等。
又，例如，如圖8所示，於記憶層300中之構成之Y方向之側面設置有阻障絕緣層324、及設置於該等構成之間之絕緣層325。阻障絕緣層324含有氮化矽(SiN)等。絕緣層325例如含有氧化矽(SiO2 )等。
例如，如圖9所示，記憶層400包含導電層401、阻障導電層402、電極層403、硫屬元素層404、電極層405、阻障導電層406、硫屬元素層407、阻障導電層408、電極層409、阻障導電層410、及導電層411。
導電層401設置於導電層311之上表面。導電層401於X方向上延伸，作為字元線WL之一部分發揮功能。導電層401例如含有鎢(W)等。
阻障導電層402設置於導電層401之上表面。阻障導電層402於X方向上延伸，作為字元線WL之一部分發揮功能。阻障導電層402例如含有氮化鎢(WN)等。
電極層403設置於阻障導電層402之上表面。電極層403作為記憶胞MC之陽極EA 發揮功能。電極層403例如含有氮化碳(CN)等。
硫屬元素層404設置於電極層403之上表面。硫屬元素層404與硫屬元素層304同樣地作為非線性元件NO發揮功能。硫屬元素層404例如包含與硫屬元素層304相同之材料。
電極層405設置於硫屬元素層404之上表面。電極層405作為連接於電阻變化元件VR及非線性元件NO之電極發揮功能。電極層405例如含有碳(C)等。
阻障導電層406設置於電極層405之上表面。阻障導電層406例如含有氮化鎢(WN)等。
硫屬元素層407設置於阻障導電層406之上表面。硫屬元素層407與硫屬元素層307同樣地作為電阻變化元件VR發揮功能。硫屬元素層407例如包含與硫屬元素層307相同之材料。
阻障導電層408設置於硫屬元素層407之上表面。阻障導電層408例如含有氮化鎢(WN)等。
電極層409設置於阻障導電層408之上表面。電極層409作為記憶胞MC之陰極EC 發揮功能。電極層409例如含有碳(C)等。
阻障導電層410設置於電極層409之上表面。阻障導電層410於Y方向上延伸，作為位元線BL之一部分發揮功能。阻障導電層410例如含有氮化鎢(WN)等。
導電層411設置於阻障導電層410之上表面。導電層411於Y方向上延伸，作為位元線BL之一部分發揮功能。導電層411例如含有鎢(W)等。
再者，例如，如圖8所示，於記憶層400中之構成之Y方向之側面設置有阻障絕緣層421、及設置於該等構成之間之絕緣層422。阻障絕緣層421含有氮化矽(SiN)等。絕緣層422例如含有氧化矽(SiO2 )等。
又，例如，如圖7所示，於記憶層400中之構成之X方向之側面設置有阻障絕緣層424、及設置於該等構成之間之絕緣層425。阻障絕緣層424含有氮化矽(SiN)等。絕緣層425例如含有氧化矽(SiO2 )等。
圖10係表示本實施形態之記憶胞MC之電流-電壓特性之模式性曲線圖。橫軸表示以記憶胞MC之陰極EC 為基準之陽極EA 之電壓即胞電壓Vcell。縱軸以對數軸表示於記憶胞MC中流動之胞電流Icell。
於胞電流Icell小於特定電流值I1 之範圍內，與胞電流Icell之增大相應地，胞電壓Vcell單調遞增。於胞電流Icell達到電流值I1 之時點，低電阻狀態之記憶胞MC之胞電壓Vcell達到電壓V1 。又，高電阻狀態之記憶胞MC之胞電壓Vcell達到電壓V2 。電壓V2 大於電壓V1 。
於胞電流Icell大於電流值I1 且小於電流值I2 之範圍內，與胞電流Icell之增大相應地，胞電壓Vcell單調遞減。於該範圍內，高電阻狀態之記憶胞之胞電壓Vcell大於低電阻狀態之記憶胞MC之胞電壓Vcell。
於胞電流Icell大於電流值I2 且小於電流值I3 之範圍內，與胞電流Icell之增大相應地，胞電壓Vcell暫時減小，其後增大。於該範圍內，與胞電流Icell之增大相應地，高電阻狀態之記憶胞MC之胞電壓Vcell急遽減小，成為與低電阻狀態之記憶胞MC之胞電壓Vcell相同程度。
於胞電流Icell大於電流值I3 之範圍內，與胞電流Icell之增大相應地，胞電壓Vcell暫時減小，其後增大。
於自該狀態使胞電流Icell快速減小至小於電流值I1 之大小之情形時，硫屬元素層307、407成為高電阻狀態。又，於使胞電流Icell於一定以上之時間內維持為電流值I2 與電流值I3 之間之電流後使胞電流Icell減小至小於電流值I1 之大小之情形時，硫屬元素層307、407成為低電阻狀態。
[動作]  繼而，參照圖11～圖14對本實施形態之半導體記憶裝置之讀出動作及寫入動作進行說明。再者，作為寫入動作，對置位動作及復位動作進行說明。
圖11係表示讀出動作、寫入動作等中之選擇位元線BL及選擇字元線WL之電壓之模式性曲線圖。縱軸表示選擇位元線BL及選擇字元線WL之電壓，橫軸表示時間。
[讀出動作]  圖12係表示於讀出動作時對位元線BL及字元線WL供給之電壓之模式圖。再者，於圖12等中，例示出位元線BL1～BL5作為於X方向上排列之複數條位元線BL。又，例示出字元線WL1～WL5作為於Y方向上排列之複數條字元線WL。又，例示出記憶胞MC11～MC55作為連接於位元線BL1～BL5及字元線WL1～WL5之複數個記憶胞MC。於以下說明中，對記憶胞MC33係選擇記憶胞MC之情形進行例示。
於讀出動作時，例如，自設置於基板100上之複數個記憶體墊MM中選擇於X方向上排列之複數個記憶體墊MM(參照圖5)，於該等複數個記憶體墊MM中執行下述動作。即，向選擇位元線BL3傳輸電壓-Vread /2。例如，使選擇位元線BL3與電壓供給線Vn導通，將電壓供給線Vn之電壓設定為電壓-Vread /2。又，向非選擇位元線BL1、BL2、BL4、BL5傳輸電壓0 V。例如，使非選擇位元線BL1、BL2、BL4、BL5與電壓供給線VUB導通，將電壓供給線VUB之電壓設定為電壓0 V。又，向選擇字元線WL3傳輸電壓Vread /2。例如，使選擇字元線WL3與電壓供給線Vp導通，將電壓供給線Vp之電壓設定為電壓Vread /2。又，向非選擇字元線WL1、WL2、WL4、WL5傳輸電壓0 V。例如，使非選擇字元線WL1、WL2、WL4、WL5與電壓供給線VUX導通，將電壓供給線VUX之電壓設定為電壓0 V。
如圖11所示，對選擇記憶胞MC供給振幅Vread 、脈衝寬度tread 之讀出脈衝。於選擇記憶胞MC33為置位狀態(低電阻狀態：結晶狀態)之情形時電流於選擇記憶胞MC33中流動。另一方面，於選擇記憶胞MC33為復位狀態(高電阻狀態：非晶狀態)之情形時電流幾乎不於選擇記憶胞MC33中流動。
又，於讀出動作時，例如，自所選擇之複數個記憶體墊MM中以1位元為單位讀出資料。即，由行控制電路16中之感測放大器電路偵測選擇位元線BL3之電壓或電流與特定閾值之大小關係，並以資料“0”或“1”之形式輸出至資料緩衝電路。又，將資料緩衝電路中之資料經由輸入輸出控制電路17輸出至控制器20。控制器20對接收到之資料進行錯誤檢測/訂正等，並輸出至主電腦等。
再者，於讀出動作時，對連接於選擇位元線BL3或選擇字元線WL3之非選擇記憶胞MC13、MC23、MC43、MC53、MC31、MC32、MC34、MC35(以下稱為「半選擇記憶胞」等)供給電壓Vread /2。然而，由於電壓Vread /2設定為小於圖10之電壓V1 ，故該等半選擇記憶胞MC13、MC23、MC43、MC53、MC31、MC32、MC34、MC35中幾乎無電流流動。
[置位動作]  圖13係表示於置位動作時對位元線BL及字元線WL供給之電壓之模式圖。
於置位動作時，例如，自設置於基板100上之複數個記憶體墊MM中選擇於X方向上排列之複數個記憶體墊MM(參照圖5)，於該等複數個記憶體墊MM中執行下述動作。即，向與資料緩衝電路中之“0”位元(或“1”位元)對應之選擇位元線BL3傳輸電壓-Vset /2，向除此以外之選擇位元線BL3傳輸電壓0 V。又，向非選擇位元線BL1、BL2、BL4、BL5傳輸電壓0 V。又，向選擇字元線WL傳輸電壓Vset /2。又，向非選擇字元線WL1、WL2、WL4、WL5傳輸電壓0 V。
如圖11所示，對選擇記憶胞MC供給振幅Vset 、脈衝寬度tset 之置位脈衝(寫入脈衝)。振幅Vset 大於振幅Vread 。又，脈衝寬度tset 大於脈衝寬度tread 。藉此，電流於記憶胞MC中流動，產生焦耳熱，硫屬元素層307或硫屬元素層407被加熱。因此，於選擇記憶胞MC33為復位狀態之情形時，選擇記憶胞MC33中之硫屬元素層307或硫屬元素層407所包含之非晶部分結晶化，從而選擇記憶胞MC33成為置位狀態。
於圖11之例中，傳輸至選擇字元線WL3及選擇位元線BL3之電壓於特定時間期間維持為上述電壓(-Vset /2、Vset /2)。其後，於特定之下降時間tsetD 期間為0 V。
再者，於置位動作時，對半選擇記憶胞MC13、MC23、MC43、MC53、MC31、MC32、MC34、MC35供給電壓Vset /2。然而，由於電壓Vset /2設定為小於圖10之電壓V1 ，故於該等半選擇記憶胞MC13、MC23、MC43、MC53、MC31、MC32、MC34、MC35中幾乎無電流流動。
[復位動作]  圖14係表示於復位動作時對位元線BL及字元線WL供給之電壓之模式圖。
於復位動作時，例如，自設置於基板100上之複數個記憶體墊MM中選擇於X方向上排列之複數個記憶體墊MM(參照圖5)，於該等複數個記憶體墊MM中執行下述動作。即，向與資料緩衝電路中之“0”位元(或“1”位元)對應之選擇位元線BL3傳輸電壓-Vreset /2，向除此以外之選擇位元線BL3傳輸電壓0 V。又，向非選擇位元線BL1、BL2、BL4、BL5傳輸電壓0 V。又，向選擇字元線WL3傳輸電壓Vreset /2。又，向非選擇字元線WL1、WL2、WL4、WL5傳輸電壓0 V。
如圖11所示，對選擇記憶胞MC供給振幅Vreset 、脈衝寬度treset 之復位脈衝(寫入脈衝)。振幅Vreset 大於振幅Vset 。又，脈衝寬度treset 小於脈衝寬度tset 。藉此，電流於記憶胞MC中流動，產生焦耳熱，硫屬元素層307或硫屬元素層407成為熔融狀態。因此，藉由在該狀態下使選擇位元線BL及選擇字元線WL之電壓急遽下降，從而焦耳熱之供給停止，硫屬元素層307或硫屬元素層407急遽冷卻，硫屬元素層307或硫屬元素層407之熔融部分以非晶狀態固相化，從而選擇記憶胞MC33成為復位狀態。
於圖11之例中，傳輸至選擇字元線WL3及選擇位元線BL3之電壓於特定時間期間維持為上述電壓(-Vreset /2、Vreset /2)。其後，於特定之下降時間tresetD 期間為0 V。於圖11之例中，復位脈衝之下降時間tresetD 小於置位脈衝之下降時間tsetD 。又，復位動作中使電壓下降之速度｜Vreset /tresetD ｜大於置位動作中使電壓下降之速度｜Vset /tsetD ｜。
再者，於復位動作時，對半選擇記憶胞MC13、MC23、MC43、MC53、MC31、MC32、MC34、MC35供給電壓Vreset /2。然而，由於電壓Vreset /2設定為小於圖10之電壓V1 ，故於該等半選擇記憶胞MC13、MC23、MC43、MC53、MC31、MC32、MC34、MC35中幾乎無電流流動。
[非線性元件NO之特性變化]  如上所述，於本實施形態之半導體記憶裝置中，採用硫屬元素層304及404作為非線性元件NO。此處，硫屬元素層304及404雖具有適合作為非線性元件NO之特性，但若高電阻狀態-低電阻狀態間之狀態轉變重複特定次數以上，則存在特性發生變化之情形。例如，存在胞電壓Vcell為圖10之電壓V1 以下之情形時之胞電流Icell(以下稱為「漏電流」)增大之情形。若漏電流增大，則存在導致位元錯誤率增大、消耗電力增大而縮短半導體記憶裝置之壽命之情形。
此處，此種硫屬元素層304及404之特性變化有可能係因硫屬元素層304及404中之組成分佈之變動所致者。例如，於硫屬元素層304及404含有鍺(Ge)及硒(Se)之情形時，有可能因上述讀出動作及寫入動作時產生之電場之影響而導致硒離子等陽離子向陰極側遷移，鍺離子等陰離子向陽極側遷移。
[恢復程序]  於本實施形態中，偵測如上所述之硫屬元素層304或404之特性變化，使電流於被偵測出特性變化之硫屬元素層304或404中流動，從而使硫屬元素層304或404熔融。此時，於硫屬元素層304或404中之陽離子及陰離子受到較電場更大之擴散影響般之條件下使電流流動。藉此，能夠緩和硫屬元素層304或404中之陽離子及陰離子之偏倚，使硫屬元素層304及404之特性恢復，從而實現半導體記憶裝置之長壽命化。以下，將此種動作稱為「恢復程序」。
繼而，參照圖15～圖17對本實施形態之半導體記憶裝置之恢復程序更詳細地進行說明。圖15係用以對本實施形態之恢復程序進行說明之流程圖。圖16係表示於檢查脈衝施加動作時對位元線BL及字元線WL供給之電壓之模式圖。圖17係表示於恢復脈衝施加動作時對位元線BL及字元線WL供給之電壓之模式圖。
於步驟S101～步驟S103中，執行檢查脈衝施加動作。
例如，於步驟S101及步驟S102中，自設置於基板100上之複數個記憶體墊MM中選擇複數個記憶體墊MM(參照圖5)，於該等複數個記憶體墊MM中執行下述動作。即，例如，如圖16所示，向選擇位元線BL3傳輸電壓-Vcheck 。又，向非選擇位元線BL1、BL2、BL4、BL5傳輸電壓0 V。又，向2條以上之字元線WL傳輸電壓0 V。於圖16之例中，向記憶體墊MM中之所有字元線WL1-WL5傳輸電壓0 V。
對選擇記憶胞MC供給振幅Vcheck 、脈衝寬度tread 之檢查脈衝。電壓Vcheck 亦可具有例如電壓Vread /2左右之大小。於圖10之例中，電壓Vcheck 設定為小於電壓V1 。藉此，經由連接於選擇位元線BL3之複數個記憶胞MC13-MC53(記憶胞群)之漏電流於選擇位元線BL3中流動。
於步驟S103中，將經由記憶胞群之漏電流與基準值進行比較。控制電路18可於例如檢測出即便1個漏電流較大之記憶胞群之情形時執行恢復脈衝施加動作。又，控制電路18亦可於例如漏電流較大之記憶胞群為特定數量以上之情形時執行恢復脈衝施加動作。於執行恢復脈衝施加動作之情形時前進至步驟S105。於不執行恢復脈衝施加動作之情形時前進至步驟S104。
於步驟S104中，判定是否已對作為檢查對象之所有位元線BL進行了檢查脈衝施加動作(步驟S101～S103之處理)。於未進行之情形時，例如，選擇其他位元線BL作為選擇位元線BL(例如，使位元線BL之位址增加1)，前進至步驟S101。於已進行之情形時結束恢復程序。
於步驟S105中，依次讀出在檢查脈衝施加動作時成為檢查對象之複數個記憶胞中所記憶之資料，並將該資料寫入至記憶胞陣列MCA之ROM區域等其他區域中。例如參照圖16所說明般，於步驟S101中對記憶體墊MM內之所有字元線WL1～WL5供給電壓0 V之情形時，與步驟S102中之連接於選擇位元線BL3之所有記憶胞MC13～MC53對應地依次執行5次讀出動作，將與該等5次讀出動作對應之資料寫入至ROM區域等。
於步驟S106中，執行複數次恢復脈衝供給動作。
於恢復脈衝供給動作時，例如，自設置於基板100上之複數個記憶體墊MM中選擇於檢查脈衝施加動作時成為檢查對象之複數個記憶體墊MM(參照圖5)，於該等複數個記憶體墊MM中執行下述動作。即，例如，如圖18所示，向與資料緩衝電路中之“0”位元(或“1”位元)對應之選擇位元線BL3傳輸電壓-Vrecovery /2，向除此以外之選擇位元線BL3傳輸電壓0 V。再者，與資料緩衝電路中之“0”位元(或“1”位元)對應之選擇位元線BL3對應於在步驟S103中被檢測出漏電流之位元。又，向非選擇位元線BL1、BL2、BL4、BL5傳輸電壓0 V。又，向選擇字元線WL3傳輸電壓Vrecovery /2。又，向非選擇字元線WL1、WL2、WL4、WL5傳輸電壓0 V。
如圖11所示，對選擇記憶胞MC供給振幅Vrecovery 、脈衝寬度trecovery 之恢復脈衝。
恢復脈衝之振幅Vrecovery 能夠適當調整。例如，於恢復脈衝供給動作中，藉由供給恢復脈衝而於記憶胞MC中流通電流，利用因該電流而產生之焦耳熱使硫屬元素層304及404熔融。為此，例如，亦能夠將恢復脈衝之振幅Vrecovery 設定為大於置位脈衝之振幅Vset 及復位脈衝之振幅Vreset 中之較大者之振幅。又，亦考慮將恢復脈衝之振幅Vrecovery 設定為與置位脈衝之振幅Vset 及復位脈衝之振幅Vreset 中之較大者之振幅相同之程度，進而，將恢復脈衝之脈衝寬度trecovery 設定為大於復位脈衝之脈衝寬度treset 。再者，於圖示之例中，振幅Vrecovery 與振幅Vreset 相等。
又，恢復脈衝之脈衝寬度trecovery 能夠適當調整。例如，於恢復脈衝供給動作中，較理想為使熔融之硫屬元素層304或404中之陽離子及陰離子充分擴散。為此，例如，考慮將恢復脈衝之脈衝寬度trecovery 設定為大於復位脈衝之脈衝寬度treset 。但是，認為於恢復脈衝之振幅Vrecovery 足夠大之情形時，硫屬元素層304或404之溫度變得足夠高，因此，即便恢復脈衝之脈衝寬度trecovery 短於復位脈衝之脈衝寬度treset ，硫屬元素層304或404中之離子亦會充分地擴散。再者，於圖示之例中，恢復脈衝之脈衝寬度trecovery 大於復位脈衝之脈衝寬度treset 及置位脈衝之脈衝寬度tset 。
又，恢復脈衝之下降時間亦能夠適當調整。例如，於圖11中之恢復脈衝之脈衝寬度為trecovery 之例中，恢復脈衝之下降時間trecoveryD 設定得相對較短，使電壓下降之速度｜Vrecovery /trecoveryD ｜係與復位脈衝相同之程度。另一方面，於圖11中之恢復脈衝之脈衝寬度為trecovery '(＞trecovery )之例中，恢復脈衝之下降時間trecoveryD '設定得相對較長，使電壓下降之速度｜Vrecovery '/trecoveryD '｜小於復位脈衝中之速度｜Vreset /tresetD ｜及置位脈衝中之速度｜Vset /tsetD ｜。如此，藉由減小使電壓下降之速度，可使硫屬元素層304或404中之陽離子及陰離子逐漸固相化，從而抑制意外之原子排列之紊亂，且抑制隨之漏部位之形成。
此種恢復脈衝供給動作係針對在檢查脈衝施加動作時成為檢查對象之複數個記憶胞MC依次執行。例如參照圖16所說明般，於步驟S101中對記憶體墊MM內之所有字元線WL1～WL5供給電壓0 V之情形時，與步驟S102中之連接於選擇位元線BL3之所有記憶胞MC13-MC53對應地依次執行5次恢復脈衝供給動作。
於步驟S107～S109中，再次對在步驟S101～S103之檢查脈衝施加動作時成為檢查對象之複數個記憶胞MC執行檢查脈衝施加動作，並判定硫屬元素層304或404之特性是否已恢復。控制電路18可於例如檢測出即便1個漏電流較大之位元之情形時判定為硫屬元素層304或404之特性未恢復。又，控制電路18亦可於例如漏電流較大之位元為特定數量以上之情形時判定為硫屬元素層304或404之特性未恢復。於判定為已恢復之情形時前進至步驟S110。於判定為未恢復之情形時前進至步驟S111。
於步驟S110中，依次讀出在步驟S105中被寫入至ROM區域等其他區域之資料，並將該資料依次寫入至原來之記憶胞MC中。例如參照圖16所說明般，於步驟S101中對記憶體墊MM內之所有字元線WL1～WL5供給電壓0 V之情形時，與步驟S102中之連接於選擇位元線BL3之所有記憶胞MC13～MC53對應地依次執行5次寫入動作。
於步驟S111中，認定於步驟S101～S103之檢查脈衝施加動作時成為檢查對象之位元線BL為不良行。此種不良行之位址資訊例如亦可發送至控制器20。
[第2實施形態]  繼而，對第2實施形態之半導體記憶裝置進行說明。再者，於以下之說明中，對與第1實施形態相同之部分標註相同之符號，並省略說明。
圖18係表示於第2實施形態之恢復脈衝供給動作時對位元線BL及字元線WL供給之電壓之模式圖。
如參照圖17所說明般，於第1實施形態之恢復脈衝供給動作中，恢復脈衝之極性與讀出脈衝(圖12)、置位脈衝(圖13)及復位脈衝(圖14)之極性為相同方向。另一方面，於第2實施形態中，如圖18所示，恢復脈衝之極性成為與讀出脈衝(圖12)、置位脈衝(圖13)及復位脈衝(圖14)之極性相反之方向。
根據此種方法，於恢復脈衝供給動作中，可不僅利用擴散而且還利用電場來緩和硫屬元素層304或404中之陽離子及陰離子之偏倚。
[第3實施形態]  繼而，對第3實施形態之半導體記憶裝置進行說明。再者，於以下之說明中，對與第1實施形態相同之部分標註相同之符號，並省略說明。
圖19係表示第3實施形態之讀出動作、寫入動作等中之選擇位元線BL及選擇字元線WL之電壓之模式性曲線圖。縱軸表示選擇位元線BL及選擇字元線WL之電壓，橫軸表示時間。
圖11所例示之恢復脈衝之振幅Vrecovery 與振幅Vreset 相等，脈衝寬度trecovery 大於脈衝寬度tset 。另一方面，圖19所例示之恢復脈衝之振幅Vrecovery 大於振幅Vset 及振幅Vreset ，脈衝寬度trecovery 與脈衝寬度treset 相等。
再者，本實施形態之恢復脈衝之極性可與第1實施形態同樣地與讀出脈衝(圖12)、置位脈衝(圖13)及復位脈衝(圖14)之極性為相同方向。又，亦可與第2實施形態同樣地為相反方向。
[其他實施形態]  以上，對第1～第3實施形態之半導體記憶裝置進行了說明。然而，以上之說明只不過為例示，具體構成等能夠適當變更。
例如，於第1實施形態中，如參照圖12～圖14及圖17所說明般，於讀出動作、寫入動作及恢復脈衝供給動作中，對與選擇字元線WL對應之電壓供給線Vp供給正極性之電壓，對與選擇位元線BL對應之電壓供給線Vn供給負極性之電壓，對與非選擇字元線WL對應之電壓供給線VUX及與非選擇位元線BL對應之電壓供給線VUB供給0 V。
然而，亦可如例如圖20所示般採用不使用負極性電壓之方法。於該情形時，於讀出動作、寫入動作及恢復脈衝供給動作中，亦可如例如圖20所示般，對與選擇字元線WL對應之電壓供給線Vp供給正極性之電壓，對與選擇位元線BL對應之電壓供給線Vn供給0 V，對與非選擇字元線WL對應之電壓供給線VUX及與非選擇位元線BL對應之電壓供給線VUB供給電壓供給線Vp之電壓之一半左右之電壓。
又，於上述例中，將非選擇位元線BL之電壓與非選擇字元線WL之電壓設定為相同電壓。因此，若將例如對選擇記憶胞MC供給之電壓設為V，則對半選擇記憶胞MC供給電壓V/2，對其他非選擇記憶胞MC供給電壓0 V。
然而，非選擇位元線BL之電壓與非選擇字元線WL之電壓亦可設定為不同電壓。例如，如圖21所示，若將選擇字元線WL3之電壓與選擇位元線BL3之電壓之差設為V，則亦可將非選擇字元線WL1、WL2、WL4、WL5之電壓設為較選擇位元線BL3之電壓大V/3之電壓，將非選擇位元線BL1、BL2、BL4、BL5之電壓設為較選擇字元線WL3之電壓小V/3之電壓。此種方法中，對半選擇記憶胞MC及其他非選擇記憶胞MC供給電壓V/3。因此，與上述例相比，能夠降低對半選擇記憶胞MC供給之電壓。
再者，於採用此種方法之情形時，能夠對位元線BL及字元線WL施加正極性之電壓及負極性之電壓。因此，例如，如圖22所示，亦能夠如上述第2實施形態般將恢復脈衝之極性設為與讀出脈衝、置位脈衝及復位脈衝之極性相反之方向。
又，執行上述恢復程序之條件及時序等亦能夠適當調整。例如，上述恢復程序可於由控制器晶片33(圖4)等檢測出特定以上之錯誤位元率時執行。又，上述恢復程序亦可根據特定以上之時間之經過(例如數天、數月等)而執行。又，作為對記憶體晶片32執行上述恢復程序之時序，例如，考慮記憶體晶片32中未執行讀出動作、寫入動作等之時序(閒置時)等。
[其他]  對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請] 本申請享有以日本專利申請2019-161925號(申請日：2019年9月5日)作為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
12:列解碼器(電壓傳輸電路) 13:行解碼器(電壓傳輸電路) 14:上位區塊解碼器 15:電源電路(電壓輸出電路) 16:行控制電路 17:輸入輸出控制電路 18:控制電路 20:控制器 31:安裝基板 32:記憶體晶片 34:端子 100:基板 200:配線層 201:接點配線 202:絕緣層 300,400:記憶層 301,401:導電層 302,402:阻障導電層 303,403:電極層 304,404:硫屬元素層 305,405:電極層 306,406:阻障導電層 307,407:硫屬元素層 308,408:阻障導電層 309,409:電極層 310,410:阻障導電層 311,411:導電層 321,421:阻障絕緣層 322,422:絕緣層 324,424:阻障絕緣層 325,425:絕緣層 BL:位元線 EA :記憶胞MC之陽極 EC :記憶胞MC之陰極 LDQ:配線 MA:記憶區域 MC:記憶胞 MCA:記憶胞陣列 MM:記憶體墊 NO:非線性元件 PA:周邊區域 PC:周邊電路 Vp,VUX,Vn,VUB:電壓供給線 VR:電阻變化元件 WL:字元線
圖1係表示第1實施形態之半導體記憶裝置之一部分構成之模式性功能方塊圖。  圖2係表示第1實施形態之半導體記憶裝置之一部分構成之模式性電路圖。  圖3係表示第1實施形態之半導體記憶裝置之構成之模式性立體圖。  圖4係表示第1實施形態之半導體記憶裝置之構成之模式性立體圖。  圖5係表示第1實施形態之半導體記憶裝置之一部分構成之模式性俯視圖。  圖6係圖5之A所示之部分之模式性放大圖。  圖7係將圖6所示之構造沿著A-A'線切斷並沿箭頭方向觀察之模式性剖視圖。  圖8係將圖7所示之構造沿著B-B'線切斷並沿箭頭方向觀察之模式性剖視圖。  圖9(a)、(b)係與圖7及圖8之一部分對應之模式性剖視圖。  圖10係表示第1實施形態之半導體記憶裝置之記憶胞MC之電流-電壓特性的模式性曲線圖。  圖11係表示讀出動作、寫入動作等中之選擇位元線BL及選擇字元線WL之電壓之模式性曲線圖。  圖12係表示於讀出動作時對位元線BL及字元線WL供給之電壓之模式圖。  圖13係表示於置位動作時對位元線BL及字元線WL供給之電壓之模式圖。  圖14係表示於復位動作時對位元線BL及字元線WL供給之電壓之模式圖。  圖15係用以對第1實施形態之恢復程序進行說明之流程圖。  圖16係表示於檢查脈衝施加動作時對位元線BL及字元線WL供給之電壓之模式圖。  圖17係表示於恢復脈衝施加動作時對位元線BL及字元線WL供給之電壓之模式圖。  圖18係表示於第2實施形態之恢復脈衝供給動作時對位元線BL及字元線WL供給之電壓之模式圖。  圖19係表示第3實施形態之讀出動作、寫入動作等中之選擇位元線BL及選擇字元線WL之電壓的模式性曲線圖。  圖20係表示變化例之電壓施加方法之模式性曲線圖。  圖21係表示變化例之電壓施加方法之模式性曲線圖。  圖22係表示變化例之電壓施加方法之模式性曲線圖。

Claims (4)

  1. 一種半導體記憶裝置，其具備：複數條第1配線；複數條第2配線，其等與上述複數條第1配線交叉；以及複數個記憶胞，其等設置於上述複數條第1配線及上述複數條第2配線之間，且具備電阻變化層、及含有硫屬元素之非線性元件層；於置位動作中，向上述複數條第1配線中之一條、及上述複數條第2配線中之一條之間供給置位脈衝，於復位動作中，向上述複數條第1配線中之一條、及上述複數條第2配線中之一條之間供給復位脈衝，於第1動作中，向上述複數條第1配線中之一條、及上述複數條第2配線中之一條之間供給第1脈衝，上述第1脈衝具備：與上述置位脈衝之振幅及上述復位脈衝之振幅中之較大者之振幅相同之振幅及較上述復位脈衝之脈衝寬度為大之脈衝寬度。
  2. 如請求項1之半導體記憶裝置，其中於讀出動作中，向上述複數條第1配線中之一條、及上述複數條第2配線中之一條之間供給讀出脈衝，於先於上述第1動作執行之第2動作中，向上述複數條第1配線中之至少一條、及上述複數條第2配線中之至少兩條之間供給第2脈衝。
  3. 如請求項2之半導體記憶裝置，其具備連接於上述複數條第1配線之感測放大器電路，於上述讀出動作及上述第2動作中，由上述感測放大器電路執行偵測。
  4. 如請求項2或3之半導體記憶裝置，其執行第1程序，該第1程序包含：上述第2動作；n(n為2以上之自然數)次上述讀出動作，其於上述第2動作之後被執行；上述第1動作，其於上述n次讀出動作之後被執行；以及n次寫入動作，其於上述第1動作之後被執行。
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