JP2011018838A - メモリセル - Google Patents

Abstract

【課題】簡単な構成で書込／消去の制御が容易な多値のメモリセルを提供する。
【解決手段】メモリセルは、スイッチ素子と抵抗回路を有する。抵抗回路は、小さな抵抗値と大きな抵抗値に変化して保持する可変抵抗素子を有する第１回路と第２回路の並列形態で構成される。第１状態は、第１回路の第１抵抗値は、第２回路の第２抵抗値よりも小さく設定されて流れる第１電流が上記第１抵抗値により支配的に決定される。第２状態は、第１電流により第１回路の抵抗値が上第１抵抗値及び第２抵抗値よりも大きな第４抵抗値に変化し、第４抵抗値に変化した後に流れる第２電流が第２抵抗値により支配的に決定される。第３状態は、第２電流により第２回路の抵抗値が第２抵抗値よりも大きな第５抵抗値に変化する。第４抵抗値、第５抵抗値は、それに対応して流れる電流によりそれぞれ第１抵抗値と第２抵抗値に復帰可能にされる。
【選択図】図１

Description

この発明は、メモリセルに関し、例えば多値記憶を行う相変化メモリ（Phase Change RAM）のメモリセルに利用して有効な技術に関するものである。

４値記憶を行う相変化メモリの例として、特許文献１がある。この特許文献１においては、４値記憶を行うために２つの抵抗を並列接続し、２個の抵抗素子の抵抗値を相変化により２値に変化させ、４つの組み合わせを形成して４値を記憶させることが述べられている。

特開２００６−１０８６４５号公報、

特許文献１の表１においては、第１の状態は第１抵抗と第２は共に結晶化である。第２の状態では、第１抵抗は結晶化のまま維持させ、第２抵抗をアモルファス化する。そして、第３の状態では、第１抵抗をアモルファス化し、アモルファスした第２抵抗を再び結晶化に戻す。そして、第４状態で、第１抵抗をアルモファス化に維持したまま再度第２抵抗をアモルファス化する。さらに、第４状態から第１状態に戻すために第１抵抗及び第２抵抗を共にアモルファス化から結晶化に戻す。このような４通りの状態とその変化を実現するためには、特に第２抵抗において要求される特性として、結晶化からアモルファス化された後に結晶化に戻し、再度アモルファス化できるような材料を見つけ出すことが必要である。第２抵抗単独での上記のような状態変化は簡単にできるが、同じ電圧が印加された状態の第１抵抗においては、上記のように第１状態と第２状態では結晶化を維持し、第３と第４状態ではアモルファス化を維持しなければならないという条件が加わるために、図１３Ａ〜図１３Ｄの電流−パルス幅特性図のような材料を見つけ出すことが難しい。

特許文献１の並列抵抗回路では、第１抵抗と第２抵抗には同じ電圧が印加され、それぞれの抵抗に流れる電流が抵抗値により設定される。第１抵抗及び第２抵抗は、結晶化時の抵抗値、アルモファス化時の抵抗値と印加電圧で決まる電流が流れる。したがって、図１３Ａ〜図１３Ｄの電流−パルス幅特性図のような材料が存在したとしても、製造上の素子バラツキやその時々の第１抵抗、第２抵抗の結晶化やアルモファス化の程度により抵抗値に変動やバラツキが生じると考えられるので、図１３Ａ〜図１３Ｄに示されているような状態１、状態２、状態３及び状態４に対応した電流、パルス幅を正確にしかも安定的に実現することが難しくなると考えられる。

この発明の目的は、簡単な構成で書込／消去の制御が容易な多値のメモリセルを提供することにある。この発明の他の目的は、高集積化が可能な多値のメモリセルを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される１つの実施例は、以下の通りである。メモリセルは、スイッチ素子と抵抗回路を有する。抵抗回路は、小さな抵抗値と大きな抵抗値の２つの状態に変化して保持する可変抵抗素子を有する第１回路と第２回路の並列形態で構成される。第１状態は、第１回路の第１抵抗値は、第２回路の第２抵抗値よりも小さく設定されて上記抵抗回路に加えられた電圧に対応して流れる第１電流が上記第１抵抗値により支配的に決定される。第２状態は、上記第１電流により上記第１回路の抵抗値が上記第１抵抗値及び上記第２抵抗値よりも大きな第４抵抗値に変化し、上記第４抵抗値に変化した後の上記抵抗回路に加えられた電圧に対応して流れる第２電流が上記第２抵抗値により支配的に決定される。第３状態は、上記第２電流により上記第２回路の抵抗値が第２抵抗値よりも大きな第５抵抗値に変化する。上記第１回路と第２回路の上記第４抵抗値、第５抵抗値は、それぞれに対応して流れる電流によりそれぞれ上記第１状態の第１抵抗値と第２抵抗値に復帰可能にされる。

並列回路での抵抗比に対応して分配して流れる電流により可変抵抗素子の抵抗制御が可能となり、簡単な構成で書込／消去の制御が容易な多値の記憶動作を実現できる。

この発明に係るメモリセルの一実施例の説明図である。 図１のメモリセルの説明図である。 図１のメモリセルの動作の一例の説明図である。 図１のメモリセルの動作の他の一例の説明図である。 相変化メモリの動作原理の説明図である。 この発明に係るメモリセルの他の一実施例の説明図である。 図１のメモリセル抵抗部の一実施例の製造方法を説明する概略製造工程断面図である。 図１のメモリセル抵抗部の一実施例の製造方法を説明する概略製造工程断面図である。 この発明に係るメモリセルの他の一実施例の説明図である。 この発明に係るメモリセルの他の一実施例の説明図である。 図９のメモリセル抵抗部の一実施例の製造方法を説明する概略製造工程断面図である。 図９のメモリセル抵抗部の一実施例の製造方法を説明する概略製造工程断面図である。 図９のメモリセル抵抗部の一実施例の製造方法を説明する概略製造工程断面図である。 図９のメモリセル抵抗部の一実施例の製造方法を説明する概略製造工程断面図である。 この発明に係るメモリセルの他の一実施例の平面及び断面図である。 この発明に係るメモリセルの他の一実施例の説明図である。 図１５のメモリセルの一実施例の製造方法を説明する概略製造工程斜視図である。 図１５のメモリセルの一実施例の製造方法を説明する概略製造工程斜視図である。 図１５のメモリセルの一実施例の製造方法を説明する概略製造工程斜視図である。 図１５のメモリセルの一実施例の製造方法を説明する概略製造工程斜視図である。 図１５のメモリセルの一実施例の製造方法を説明する概略製造工程斜視図である。 図１５のメモリセルの一実施例の製造方法を説明する概略製造工程斜視図である。 図１５のメモリセルの一実施例の製造方法を説明する概略製造工程斜視図である。 図１５のメモリセルの一実施例の製造方法を説明する概略製造工程斜視図である。 図１５のメモリセルの一実施例の製造方法を説明する概略製造工程斜視図である。 図１５のメモリセルの一実施例の製造方法を説明する概略製造工程斜視図である。 図１５のメモリセルの一実施例の製造方法を説明する概略製造工程斜視図である。 この発明に係るメモリセルの他の一実施例の説明図である。 図２８のメモリセルの等価回路図である。 この発明に係るメモリセルの一実施例の説明図である。 図３０のメモリセルの動作の一例の説明図である。 この発明に係るメモリセルの他の一実施例の説明図である。 図３２のメモリセルの動作の一例の説明図である。 この発明に係るメモリセルの他の一実施例の説明図である。 図３４のメモリセルの動作の一例の説明図である。 この発明に係るメモリセルの他の一実施例の説明図である。 図３６のメモリセルの動作の一例の説明図である。 この発明に係るメモリセルの更に他の一実施例の概略外観斜視図である。 この発明に係るメモリセルの更に他の一実施例の概略外観斜視図である。

添付の図面に沿って、この発明の好ましい実施の形態について詳細に説明する。以下の説明において、抵抗素子１，２，３は、抵抗材料との関係を明確にするためにそれぞれ抵抗素子３０，３１，３２とする場合もある。また、抵抗素子１，２，３は、それぞれ抵抗素子Ｒ１，Ｒ２，Ｒ３とする場合もある。

図１には、この発明に係るメモリセルの一実施例の説明図が示されている。図１（Ａ）には、上面図とそれに対応した断面図が示され、図１（Ｂ）には拡大された概略斜視図が示されている。メモリセルは、選択用のスイッチ素子としてのダイオードと、記憶部としての並列形態にされた３つの抵抗素子とで構成される。

図１（Ａ）の上面図はメモリセルの記憶部としての抵抗部が示されており、同心状の抵抗素子３０、３１及び３２で構成される。つまり、抵抗素子３０は角柱状に形成され、抵抗素子３１はその外周を取り囲むようにドーナツ型に形成され、抵抗素子３２は更に上記抵抗素子３１の外周を取り囲むようにドーナツ型に形成されて、上記３つの抵抗素子３０，３１及び３２が同心状になるようにされる。これらの抵抗素子３０〜３２は、結晶化とアモルファス化とに相変化する相変化材料，相変化素子で形成される。上記の抵抗素子３０〜３２のリセット順序（アモルファス化、高抵抗化順序、融点）は、抵抗素子３０＜抵抗素子３１＜抵抗素子３２のようにされる。

図１（Ａ）の断面図は、メモリセルの選択用のスイッチとしてのダイオード自身及び上記抵抗部が積層構造にされる。上記積層構造にされたダイオード部と抵抗部は、互いに直交して配置される下側配線層１０ａと上側配線層１０ｂの交点部に配置される。例えば、下側配線層１０ａは、ワード線ＷＬを構成し、第１方向（例えばＸ軸方向）に延長される。上側配線層１０ｂは、ビット線ＢＬを構成し、上記第１方向と直交する第２方向（例えばＹ軸方向）に延長される。

下側配線層１０ａと上側配線層１０ｂとの交差部において、上記図１（Ａ）の断面図及び図１（Ｂ）の外観斜視図に示されているように、下側配線層１０ａ上にダイオードを構成するＮ型半導体層２０が形成される。特に制限されないが、この実施例では、ダイオードを構成するＰ型半導体層２２との間にリーク電流を低減させるための真性半導体層２１が設けられる。上記Ｐ型半導体層２２上には、特に制限されないが、コンタクト抵抗を下げたり、熱伝導を良くしたりするためにＷ（タングステン）プラグ１２が形成されて、上記同心状の抵抗素子３０〜３２が積層構造に配置される。これら同心の四角柱状にされた抵抗素子３０〜３２の上部には、上側配線層１０ｂが配置される。

図２には、図１のメモリセルの説明図が示されている。図２（Ａ）には、記憶状態の説明図であり、図２（Ｂ）は等価回路が示されている。メモリセルは、図２（Ｂ）のように、ワード線ＷＬとビット線ＢＬの交点部に選択素子としてのダイオードＤと、記憶部としての抵抗回路が直列形態に接続される。抵抗回路は、３つの抵抗素子Ｒ１〜Ｒ３が並列形態にされて構成される。ワード線ＷＬは、上記ダイオードＤのアノード側に接続され、カソード側が上記抵抗回路の一端側に接続される。上記抵抗回路の他端側は、上記ビット線ＢＬに接続される。

ワード線ＷＬがハイレベルの選択状態で、ビット線ＢＬが選択状態のロウレベルにされると、ダイオードＤがオン状態となり、上記抵抗回路に電流が流れる。それ以外の組み合わせであるワード線ＷＬのハイレベル−ビット線ＢＬのハイレベル、ワード線のロウレベル−ビット線ＢＬのハイレベル、ワード線ＷＬのロウレベル−ビット線ＢＬのロウレベルでは、いずれの場合も上記ダイオードＤがオフ状態であり、抵抗回路には電流が流れない非選択状態となる。

図２（Ａ）において、抵抗素子 1（Ｒ１）、抵抗素子２（Ｒ２）及び抵抗素子３（Ｒ３）と、状態（１）〜（４）及び流れる電流の関係が示されている。状態（１）は、抵抗素子１（Ｒ１）〜抵抗素子３（Ｒ３）は、全て論理０である。状態（２）は、抵抗素子１（Ｒ１）のみが論理０から論理１に変化する。状態（３）は、抵抗素子２（Ｒ２）のみが論理０から論理１に変化する。状態（４）は、抵抗素子３（Ｒ３）のみが論理０から論理１に変化する。上記各状態（１）〜（４）での抵抗回路に流れる電流は、上記抵抗素子１〜３（Ｒ１〜Ｒ３）の論理０から論理１への変化に対応して電流Ｉ０、Ｉ１、Ｉ２及びＩ３のようにそれぞれ変化する。

図３には、図１のメモリセルの動作の一例の説明図が示されている。図３（Ａ）は、抵抗素子 1、抵抗素子２及び抵抗素子３、印加電圧、書き換え電流及び読み出し電圧と状態（１）〜（４）の関係説明図が示されている。同図のセットは、結晶化の状態であり、リセットはアモルファス化の状態である。図３（Ａ）のセットは、前記図２（Ａ）の論理０に対応し、図３（Ａ）のリセットは前記図２（Ａ）の論理１に対応している。図３（Ｂ）は、状態（１）〜（４）での各抵抗素子 1、抵抗素子２、抵抗素子３及び抵抗比の一例が示されている。

状態（１）では、前記各抵抗素子１〜３はセット（結晶化）のときであり、それぞれは低抵抗値にされる。かかる低抵抗値状態における抵抗素子１〜３の抵抗比は、抵抗素子１：抵抗素子２：抵抗素子３＝１：１０：１００のように設定される。この状態で、読み出し電圧Ｖ０を加えると、抵抗回路に流れる読み出し電流は、最も小さな抵抗比１の可変抵抗素子１に流れる電流によりほぼ決定される電流となる。

状態（２）では、前記抵抗素子１がリセット（アモルファス化）されたものであり、抵抗素子１が低抵抗値（抵抗比の１）から高抵抗値（抵抗比の１０００）のように変化し、抵抗素子１：抵抗素子２：抵抗素子３＝１０００：１０：１００のように抵抗比を持つようにされる。この抵抗素子１のアモルファス化では、上記状態（１）から状態（２）に変化させるために、メモリセルに印加電圧Ｖ１を印加すると、前記状態（１）の抵抗比の逆比に対応して抵抗素子１に大半の電流が流れて、抵抗素子１のみが結晶化からアモルファス化に変化する。つまり、抵抗素子１をアモルファス化にするに必要な電流は、抵抗素子１の結晶化状態での低抵抗値（抵抗比で１）と印加電圧Ｖ１により設定できる。

状態（３）では、前記抵抗素子２がリセット（アモルファス化）されたものであり、抵抗素子２が低抵抗値（抵抗比の１０）から高抵抗値（抵抗比の１０００）のように変化し、抵抗素子１：抵抗素子２：抵抗素子３＝１０００：１０００：１００のように抵抗比を持つようにされる。上記状態（２）から状態（３）に変化させるために、メモリセルに印加電圧Ｖ２を印加すると、前記状態（２）の抵抗比の逆比に対応して抵抗素子２に大半の電流が流れて、抵抗素子２のみが結晶化からアモルファス化に変化する。つまり、抵抗素子２をアモルファス化にするに必要な電流は、抵抗素子２の結晶化状態での低抵抗値（抵抗比で１０）と印加電圧Ｖ２により設定できる。

状態（４）では、前記抵抗素子３がリセット（アモルファス化）されたものであり、抵抗素子２が低抵抗値（抵抗比の１００）から高抵抗値（抵抗比の１０００）のように変化し、抵抗素子１：抵抗素子２：抵抗素子３＝１０００：１０００：１０００のように抵抗比を持つようにされる。上記状態（３）から状態（４）に変化させるために、メモリセルに印加電圧Ｖ３を印加すると、前記状態（３）の抵抗比の逆比に対応して抵抗素子３に大半の電流が流れて、抵抗素子３のみが結晶化からアモルファス化に変化する。つまり、抵抗素子３をアモルファス化にするに必要な電流は、抵抗素子３の結晶化状態での低抵抗値（抵抗比で１００）と印加電圧Ｖ３により設定できる。このとき、合成抵抗比でみると、アモルファス化された抵抗素子１や２にも、抵抗素子３の約１／１０の電流が流れるが、すでにこれらの抵抗素子１や２はアモルファス化されており、抵抗素子３をアモルファス化させるために高温度にして急速に冷却しても結晶化に戻るような影響はない。

図３（Ｂ）の各状態の抵抗比は、状態（１）では、抵抗素子１の抵抗値（抵抗比で１）が抵抗回路の合成抵抗比（１）を支配していることを示している。状態（２）では、抵抗素子１の抵抗値が高抵抗値に変化するので、抵抗素子２の低抵抗値（抵抗比で１０）が抵抗回路の合成抵抗比（１０）を支配していることを示している。状態（３）では、抵抗素子２の抵抗値が高抵抗値に変化するので、抵抗素子３の低抵抗値（抵抗比で１００）が抵抗回路の合成抵抗比（１００）を支配していることを示している。

状態（４）において、各抵抗素子１〜３の高抵抗比は、それぞれ１０００のように等しくされている。このため、状態（４）の各抵抗素子１〜３を結晶化に戻すようにするために、メモリセルに印加電圧を印加すると、各抵抗素子１〜３に同じ電流が流れる。したがって、結晶状態にするために低い温度で長時間維持して徐々に冷却することが容易になり抵抗素子１〜３を同時に結晶化する上で都合がよい。

図４には、図１のメモリセルの動作の他の一例の説明図が示されている。図４（Ａ）ないし（Ｄ）は、前記図３（Ｂ）の変形例である。ただし、図４（Ｃ）は、前記図３（Ｂ）と同じ例が参考のために再度示されている。

図４（Ａ）は、抵抗比が小さい場合である。状態（１）では、前記各抵抗素子１〜３は前記セットのときであり、抵抗素子１：抵抗素子２：抵抗素子３＝１：５：１０のような小さな抵抗比を持つようにされる。状態（２）では、前記抵抗素子１がリセットされて、高抵抗値（比で５０）にされる。状態（３）では、前記抵抗素子２がリセットされて、高抵抗値（比で５０）にされる。状態（４）では、前記抵抗素子３がリセットされて、高抵抗値（比で５０）にされる。このような組み合わせは、状態（１）〜（４）での並列合成抵抗比も小さくなるので、個々の抵抗素子１〜３を選択的にアモルファス化するための電流設定やそのときの電流により相変化する抵抗材料の選択が、参考として示された図４（Ｃ）比べて難しくなると考えられる。

図４（Ｂ）は、抵抗比が前記図４（Ａ）よりは大きいが前記図４（Ｃ）よりは小さい場合である。状態（１）では、前記各抵抗素子１〜３はセットのときであり、それぞれは低抵抗値にされるが、抵抗素子１：抵抗素子２：抵抗素子３＝１：２０：５０のような抵抗比を持つようにされる。状態（２）では、前記抵抗素子１がリセットされて、高抵抗値（比で１０００）にされる。状態（３）では、前記抵抗素子２がリセットされて、高抵抗値（比で１０００）にされる。状態（４）では、前記抵抗素子３がリセットされて、高抵抗値（比で１０００）にされる。このような組み合わせは、状態（１）〜（４）での並列合成抵抗比も比較的小さくなるので、個々の抵抗素子１〜３を選択的にアモルファス化するための電流設定や材料選択が、参考として示された図４（Ｃ）比べて難しくなると考えられる。

図４（Ｄ）は、抵抗比が前記図４（Ｃ）よりは大きい場合である。状態（１）では、前記各抵抗素子１〜３はセットのときであり、それぞれは低抵抗値にされるが、抵抗素子１：抵抗素子２：抵抗素子３＝１：１００：１００００のような抵抗比を持つようにされる。状態（２）では、前記抵抗素子１がリセットされて、高抵抗値（比で１０００００）にされる。状態（３）では、前記抵抗素子２がリセットされて、高抵抗値（比で１０００００）にされる。状態（４）では、前記抵抗素子３がリセットされて、高抵抗値（比で１０００００）にされる。このような組み合わせは、状態（１）〜（４）での並列合成抵抗比が大きくなるので、個々の抵抗素子１〜３を選択的にアモルファス化するための電流設定は容易であるが、逆に所望の電流を得るための印加電圧を高くする必要があり、あるいは上記のように結晶化とアモルファス化で大きく抵抗値が変化する材料選択が、参考として示された図４（Ｃ）比べて難しくなると考えられる。

図５には、相変化メモリの動作原理の説明図が示されている。この発明が適用される相変化メモリ（Phase Change RAM）は、記録素子に相変化材料（抵抗素子）が使われる半導体メモリである。記憶原理は、相変化材料にジュール熱を与え、図５（Ａ）に示されているように、材料の一部をアモルファス（非結晶）状態や結晶状態に変化させて情報を記録する。相変化材料がアモルファス（非結晶）状態のとき高抵抗であり、それをデータ‘１’と割り当てて‘リセット’状態と呼び、相変化材料が結晶状態のとき低抵抗であり、それをデータ‘０’と割り当てて‘セット’状態と呼んでいる。

図５（Ｂ）に示されているように、アモルファス状態（データ‘１’）にするためには、相変化材料の熱を融点付近（約６１０℃）まで高めてから急速に（nsオーダー）冷却する。結晶状態（データ‘０’）にするためには、それより低い温度（約４５０℃）で長時間維持し徐々に（usオーダー）冷却する。相変化メモリの材料としては、主にカルコゲナイド材料（GST：Ge2Sb2Te5）が使われているが、他にもGSTに他の元素をドープして性質を変えた材料をはじめ、２元系〜４元系の材料が多く発見されている。

図６には、この発明に係るメモリセルの他の一実施例の説明図が示されている。この実施例では、前記図１の実施例の変形例であり、中心に形成された抵抗素子３０と最外周に形成された抵抗素子３１が入れ換えられている。例えば、図１の抵抗回路の例では、内側の抵抗素子３０、３１及び３２の順でアモルファス化が容易である場合とすると、図１０の抵抗回路の例では、外側の抵抗素子３２、３１及び３０の順でアモルファス化が容易になるものとなる。このように、アモルファス化の容易度とその配置は種々の変形を取ることができる。

図７と図８には、前記図１のメモリセル抵抗部の一実施例の製造方法を説明する概略製造工程断面図が示されている。図７と図８においては、メモリセルが形成される半導体基板は省略して示されている。

図７（Ａ）は、例えばワード線ＷＬとなる下側配線層１０ａ上の後述する上側配線層１０ｂとの交差部にダイオードを構成するＮ型半導体層、真性半導体層２１及びＰ型半導体層２２が形成される。上記ワード線ＷＬの加工寸法は、例えば微細化のために最小加工寸法で形成される。したがって、交差部の加工寸法は４Ｆ２のように最小にされる。このＰ型半導体層２２上には、前記コンタクト抵抗値を下げつつ、ヒーターとしても作用させるＷプラグ１２が設けられる。上記ダイオードを構成する各層２１〜２２及び１２の周囲は絶縁膜１１が形成されている。つまり、絶縁膜１１に埋め込まれた状態で上記ダイオードを構成する各層２１〜２２及び１２が形成されている。ここまでの工程は、例えば１つの抵抗素子を用いて２値の記憶を行う相変化メモリの技術をそのまま利用することができる。同図工程では、上記Ｗプラグ１２及び絶縁膜１１の表面に抵抗素子１を構成する相変化材料３０が堆積される。

図７（Ｂ）ではレジスト膜４０が上記交差部に対応して選択的に形成される。図７（Ｃ）では、上記最小加工寸法４Ｆ２で形成されたレジスト膜４０を更にエッチングして加工寸法以下の小さなレジスト膜（細線化）４０’にする。図７（Ｄ）では、上記レジスト膜４０’をマスクとして相変化材料３０が選択的に除去される。図７（Ｅ）では、上記レジスト膜４０’が除去されて前記抵抗素子１に対応した抵抗素子３０が形成される。

図７（Ｆ）では上記抵抗素子３０が形成された基板表面に抵抗素子２を構成する相変化材料３１が堆積される。図７（Ｇ）では、ＣＭＰ(Chemical Mechanical Polishing) 装置を用いて基板表面の平坦化が行われる。図７（Ｈ）ではレジスト膜４０が上記交差部に対応して選択的に形成される。図８（Ｉ）では、上記最小加工寸法４Ｆ２で形成されたレジスト膜４０を更にエッチングして加工寸法以下の小さなレジスト膜（細線化）４０”され、それをマスクとして抵抗材料３１が選択的に状態される。レジスト膜（細線化）４０”は、例えばエッチング時間等の制御によって前記レジスト膜（細線化）４０’よりも大きなサイズにされ、上記抵抗素子１に対応した抵抗素子３０の周囲に抵抗材料３１がドーナツ型に残るように形成される。図８（Ｊ）では、上記レジスト膜４０”が除去されて前記抵抗素子２に対応した抵抗素子３１が前記抵抗素子１に対応した抵抗素子３０の周囲を囲むようドーナツ型に形成される。

図８（Ｋ）では上記抵抗素子３０，３１が形成された基板表面に抵抗素子３を構成する相変化材料３２が堆積される。図８（Ｌ）では、前記（Ｇ）と同様に基板表面が平坦化される。図８（Ｍ）ではレジスト膜４０が上記交差部に対応して選択的に形成される。図８（Ｎ）では、上記最小加工寸法４Ｆ２で形成されたレジスト膜４０をマスクとして抵抗材料３２が選択的に状態される。レジスト膜（細線化）４０は、前記のように細線化がされないので前記レジスト膜（細線化）４０”よりも大きなサイズにされ、上記抵抗素子２に対応した抵抗素子３１の周囲に抵抗材料３２がドーナツ型に残るように形成される。図８（Ｏ）では、上記レジスト膜４０が除去されて前記抵抗素子３に対応した抵抗素子３２が前記抵抗素子２に対応した抵抗素子３１の周囲を囲むようドーナツ型に形成される。

図８（Ｐ）では、半導体基板上に凸状に形成された抵抗素子の周囲を埋めるように絶縁膜が堆積及び平坦化され、その表面部にビット線ＢＬを構成する金属配線層１０ｂが選択的に形成されてメモリセルが完成される。

図９には、この発明に係るメモリセルの他の一実施例の説明図が示されている。この実施例では、抵抗素子３０と３１の間及び抵抗素子３１と３２の間にそれぞれ境界層１３が形成される。これらの境界層１３は、例えば金属層により形成される。この境界層１３を配置することにより、抵抗材料３０，３１及び３２が分離できるので、所望の特性を持つ抵抗素子１、抵抗素子２及び抵抗素子３を安定的に形成することができる。

図１０には、この発明に係るメモリセルの他の一実施例の説明図が示されている。この実施例では、前記図９の実施例の変形例であり、前記図６の場合と同様に中心に形成された抵抗素子１と最外周に形成された抵抗素子３の抵抗材料が入れ換えられている。例えば、図９の抵抗回路の例では、内側の抵抗素子３０、３１及び３２の順でアモルファス化が容易である場合とすると、図１０の抵抗回路の例では、外側の抵抗素子３２、３１及び３０の順でアモルファス化が容易になるものとなる。このように、アモルファス化の容易度とその配置は種々の変形を取ることができる。

図１１ないし図１４には、前記図９のメモリセル抵抗部の一実施例の製造方法を説明する概略製造工程断面図が示されている。図１１ないし図１４においては、前記実施例と同様にメモリセルが形成される半導体基板は省略して示されている。

図１１（Ａ）は、前記図７（Ａ）と同様に、例えばワード線ＷＬとなる下側配線層１０ａ上の後述する上側配線層１０ｂとの交差部にダイオードを構成するＮ型半導体層、真性半導体層２１及びＰ型半導体層２２が形成されている。同図工程では、上記Ｗプラグ１２及び絶縁膜１１の表面に抵抗素子１を構成する相変化材料３０が堆積される。

図１１（Ｂ）ではレジスト膜４０が上記交差部に対応して選択的に形成される。図１１（Ｃ）では、上記最小加工寸法４Ｆ２で形成されたレジスト膜４０を更にエッチングして加工寸法以下のより小さなレジスト膜（細線化）にする。図１１（Ｄ）では、上記レジスト膜をマスクとして相変化材料３０が選択的に除去される。図１１（Ｅ）では、上記レジスト膜が除去されて前記抵抗素子１に対応した抵抗素子３０が形成される。ここまでは、前記図８（Ａ）〜（Ｅ）と同様である。ただし、前記２つの境界層１３を形成する分だけ抵抗素子３０は小さく形成される。

図１１（Ｆ）では、上記抵抗素子３０が形成された基板表面に境界層を構成する金属材料１３が堆積される。上記境界層としては、金属材料１３のように高熱伝導率かつ相変化材料の拡散を防ぐ材料であれば金属材料以外のものでもよい。図１１（Ｇ）では、ＣＭＰ(Chemical Mechanical Polishing) 装置を用いて基板表面が平坦化される。図１１（Ｈ）ではレジスト膜４０が上記交差部に対応して選択的に形成される。図１２（Ｉ）では、上記最小加工寸法４Ｆ２で形成されたレジスト膜４０を更にエッチングして加工寸法以下の小さなレジスト膜にされ、それをマスクとして金属材料１３が選択的に除去される。このレジスト膜（細線化）は、上記抵抗素子１を形成した前記レジスト膜（図１２（Ｄ））よりも上記境界層の厚さ分だけ大きなサイズにされ、上記抵抗素子１に対応した抵抗素子３０の周囲に上記金属材料１３で構成された境界層１３が残るように形成される。図１２（Ｊ）では、上記レジスト膜が除去されて、周囲に境界層１３を有する前記抵抗素子１が形成される。

図１２（Ｋ）では上記抵抗素子３０及び境界層１３が形成された基板表面に抵抗素子２を構成する相変化材料３１が堆積される。図１２（Ｌ）では、前記（Ｇ）と同様に基板表面が平坦化される。図１２（Ｍ）ではレジスト膜４０が上記交差部に対応して選択的に形成される。図１２（Ｎ）では、上記最小加工寸法４Ｆ２で形成されたレジスト膜４０を更にエッチングして加工寸法以下の小さなレジスト膜にされ、それをマスクとして抵抗材料３１が選択的に除去される。このときのレジスト膜（細線化）は、抵抗材料３１がドーナツ型に残るように形成される。図１２（Ｏ）では、上記レジスト膜が除去されて前記抵抗素子２に対応した抵抗素子３１が前記抵抗素子１に対応した抵抗素子３１の周囲に形成された境界層１３を介して囲むようドーナツ型に形成される。

図１２（Ｐ）では上記抵抗素子３０、境界層１３及び抵抗素子３１が形成された基板表面に境界層を構成する金属材料１３が堆積される。図１３（Ｑ）では、基板表面が平坦化される。図１３（Ｒ）ではレジスト膜４０が上記交差部に対応して選択的に形成される。図１３（Ｓ）では、上記レジスト膜４０を更にエッチングして加工寸法以下の小さなレジスト膜にされ、それをマスクとして金属材料１３が選択的に除去される。このレジスト膜（細線化）は、上記抵抗素子２を形成した前記レジスト膜よりも上記境界層の厚さ分だけ大きなサイズにされ、上記抵抗素子２に対応した抵抗素子３１の周囲に上記金属材料１３で構成された境界層１３が残るように形成される。図１３（Ｔ）では、上記レジスト膜が除去されて、周囲に境界層１３をそれぞれ有する前記抵抗素子１と２が形成される。

図１３（Ｕ）では上記抵抗素子３０−境界層１３−抵抗素子３１−境界層１３が形成された基板表面に抵抗素子３を構成する相変化材料３２が堆積される。図１３（Ｖ）では、前記と同様に基板表面が平坦化される。図１３（Ｗ）ではレジスト膜４０が上記交差部に対応して選択的に形成される。図１３（Ｘ）では、上記最小加工寸法４Ｆ２で形成されたレジスト膜４０をマスクとして抵抗材料３２が選択的に除去される。レジスト膜（細線化）４０は、前記のように細線化がされないので上記抵抗素子２に対応した境界層１３の周囲に抵抗材料３２がドーナツ型に残るように形成される。図１４（Ｙ）では、上記レジスト膜４０が除去されて前記抵抗素子３に対応した抵抗素子３２が前記抵抗素子２に対応して形成された境界層１３の周囲を囲むようドーナツ型に形成される。

図１４（Ｚ）では、半導体基板上に凸状に形成された抵抗素子の周囲を埋めるように絶縁膜が堆積及び平坦化され、その表面部にビット線ＢＬを構成する金属配線層１０ｂが選択的に形成されてメモリセルが完成される。

図１５には、この発明に係るメモリセルの他の一実施例の平面及び断面図が示されている。平面図は、メモリセルの記憶部としての抵抗部が示されており、中心部の抵抗素子３０を第１方向から第２抵抗素子３１がサンドイッチ状に挟む込み、上記第１抵抗素子及び第２抵抗素子を上記第１方向と直交する第２方向から第３抵抗素子３２サンドイッチ状に挟み込むように構成される。これらの抵抗素子３０〜３２は、前記図１（Ａ）の実施例と同様に結晶化とアモルファス化とに相変化する相変化材料，相変化素子で形成される。上記の抵抗素子３０〜３２のリセット順序（アモルファス化、高抵抗化順序、融点）は、例えば抵抗素子３０＜抵抗素子３１＜抵抗素子３２のようにされる。

図１５の断面図は、上記平面図のａ−ｂ破線に対応しており、前記図１（Ａ）と同様に、メモリセルの選択用のスイッチとしてのダイオード自身及び上記抵抗部が積層構造にされる。上記積層構造にされたダイオード部と抵抗部は、互いに直交して配置される下側配線層１０ａと上側配線層１０ｂの交点部に配置される。例えば、下側配線層１０ａは、ワード線ＷＬを構成し、第１方向（例えばＸ軸方向）に延長される。上側配線層１０ｂは、ビット線ＢＬを構成し、上記第１方向と直交する第２方向（例えばＹ軸方向）に延長される。

前記図１（Ａ）と同様に、下側配線層１０ａ上にダイオードを構成するＮ型半導体層２０が形成される。特に制限されないが、この実施例では、ダイオードを構成するＰ型半導体層２２との間にリーク電流を低減させるための真性半導体層２１が設けられる。上記Ｐ型半導体層２２上には、特に制限されないが、コンタクト抵抗を下げたり、熱伝導を良くしたりするためにＷ（タングステン）プラグ１２が形成されて、上記サンドイッチ状の抵抗素子３０〜３２が積層構造に配置される。これらサンドイッチ状にされた抵抗素子３０〜３２の上部には、上側配線層１０ｂが配置される。

図１６には、この発明に係るメモリセルの他の一実施例の説明図が示されている。この実施例では、前記図１５の実施例の変形例であり、図１５では中心側に形成された抵抗素子３０が同図では最外側に形成された抵抗素子３０にされ、図１５では最外側に形成された抵抗素子３２が同図では中心側に形成された抵抗素子３２にされる。例えば、図１５の抵抗回路の例では、内側の抵抗素子３０、３１及び３２の順でアモルファス化が容易である場合とすると、図１６の抵抗回路の例では、外側の抵抗素子３０、３１及び３２の順でアモルファス化が容易になるものとなる。このように、アモルファス化の容易度とその配置は種々の変形を取ることができる。

図１７ないし図２７には、図１５のメモリセルの一実施例の製造方法を説明する概略製造工程斜視図が示されている。図１７ないし図２７においては、前記実施例と同様にメモリセルが形成される半導体基板は省略して示されている。

図１７では、ラインスペース加工が行われる。つまり、図示しない半導体基板上に形成された保護膜（ＴＥＯＳ）１１上に、例えばワード線ＷＬとなる下側配線層１０ａが形成され、その上にダイオードを構成するＮ型半導体層２０、真性半導体層２１及びＰ型半導体層２２が積層構造に形成される。そして、更にＷプラグ１２−抵抗素子１を構成する相変化材料３０−保護膜（ＴＥＯＳ）１１と膜４１が堆積される。最上層には、レジスト膜４０が形成される。このレジスト膜４０は、例えばワード線ＷＬのパターンを持つように形成される。

図１８では、エッチングによりワード線ＷＬが形成される。つまり、上記レジスト膜４０により前記下側配線層１０ａまでが選択的に除去されて、ワード線ＷＬ上にダイオード、抵抗素子３０が形成される。この抵抗素子３０の上側には前記保護膜（ＴＥＯＳ）１１が残っている。

図１９では、上記保護膜１１が残った状態で、抵抗素子２を形成するためのイオンＸドープが行われる。上記図１９に示したイオンＸドープによって、図２０に示すように、ワード線ＷＬの延長方向に沿った抵抗素子３０の側面にイオンＸがドープされて抵抗素子２に対応した抵抗素子３１が形成される。

図２１には、上記図２０の詳細説明図が示されている。図２１（Ａ）には、図２０における１つのワード線ＷＬを、その延長方向と直交する方向で２つに切断した例が示されている。上記のような切断面に示されているように、上記抵抗素子１を構成する抵抗素子３０が中心側に残っている。図２１（Ｂ）に示すように、中心側に抵抗素子３０が残り、そのワード線ＷＬの延長方向に沿って両側に上記イオンＸドープによって抵抗素子３１が形成される。つまり、上記イオンＸドープによって抵抗素子３１が上記抵抗素子３０をサンドイッチ状に挟み込むように形成される。

図２２では、上記半導体基板表面に絶縁膜（ＳＯＧ）１１が堆積されてスペースの埋め込みが行われる。図２３では、ＣＭＰ(Chemical Mechanical Polishing) 装置を用いて基板表面が平坦化される。図２４では、例えばビット線ＢＬとなる上側配線層１０ｂと膜４１が堆積される。最上層には、レジスト膜４０が形成される。このレジスト膜４０は、例えば前記ワード線ＷＬと直交する方向に延長されるビット線ＢＬのパターンを持つように形成される。

図２５では、エッチングによりビット線ＷＬが形成される。つまり、上記レジスト膜４０によりダイオードまでが選択的に除去されて、ワード線ＷＬとビット線ＢＬの交点部には上記ダイオード、抵抗素子３０，３１が形成される。図２５以降においては、ワード線ＷＬ間には上記保護膜１１が残った状態であるが、交点部のそれぞれに形成されたダイオード及び抵抗素子の状態を判り易くするために保護膜１１が省略されている。

図２６では、抵抗素子３を形成するためのイオンＹドープが行われる。上記図２６に示したイオンＹドープによって、図２７（Ａ）に示すように、ビット線ＢＬの延長方向に沿った抵抗素子３０、３１の側面にイオンＹがドープされて抵抗素子３に対応した抵抗素子３２が形成される。図２７（Ｂ）に示すように、中心側に抵抗素子３０，３１が残り、そのビット線ＢＬの延長方向に沿って両側に上記イオンＹドープによって抵抗素子３２が形成される。つまり、上記イオンＹドープによって抵抗素子３２が上記抵抗素子３０，３１をサンドイッチ状に挟み込むように形成される。

図２８には、この発明に係るメモリセルの他の一実施例の説明図が示されている。図２８（Ａ）には、上面図とそれに対応した断面図が示され、図２８（Ｂ）には拡大された概略斜視図が示されている。メモリセルは、選択用のスイッチ素子としてのダイオードと、記憶部としての３つの抵抗素子とで構成される。ただし、３つの抵抗素子は、２つの抵抗素子が直列接続されて、残る１つの抵抗素子と並列形態に接続される。

図２８（Ａ）の上面図はメモリセルの記憶部としての抵抗部が示されており、同心状の抵抗素子３０、３１と抵抗素子３０、３２が積層構造に構成される。つまり、抵抗部は、上下に２つに分けられ、下層には抵抗素子３０、３２が配置され、上層に抵抗素子３０と３２が角柱状に形成される。下層の抵抗素子３１は抵抗素子３０の外周を取り囲むようにドーナツ型に形成され、上層の抵抗素子３２は上記抵抗素子３０の外周を取り囲むようにドーナツ型に形成される。上記２つの抵抗素子３１，３２は、上記抵抗素子３０と同心状になるようにされる。これらの抵抗素子３０〜３２は、結晶化とアモルファス化とに相変化する相変化材料，相変化素子で形成される。上記の抵抗素子３０〜３２のリセット順序（アモルファス化、高抵抗化順序、融点）は、抵抗素子３０＜抵抗素子３１＜抵抗素子３２のようにされる。

図２８（Ａ）の断面図は、メモリセルの選択用のスイッチとしてのダイオード自身及び上記抵抗部が積層構造にされる。上記積層構造にされたダイオード部と抵抗部は、互いに直交して配置される下側配線層１０ａと上側配線層１０ｂの交点部に配置される。前記同様に、下側配線層１０ａは、ワード線ＷＬを構成し、例えばＸ軸方向に延長される。上側配線層１０ｂは、ビット線ＢＬを構成し、例えばＹ軸方向に延長される。

下側配線層１０ａと上側配線層１０ｂとの交差部において、上記図２８（Ａ）の断面図及び図２８（Ｂ）の外観斜視図に示されているように、下側配線層１０ａ上にダイオードを構成するＮ型半導体層２０が形成される。特に制限されないが、この実施例では、ダイオードを構成するＰ型半導体層２２との間にリーク電流を低減させるための真性半導体層２１が設けられる。上記Ｐ型半導体層２２上には、特に制限されないが、コンタクト抵抗を下げたり、熱伝導を良くしたりするためにＷ（タングステン）プラグ１２が形成されて、上記２つの同心状の抵抗素子３０，３１及び抵抗素子３０，３２が積層構造に配置される。これら同心の四角柱状にされた抵抗素子３０，３１及び３０，３２の上部には、上側配線層１０ｂが配置される。

図２９には、図２８のメモリセルの等価回路図が示されている。メモリセルは、ワード線ＷＬとビット線ＢＬの交点部に選択素子としてのダイオードＤと、記憶部としての抵抗回路が直列形態に接続される。抵抗回路は、２つの抵抗素子Ｒ２とＲ３が直列形成に接続される。この直列抵抗素子Ｒ２，Ｒ３と抵抗素子Ｒ１は並列形態に接続される。この実施例の抵抗回路は、直並列抵抗回路により構成される。例えば、抵抗素子Ｒ１は前記抵抗素子１（抵抗素子３０）、抵抗素子Ｒ２は前記抵抗素子２（抵抗素子３１）、抵抗素子Ｒ３は前記抵抗素子３（抵抗素子３２）にそれぞれ対応している。

図３０には、この発明に係るメモリセルの一実施例の説明図が示されている。同図は、前記図２８（Ａ）に示したメモリセルの抵抗部の上面図と断面図に対応している。

図３１には、図３０のメモリセルの動作の一例の説明図が示されている。同図においては、抵抗素子 1、抵抗素子２及び抵抗素子３及び抵抗比と状態（１）〜（４）の関係説明図が示されている。抵抗素子（Ｒ１）１，抵抗素子２（Ｒ２），抵抗素子３（Ｒ３）のそれぞれについて、各状態（１）〜（４）での抵抗比の一例が数値で示されている。各抵抗比は、セット（結晶化）を白枠で示され、リセット（アモルファス化）はハッチング枠で示されている。そして、太枠は大半の電流が流れる素子を表している。

状態（１）では、前記各抵抗素子１〜３はセット（結晶化）のときであり、それぞれは低抵抗値にされる。かかる低抵抗値状態における抵抗素子１（Ｒ１）〜抵抗素子３（Ｒ３）の抵抗比は、抵抗素子１：抵抗素子２：抵抗素子３＝１：１０：１０のように設定される。

状態（２）では、前記抵抗素子１がリセット（アモルファス化）されたものであり、抵抗素子１が低抵抗値（抵抗比の１）から高抵抗値（抵抗比の１０００）のように変化し、抵抗素子１：抵抗素子２：抵抗素子３＝１０００：１０：１０のように抵抗比を持つようにされる。この抵抗素子１のアモルファス化では、上記状態（１）から状態（２）に変化させるために、メモリセルに印加電圧Ｖ１を印加すると、前記状態（１）の抵抗比の逆比に対応して抵抗素子１に大半の電流が流れて、抵抗素子１のみが結晶化からアモルファス化に変化する。つまり、抵抗素子１をアモルファス化にするに必要な電流は、抵抗素子１の結晶化状態での低抵抗値（抵抗比で１）と印加電圧Ｖ１により設定できる。

状態（３）では、前記抵抗素子２がリセット（アモルファス化）されたものであり、抵抗素子２が低抵抗値（抵抗比の１０）から高抵抗値（抵抗比の１００）のように変化し、抵抗素子１：抵抗素子２：抵抗素子３＝１０００：１００：１０のように抵抗比を持つようにされる。上記状態（２）から状態（３）に変化させるために、メモリセルに印加電圧Ｖ２を印加すると、前記状態（２）の抵抗比の逆比に対応して抵抗素子２と抵抗素子３に大半の電流が流れて、かかる電流では抵抗素子２が結晶化からアモルファス化に変化し、抵抗素子３は結晶化を維持するようにされる。つまり、抵抗素子２をアモルファス化にするに必要な電流は、抵抗素子２と３の結晶化状態での合成低抵抗値（抵抗比で２０）と印加電圧Ｖ２により設定できる。

状態（４）では、前記抵抗素子３がリセット（アモルファス化）されたものであり、抵抗素子３が低抵抗値（抵抗比の１０）から高抵抗値（抵抗比の１０００）のように変化し、抵抗素子１：抵抗素子２：抵抗素子３＝１０００：１００：１０００のように抵抗比を持つようにされる。上記状態（３）から状態（４）に変化させるために、メモリセルに印加電圧Ｖ３を印加すると、前記状態（３）の抵抗比の逆比に対応して抵抗素子２と抵抗素子３に大半の電流が流れて、抵抗素子３のみが結晶化からアモルファス化に変化する。つまり、抵抗素子３をアモルファス化にするに必要な電流は、抵抗素子２のアモルファス化と抵抗素子３の結晶化状態での合成抵抗値（抵抗比で１１０）と印加電圧Ｖ３により設定できる。このとき、合成抵抗比でみると、同じ電流がアモルファス化された抵抗素子２にも流れるが、すでに抵抗素子２はアモルファス化されており、抵抗素子３をアモルファス化させるために高温度にして急速に冷却しても結晶化に戻るような影響はない。

図３１の各状態の抵抗比は、状態（１）では、抵抗素子１の抵抗値（抵抗比で１）が抵抗回路の合成抵抗比（１）を支配していることを示している。状態（２）では、抵抗素子１の抵抗値が高抵抗値に変化するので、抵抗素子２と３の低抵抗値（抵抗比で１０＋１０）が抵抗回路の合成抵抗比（２０）を支配していることを示している。状態（３）では、抵抗素子２の抵抗値が高抵抗値（１００）に変化するので、抵抗素子２と抵抗素子３の合成抵抗値（抵抗比で１０＋１００）が抵抗回路の合成抵抗比（１１０）を支配していることを示している。

状態（４）において、各抵抗素子１〜３の高抵抗比は、それぞれ１０００、１００及び１０００のようにされている。このため、状態（４）での合成抵抗比（５２３）のようにされる。各抵抗素子１〜３を結晶化に戻すようにするために、メモリセルに印加電圧を印加すると、各抵抗素子１と抵抗素子２と３にほぼ同じ電流が流れる。したがって、結晶状態にするために低い温度で長時間維持して徐々に冷却することが容易になり抵抗素子１〜３を同時に結晶化する上で都合がよい。上記各状態（１）〜（４）での合成抵抗比は、読み出し動作電流と逆比の関係にあり、その電流の判別は容易にできる。

図３２には、この発明に係るメモリセルの他の一実施例の説明図が示されている。図３２は、前記図３０のメモリセルの変形例であり、上面図とそれに対応した断面図が示されている。同図の上面図はメモリセルの記憶部としての抵抗部が示されており、同心状の抵抗素子３２、３０と抵抗素子３２、３１が積層構造に構成される。この実施例の抵抗部は、前記図３０の抵抗素子３０と３２とが入れ換えられている。つまり、上下に２つに分けられ、下層には抵抗素子３３、３０が配置され、上層に抵抗素子３２と３１が角柱状に形成される。下層の抵抗素子３０は抵抗素子３２の外周を取り囲むようにドーナツ型に形成され、上層の抵抗素子３１は上記抵抗素子３２の外周を取り囲むようにドーナツ型に形成される。上記２つの抵抗素子３０，３１は、上記抵抗素子３２と同心状になるようにされる。

同図の断面図においては、メモリセルの選択用のスイッチとしてのダイオード自身及び上記抵抗部が積層構造にされる。上記積層構造にされたダイオード部と抵抗部は、互いに直交して配置される下側配線層１０ａと上側配線層１０ｂの交点部に配置される。前記同様に、下側配線層１０ａは、ワード線ＷＬを構成し、例えばＸ軸方向に延長される。上側配線層１０ｂは、ビット線ＢＬを構成し、例えばＹ軸方向に延長される。

下側配線層１０ａと上側配線層１０ｂとの交差部において、断面図に示されているように、下側配線層１０ａ上にダイオードを構成するＮ型半導体層２０が形成される。特に制限されないが、この実施例では、ダイオードを構成するＰ型半導体層２２との間にリーク電流を低減させるための真性半導体層２１が設けられる。上記Ｐ型半導体層２２上には、特に制限されないが、コンタクト抵抗を下げたり、熱伝導を良くしたりするためにＷ（タングステン）プラグ１２が形成されて、上記２つの同心状の抵抗素子３２，３０及び抵抗素子３２，３１が積層構造に配置される。これら同心の四角柱状にされた抵抗素子３２，３０及び３２，３２の上部には、上側配線層１０ｂが配置される。

この実施例のメモリセルの等価回路は、図示を省略するが、図３０のメモリセルの等価回路図の抵抗Ｒ１とＲ３が入れ換えられたものとなる。つまり、抵抗Ｒ１とＲ２が直列形態にされる。抵抗Ｒ３は、上記抵抗Ｒ１とＲ２の直列回路に並列形態に接続される。

図３３には、図３２のメモリセルの動作の一例の説明図が示されている。同図においては、前記同様に抵抗素子（Ｒ１）１，抵抗素子２（Ｒ２），抵抗素子３（Ｒ３）が、各状態（１）〜（４）での抵抗比の一例が数値で示されている。各抵抗比は、セット（結晶化）を白枠で示し、リセット（アモルファス化）はハッチング枠で示している。

状態（１）では、前記各抵抗素子１〜３はセット（結晶化）のときであり、それぞれは低抵抗値にされる。かかる低抵抗値状態における抵抗素子１（Ｒ１）〜抵抗素子３（Ｒ３）の抵抗比は、抵抗素子１：抵抗素子２：抵抗素子３＝１：１：１００のように設定される。この状態で、読み出し電圧Ｖ０を加えると、抵抗回路に流れる読み出し電流は、最も小さな抵抗比値１の可変抵抗素子１（Ｒ１）と可変抵抗素子２（Ｒ２）の直列回路（抵抗比で２）に流れる電流によりほぼ決定される。

状態（２）では、前記抵抗素子１がリセット（アモルファス化）されたものであり、抵抗素子１が低抵抗値（抵抗比の１）から高抵抗値（抵抗比の１０）のように変化し、抵抗素子２は結晶化を維持するようにされる。抵抗素子１：抵抗素子２：抵抗素子３＝１０：１：１００のように抵抗比を持つようにされる。この抵抗素子１のアモルファス化では、上記状態（１）から状態（２）に変化させるために、メモリセルに印加電圧Ｖ１を印加すると、前記状態（１）の抵抗比の逆比に対応して抵抗素子１と抵抗素子２に大半の電流が流れて、抵抗素子１のみが結晶化からアモルファス化に変化する。つまり、抵抗素子１をアモルファス化にするに必要な電流は、抵抗素子１と抵抗素子２の結晶化状態での低抵抗値（抵抗比で２）と印加電圧Ｖ１により設定できる。

状態（３）では、前記抵抗素子２がリセット（アモルファス化）されたものであり、抵抗素子２が低抵抗値（抵抗比の１）から高抵抗値（抵抗比の１０００）のように変化し、抵抗素子１：抵抗素子２：抵抗素子３＝１０：１０００：１００のように抵抗比を持つようにされる。上記状態（２）から状態（３）に変化させるために、メモリセルに印加電圧Ｖ２を印加すると、前記状態（２）の抵抗比の逆比に対応して抵抗素子１と抵抗素子２に大半の電流が流れて、かかる電流では抵抗素子２が結晶化からアモルファス化に変化する。つまり、抵抗素子２をアモルファス化にするに必要な電流は、抵抗素子１と抵抗素子２の合成低抵抗値（抵抗比で１１）と印加電圧Ｖ２により設定できる。

状態（４）では、前記抵抗素子３がリセット（アモルファス化）されたものであり、抵抗素子３が低抵抗値（抵抗比の１００）から高抵抗値（抵抗比の１０００）のように変化し、抵抗素子１：抵抗素子２：抵抗素子３＝１０：１０００：１０００のように抵抗比を持つようにされる。上記状態（３）から状態（４）に変化させるために、メモリセルに印加電圧Ｖ３を印加すると、前記状態（３）の抵抗比の逆比に対応して抵抗素子３に大半の電流が流れて、抵抗素子３のみが結晶化からアモルファス化に変化する。つまり、抵抗素子３をアモルファス化にするに必要な電流は、抵抗素子１と抵抗素子２のアモルファス化の合成抵抗値（抵抗比で約１００）と印加電圧Ｖ３により設定できる。

図３３の各状態の抵抗比は、状態（１）では、抵抗素子１と抵抗素子の抵抗値（抵抗比で１）が抵抗回路の合成抵抗比（２）を支配していることを示している。状態（２）では、抵抗素子１の抵抗値が高抵抗値に変化するので、抵抗素子２と３の低抵抗値（抵抗比で１０＋１）が抵抗回路の合成抵抗比（１１）を支配していることを示している。状態（３）では、抵抗素子２の抵抗値が高抵抗値（１０００）に変化するので、抵抗素子３の抵抗値（抵抗比で１００）が抵抗回路の合成抵抗比（１００）を支配していることを示している。

状態（４）において、各抵抗素子１〜３の高抵抗比は、それぞれ１０、１０００及び１０００のようにされている。このため、状態（４）での合成抵抗比（５０２）のようにされる。各抵抗素子１〜３を結晶化に戻すようにするために、メモリセルに印加電圧を印加すると、各抵抗素子１と抵抗素子２と３にほぼ同じ電流が流れる。したがって、結晶状態にするために低い温度で長時間維持して徐々に冷却することが容易になり抵抗素子１〜３を同時に結晶化する上で都合がよい。上記各状態（１）〜（４）での合成抵抗比は、読み出し動作電流と逆比の関係にあり、その電流の判別は容易にできる。

図３４には、この発明に係るメモリセルの更に他の一実施例の説明図が示されている。図３４は、前記図３０のメモリセルの変形例であり、上面図とそれに対応した断面図が示されている。図３４の上面図はメモリセルの記憶部としての抵抗部が示されており、同心状の抵抗素子３０、３１と抵抗素子３０、３２が積層構造に構成される。この実施例の抵抗部は、前記図２８の抵抗素子３０と３１，３２とが入れ換えられている。つまり、上下に２つに分けられ、下層には抵抗素子３０、３１が配置され、上層に抵抗素子３０と３１が角柱状に形成される。ただし、下層の抵抗素子３０は抵抗素子３１の外周を取り囲むようにドーナツ型に形成され、上層の抵抗素子３０は上記抵抗素子３２の外周を取り囲むようにドーナツ型に形成される。上記１つの抵抗素子３０は、上記抵抗素子３１と３２と同心状になるようにされる。

断面図においては、メモリセルの選択用のスイッチとしてのダイオード自身及び上記抵抗部が積層構造にされる。上記積層構造にされたダイオード部と抵抗部は、互いに直交して配置される下側配線層１０ａと上側配線層１０ｂの交点部に配置される。前記同様に、下側配線層１０ａは、ワード線ＷＬを構成し、例えばＸ軸方向に延長される。上側配線層１０ｂは、ビット線ＢＬを構成し、例えばＹ軸方向に延長される。

下側配線層１０ａと上側配線層１０ｂとの交差部において、断面図に示されているように、下側配線層１０ａ上にダイオードを構成するＮ型半導体層２０が形成される。特に制限されないが、この実施例では、ダイオードを構成するＰ型半導体層２２との間にリーク電流を低減させるための真性半導体層２１が設けられる。上記Ｐ型半導体層２２上には、特に制限されないが、コンタクト抵抗を下げたり、熱伝導を良くしたりするためにＷ（タングステン）プラグ１２が形成されて、上記２つの同心状の抵抗素子３１，３０及び抵抗素子３２，３０が積層構造に配置される。これら同心の四角柱状にされた抵抗素子３１，３０及び３２，３０の上部には、上側配線層１０ｂが配置される。この実施例のメモリセルの等価回路は、前記図２８と同様である。

図３５には、図３４のメモリセルの動作の一例の説明図が示されている。同図においては、前記同様に抵抗素子（Ｒ１）１，抵抗素子２（Ｒ２），抵抗素子３（Ｒ３）が、各状態（１）〜（４）での抵抗比の一例が数値で示されている。各抵抗比は、セット（結晶化）を白枠で示し、リセット（アモルファス化）はハッチング枠で示している。

前記図３０のメモリセルは、中心部に抵抗素子１を配置し、その外周側に直列形態にされる抵抗素子２と抵抗素子３が上下に配置されるのに対して、図３５のメモリセルでは中心部に抵抗素子２と抵抗素子３が上下に配置され、その外周側に抵抗素子１が配置される関係になるだけである。したがって、図３５に示した説明図は、前記図３１の説明と同様となるので省略する。

図３６には、この発明に係るメモリセルの更に他の一実施例の説明図が示されている。図３６は、前記図３２のメモリセルの変形例であり、上面図とそれに対応した断面図が示されている。図３６の上面図はメモリセルの記憶部としての抵抗部が示されており、同心状の抵抗素子３０，３２と抵抗素子３１，３２が積層構造に構成される。この実施例の抵抗部は、前記図３２の抵抗素子３２と３０，３１とが入れ換えられている。つまり、上下に２つに分けられ、下層には抵抗素子３０，３２が配置され、上層に抵抗素子３１，３２が角柱状に形成される。ただし、下層の抵抗素子３２は抵抗素子３０の外周を取り囲むようにドーナツ型に形成され、上層の抵抗素子３２は上記抵抗素子３１の外周を取り囲むようにドーナツ型に形成される。上記１つの抵抗素子３２は、上記抵抗素子３０と３１と同心状になるようにされる。

断面図においては、メモリセルの選択用のスイッチとしてのダイオード自身及び上記抵抗部が積層構造にされる。上記積層構造にされたダイオード部と抵抗部は、互いに直交して配置される下側配線層１０ａと上側配線層１０ｂの交点部に配置される。前記同様に、下側配線層１０ａは、ワード線ＷＬを構成し、例えばＸ軸方向に延長される。上側配線層１０ｂは、ビット線ＢＬを構成し、例えばＹ軸方向に延長される。

下側配線層１０ａと上側配線層１０ｂとの交差部において、断面図に示されているように、下側配線層１０ａ上にダイオードを構成するＮ型半導体層２０が形成される。特に制限されないが、この実施例では、ダイオードを構成するＰ型半導体層２２との間にリーク電流を低減させるための真性半導体層２１が設けられる。上記Ｐ型半導体層２２上には、特に制限されないが、コンタクト抵抗を下げたり、熱伝導を良くしたりするためにＷ（タングステン）プラグ１２が形成されて、上記２つの同心状の抵抗素子３０，３２及び抵抗素子３１，３２が積層構造に配置される。これら同心の四角柱状にされた抵抗素子３０，３２及び３１，３２の上部には、上側配線層１０ｂが配置される。この実施例のメモリセルの等価回路は、前記図３２と同様である。

図３７には、図３６のメモリセルの動作の一例の説明図が示されている。同図においては、前記同様に抵抗素子（Ｒ１）１，抵抗素子２（Ｒ２），抵抗素子３（Ｒ３）が、各状態（１）〜（４）での抵抗比の一例が数値で示されている。各抵抗比は、セット（結晶化）を白枠で示し、リセット（アモルファス化）はハッチング枠で示している。

前記図３２のメモリセルは、中心部に抵抗素子３を配置し、その外周側に直列形態にされる抵抗素子１と抵抗素子２が上下に配置されるのに対して、図３６のメモリセルでは中心部に抵抗素子１と抵抗素子２が上下に配置され、その外周側に抵抗素子３が配置される関係になるだけである。したがって、図３７に示した説明図は、前記図３３の説明と同様となるので省略する。

図３８には、この発明に係るメモリセルの更に他の一実施例の概略外観斜視図が示されている。この実施例では、前記ワード線ＷＬとビット線ＢＬのクロスポイント上にダイオード、及び抵抗素子３０、３１及び３２がそれぞれ分離して形成される。同図では、各ダイオード及び抵抗素子３０，３１及び３２の間に設けられる前記説明した絶縁膜１１が省略されている。

図３９には、この発明に係るメモリセルの更に他の一実施例の概略外観斜視図が示されている。この実施例では、前記図１等の実施例と同様にワード線ＷＬとビット線ＢＬのクロスポイント上に１つのダイオードが設けられ、その上に角柱状の３つの抵抗素子３０〜３２が配置される。これらの抵抗素子３０〜３２は、角柱平面の１つの対角線に沿って中央部に抵抗素子３２が形成され、両側に抵抗素子３０と３１が形成される。このため、両側に配置された抵抗素子３０と３１は、三角柱状に形成される。このような抵抗素子の組み合わせは他にもある。

３ビット（８値）の記憶を行わせる場合、理論的には７個の抵抗素子を並列形態に接続して順次にアモルファス化することも考えられる。しかしながら、７個もの抵抗素子をワード線とビット線とのクロスポイントに形成しなければならず、メモリセルのサイズが大型化する可能性が高いので現実的ではない。そこで、３つの抵抗素子を並列形態にし、それに対して４つの抵抗素子の直列回路を並列に接続する。このようにすると、前記図２８の実施例と同様な発想により４個分の抵抗素子を形成し、そのうちの１個の抵抗素子を４層構造にして上記４つの抵抗素子の直列回路を構成する。

例えば、上記７個の抵抗素子をＲ１〜Ｒ７とし、Ｒ１、Ｒ２、Ｒ３は１個ずつが並列形態に接続される。残り、４個の抵抗Ｒ４〜Ｒ７は直列回路として上記抵抗Ｒ１〜Ｒ３と同様に並列形態に接続される。この場合、抵抗Ｒ１〜Ｒ７の順にアモルファス化した場合の各状態（１）〜（８）の抵抗比は、例えば１：１０：１００：４０００：２２０００：１１２００：１１１１０００：１０００００００にする。この場合の各抵抗Ｒ１〜Ｒ７の結晶化とアモルファス化の抵抗変化の例は、次の通りである。抵抗Ｒ１は１→１Ｅ＋７、Ｒ２は１Ｅ＋１→１Ｅ＋７、Ｒ３は１Ｅ＋２→１Ｅ＋７、Ｒ４は１Ｅ＋３→１Ｅ＋４、Ｒ５は１Ｅ＋４→１Ｅ＋５、Ｒ６は１Ｅ＋３→１Ｅ＋６、Ｒ７は１Ｅ＋３→１Ｅ＋７にされる。ここで、Ｅ＋Ｎ（１０のＮ乗を表す）。

以上のように２ビット（４値）又は３ビット（８値）の記憶を行う例を説明したが、２つ抵抗素子を並列形態にして３値の記憶を行うようにするものであってもよい。例えば、３つのメモリセルを用いて、１の画素に赤／青／緑等の３原色を割り当て、それぞれのメモリセルに非点灯／半点灯／点灯の３値を割り当てて簡単な多色表示を行うにするができる。更に、抵抗素子を４個用いて５値の記憶を行い、５個を用いて６値の記憶を行わせるよう種々の実施形態を取ることができる。

以上説明した本願発明に係るメモリセルにおいては、１ビットの記憶を行うメモリセルに比べて大容量のメモリセルが実現可能である。そして、抵抗素子を順次に結晶化からアモルファス化にするだけであるので動作シーケンスが単純化できる。そして、現在のプロセスの延長で製造できる。ダイオードを共有化して並列形態にされる素子分離領域を排除したため小型化ができる。

本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、ダイオードに替えてＭＯＳＦＥＴやＢＪＴ（バイポーラ・ジャンクション・トランジスタ）等のようなスイッチ素子を用いるものであってもよい。結晶化とアモルファス化の抵抗値や抵抗比の設定は種々の実施形態をとることができる。書込動作、読出動作及び消去動作を考えると、各記憶状態の抵抗比が１桁以上ついていることが望ましい。メモリセルは、物質の抵抗変化を記憶原理とするものであればよい。例えば、前記のような相変化メモリ、ＭＲＡＭ(磁気抵抗メモリ:Magnetoresistive RAM)、ＲＲＡＭ（電場誘起抵抗変化メモリ）などにも同様に適用できる。

この発明は、可変抵抗素子を用いて多値記憶を行う前記各種メモリセルに広く利用することができる。

１０ａ…下側配線層、１０ｂ…上側配線層、１１…保護膜、１２…タングステンプラグ、２０…Ｎ型半導体層、２１…真正半導体層、２２…Ｐ型半導体層、３０，３１，３２，Ｒ１，Ｒ２，Ｒ３…抵抗素子、ＷＬ…ワード線、ＢＬ…ビット線、Ｄ…ダイオード、１３…境界層、４０…レジスト膜、４１…膜、Ｒ１，Ｒ２，Ｒ３…抵抗素子。

Claims (9)

1. ワード線とビット線との交点に配置され、
   直列形態に接続されたスイッチ素子と抵抗回路を有し、
   上記抵抗回路は、
   並列形態にされた第１回路と第２回路を有し、
   上記第１回路と第２回路は、相対的に小さな抵抗値と大きな抵抗値の２つの状態に変化して保持する可変抵抗素子を有し、
   第１状態では、第１回路の第１抵抗値は、第２回路の第２抵抗値よりも小さく設定されて上記抵抗回路に加えられた電圧に対応して流れる第１電流が上記第１抵抗値により支配的に決定され、
   第２状態では、上記第１電流により上記第１回路の抵抗値が上記第１抵抗値及び上記第２抵抗値よりも大きな第４抵抗値に変化し、上記第１回路が上記第４抵抗値に変化した後の上記抵抗回路に加えられた電圧に対応して流れる第２電流が上記第２抵抗値により支配的に決定され、
   第３状態では、上記第２電流により上記第２回路の抵抗値が第２抵抗値よりも大きな第５抵抗値に変化し、
   上記第１回路は、上記第４抵抗値に対応し上記抵抗回路に加えられた電圧に対応して流れる電流により上記第１状態の第１抵抗値に復帰可能にされ、
   上記第２回路は、上記第５抵抗値に対応し上記抵抗回路に加えられた電圧に対応して流れる電流により上記第１状態の第２抵抗値に復帰可能にされる、
   メモリセル。
2. 請求項１において、
   相対的に小さな抵抗値と大きな抵抗値の２つの状態に変化して保持する可変抵抗素子を有し、上記第２回路及び第２回路と並列形態に接続された第３回路を更に有し、
   上記第３回路における相対的に小さな第３抵抗値は、上記第１状態において上記第１電流が上記第１抵抗値により支配的に決定され、かつ、上記第２状態において上記第２電流が上記第２抵抗値により支配的に決定されるとともに、上記第３状態において上記第１回路及び第２回路が第４抵抗値及び第５抵抗値に変化した後の上記抵抗回路に加えられた電圧に対応して流れる第３電流を支配的に決定し、
   第４状態では、上記第３電流により上記第３回路の抵抗値が第３抵抗値よりも大きな第６抵抗値に変化し、
   上記第３回路は、上記第６抵抗値に対応し上記抵抗回路に加えられた電圧に対応して流れる電流により上記第１状態及び第２状態の第３抵抗値に復帰可能にされる、
   メモリセル。
3. 請求項２において、
   上記抵抗回路に加えられた電圧に対応して、上記第１回路、第２回路及び第３回路に流れる電流が同等になるよう上記第４抵抗値、第５抵抗値及び第６抵抗値が設定される、
   メモリセル。
4. 請求項１において、
   上記第１回路は、第１可変抵抗素子により構成され、
   上記第２回路は、第２可変抵抗素子と第３可変抵抗素子の直列回路を有し、
   上記第３状態において、上記第２可変抵抗素子が上記第２電流により相対的に小さな抵抗値から大きな第５抵抗値に変化し、上記第２回路の第２可変抵抗素子の抵抗値が上記第５抵抗値に変化した後の上記抵抗回路に加えられた電圧に対応して流れる第３電流を上記第２回路が支配的に決定し、
   第４状態において、上記第３電流により上記第３可変抵抗素子が相対的に小さな抵抗値から大きな抵抗値に変化して上記第２回路の抵抗値が第６抵抗値にされ、
   上記第２回路の第２可変抵抗素子及び第３可変抵抗素子は、上記第６抵抗値に対応し上記抵抗回路に加えられた電圧に対応して流れる電流によりそれぞれ上記相対的に小さな抵抗値に復帰可能にされる、
   メモリセル。
5. 請求項４において、
   上記抵抗回路に加えられた電圧に対応して、上記第１回路、第２回路に流れる電流が同等になるよう上記第４抵抗値と第６抵抗値が設定される、
   メモリセル。
6. 請求項２又は３において、
   上記メモリセルは、第１方向に延長されるワード線と、上記第１方向と直交する第２方向に延長されるビット線との交点部に積層構造に配置され、
   上記スイッチ素子は、ダイオードであり、
   上記第１回路を構成する可変抵抗素子は、上記ダイオード上に配置された柱状体として形成され、
   上記並列形態にされた第２回路の可変抵抗素子は、上記第１回路を構成する柱状体の側面を覆うよう形成されて上記柱状体と同心状され、
   上記並列形態にされた第３回路の可変抵抗素子は、上記第１回路を含んだ柱状体の側面を覆うよう形成されて上記柱状体と同心状にされる、
   メモリセル。
7. 請求項６において、
   上記第１回路の可変抵抗素子と上記第２回路の可変抵抗素子との間には第１金属層が形成され、
   上記第２回路の可変抵抗素子と上記第３回路の可変抵抗素子との間には第２金属層が形成される、
   メモリセル。
8. 請求項２又は３において、
   上記メモリセルは、第１方向に延長されるワード線と、上記第１方向と直交する第２方向に延長されるビット線との交点部に積層構造に配置され、
   上記スイッチ素子は、ダイオードであり、
   上記第１回路を構成する可変抵抗素子は、上記ダイオード上に配置された柱状体に形成され、
   上記第２回路の第１可変抵抗素子は、上記第１回路を構成する柱状体の側面下部に形成されて上記柱状体と同心状され、第２可変抵抗素子は上記第１回路を構成する柱状体の側面上部に形成されて上記柱状体と同心状される、
   メモリセル。
9. 請求項１ないし８のいずれかにおいて、
   結晶化とアモルファス化との間を相変化し、上記結晶化のときが上記比較的小さな抵抗値となり、上記アモルファス化のときが上記比較的大きな抵抗値となる、
   メモリセル。

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