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TW202236521A - 半導體元件的形成方法 - Google Patents

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TW202236521A
TW202236521A TW111101828A TW111101828A TW202236521A TW 202236521 A TW202236521 A TW 202236521A TW 111101828 A TW111101828 A TW 111101828A TW 111101828 A TW111101828 A TW 111101828A TW 202236521 A TW202236521 A TW 202236521A
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Abstract

一種半導體元件的形成方法，包括：形成金屬閘極結構於鰭片上，鰭片凸出於基底之上，金屬閘極結構被層間介電層圍繞；凹蝕金屬閘極結構於層間介電層的上表面之下，其遠離基底；在凹蝕之後，形成第一介電層於凹蝕後的金屬閘極結構上；形成蝕刻停止層於第一介電層和層間介電層上；形成第二介電層於蝕刻停止層上；進行第一乾蝕刻製程以形成開口延伸穿過第二介電層、穿過蝕刻停止層、以及進入第一介電層；在第一乾蝕刻製程之後，進行濕蝕刻製程以清潔開口；以及在濕蝕刻製程之後，進行第二乾蝕刻製程以延伸開口穿過第一介電層。

Description

半導體元件的形成方法
本發明實施例是關於半導體元件的形成方法，特別是關於開口的蝕刻方式。
由於各種電子組件（例如電晶體、二極體、電阻、電容等）的整合密度的不斷改善，半導體業界經歷了快速成長。 在大部分的情況下，整合密度的改善來自最小特徵尺寸的重複縮小，使得更多組件能被整合於給定面積中。
在積體電路（integrated circuit, IC）中，鰭式場效電晶體（fin fiend-effect transistor, FinFET）元件的使用變得普遍。鰭式場效電晶體具有立體結構，包括由基底凸出的半導體鰭片。閘極結構，經配置以控制鰭式場效電晶體元件的導電通道內的電荷載子流動，且包繞半導體鰭片。舉例來說，在三重閘極的鰭式場效電晶體元件中，閘極結構包繞半導體鰭片的三側，從而在半導體鰭片的三側上形成導電通道。
一種半導體元件的形成方法，包括：形成金屬閘極結構於鰭片上，鰭片凸出於基底之上，金屬閘極結構被層間介電（interlayer dielectric, ILD）層圍繞；凹蝕金屬閘極結構於層間介電層的上表面之下，其遠離基底；在凹蝕之後，形成第一介電層於凹蝕後的金屬閘極結構上；形成蝕刻停止層（etch stop layer, ESL）於第一介電層和層間介電層上；形成第二介電層於蝕刻停止層上；進行第一乾蝕刻製程以形成第一開口延伸穿過第二介電層、穿過蝕刻停止層、以及進入第一介電層；在第一乾蝕刻製程之後，進行濕蝕刻製程以清潔第一開口；以及在濕蝕刻製程之後，進行第二乾蝕刻製程以延伸第一開口穿過第一介電層。
一種半導體元件的形成方法，包括：凹蝕閘極結構於介電層的上表面之下，介電層圍繞閘極結構；形成第一介電材料於凹蝕後的閘極結構上；形成第二介電材料於第一介電材料上；使用第一乾蝕刻製程形成開口延伸穿過第二介電材料，且進入第一介電材料；在第一乾蝕刻製程之後，濕清潔開口；在濕清潔之後，使用第二乾蝕刻製程延伸開口穿過第一介電材料；以及以導電材料填入開口。
一種半導體元件的形成方法，包括：形成閘極結構於鰭片上，鰭片凸出於基底之上，其中閘極結構被介電層圍繞；形成氮化物層於閘極結構上；形成蝕刻停止層於氮化物層上；形成氧化物層於蝕刻停止層上；藉由第一乾蝕刻製程形成第一開口延伸穿過氧化物層、穿過蝕刻停止層、以及進入氮化物層；在第一乾蝕刻製程之後，藉由濕蝕刻製程清潔第一開口；在清潔第一開口之後，藉由第二乾蝕刻製程延伸第一開口穿過氮化物層；以及在第二乾蝕刻製程之後，以導電材料填入第一開口。
以下揭露提供了許多不同的實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本揭露實施例。當然，這些僅僅是範例，並非用以限定本揭露實施例。舉例來說，敘述中提及第一部件形成於第二部件之上，可包括形成第一和第二部件直接接觸的實施例，也可包括額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。
再者，此處可使用空間上相關的用語，如「在…之下」、「下方的」、「低於」、「在…上方」、「上方的」和類似用語可用於此，以便描述如圖所示一元件或部件和其他元件或部件之間的關係。這些空間用語企圖包括使用或操作中的裝置的不同方位，以及圖式所述的方位。當裝置被轉至其他方位（旋轉90°或其他方位），則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
本揭露的實施例是在形成半導體元件的情境下做討論，特別是，形成鰭式場效電晶體（fin field-effect transistor, FinFET）元件的導孔的情境下。所揭露的實施例的原則也可適用於其他類型的元件，如平面式元件。
根據本揭露的一實施例，進行多重步驟的蝕刻製程（包括第一乾蝕刻製程、濕蝕刻製程、以及第二乾蝕刻製程）以形成導孔延伸穿過多重介電層（例如在氮化物層上的氧化物層）來露出下方的導電部件。在平坦化製程（例如化學機械研磨（chemical mechanical polish, CMP））未充分地移除填充金屬時，而在多重介電層之間形成殘留金屬區的情況下，多重步驟的蝕刻製程是有利的。由於殘留金屬區可能阻擋導孔的蝕刻製程，所揭露的多重步驟蝕刻製程確保導孔能適當地形成，無論殘留金屬區是否存在。
第1圖繪示鰭式場效電晶體30的透視圖的示例。鰭式場效電晶體30包括基底50和凸出於基底50之上的鰭片64。在鰭片64的兩側上形成隔離區62，而鰭片64凸出於隔離區62之上。閘極介電質66係沿著鰭片64的側壁和頂面之上，且閘極電極68係在閘極介電質66上。源極∕汲極區80係在鰭片64中，且在閘極介電質66和閘極電極68的兩側上。第1圖進一步繪示了在後面的圖式中所使用的參考剖面。剖面B-B沿著鰭式場效電晶體30的閘極電極68的縱軸（longitudinal axis）延伸。剖面A-A垂直於剖面B-B，沿著鰭片64的縱軸，且在例如源極∕汲極區80之間的電流方向。為了清楚起見，後續圖式將參考這些參考剖面。
第2～24圖是根據一實施例，繪示在製造鰭式場效電晶體元件100的各種階段的剖面示意圖。鰭式場效電晶體元件100與第1圖的鰭式場效電晶體30類似，除了多重鰭片和多重閘極結構。第2～5圖繪示了鰭式場效電晶體元件100沿著剖面B-B的剖面示意圖，而第6～24圖繪示了鰭式場效電晶體元件100沿著剖面A-A的剖面示意圖。
第2圖繪示了基底50的剖面示意圖。基底50可為半導體基底，如主體（bulk）半導體、絕緣層上半導體（semiconductor-on-insulator, SOI）基底、或其他類似材料，其可為摻雜（例如以P型或N型摻質）或未摻雜。基底50可為晶圓，如矽晶圓。總體而言，絕緣層上半導體基底為在絕緣層上形成的半導體材料膜層。絕緣層可為，舉例來說，埋入式氧化物（buried oxide, BOX）層、矽氧化物層、或其他類似材料。在基底上提供絕緣層，通常為矽或玻璃基底。也可使用其他基底（如多膜層或漸變（gradient）基底）。在一些實施例中，基底50的半導體材料可包括矽、鍺、化合物半導體（包括碳化矽（silicon carbide, SiC）、砷化鎵（gallium arsenide, GaAs）、磷化鎵（gallium phosphide, GaP）、磷化銦（indium phosphide, InP）、砷化銦（indium arsenide, InAs）、及∕或銻化銦（indium antimonide, InSb））、合金半導體（包括矽鍺（silicon germanium, SiGe）、砷磷化鎵（gallium arsenic phosphide, GaAsP）、砷化鋁銦（aluminum indium arsenide, AlInAs）、砷化鋁鎵（aluminum gallium arsenide, AlGaAs）、砷化鎵銦（gallium indium arsenide, GaInAs）、磷化鎵銦（gallium indium phosphide, GaInP）、及∕或砷磷化鎵銦（gallium indium arsenic phosphide, GaInAsP））、或其組合。
參照第3圖，使用例如光微影和蝕刻技術圖案化第2圖所示的基底50。例如，在基底50上形成遮罩層，如墊氧化物層52和上方的墊氮化物層56。墊氧化物層52可為包括氧化矽的薄膜，使用例如熱氧化製程形成。墊氧化物層52可作為基底50和上方的墊氮化物層56之間的黏著層，且可作為蝕刻墊氮化物層56的蝕刻停止層。在一些實施例中，以氮化矽、氧氮化矽、碳氮化矽、其他類似材料、或其組合形成墊氮化物層56，且可使用低壓化學氣相沉積（low pressure chemical vapor deposition, LPCVD）或電漿輔助化學氣相沉積（plasma-enhanced chemical vapor deposition, PECVD）形成。
可使用光微影技術圖案化遮罩層。一般來說，光微影技術利用光阻材料（未繪示），其被沉積、照射（曝光）、以及顯影來移除一部分的光阻材料。剩餘的光阻材料保護下方的材料，如在本示例中的遮罩層，不受後續製程步驟的影響（如蝕刻）。在此示例中，使用光阻材料圖案化墊氧化物層52和墊氮化物層56以形成圖案化遮罩58，如第3圖所示。
後續使用圖案化遮罩58圖案化基底50的露出部分以形成溝槽61，從而在相鄰的溝槽61之間定義半導體鰭片64，如第3圖所示。在一些實施例中，藉由使用例如反應式離子蝕刻（reactive ion etch, RIE）、中性粒子束蝕刻（neutral beam etch, NBE）、其他類似方法、或其組合在基底50中蝕刻溝槽以形成半導體鰭片64。蝕刻可為異向性（anisotropic）。在一些實施例中，溝槽61可為彼此平行且彼此間隔很近的條狀物（從上示圖來看）。在一些實施例中，溝槽61可為連續，且圍繞半導體鰭片64。以下，半導體鰭片64也可以被稱為鰭片64。
可藉由任何合適的方法圖案化鰭片64。舉例來說，可使用一或多個光微影製程（包括雙重圖案化或多重圖案化製程）圖案化鰭片。一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，比使用單一或直接光微影製程所得的節距更小的圖案。舉例來說，在一實施例中，在基底上形成犧牲層，並使用光微影製程對其進行圖案化。使用自對準製程在圖案化後的犧牲層旁邊形成間隔物。之後，移除犧牲層，然後可使用剩餘的間隔物或心軸（mandrel）作為遮罩以圖案化鰭片。
第4圖繪示了在相鄰半導體鰭片64之間形成絕緣材料以形成隔離區62。絕緣材料可為氧化物、（如氧化矽）、氮化物、其他類似材料、或其組合，且可藉由高密度電漿化學氣相沉積（high-density plasma chemical vapor deposition, HDPCVD）、流動式化學氣相沉積（flowable chemical vapor deposition, FCVD）（例如在遠端電漿系統中的化學氣相沉積（chemical vapor deposition, CVD）基材料的沉積，以及後固化使其轉換為另一材料，如氧化物）、其他類似方法、或其組合。可使用其他絕緣材料及∕或其他形成製程。在所繪示的實施例中，絕緣材料為藉由流動式化學氣相沉積製程形成的氧化矽。一旦形成絕緣材料，可進行退火製程。平坦化製程（如化學機械研磨）可移除任何多餘的絕緣材料，且形成隔離區62的頂面與半導體鰭片64的頂面（未繪示）共面。也可藉由平面化製程移除圖案化遮罩58（參照第3圖）。
在一些實施例中，隔離區62包括在隔離區62和基底50∕半導體鰭片64之間的界面的襯層，例如襯氧化物（未繪示）。在一些實施例中，形成襯氧化物以減少在基底50和隔離區62之間的界面的晶格缺陷。類似地，也可使用襯氧化物來減少在半導體鰭片64和隔離區62之間的界面的晶格缺陷。襯氧化物（例如氧化矽）可為透過熱氧化基底50的表面層所形成的熱氧化物，儘管也可使用其他合適方法來形成襯氧化物。
接著，凹蝕隔離區62以形成淺溝槽隔離（shallow trench isolation, STI）區62。凹蝕隔離區62使得半導體鰭片64的上部從相鄰淺溝槽隔離區62之間凸出。淺溝槽隔離區62的頂面可具有平面（如所示）、凸面、凹面（如碟型凹陷（dishing））、或其組合。淺溝槽隔離區62的頂面可藉由合適的蝕刻形成平坦的、凸出的、及∕或凹陷的。可使用可接受的蝕刻製程凹蝕淺溝槽隔離區62，如對於隔離區62的材料具有選擇性的製程。舉例來說，可進行使用稀釋氫氟酸（dilute hydrofluoric (dHF) acid）的乾蝕刻或濕蝕刻以凹蝕隔離區62。
第2至4圖繪示了形成鰭片64的實施例，但是可在各種不同的製程中形成鰭片。舉例來說，可以合適的材料替換基底50的頂部，如對於半導體元件的預期類型（例如，N型或P型）所形成合適的磊晶材料。此後，圖案化具有磊晶材料於頂部的基底50以形成包括磊晶材料的半導體鰭片64。
如另一範例，可以在基底的頂面上形成介電層，溝槽可蝕刻穿過介電層，可在溝槽中磊晶成長同質磊晶結構，且可凹蝕介電層，使得同質磊晶結構由介電層凸出以形成鰭片。
如另一範例，可以在基底的頂面上形成介電層，溝槽可蝕刻穿過介電層，可使用與基底不同的材料在溝槽中磊晶成長異質磊晶結構，且可凹蝕介電層，使得異質磊晶結構由介電層凸出以形成鰭片。
在成長磊晶材料或磊晶結構（例如異質磊晶結構或同質磊晶結構）的實施例中，成長的材料或結構可在成長期間原位（in-situ）摻雜，其可免除先前和後續的佈植，儘管可一起使用原位和佈植摻雜。再者，在N型金屬氧化物半導體區中磊晶成長不同於在P型金屬氧化物半導體區中的材料可具有優勢。在各種實施例中，鰭片64可以包括矽鍺（例如Si xGe 1-x，其中x可在0至1的範圍）、碳化矽、純或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體、或其他類似材料。舉例來說，針對形成III-V族化合物半導體可用的材料包括砷化銦、砷化鋁（AlAs）、砷化鎵、磷化銦、氮化鎵（GaN）、砷化銦鎵（InGaAs）、砷化銦鋁（InAlAs）、銻化鎵（GaSb）、銻化鋁（AlSb）、磷化鋁（AlP）、磷化鎵、或其他類似材料，但並不以此為限。
第5圖繪示了在半導體鰭片64上形成虛置閘極結構75。在一些實施例中，虛置閘極結構75包括閘極介電質66和閘極電極68。可在虛置閘極結構75上形成遮罩70。為了形成虛置閘極結構75，在半導體鰭片64上形成介電層。介電層可為例如氧化矽、氮化矽、其多膜層、或其他類似材料，且可沉積或熱成長。
在介電層上形成閘極層，且在閘極層上方形成遮罩層。可在介電層上沉積並藉由如化學機械研磨平坦化閘極層。可在閘極層上方沉積遮罩層。可以例如多晶矽形成閘極層，儘管也可使用其他材料。遮罩層可以例如氮化矽或其他類似材料形成。
在形成其膜層之後（例如介電層、閘極層、以及遮罩層），可使用可接受的光微影和蝕刻技術圖案化遮罩層以形成遮罩70。然後，可藉由可接受的蝕刻技術將遮罩70的圖案轉移至閘極層和介電層，以分別形成閘極電極68和閘極介電層66。閘極電極68和閘極介電質66覆蓋個別半導體鰭片64的通道區。閘極電極68也可具有長度方向（lengthwise direction），其實質上垂直於個別半導體鰭片64的長度方向。
在第5圖的範例中，閘極介電質66被繪示為形成在鰭片64上（例如，在鰭片64的頂面和側壁之上）和淺溝槽隔離區62上。在其他實施例中，可藉由例如鰭片64的材料的熱氧化形成閘極介電質66，因此可在鰭片64上，而不是在淺溝槽隔離區62上，形成閘極介電質66。這些和其他變化完全企圖被包括在本揭露實施例的範圍內。
接著，如第6圖所示，在鰭片64中形成輕摻雜汲極（lightly doped source/drain, LDD）區65。可藉由佈植製程形成輕摻雜汲極區65。佈植製程可在鰭片64中佈植N型或P型雜質以形成輕摻雜汲極區65。在一些實施例中，輕摻雜汲極區65鄰接鰭式場效電晶體元件100的通道區。部分輕摻雜汲極區65可延伸於閘極電極68之下，進入鰭式場效電晶體元件100的通道區中。第6圖繪示了輕摻雜汲極區65的非限制範例。輕摻雜汲極區65的其他配置、形狀、以及形成方法也是可行的，且完全企圖被包括在本揭露實施例的範圍內。舉例來說，可在形成閘極間隔物87之後形成輕摻雜汲極區65。
繼續參照第6圖，在形成輕摻雜汲極區65之後，在虛置閘極結構75上形成閘極間隔物87。在第6圖的範例中，在閘極電極68的兩側側壁上和閘極介電質66的兩側側壁上形成閘極間隔物87。可以氮化矽、氧氮化矽、碳化矽、碳氮化矽、其他類似材料、或其組合形成閘極間隔物87，且可使用例如熱氧化、化學氣相沉積、或其他合適的沉積製程形成閘極間隔物87。
第6圖所示的閘極間隔物87的形狀和形成方法僅為非限制範例，而其他形狀和形成方法也是可行的。舉例來說，閘極間隔物87可包括第一閘極間隔物（未繪示）和第二閘極間隔物（未繪示）。可在虛置閘極結構75的兩側側壁上形成第一閘極間隔物。可在第一閘極間隔物上形成第二閘極間隔物，而第一閘極間隔物設置在個別的虛置閘極結構75和個別的第二閘極間隔物之間。在剖面示意圖中，第一閘極間隔物可具有L形。如另一個範例，可在形成磊晶源極∕汲極區80（參照第7圖）之後形成閘極間隔物87。在一些實施例中，在第7圖所示的磊晶源極∕汲極區80的磊晶製程之前，在第一閘極間隔物（未繪示）上形成虛置閘極間隔物，而在形成磊晶源極∕汲極區80之後移除虛置閘極間隔物並以第二閘極間隔物替換。這些所有的實施例完全企圖被包括在本揭露實施例的範圍內。
接著，如第7圖所示，形成源極∕汲極區80。源極∕汲極區80的形成是藉由蝕刻鰭片64以形成凹槽，並使用合適的方法（如金屬有機化學氣相沉積（metal-organic chemical vapor deposition, MOCVD）、分子束磊晶（molecular beam epitaxy, MBE）、液相磊晶（liquid phase epitaxy, LPE）、氣相磊晶（vapor phase epitaxy, VPE）、選擇性磊晶成長（selective epitaxial growth, SEG）、其他類似方法、或其組合）在凹槽中磊晶成長材料。
如第7圖所示，磊晶源極∕汲極區92可具有由個別鰭片64的表面升起的表面（例如升起於鰭片64未被凹蝕的部分之上），並可具有刻面（facet）。相鄰鰭片64的源極∕汲極區80可合併以形成連續的磊晶源極∕汲極區80。在一些實施例中，相鄰鰭片64的源極∕汲極區80不會合併，而維持分開的源極∕汲極區80。在所得的鰭式場效電晶體為N型鰭式場效電晶體的一些範例實施例中，源極∕汲極區80包括碳化矽、矽磷（silicon phosphorous, SiP）、磷摻雜矽碳（silicon carbon phosphorous, SiCP）、或其他類似材料。在所得的鰭式場效電晶體為P型鰭式場效電晶體的替代範例實施例中，源極∕汲極區80包括矽鍺、以及如硼或銦的P型雜質。
可以摻質佈植磊晶源極∕汲極區80以形成源極∕汲極區80，然後進行退火製程。佈植製程可包括形成和圖案化遮罩（如光阻）以覆蓋鰭式場效電晶體的要被保護不受佈植製程影響的區域。源極∕汲極區80可具有約1×10 19cm -3至1×10 21cm -3範圍的雜質（例如摻質）濃度。在一些實施例中，磊晶源極∕汲極區可在成長期間原位摻雜。
接著，如第8圖所示，在第7圖所示的結構上形成接觸蝕刻停止層（contact etch stop layer, CESL）89。接觸蝕刻停止層89作為在後續蝕刻製程中的蝕刻停止層，且可包括合適的材料（如氧化矽、氮化矽、氮氧化矽、其他類似材料、或其組合），且可藉由合適的形成方法形成（如化學氣相沉積、物理氣相沉積（physical vapor deposition, PVD）、其他類似方法、或其組合）。
接著，在接觸蝕刻停止層89和在虛置閘極結構75上形成第一層間介電質（interlayer dielectric, ILD）90。在一些實施例中，以介電材料形成第一層間介電質90（如氧化矽、磷矽酸玻璃（phosphosilicate glass, PSG）、硼矽酸玻璃（borosilicate glass, BSG）、硼摻雜磷矽酸玻璃（boron-doped phosphosilicate glass, BPSG）、無摻雜矽酸玻璃（undoped silicate glass, USG）、或其他類似材料），且可藉由任何合適的方法沉積（如化學氣相沉積、電漿輔助化學氣相沉積、或流動式化學氣相沉積。可進行平坦化製程（如化學機械研磨）以移除遮罩70，並移除接觸蝕刻停止層89設置在閘極電極68上的部分。在平坦化製程之後，第一層間介電質90的頂面與閘極電極68的頂面齊平。
接著，在第9圖中，進行後閘極後製（gate-last）製程（有時被稱為替換閘極製程）以主動閘極（也可被稱為替代閘極或金屬閘極）和主動閘極介電材料分別替換閘極電極68和閘極介電質66。因此，在閘極後製製程中，閘極電極68和閘極介電質66可分別被稱為虛置閘極電極和虛置閘極介電質。在一些實施例中，主動閘極為金屬閘極。
參考第9圖，虛置閘極結構75被替代閘極結構97（例如97A、97B、以及97C）替換。根據一些實施例，為了形成替代閘極結構97，在蝕刻步驟中移除閘極電極68和閘極電極68正下方的閘極介電質66，使得凹槽（未繪示）在閘極間隔物87之間形成。每個凹槽露出個別鰭片64的通道區。在虛置閘極結構75的移除期間，當蝕刻閘極電極68時，可使用閘極介電質66作為蝕刻停止層。然後，可在移除閘極電極68之後移除閘極介電質66。
接著，在凹槽中形成閘極介電層94、阻障層96、功函數層98、以及閘極電極95作為替代閘極結構97。在凹槽中順應性地沉積閘極介電層94，如在鰭片64的頂面和側壁上、在閘極間隔物87的側壁上、以及在第一層間介電質90（未繪示）的頂面上。根據一些實施例，閘極介電層94包括氧化矽、氮化矽、或其多膜層。在其他實施例中，閘極介電層94包括高介電常數（high-k）介電材料，而在這些實施例中，閘極介電層94可具有大於約7.0的k值（例如介電常數），且可包括金屬氧化物或鉿（hafnium, Hf）、鋁（aluminum, Al）、鋯（zirconium, Zr）、鑭（lanthanum, La）、鎂（magnesium, Mg）、鋇（barium, Ba）、鈦（titanium, Ti）、鉛（lead, Pb）、或其組合的矽酸鹽。閘極介電層94的形成方法可包括分子束沉積（molecular beam deposition, MBD）、原子層沉積（atomic layer deposition, ALD）、電漿輔助化學氣相沉積、或其他類似方法。
接著，在閘極介電層94上順應性地形成阻障層96。阻障層96可包括導電材料（如氮化鈦），儘管可替代地利用其他材料（如氮化鉭、鈦、鉭、或其他類似材料）。可使用化學氣相沉積製程（如電漿輔助化學氣相沉積）形成阻障層96。然而，可以替代地使用其他替代製程（如濺鍍（sputtering）、金屬有機化學氣相沉積、或原子層沉積）。
接著，在一些實施例中，在形成閘極電極95之前，可在凹槽中的阻障層96上形成功函數層98（如P型功函數層或N型功函數層）。在P型元件的閘極結構中可包括示例性P型功函數金屬，其包括氮化鈦、氮化鉭、釕（ruthanium, Ru）、鉬（molybdenum, Mo）、鋁、氮化鎢、矽化鋯、矽化鉬、矽化鉭、矽化鎳、其他合適的P型功函數材料、或其組合。在N型元件的閘極結構中可包括示例性N型功函數金屬，其包括鈦、銀（silver, Ag）、鉭鋁、碳化鉭鋁、氮化鈦鋁、碳化鉭、碳氮化鉭、矽氮化鉭、錳（manganese, Mn）、鋯、其他合適的N型功函數材料，或其組合。功函數值與功函數層的材料成分相關，因此，選擇功函數層的材料來調整功函數值，以在所形成的元件中達到目標臨界電壓（threshold voltage, Vt）。可藉由化學氣相沉積、物理氣相沉積、及∕或其他合適的製程沉積功函數層。
接著，在功函數層98上順應性地形成晶種層（未繪示）。晶種層可以包括銅（copper, Cu）、鈦、鉭、氮化鈦、氮化鉭、其他類似材料、或其組合，且可藉由原子層沉積、濺鍍、物理氣相沉積、或其他類似方法沉積。在一些實施例中，晶種層為金屬層，其可為單層或包括以不同材料形成的複數個次層的複合層。舉例來說，晶種層包括鈦層和鈦層上的銅層。
接著，在晶種層上沉積閘極電極95，並填入凹槽的剩餘部分。可以含金屬材料（如銅、鋁、鎢、其他類似材料、其組合、或其多膜層）形成閘極電極95，且可藉由例如電鍍（electroplating）、無電電鍍（electroless plating）、或其他合適的方法形成。在形成閘極電極95之後，可進行平坦化製程（如化學機械研磨）以移除閘極介電層94、阻障層96、功函數層98、晶種層、以及閘極電極95的多餘部分，其多餘的部分係在第一層間介電質90的頂面上。所得的閘介電層94、阻障層96、功函數層98、晶種層、以及閘極電極95的剩餘部分因而形成所得的鰭式場效電晶體元件100的替代閘極結構97（也被稱為金屬閘極結構）。如第9圖所示，由於平坦化製程，替代閘極結構97、閘極間隔物87、接觸蝕刻停止層89、第一層間介電質90具有共面的上表面。
接著，在第10圖中，進行金屬閘極回蝕（etch-back）製程以移除替代閘極結構97的上部，使得替代閘極結構97被凹蝕於第一層間介電質90的上表面之下。在金屬閘極回蝕製程之後，在閘極間隔物87之間形成凹槽88。可進行合適的蝕刻製程（如乾蝕刻、濕蝕刻、或其組合）作為金屬閘極回蝕製程。蝕刻製程的蝕刻劑可為鹵化物（halide）（例如四氯化碳（carbon tetrachloride, CCl 4））、氧化劑（例如氧氣（oxygen, O 2））、酸質（例如氟化氫（hydrogen fluoride, HF））、鹼質（例如氨（ammonia, NH 3））、惰性氣體（例如氬氣（argon, Ar））、其他類似材料、或其組合，作為範例。
接著，在第11圖中，凹蝕閘極間隔物87和接觸蝕刻停止層89於第一層間介電質90的上表面之下。在一些實施例中，進行異向性蝕刻製程（如乾蝕刻製程）以移除閘極間隔物87的上表面。若接觸蝕刻停止層89和閘極間隔物87包括相同的材料，或對於異向性蝕刻製程具有相同或相似的蝕刻率，則可藉由相同的異向性蝕刻製程移除接觸蝕刻停止層89。在一些實施例中，進行異向性蝕刻製程所使用的蝕刻劑，對於閘極間隔物87∕接觸蝕刻停止層89的材料具有選擇性（例如具有更高的蝕刻率）的蝕刻劑來，使得凹蝕閘極間隔物87∕接觸蝕刻停止層89（例如上部被移除），而實質上不侵蝕第一層間介電質90和替代閘極結構97。在閘極間隔物87和接觸蝕刻停止層89具有不同蝕刻率的實施例中，可進行第一異向性蝕刻製程（其使用對於閘極間隔物87的材料具有選擇性的第一蝕刻劑）以凹蝕閘極間隔物87，且可進行第二異向性蝕刻製程（其使用對於接觸蝕刻停止層89的材料具有選擇性的第二蝕刻劑）以凹蝕接觸蝕刻停止層89。凹蝕後的閘極間隔物87的上表面和凹蝕後的接觸蝕刻停止層89的上表面可與個別替代閘極結構97的上表面齊平。在一些實施例中，在形成蓋層91之後（於下詳述），凹蝕接觸蝕刻停止層89。
接著，再次凹蝕替代閘極結構97，例如使用與上述相同或相似的金屬閘極回蝕製程，使得替代閘極結構97的上表面低於閘極間隔物87的上表面（例如更接近基底的上表面）。接著，在替代閘極結構97的上表面上形成蓋層91，以保護替代閘極結構97，不會被例如氧化及∕或後續蝕刻製程影響。在所示範例中，以導電材料（例如金屬）形成蓋層91，且選擇性地在替代閘極結構97的上表面上形成。以例如鎢形成蓋層91，儘管也可使用其他合適的導電材料。可使用合適的形成方法（如化學氣相沉積、物理氣相沉積、原子層沉積、或其他類似方法）來形成蓋層91。應注意的是，在以下的論述中（除非另外敘明），導電材料是指可電性導通的材料，而導電部件（例如導線）是指可電性導通的特徵。
在第11圖的範例中，蓋層91、凹蝕後的閘極間隔物87、以及凹蝕後的接觸蝕刻停止層89具有齊平（例如共面）的上表面。在其他實施例中，在蓋層91、凹蝕後的閘極間隔物87、以及凹蝕後的接觸蝕刻停止層89的上表面之間存在位移（offset）（例如垂直距離）。由於閘極間隔物87和接觸蝕刻停止層89的凹蝕，第10圖中的凹槽88被擴張並在第11圖中被標示為凹槽88’。
接著，在第12圖中，形成介電材料99以填入凹槽88’，且可接著進行平坦化製程（如化學機械研磨）由第一層間介電質90的上表面移除介電材料99的多餘部分。在一實施例中，介電材料99為氮化物（例如氮化矽、氧氮化矽、或碳氮化矽）。可使用任何合適的形成方法（如化學氣相沉積、電漿輔助化學氣相沉積、或其他類似方法）形成介電材料99。介電材料99保護下方的結構，如替代閘極結構97、閘極間隔物87、以及部分下方的接觸蝕刻停止層89不受到用來形成源極∕汲極接觸件的後續蝕刻製程的影響。細節將於以下論述。
接著，在第13圖中，在第一層間介電質90上形成介電層101，且在介電層101上形成圖案化遮罩層102（如圖案化光阻）。介電層101可包括與第一層間介電質90相同或相似的材料，且可以與第一層間介電質90相同或相似的方法形成，因而不再贅述。在第13圖的範例中，在圖案化遮罩層102中的開口係在一些源極∕汲極區80上（例如正上方）和（至少部分的）介電材料99上。
接著，進行蝕刻製程以移除第一層間介電質90和介電層101在圖案化遮罩層102的開口下方的部分。蝕刻製程可為異向性蝕刻製程，如反應式離子蝕刻、原子層蝕刻（atomic layer etch, ALE）、或其他類似方法。蝕刻製程可使用對於第一層間介電質90和介電層101的材料具有選擇性（例如具有更高蝕刻率）的蝕刻劑。如第13圖所示，在蝕刻製程之後，在第一層間介電質90中（如在接觸蝕刻停止層89的兩側側壁之間和源極∕汲極區80上）形成開口104。開口104露出下方的源極∕汲極區80。開口104係用來在後續的製程中形成自對準源極∕汲極接觸件109（參照第14圖）。第13圖中開口104的數量和位置僅為非限制範例，所屬技術領域中具有通常知識者將輕易理解可形成任何數量的開口104，而開口104的位置可在任何合適的位置。
介電材料99保護（例如屏蔽）下方的結構（例如閘極間隔物87和接觸蝕刻停止層89）不受到異向性蝕刻製程的影響，以形成開口104。可以觀察到，在製程期間，閘極間隔物87∕接觸蝕刻停止層89的角落區107傾向被蝕去的速率高於閘極間隔物87∕接觸蝕刻停止層89的其他區域被蝕去的速率，導致「肩面損失（shoulder loss）」的問題。可藉由閘極間隔物87∕接觸蝕刻停止層89的材料與第一層間介電質90∕介電層101的材料之間的蝕刻選擇比降低造成肩面損失問題，而蝕刻選擇比降低可能是在先進半導體製造中降低臨界尺寸（critical dimension, CD）的結果。若肩面損失問題造成替代閘極結構97露出，當在後續製程中以導電材料填入開口104時，替代閘極結構97和鄰近的源極∕汲極區80之間可能發生電性短路。介電材料99屏蔽閘極間隔物87∕接觸蝕刻停止層89不受異向性蝕刻製程的影響，因而減少或防止肩面損失的發生，進而減少或防止藉由替代閘極結構97和源極∕汲極區80之間的電性短路所造成的元件失效。
接著，在第14圖中，在第13圖的結構上順應性地形成阻障層105。阻障層105可包括鈦、鉭、氮化鈦、氮化鉭、或其他類似材料，且可使用合適的形成方法（如原子層沉積、化學氣相沉積、或其他類似方法）形成。在一些實施例中，形成阻障層105襯於開口104的側壁和底部。
接著，在開口104露出的源極∕汲極區80上形成矽化物區108。矽化物區108可首先藉由沉積能夠與半導體材料（例如矽、鍺）反應的金屬層來形成矽化物或鍺化物區，如在源極∕汲極區80上的鎳（nickel, Ni）、鈷（cobalt, Co）、鈦、鉭、鉑（platinum, Pt）、鎢、其他貴金屬（noble metal）、其他耐火金屬（refractory metal）、稀土金屬（rare earth metal）、或其合金，然後進行熱退火（thermal anneal）製程以形成矽化物區108。在一些實施例中，在熱退火製程之後藉由例如蝕刻製程移除沉積的金屬層未反應的部分。儘管區域108被稱為矽化物區，區域108也可以是鍺化物區或矽鍺化物區（例如包括矽化物和鍺化物的區域）。在阻障層105包括如鈦或鉭的合適的金屬材料的範例實施例中，在阻障層105形成之後藉由進行熱退火製程來形成矽化物區108，使得阻障層105在開口104的底部的部分（例如在源極∕汲極區80上）與源極∕汲極區80反應以形成矽化物區108。
接著，使用合適的形成方法（如物理氣相沉積、化學氣相沉積、原子層沉積、電鍍、或其他類似方法）形成導電材料（如鈦、鈷、或其他類似材料）以填入開口104。接著，進行平坦化製程（如化學機械研磨）以移除圖案化遮罩層102、介電層101、以及導電材料設置於開口104之外的部分。導電材料在開口104中剩餘的部分形成自對準源極∕汲極接觸件109。為了簡單起見，自對準的源極∕汲極接觸件109也可被稱為源極∕汲極接觸件109。
第14圖進一步繪示了例如在介電材料99的上表面上的金屬區103。金屬區103（也可被稱為金屬層）為源極∕汲極接觸件109的導電材料未被平坦化製程移除的殘留部分。換言之，在一些實施例中，以相同的導電材料形成金屬區103和源極∕汲極接觸件109。金屬區103的形成可能由於例如介電材料99的上表面並不完全平坦（例如具有凹痕（divot）），因此源極∕汲極接觸件109的導電材料被沉積到凹痕中而未被平坦化製程移除。在理想的情況下，金屬區103不應存在。然而，若平坦化製程不充分而金屬區103遺留在介電材料99上，要形成穿過介電材料99的通孔的後續蝕刻製程可能因金屬區103而過早地停止，從而導致元件失效。本揭露實施例揭露了一種多重步驟的蝕刻製程，以確保通孔將適當地形成，無論金屬區103是否存在。細節將於以下論述。應注意的是，第14圖中金屬區103的數量和位置僅為例示性目的，而並非用以限制。
接著，在第15圖中，在第一層間介電質90上依次地形成蝕刻停止層111、介電層112、以及三層光阻116。以合適的材料（例如氮化矽、碳化矽、碳氮化矽、或其他類似材料），藉由合適的形成方法（如化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積、或其他類似方法）形成蝕刻停止層111。介電層112可包括與第一層間介電質90相同或相似的材料，且可以以相同或相似的形成方法形成，因而不再贅述。
在一些實施例中，三層光阻116包括頂部光阻層117、中間層115、以及底部抗反射塗（bottom anti-reflective coating, 底部抗反射塗）層113。三層光阻116的底部抗反射塗層113可包括有機或無機材料。中間層115可包括氮化矽、氧氮化矽、或其他類似材料，其對於頂部光阻層117具有蝕刻選擇比，使得可使用頂部光阻層117作為遮罩層以圖案化中間層115。頂部光阻層117可以包括光敏材料。可使用任何合適的沉積方法（如物理氣相沉積、化學氣相沉積、旋轉塗佈、其他類似方法、或其組合）以形成三層光阻116。
一旦形成了三層光阻116，使用例如光微影和蝕刻技術在頂部光阻層117中形成圖案118（也稱為開口118）。在所示的實施例中，在替代閘極結構97上（例如正上方）形成圖案118。
接著，在第16圖中，使用異向性蝕刻製程（如第一乾蝕刻製程）將頂部光阻層117中的圖案118（例如118A、118C）延伸穿過中間層115和底部抗反射塗層113，且被轉移到下方的膜層（例如介電層112、蝕刻停止層111、介電材料99）。在第16圖的範例中，在金屬閘極結構97A上的開口118A延伸穿過介電層112、穿過蝕刻停止層111、並進入介電材料99中。換言之，在第一乾蝕刻製程之後，開口118A的底部係在介電材料99的上表面和下表面之間。應注意的是，在金屬閘極結構97C上的開口118C延伸穿過介電層112、穿過蝕刻停止層111，但基於例如介電層112∕蝕刻停止層111與金屬區103之間的蝕刻選擇比而停止於（例如露出）金屬區103。換言之，金屬區103防止第一乾蝕刻製程達到開口118C的目標深度。
在一些實施例中，第一乾蝕刻製程為使用製程氣體進行的第一電漿製程（也被稱為電漿蝕刻製程），其製程氣體包括六氟-1,3-丁二烯（hexafluoro-1,3-butadiene, C 4F 6）、八氟環丁烷（octafluorocyclobutane, C 4F 8）、二氟甲烷（difluoromethane, CH 2F 2）、或其組合。可使用載體氣體（如氮氣（nitrogen, N 2）或氦氣（helium, He））將製程氣體乘載至製程腔體中。根據一些實施例，第一電漿製程為直接電漿製程，其電漿係在鰭式場效電晶體元件100被處理的相同製程腔體中產生。使用高頻射頻（high-frequency radio-frequency, HFRF）功率（例如具有約60MHz的頻率）和低頻射頻（low-frequency radio-frequency, LFRF）功率（例如具有約2MHz）進行第一電漿製程。使用高頻射頻功率針對離子化並產生電漿，而使用低頻射頻功率（也稱為偏壓功率）針對轟擊（bombard）膜層（例如介電層112、蝕刻停止層111、以及介電材料99）以利移除。根據本揭露的一些實施例，第一電漿製程的高頻射頻功率在約50W和400W之間的範圍，而第一電漿製程的低頻射頻功率在約400W和600W之間的範圍。在一些實施例中，選擇低頻射頻功率的範圍（例如在約400W和600W之間）以針對介電層112提供蝕刻能力（例如蝕刻率）目標水平，以維持介電層112（例如氧化矽）和介電材料99（例如氮化矽）之間的蝕刻選擇比的目標水平，且避免在第一乾蝕刻製程期間的蝕刻不足。
接著，在第17圖中，進行濕蝕刻製程（也被稱為濕清潔製程）以清潔開口118。在一些實施例中，使用濕清潔化學品進行濕蝕刻製程，其化學品可為例如，溶解在水中的鹽酸（hydrochloric acid, HCl）和碳酸（carbonic acid, H 2CO 3）的混合物。濕蝕刻製程由開口118移除第一乾蝕刻製程的殘留物和副產品（例如聚合物）。濕蝕刻製程也蝕刻穿過在開口118C底部的金屬區103以露出下方的介電材料99。在一些實施例中，濕清潔化學品對於第一乾蝕刻製程的殘留物∕副產物（例如聚合物）和金屬區103具有選擇性（例如具有更高的蝕刻率），使得殘留物∕副產物和金屬區103被移除（例如被蝕刻），而實質上不侵蝕其他膜層∕材料。
接著，在第18圖中，進行第二乾蝕刻製程以將開口118延伸穿過介電材料99並露出蓋層91。在一些實施例中，第二乾蝕刻製程為使用製程氣體進行的第二電漿製程，其製程氣體包括二氟甲烷和氫氣（hydrogen, H 2）。在一些實施例中，第二電漿製程與第一乾蝕刻製程的第一電漿製程類似，且第二電漿製程的高頻射頻功率在約50W和400W之間的範圍，而第二電漿製程的低頻射頻功率在約0W和150W之間的範圍。在一些實施例中，選擇第二電漿製程的低頻射頻功率小於第一電漿製程的低頻射頻功率（例如小於約150W）。選擇第二電漿製程的低頻射頻功率以針對介電材料99提供蝕刻能力（例如蝕刻率）的目標水平，以達到開口118的在介電材料99中更均勻的深度，且避免放大開口118的尺寸（例如寬度W）。如第16～18圖所示，多重步驟蝕刻製程（包括第一乾蝕刻製程、濕蝕刻製程、以及第二乾蝕刻製程）確保通孔（例如118）適當地形成，無論金屬區103是否存在。
接著，在第19圖中，移除三層光阻116（例如藉由灰化製程）。接著，形成導電材料121以填入開口118。導電材料可為例如鎢、鈦、或其他類似材料，且可藉由合適的形成方法（如化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積、或其他類似方法）形成。接著，進行平坦化製程（如化學機械研磨）以移除介電層112、以及導電材料121於蝕刻停止層111的上表面上的部分。換言之，在蝕刻停止層111露出之後，停止平坦化製程。導電材料121的剩餘部分形成導孔121，於替代閘極結構97上並電性耦合至替代閘極結構97。第19圖更繪示了在蝕刻停止層111的上表面上的金屬區124。金屬區124可包括導電材料121的殘留部分，其藉由化學機械研磨製程研磨並沉積在蝕刻停止層111上表面的下部區域。應注意的是，第19圖中金屬區124的數量和位置僅用於例示性目的，而並非用以限制。
第19圖中的金屬區124係在源極∕汲極接觸件109的正上方。金屬區124可造成要形成通孔（參照例如第21圖中的128）的後續蝕刻製程過早地停止。可使用與上述相同或相似的多重步驟蝕刻製程來適當地形成通孔，無論金屬區124是否存在。細節將於以下論述。
接著，在第20圖中，在蝕刻停止層111上依次地形成介電層122和三層光阻126。介電層122和三層光阻126可與第18圖的介電層112和三層光阻116相同或相似，因而不再贅述。
如第20圖所示，使用例如光微影和蝕刻技術在三層光阻126的頂部光阻層127中形成圖案128（也被稱為開口128）。在所示的實施例中，在源極∕汲極接觸件109上（例如正上方）形成圖案128。
接著，在第21圖中，使用上述第一乾蝕刻製程將頂部光阻層127中的圖案128（例如128A、128B）延伸穿過三層光阻126的中間層125和底部抗反射塗層123，且被轉移到下方的膜層（例如介電層122、蝕刻停止層111）。在第21圖的範例中，開口128B延伸穿過介電層122並進入蝕刻停止層111。換言之，在第一乾蝕刻製程之後，開口128B的底部係在蝕刻停止層111的上表面和下表面之間。應注意的是，開口128A延伸穿過介電層122，但基於例如介電層122與金屬區124之間的蝕刻選擇比而停止於（例如露出）金屬區124。
接著，在第22圖中，進行上述濕蝕刻製程以清潔開口128。濕蝕刻製程移除第一乾蝕刻製程的殘留物和副產物（例如，聚合物）。濕蝕刻製程也蝕刻穿過在開口128A底部的金屬區124以露出蝕刻停止層111。在一些實施例中，濕清潔化學品對於第一乾蝕刻製程的殘留物∕副產物（例如聚合物）和金屬區124具有選擇性（例如具有更高的蝕刻率），使得殘留物∕副產物和金屬區124被移除（例如被蝕刻）而實質上不侵蝕其他膜層∕材料。
接著，在第23圖中，進行上述第二乾蝕刻製程以延伸開口128穿過蝕刻停止層111並露出源極∕汲極接觸件109。如第21～23圖中所示，多重步驟蝕刻製程（包括第一乾蝕刻製程、濕蝕刻製程、以及第二乾蝕刻製程）確保通孔（例如128）適當地形成，無論金屬區124是否存在。
接著，在第24圖中，形成導電材料131以填入開口128。導電材料可為例如鎢、鈦、或其他類似材料，且可藉由合適的形成方法（如化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積、或其他類似方法）形成。接著，進行平坦化製程（如化學機械研磨）以移除三層光阻126、介電層122、以及導電材料131於蝕刻停止層111的上表面上的部分。導電材料131的剩餘部分形成導孔131，於源極∕汲極接觸件109上並電性耦合至源極∕汲極接觸件109。
可以在第24圖的製程之後進行額外製程以完成鰭式場效電晶體元件100的製造。舉例來說，在第24圖的結構上形成互連結構（包括多重介電層和形成在多重介電層中的導電部件（例如導孔、導線））以互連下方的電子組件來形成具有功能的電路。細節將不於此論述。
本揭露的實施例可達到一些優勢特徵。舉例來說，於此所揭露的多重步驟蝕刻製程（包括第一乾蝕刻製程、濕蝕刻製程、以及第二乾蝕刻製程）確保通孔（例如118、128）適當地形成，無論金屬區103或124是否存在。結果是，避免或減少了不充分的通孔蝕刻所造成的產品缺陷。
第25圖是根據一些實施例，繪示製造半導體元件的方法1000的流程圖。應理解的是，第25圖所示的實施例方法僅為多種可能的實施例方法的其中一個範例。所屬技術領域中具有通常知識者會認識到許多變化、替代、以及修改。舉例來說，可新增、移除、替換、重新排列、以及重複第25圖所示的各種步驟。
參照第25圖，在方框1010，凹蝕閘極結構至介電層的上表面之下，介電層圍繞閘極結構。在方框1020，在凹蝕後的閘極結構上形成第一介電材料。在方框1030，在第一介電材料上形成第二介電材料。在方框1040，使用第一乾蝕刻製程形成開口延伸穿過第二介電材料並進入第一介電材料。在方框1050，在第一乾蝕刻製程之後，藉由濕清潔製程清潔開口。在方框1060，在濕清潔製程之後，使用第二乾蝕刻製程將開口延伸穿過第一介電材料。在方框1070，以導電材料填入開口。
在一實施例中，一種半導體元件的形成方法，包括：於鰭片上形成金屬閘極結構，鰭片凸出於基底之上，金屬閘極結構被層間介電層圍繞；凹蝕金屬閘極結構於層間介電層的上表面之下，其遠離基底；在凹蝕之後，於凹蝕後的金屬閘極結構上形成第一介電層；於第一介電層和層間介電層上形成蝕刻停止層；於蝕刻停止層上形成第二介電層；進行第一乾蝕刻製程以形成第一開口延伸穿過第二介電層、穿過蝕刻停止層、以及進入第一介電層；在第一乾蝕刻製程之後，進行濕蝕刻製程以清潔第一開口；以及在濕蝕刻製程之後，進行第二乾蝕刻製程以延伸第一開口穿過第一介電層。在一實施例中，半導體元件的形成方法更包括在第二乾蝕刻製程之後，以導電材料填入第一開口。在一實施例中，形成第一介電層的上表面以與層間介電層的上表面齊平。在一實施例中，半導體元件的形成方法更包括在形成第一介電層之前，凹蝕金屬閘極結構的閘極間隔物於層間介電層的上表面之下，其中於凹蝕後的閘極間隔物上形成第一介電層。在一實施例中，第一乾蝕刻製程為第一電漿製程，而第二乾蝕刻製程為第二電漿製程。在一實施例中，以第一偏壓功率進行第一電漿製程，而以第二偏壓功率進行第二電漿製程，第二偏壓功率不同於第一偏壓功率。在一實施例中，第二偏壓功率低於第一偏壓功率。在一實施例中，以氮化矽形成第一介電層，而以氧化矽形成第二介電層。在一實施例中，第一乾蝕刻製程為第一電漿製程，而第二乾蝕刻製程為第二電漿製程，使用第一製程氣體進行第一電漿製程，而使用第二製程氣體進行第二電漿製程，第一製程氣體包括六氟-1,3-丁二烯、八氟環丁烷、或二氟甲烷，而第二製程氣體包括二氟甲烷和氫氣。在一實施例中，使用濕清潔化學品進行濕蝕刻製程，濕清潔化學品包括鹽酸和碳酸。在一實施例中，半導體元件的形成方法更包括在形成第一介電層之後和在形成蝕刻停止層之前：移除層間介電層鄰近金屬閘極結構的部分以形成在層間介電層中的第二開口，第二開口露出下方的源極∕汲極區；以導電材料填入第二開口；以及在填入之後，進行平坦化製程以移除導電材料設置於第二開口之外的部分。在一實施例中，在平坦化製程之後，導電材料的殘留部分遺留在第一介電層的上表面上，其中半導體元件的形成方法更包括：使用第一乾蝕刻製程形成第三開口延伸穿過第二介電層和蝕刻停止層，其中第三開口的底部露出導電材料的殘留部分；使用濕蝕刻製程蝕刻穿過導電材料的殘留部分以露出第一介電層；以及使用第二乾蝕刻製程延伸第三開口穿過第一介電層。
在一實施例中，一種半導體元件的形成方法，包括：凹蝕閘極結構於介電層的上表面之下，介電層圍繞閘極結構；於凹蝕後的閘極結構上形成第一介電材料；於第一介電材料上形成第二介電材料；使用第一乾蝕刻製程形成開口延伸穿過第二介電材料，且進入第一介電材料；在第一乾蝕刻製程之後，濕清潔開口；在濕清潔之後，使用第二乾蝕刻製程延伸開口穿過第一介電材料；以及以導電材料填入開口。在一實施例中，第一乾蝕刻製程為第一電漿製程，而第二乾蝕刻製程為第二電漿製程。在一實施例中，第一電漿製程的第一偏壓功率高於第二電漿製程的第二偏壓功率。在一實施例中，第一介電材料為氮化物，而第二介電材料為氧化物。在一實施例中，使用第一製程氣體進行第一電漿製程，使用第二製程氣體進行第二電漿製程，且使用濕清潔化學品進行濕清潔，第一製程氣體包括六氟-1,3-丁二烯、八氟環丁烷、或二氟甲烷，第二製程氣體包括二氟甲烷和氫氣，而濕清潔化學品包括鹽酸和碳酸。
在一實施例中，一種半導體元件的形成方法，包括：於鰭片上形成閘極結構，鰭片凸出於基底之上，其中閘極結構被介電層圍繞；於閘極結構上形成氮化物層；於氮化物層上形成蝕刻停止層；於蝕刻停止層上形成氧化物層；藉由第一乾蝕刻製程形成第一開口延伸穿過氧化物層、穿過蝕刻停止層、以及進入氮化物層；在第一乾蝕刻製程之後，藉由濕蝕刻製程清潔第一開口；在清潔第一開口之後，藉由第二乾蝕刻製程延伸第一開口穿過氮化物層；以及在第二乾蝕刻製程之後，以導電材料填入第一開口。在一實施例中，第一乾蝕刻製程為第一電漿蝕刻製程，而第二乾蝕刻製程為第二電漿蝕刻製程，以第一偏壓功率進行第一電漿蝕刻製程，而以第二偏壓功率進行第二電漿蝕刻製程，第二偏壓功率低於第一偏壓功率。在一實施例中，半導體元件的形成方法更包括：藉由第一乾蝕刻製程形成第二開口延伸穿過氧化物層和穿過蝕刻停止層，其中第二開口的底部露出設置於蝕刻停止層和氮化物層之間的金屬區域；藉由濕蝕刻製程蝕刻穿過金屬區域；以及藉由第二乾蝕刻製程延伸第二開口穿過氮化物層。
以上概述數個實施例之特徵，以使所屬技術領域中具有通常知識者可以更加理解本揭露實施例的觀點。所屬技術領域中具有通常知識者應理解，可輕易地以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及∕或優勢。所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本揭露的精神與範圍，且可在不違背本揭露之精神和範圍下，做各式各樣的改變、取代和替換。
30:鰭式場效電晶體 50:基底 52:墊氧化物層 56:墊氮化物層 58:圖案化遮罩 61:溝槽 62:（淺溝槽）隔離區 64:（半導體）鰭片 65:輕摻雜汲極區 66:閘極介電質 68:閘極電極 70:遮罩 75:虛置閘極結構 80:（磊晶）源極∕汲極區 87:閘極間隔物 88:凹槽 88’:凹槽 89:接觸蝕刻停止層 90:第一層間介電質 91:蓋層 94:閘極介電層 95:閘極電極 96:阻障層 97:替代閘極結構 97A:金屬閘極結構 97B:金屬閘極結構 97C:金屬閘極結構 98:功函數層 99:介電材料 100:鰭式場效電晶體元件 101:介電層 102:圖案化遮罩層 103:金屬區 104:開口 105:阻障層 107:角落區 108:矽化物區 109:源極∕汲極接觸件 111:蝕刻停止層 112:介電層 113:底部抗反射塗層 115:中間層 116:三層光阻 117:頂光阻層 118:圖案 118A:開口 118C:開口 121:導電材料∕導孔 122:介電層 123:底部抗反射塗層 124:金屬區 125:中間層 126:三層光阻 127:頂光阻層 128:圖案 128A:開口 128B:開口 131:導電材料∕導孔 1000:方法 1010:方框 1020:方框 1030:方框 1040:方框 1050:方框 1060:方框 1070:方框 A-A:剖面 B-B:剖面 W:寬度
以下將配合所附圖式詳述本揭露實施例之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本揭露實施例的特徵。 第1圖是根據一些實施例，鰭式場效電晶體（fin field-effect transistor, FinFET）的透視圖。 第2～24圖是根據一實施例，繪示在製造鰭式場效電晶體的各種階段的剖面示意圖。 第25圖是根據一些實施例，繪示半導體元件的形成方法的流程圖。
無
1000:方法
1010,1020,1030,1040,1050,1060,1070:方框

Claims (20)

  1. 一種半導體元件的形成方法，包括： 形成一金屬閘極結構於一鰭片上，該鰭片凸出於一基底之上，該金屬閘極結構被一層間介電（interlayer dielectric, ILD）層圍繞； 凹蝕該金屬閘極結構於該層間介電層的一上表面之下，其遠離該基底； 在凹蝕之後，形成一第一介電層於凹蝕後的該金屬閘極結構上； 形成一蝕刻停止層（etch stop layer, ESL）於該第一介電層和該層間介電層上； 形成一第二介電層於該蝕刻停止層上； 進行一第一乾蝕刻製程以形成一第一開口延伸穿過該第二介電層、穿過該蝕刻停止層、以及進入該第一介電層； 在該第一乾蝕刻製程之後，進行一濕蝕刻製程以清潔該第一開口；以及 在該濕蝕刻製程之後，進行一第二乾蝕刻製程以延伸該第一開口穿過該第一介電層。
  2. 如請求項1之半導體元件的形成方法，更包括在該第二乾蝕刻製程之後，以一導電材料填入該第一開口。
  3. 如請求項1之半導體元件的形成方法，其中形成該第一介電層的一上表面以與該層間介電層的該上表面齊平。
  4. 如請求項1之半導體元件的形成方法，更包括在形成該第一介電層之前，凹蝕該金屬閘極結構的多個閘極間隔物於該層間介電層的該上表面之下，其中形成該第一介電層於凹蝕後的該些閘極間隔物上。
  5. 如請求項1之半導體元件的形成方法，其中該第一乾蝕刻製程為一第一電漿製程，而該第二乾蝕刻製程為一第二電漿製程。
  6. 如請求項5之半導體元件的形成方法，其中以一第一偏壓功率進行該第一電漿製程，而以一第二偏壓功率進行該第二電漿製程，該第二偏壓功率不同於該第一偏壓功率。
  7. 如請求項6之半導體元件的形成方法，其中該第二偏壓功率低於該第一偏壓功率。
  8. 如請求項1之半導體元件的形成方法，其中以氮化矽形成該第一介電層，而以氧化矽形成該第二介電層。
  9. 如請求項8之半導體元件的形成方法，其中該第一乾蝕刻製程為一第一電漿製程，而該第二乾蝕刻製程為一第二電漿製程，使用一第一製程氣體進行該第一電漿製程，而使用一第二製程氣體進行該第二電漿製程，該第一製程氣體包括六氟-1,3-丁二烯（hexafluoro-1,3-butadiene, C 4F 6）、八氟環丁烷（octafluorocyclobutane, C 4F 8）、或二氟甲烷（difluoromethane, CH 2F 2），而該第二製程氣體包括二氟甲烷和氫氣（hydrogen, H 2）。
  10. 如請求項9之半導體元件的形成方法，其中使用一濕清潔化學品進行該濕蝕刻製程，該濕清潔化學品包括鹽酸（hydrochloric acid, HCl）和碳酸（carbonic acid, H 2CO 3）。
  11. 如請求項1之半導體元件的形成方法，更包括在形成該第一介電層之後和在形成該蝕刻停止層之前： 移除該層間介電層鄰近該金屬閘極結構的一部分以形成在該層間介電層中的一第二開口，該第二開口露出下方的一源極∕汲極區； 以一導電材料填入該第二開口；以及 在填入之後，進行一平坦化製程以移除該導電材料設置於該第二開口之外的部分。
  12. 如請求項11之半導體元件的形成方法，其中在該平坦化製程之後，該導電材料的一殘留部分遺留在該第一介電層的一上表面上，其中該半導體元件的形成方法更包括： 使用該第一乾蝕刻製程形成一第三開口延伸穿過該第二介電層和該蝕刻停止層，其中該第三開口的底部露出該導電材料的該殘留部分； 使用該濕蝕刻製程蝕刻穿過該導電材料的該殘留部分以露出該第一介電層；以及 使用該第二乾蝕刻製程延伸該第三開口穿過該第一介電層。
  13. 一種半導體元件的形成方法，包括： 凹蝕一閘極結構於一介電層的一上表面之下，該介電層圍繞該閘極結構； 形成一第一介電材料於凹蝕後的該閘極結構上； 形成一第二介電材料於該第一介電材料上； 使用一第一乾蝕刻製程形成一開口延伸穿過該第二介電材料，且進入該第一介電材料； 在該第一乾蝕刻製程之後，濕清潔該開口； 在濕清潔之後，使用一第二乾蝕刻製程延伸該開口穿過該第一介電材料；以及 以一導電材料填入該開口。
  14. 如請求項13之半導體元件的形成方法，其中該第一乾蝕刻製程為一第一電漿製程，而該第二乾蝕刻製程為一第二電漿製程。
  15. 如請求項14之半導體元件的形成方法，其中該第一電漿製程的一第一偏壓功率高於該第二電漿製程的一第二偏壓功率。
  16. 如請求項14之半導體元件的形成方法，其中該第一介電材料為氮化物，而該第二介電材料為氧化物。
  17. 如請求項16之半導體元件的形成方法，其中使用一第一製程氣體進行該第一電漿製程，使用一第二製程氣體進行該第二電漿製程，且使用一濕清潔化學品進行該濕清潔，該第一製程氣體包括六氟-1,3-丁二烯、八氟環丁烷、或二氟甲烷，該第二製程氣體包括二氟甲烷和氫氣，而該濕清潔化學品包括鹽酸和碳酸。
  18. 一種半導體元件的形成方法，包括： 形成一閘極結構於一鰭片上，該鰭片凸出於一基底之上，其中該閘極結構被一介電層圍繞； 形成一氮化物層於該閘極結構上； 形成一蝕刻停止層於該氮化物層上； 形成一氧化物層於該蝕刻停止層上； 藉由一第一乾蝕刻製程形成一第一開口延伸穿過該氧化物層、穿過該蝕刻停止層、以及進入該氮化物層； 在該第一乾蝕刻製程之後，藉由一濕蝕刻製程清潔該第一開口； 在清潔該第一開口之後，藉由一第二乾蝕刻製程延伸該第一開口穿過該氮化物層；以及 在該第二乾蝕刻製程之後，以一導電材料填入該第一開口。
  19. 如請求項18之半導體元件的形成方法，其中該第一乾蝕刻製程為一第一電漿蝕刻製程，而該第二乾蝕刻製程為一第二電漿蝕刻製程，以一第一偏壓功率進行該第一電漿蝕刻製程，而以一第二偏壓功率進行該第二電漿蝕刻製程，該第二偏壓功率低於該第一偏壓功率。
  20. 如請求項18之半導體元件的形成方法，更包括： 藉由該第一乾蝕刻製程形成一第二開口延伸穿過該氧化物層和穿過該蝕刻停止層，其中該第二開口的底部露出設置於該蝕刻停止層和該氮化物層之間的一金屬區域； 藉由該濕蝕刻製程蝕刻穿過該金屬區域；以及 藉由該第二乾蝕刻製程延伸該第二開口穿過該氮化物層。
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US12040233B2 (en) * 2021-03-10 2024-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field-effect transistor device and method

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332536A (ja) * 2002-05-10 2003-11-21 Fujitsu Ltd 半導体装置の製造方法
KR101231019B1 (ko) 2007-12-18 2013-02-07 양병춘 집적회로장치 제조방법
CN102592989B (zh) 2011-01-07 2015-04-08 中国科学院微电子研究所 层间电介质的近界面平坦化回刻方法
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9147767B2 (en) 2014-02-07 2015-09-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9431304B2 (en) * 2014-12-22 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for metal gates
US9941376B2 (en) 2015-04-30 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate scheme for device and methods of forming
US9634141B1 (en) 2015-10-14 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interlayer dielectric film in semiconductor devices
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10163704B2 (en) 2015-12-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US9929271B2 (en) 2016-08-03 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10510598B2 (en) 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned spacers and method forming same
US11600713B2 (en) * 2018-05-30 2023-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11244898B2 (en) * 2018-06-29 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd Integrated circuit interconnect structures with air gaps
US11011636B2 (en) 2018-09-27 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with hard mask layer over gate structure and method for forming the same
US10714329B2 (en) * 2018-09-28 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-clean for contacts
US11296077B2 (en) * 2018-11-19 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with recessed silicon cap and method forming same
US11069784B2 (en) 2019-05-17 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US12040233B2 (en) * 2021-03-10 2024-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field-effect transistor device and method

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