TWI749845B

TWI749845B - 積體電路導線結構及其製造方法

Info

Publication number: TWI749845B
Application number: TW109138316A
Authority: TW
Inventors: 錢大恩
Original assignee: 南亞科技股份有限公司
Priority date: 2020-11-03
Filing date: 2020-11-03
Publication date: 2021-12-11
Also published as: CN114446870B; TW202220104A; CN114446870A

Abstract

一種積體電路導線結構的製造方法包括:提供基板及位於基板上的第一介電層；在第一介電層上形成第一蝕刻遮罩；透過第一蝕刻遮罩蝕刻第一介電層，以形成溝槽；在溝槽中形成第一導電結構，並在第一導電結構及第一介電層上形成導電層；在導電層上形成對準第一導電結構設置的第二蝕刻遮罩；以及透過第二蝕刻遮罩蝕刻導電層，以形成接觸第一導電結構的第二導電結構。

Description

積體電路導線結構及其製造方法

本發明涉及半導體的技術領域，特別涉及一種積體電路導線結構及其製造方法。

隨著半導體技術的發展，對於積體電路的體積和面積要求越趨嚴格。其中，為了實現更高效的操作速度和達到更低的耗能，半導體結構的尺寸便成了關鍵所在。

然而，在形成半導體的導電結構常會有技術上的限制，例如光阻的高度過高容易倒塌，而難以形成特定尺寸或外型的導電結構。

因此，如何能克服技術上的難題，形成特定尺寸的導電結構，是目前業界亟欲投入研發資源解決的問題。

有鑑於此，本發明之一目的在於提出一種積體電路導線結構的製造方法。

在本發明的一個或多個實施方式中，積體電路導線結構的製造方法包括提供基板及位於基板上的第一介電層；在第一介電層上形成第一蝕刻遮罩；透過第一蝕刻遮罩蝕刻第一介電層，以形成溝槽；在溝槽中形成第一導電結構，並在第一導電結構及第一介電層上形成導電層；在導電層上形成對準第一導電結構的第二蝕刻遮罩；以及透過第二蝕刻遮罩蝕刻導電層，以形成接觸第一導電結構的第二導電結構。

在本發明的一些實施方式中，製造方法進一步包括：形成第一蝕刻終止層在基板與第一介電層之間。

在本發明的一些實施方式中，第一介電層包括第一介電子層及第二介電子層，第二介電子層位於第一介電子層上。

在本發明的一些實施方式中，製造方法進一步包括：形成第二蝕刻終止層在第一介電子層及第二介電子層之間。

在本發明的一些實施方式中，形成溝槽包括：在第二介電子層形成第二子溝槽；以及在第一介電子層形成第一子溝槽連通第二子溝槽以形成溝槽。

在本發明的一些實施方式中，第一子溝槽的寬度小於第二子溝槽的寬度。

在本發明的一些實施方式中，第一導電結構包括第一導電子結構及第二導電子結構，第二導電子結構位於第一導電子結構上，且第二導電子結構的寬度大於第一導電子結構的寬度。

本發明之另一目的在提供一種用於積體電路的導線結構。

在本發明的一些實施方式中，一種積體電路導線結構包括基板、第一介電層、第二介電層、第一導電結構及第二導電結構。第一介電層位於基板上。第一導電結構，位於第一介電層內。第二介電層位於第一介電層上，第二導電結構位於第二介電層內。第一導電結構包括第一導電子結構及第二導電子結構，第二導電子結構位於第一導電子結構上，且第二導電結構接觸第一導電結構的第二導電子結構。

在本發明的一些實施方式中，第二導電子結構的寬度大於第一導電子結構的寬度。

在本發明的一些實施方式中，第一導電結構具有第一上底部及第一下底部，第一上底部的寬度大於第一下底部的寬度，且第二導電結構具有第二上底部及第二下底部，第二上底部的寬度小於第二下底部的寬度，其中第一上底部接觸第二下底部。

綜上所述，本發明的積體電路導線結構具有相連接的第一導電結構及第二導電結構，因此可以形成具有高長徑比的積體電路導線結構。再者，本發明的第一積體電路導線結構具有上下接觸的第一導電子結構及第二導電子結構，其中第二導電子結構的寬度大於第一導電子結構的寬度，以改進現有半導體領域中的導線互連構造。

100:製造方法

110,120,130,140,150,160:步驟

200:積體電路導線結構

210:基板

221:第一蝕刻終止層

223:第二蝕刻終止層

231:第一介電層

231a:第一介電子層

231b:第二介電子層

232:溝槽

232a:第一子溝槽

232b:第二子溝槽

233:第二介電層

251:第一蝕刻遮罩

251a,253a:開口

253:第二蝕刻遮罩

271:第一導電結構

271a:第一導電子結構

271b:第二導電子結構

271c:第一上頂部

271d:第一下底部

272:導電層

273:第二導電結構

273a:第二上頂部

273b:第二下底部

為描述獲得本發明上述或其它的優點和特徵，將通過參考其具體實施方式對上述簡要描述的原理進行更具體的闡釋，而具體實施方式被展現在附圖中。這些附圖僅例示性地描述本發明，因此不被認為是對範圍的限制。通過附圖，本發明的原理會被清楚解釋，且附加的特徵和細節將被完整描述，其中：第1圖為根據本發明一些實施方式的積體電路導線結構的製造方法流程圖；以及第2圖至第7圖可表示為第1圖中製造方法的各個步驟的示意性剖面圖。

本發明可以以許多不同的形式實施。代表性實施例在附圖中示出，並且將在本文中詳細描述。本公開包含原理的示例或說明，並且本公開的態樣將不受限於所示的實施例。

請參考第1圖。第1圖為根據本發明一些實施方式的積體電路導線結構的製造方法100的流程圖。製造方法100始於步驟110，其中步驟110包括提供基板及位於基板上的第一介電層。接著製造方法100進行到步驟120，步驟120包括在第一介電層上形成第一蝕刻遮罩。接著製造方法100進行到步驟130，步驟130包括透過第一蝕刻遮罩蝕刻第一介電層，以形成溝槽。接著製造方法100進行到步驟140，步驟140包括在溝槽中形成第一導電結構，並在第一導電結構及第一介電層上形成導電層。接著製造方法100進行到步驟150，步驟150包括在導電層上形成對準第一導電結構的第二蝕刻遮罩。最後製造方法100進行到步驟160，步驟160包括透過第二蝕刻遮罩蝕刻導電層，以形成接觸第一導電結構的第二導電結構。

第2圖至第7圖可表示為第1圖中製造方法100的各個步驟的示意性剖面圖。請參考第2圖，第2圖可用以表示步驟110及步驟120，其中第一介電層231位於基板210上。其中，基板210可以包含摻雜或未摻雜的半導體材料(諸如矽)，或者絕緣體上半導體(SOI)基板的有源層。基板210也可以包含其他半導體材料，諸如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。第一介電層231為層間介電質(interlayer dielectric；ILD)可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜的磷矽酸鹽玻璃(BPSG)、氟摻雜的矽酸鹽玻璃(FSG)或原矽酸四乙酯(TEOS)等。可以使用旋塗、可流動化學氣相沉積(FCVD)、電漿增強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)等形成第一介電層231，本發明不以此為限。

在本發明的一些實施方式中，製造方法100進一步包括形成第一蝕刻終止層221在基板210與第一介電層231之間，第一蝕刻終止層221可以由碳化矽、氮化矽、氧氮化矽、碳氮化矽等形成，並且可以使用合適的沉積製程(諸如化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)或其組合等)形成，本發明不以此為限。

在本發明的一些實施方式中，第一介電層231包括第一介電子層231a及第二介電子層231b，第二介電子層231b位於第一介電子層231a上。此外，製造方法100更可以包括形成第二蝕刻終止層223在第一介電子層231a及第二介電子層231b之間，其中第一蝕刻終止層221與第二蝕刻終止層223大致相同，在此不再重複贅述。此外，第一介電子層231a及第二介電子層231b可以是由相同的材料所製成，但也可以是由相異的材料所製成，本發明並不以此為限。

在步驟120中，第一蝕刻遮罩251形成在第一介電層231上。第一蝕刻遮罩251可以是圖案化的硬遮罩或圖案化的光阻，其中第一蝕刻遮罩251具有開口251a以至少部分露出第一介電層231。

請參考第3圖及第4圖，第3圖及第4圖可用以表示步驟130，其中透過第一蝕刻遮罩251(如第2圖)蝕刻第一介電層231，以形成溝槽232。開口251a(如第2圖)露出第一介電層231的部分會被移除，第一蝕刻遮罩251遮蔽第一介電層231的部分則會被保留。亦即，第一蝕刻遮罩251可定義溝槽232的尺寸及形狀。

在第3圖中，溝槽232的第二子溝槽232b形成在第二介電子層231b中。接著，在第4圖中，溝槽232的第一子溝槽232a形成在第一介電子層231a中，其中第一子溝槽232a連通第二子溝槽232b以共同形成溝槽232。除此之外，第一子溝槽232a的寬度小於第二子溝槽232b的寬度。此外，也可以是先形成第一子溝槽232a再形成第二子溝槽232b，本發明並不以此為限。

具體而言，可以透過第一蝕刻遮罩251以非等向性蝕刻在第二介電子層231b中形成第二子溝槽232b，並移除第一蝕刻遮罩251。接下來，使用諸如光微影和非等向性蝕刻等任何合適的方法在第一介電層231中形成第一子溝槽232a。其中，非等向性蝕刻可例如為乾式蝕刻，可例如是電漿蝕刻(plasma etch)或反應性離子蝕刻(reactive ion etch，RIE)，本發明並不以此為限。

請參考第5圖，第5圖可用以表示步驟140及步驟150。在步驟140中，第一導電結構271形成於溝槽232(如第4圖)中，並在第一導電結構271及第一介電層231上形成導電層272，其中第一導電結構271及導電層272可以是一體成形的。在步驟150中，第二蝕刻遮罩253形成在導電層272上，其中第二蝕刻遮罩253對準第一導電結構271，例如第二蝕刻遮罩253從上方遮蔽第一導電結構271。第二蝕刻遮罩253可以是圖案化的硬遮罩或圖案化的光阻，並具有開口253a，但本發明並不以此為限。具體而言，第一導電結構271及導電層272可以藉由化學氣相沉積、物理氣相沉積、鍍敷(例如，電鍍或無電鍍敷)或其他合適的方法形成，本發明不以此為限。

在本發明的一些實施方式中，第一導電結構271包括第一導電子結構271a及第二導電子結構271b，第二導電子結構271b位於第一導電子結構271a上，且第二導電子結構271b的寬度大於第一導電子結構271a的寬度。第一導電結構271是由傳導性材料所構成，傳導性材料可以是鎢、鋁、銅、鈦、鉭、氮化鈦或其合金。在本發明的一些實施方式中，第一導電子結構271a及第二導電子結構271b是由相同的傳導性材料所構成，但第一導電子結構271a及第二導電子結構271b也可以是由相異的傳導性材料所構成，本發明並不以此為限。

請參考第6圖，第6圖可用以表示步驟160，步驟160包括透過第二蝕刻遮罩253(如第5圖)及其開口253a(如第5圖)蝕刻導電層272(如第5圖)，以形成接觸第一導電結構271的第二導電結構273，其中第二導電結構273從上方接觸第二導電子結構271b。具體而言，可以利用第二蝕刻遮罩253配合非等向性蝕刻製程形成第二導電結構273，第二蝕刻遮罩253及其開口253a可定義第二導電結構273尺寸及形狀。此外，第二導電結構273是由傳導性材料所製成，其中第一導電結構271及第二導電結構273是由相同的傳導性材料所製成，但第一導電結構271及第二導電結構273(例如第二導電子結構271b)也可以相異的傳導性材料所製成，但本發明並不以此為限。

請參考第7圖，在步驟160結束後，可以在第一介電層231上形成第二介電層233，其中第二介電層233環繞第二導電結構273。第一介電層231與第二介電層233可以是由相同的材料所製成，但第一介電層231與第二介電層233也可以是由不同的介電材料所製成，本發明並不以此為限。

請再參考第7圖，第7圖繪示為一種半導體的積體電路導線結構200包括基板210、第一介電層231、第二介電層233、第一導電結構271及第二導電結構273。第一介電層231位於基板210上。第二介電層233位於第一介電層231上，第一導電結構271位於第一介電層231內，且第二導電結構273位於第二介電層233內，其中第二導電結構273接觸第一導電結構271以形成高長徑比的導電線路結構(例如長徑比大於10)，且第二導電結構273的寬度與第二導電子結構271b的寬度大致相同。由於積體電路導線結構200的各個元件和其製造方法已經詳細介紹再先前段落，故在此不再重複贅述。

在本發明的一些實施方式中，第一導電結構271包括第一導電子結構271a及第二導電子結構271b，第二導電子結構271b位於第一導電子結構271a上，且第二導電子結構273接觸第一導電結構271的第二導電子結構271b。此外，第二導電子結構271b的寬度大於第一導電子結構271a的寬度。在一些實施方式中，第一導電子結構271a可以是導通孔(via)，但本發明不以此為限。

具體而言，第一導電結構271具有第一上頂部271c及第一下底部271d，且第一上頂部271c的寬度大於第一下底部271d的寬度。第二導電結構273具有第二上頂部273a及第二下底部273b，且第二上頂部273a的寬度小於第二下底部273b的寬度。此外，第一導電結構271的第一上頂部271c接觸第二導電結構273的第二下底部273b。