TW201834179A

TW201834179A - 半導體裝置

Info

Publication number: TW201834179A
Application number: TW106119592A
Authority: TW
Inventors: 尼克薩姆拉; 斯帝芬魯蘇
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2016-12-14
Filing date: 2017-06-13
Publication date: 2018-09-16
Also published as: CN108231740A; US20190295892A1; US20210175120A1; US10930554B2; US10325807B2; US20180166568A1; US11651996B2

Abstract

一種半導體裝置包括：位於彼此頂上的第一金屬化層、第二金屬化層、及第三金屬化層，設置於基底上方，其中所述第一金屬化層、所述第二金屬化層、及所述第三金屬化層中的每一者包括形成於相應介電層中的相應金屬化結構，其中所述第二金屬化層設置於所述第一金屬化層與所述第三金屬化層之間；以及通孔塔結構，從所述第一金屬化層延伸至所述第三金屬化層，以電耦合所述第一金屬化層與所述第三金屬化層各自的所述相應金屬化結構的至少一部分。

Description

半導體裝置

本發明是有關於一種半導體裝置。

一般來說，在積體電路（integrated circuit，IC）中，設置於積體電路的主動裝置上的一個或多個金屬化層用於將訊號連接、電力連接、及/或接地連接（ground connection）佈線（route）至其各自的期望位置，且還對各自耦合的主動裝置進行內連以形成功能電路系統。由於積體電路已逐漸變得更強大且更複雜，因此金屬化層內的各種內部佈線內連線（routing interconnection）已變得更複雜。此已導致金屬化層的數目增加。然而，此種增加數目的金屬化層可繼而增大用於訊號傳輸的佈線內連結構的相應電阻值及功耗。這通常歸因於用於將金屬化層彼此電耦合的每一額外金屬化層的一個或多個對應通孔。更具體來說，佈線內連結構的增大的電阻值的大部分是由相應通孔與金屬化層之間的介面數目增加造成的。

為瞭解決此種問題，已提出了用於形成佈線內連結構的各種方法來減小此種結構的電阻值。舉例來說，可並排地（即，水平地）設置兩個或更多個平行通孔以垂直地連接相鄰金屬化層。儘管平行通孔可實質上減小佈線內連結構的總體電阻值，但此種額外的通孔可能需要對積體電路上的基板面（real estate）進行重新定位且因此會不利地增加設計複雜性（例如，自動放置及佈線（auto-place and route，APR）複雜性、佈局設計的大小等）。因此，用於在積體電路中形成佈線內連結構的傳統方法並不完全令人滿意。

本發明的實施例的一種半導體裝置包括第一金屬化層、第二金屬化層、及第三金屬化層以及通孔塔結構。第一金屬化層、第二金屬化層、及第三金屬化層位於彼此頂上，且設置於基底上方，其中所述第一金屬化層、所述第二金屬化層、及所述第三金屬化層中的每一者包括形成於相應介電層中的相應金屬化結構，其中所述第二金屬化層設置於所述第一金屬化層與所述第三金屬化層之間。通孔塔結構從所述第一金屬化層延伸至所述第三金屬化層，以電耦合所述第一金屬化層與所述第三金屬化層各自的所述相應金屬化結構的至少一部分。

以下公開內容闡述了用於實作主題的不同特徵的各種示例性實施例。下文闡述元件及配置的具體實例以簡化本公開內容。當然這些元件及配置僅為實例且並非旨在進行限制。舉例來說，應理解，當稱一元件“連接至”或“耦合至”另一元件時，所述元件可直接連接至或耦合至所述另一元件，或者可存在一個或多個中間元件。

本公開的實施例提供包括通孔塔的半導體裝置及其形成方法的各種實施例。根據本公開的各種實施例，此種通孔塔為被形成為能夠在半導體裝置的兩個非鄰近金屬化層之間進行直接電耦合的垂直導電結構。如上所述，目前積體電路（IC）一般包括位於彼此頂上且設置於積體電路的主動裝置/電路元件上的多個金屬化層（例如，約10個金屬化層）。傳統上，為了將不彼此鄰近的第一金屬化層（較低層）耦合至第二金屬化層（較高層），通常需要佈線內連結構，所述佈線內連結構包括分別被形成為耦合各自的相鄰（即，鄰近）金屬化層的多個通孔，從而造成佈線內連結構包括多個上述介面。相比之下，在本公開的各種實施例中，兩個非鄰近金屬化層可通過一個通孔塔而彼此耦合。因此，包含佈線內連結構以通過通孔塔來耦合兩個非鄰近金屬化層的半導體裝置所包括的介面數目可大幅減小，從而在無需額外平行通孔的同時有利地減小佈線內連結構的電阻值。

這尤其適用於圍繞積體電路來傳輸關鍵訊號（例如，電力訊號、時鐘訊號等）。舉例來說，為了例如從電源向主動裝置傳輸此種關鍵訊號，訊號傳統上從直接耦合至電源的電網層（例如，最頂部金屬化層）經由多個中間金屬化層及相關聯的通孔行進至最底部金屬化層而到達主動裝置。然而，在某些實施例中，半導體裝置可使用一個通孔塔將最頂部金屬化層耦合至最底部金屬化層，從而使得關鍵訊號能夠從電源直接傳輸至主動裝置。此種直接耦合提供各種優點，例如（舉例來說）減小電網網路兩端的電壓降（通常被稱為“電流-電阻（current-resistance，IR）壓降”）、減少功耗、減少不必要的延遲等。

圖1說明根據本公開一個或多個實施例的一種形成半導體裝置的方法100的流程圖。應注意，方法100僅為實例，且並非旨在限制本公開。因此，應理解，在圖1所示方法100之前、在圖1所示方法100期間、及在圖1所示方法100之後可提供其他操作，且本文中可能僅扼要地闡述某些其他操作。

在某些實施例中，方法100的操作可分別與圖2A、圖2B、圖2C、圖2D、圖2E、圖2F、圖2G、圖2H、圖2I、圖2J、圖2K、圖2L、及圖2M所示的各種製作階段的半導體裝置的剖視圖相關聯，此將在下文進一步詳細論述。現在參考圖1，在方法100中首先進行操作102，在操作102中提供具有至少一個導電特徵（例如，電晶體的源極電極、汲極電極、及/或閘極電極）的半導體基底。方法100繼續進行操作104，在操作104中在第一金屬間介電（inter-metal dielectric，IMD）層中形成第一通孔結構以使導電特徵變得能夠經由第一通孔結構進行電耦合。方法100繼續進行操作106，在操作106中在第一介電層中形成第一金屬化結構以將第一金屬化結構電耦合至第一通孔結構。方法100繼續進行操作108，在操作108中在第一介電層上形成第二金屬間介電層。方法100繼續進行操作110，在操作110中在第二介電層中形成一個或多個第二金屬化結構。方法100繼續進行操作112，在操作112中在第二介電層上形成第三金屬間介電層。方法100繼續進行操作114，在操作114中在第三金屬間介電層上形成第三介電層。方法100繼續進行操作116，在操作116中在第三金屬間介電層上形成具有第一圖案化開口的第一感光層。方法100繼續進行操作118，在操作118中使用第一圖案化開口蝕刻穿透第三介電層、第三金屬間介電層、第二介電層、及第二金屬間介電層來形成垂直溝槽以暴露出第一金屬化結構的頂表面的至少一部分。方法100繼續進行操作120，在操作120中在第三介電層上形成具有第二圖案化開口的第二感光層以代替第一感光層。方法100繼續進行操作122，在操作122中使用第二圖案化開口使第三介電層凹陷以在第三介電層中形成水平溝槽。方法100繼續進行操作124，在操作124中在第三介電層上沉積導電材料以使用導電材料填充垂直溝槽及水平溝槽。方法100繼續進行操作126，在操作126中執行研磨製程以移除過量的導電材料從而在第三介電層中形成第三金屬化結構，所述第三金屬化結構通過包括被導電材料填充的垂直溝槽的垂直塔而耦合至第一金屬化結構。

如上所述，圖2A至圖2M以剖視圖說明在圖1所示方法100的各種製作階段中的半導體裝置200的一部分。半導體裝置200可包括在微處理器、存儲單元、及/或其他積體電路（IC）中。此外，為了更好地理解本公開的概念，將圖2A至圖2M簡化。舉例來說，儘管各圖是說明半導體裝置200，但應理解，積體電路可包括眾多其他裝置，例如電阻器、電容器、電感器、熔斷器等，為清晰地說明起見，所述其他裝置未在圖2A至圖2M中示出。

圖2A是根據某些實施例的在製作的各種階段中與圖1所示操作102對應的一個階段的半導體裝置200的剖視圖，半導體裝置200包括具有至少一個導電特徵204的基底202。儘管圖2A的所說明實施例中的半導體裝置200僅包括一個導電特徵（例如，導電特徵204），但應理解，圖2A的所說明實施例以及以下各圖僅供用於說明目的。因此，半導體裝置200可包括任何期望數目的導電特徵，此仍處於本公開的範圍內。

在某些實施例中，基底202包括矽基底。作為另外一種選擇，基底202可包含其他元素半導體材料，例如（舉例來說）鍺。基底202還可包含例如碳化矽、砷化鎵、砷化銦、及磷化銦等化合物半導體。基底202可包含例如矽鍺、碳化矽鍺、磷化鎵砷、及磷化鎵銦等合金半導體。在一個實施例中，基底202包括外延層。舉例來說，基底可具有位於基體半導體上面的外延層。此外，基底202可包括絕緣層上半導體（semiconductor-on-insulator，SOI）結構。舉例來說，基底可包括通過例如注氧隔離（separation by implanted oxygen，SIMOX）等製程或其他合適的技術（例如晶片結合及研磨）而形成的埋入氧化物（buried oxide，BOX）層。

在某些實施例中，基底202還包括通過例如離子植入及/或擴散等製程而實現的各種p型摻雜區及/或n型摻雜區。這些摻雜區包括n井、p井、輕摻雜區（light doped region，LDD）、重摻雜源極及汲極（source and drain，S/D）、以及各種通道摻雜輪廓（channel doping profile），這些摻雜區被配置成形成各種積體電路（IC）裝置，例如互補金屬氧化物半導體場效電晶體（complimentary metal-oxide-semiconductor field-effect transistor，CMOSFET）、成像感測器、及/或發光二極體（light emitting diode，LED）。基底202可進一步包括在所述基底中及在所述基底上形成的其他功能特徵，例如電阻器或電容器。基底202進一步包括被提供用於使在基底202中形成的各種裝置分離的橫向隔離特徵。在一個實施例中，使用淺溝槽隔離（shallow trench isolation，STI）特徵進行橫向隔離。所述各種裝置進一步包含設置於源極/汲極、閘極、及其他裝置特徵上的矽化物以在耦合至輸出訊號及輸入訊號時減小接觸電阻。

在一實施例中，導電特徵204可為源極電極、汲極電極、或閘極電極。作為另外一種選擇，導電特徵204可為設置於源極電極、汲極電極、或閘極電極上的矽化物特徵。所述矽化物特徵可通過自對準矽化物（通常被稱為“矽化物”）技術來形成。在另一實施例中，導電特徵204可包括電容器的電極或電阻器的一端。

圖2B是根據某些實施例在製作的各種階段中與圖1所示操作104對應的一個階段的半導體裝置200的剖視圖，半導體裝置200在第一金屬間介電（IMD）層206中包括第一通孔結構208。如圖所示，第一通孔結構208被配置成延伸穿過第一金屬間介電層206以將自身耦合至導電特徵204。作為另外一種選擇，第一通孔結構208可為導電插塞（conductive plug）。在某些其他實施例中，半導體裝置200可包括環繞通孔結構208的側壁及底表面的障壁層209。

第一金屬間介電層206包含作為以下中的至少一者的材料：氧化矽、低介電常數（低k）材料、其他合適的介電材料、或其組合。低介電常數材料可包括氟化矽玻璃（fluorinated silica glass，FSG）、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、碳摻雜氧化矽（SiO_x C_y ）、黑金剛石^Ò （位於加利福尼亞州聖克拉拉的應用材料公司（Applied Materials of Santa Clara, Calif.））、乾凝膠、氣凝膠、非晶氟化碳、聚對二甲苯、雙苯並環丁烯（bis-benzocyclobutenes，BCB）、SiLK（位於密西根州米德蘭市的陶氏化學公司（Dow Chemical, Midland, Mich.））、聚醯亞胺、及/或其他未來開發出的低介電常數介電材料。由於第一金屬間介電層206的材料將由隨後形成的其他介電層使用，因此為易於論述起見，所述材料在本文中被稱為“材料D”。

在某些實施例中，通孔結構208包含金屬材料，例如（舉例來說）銅（Cu）、鎢（W）、或其組合。在某些其他實施例中，通孔結構208可包含其他合適的金屬材料（例如，金（Au）、鈷（Co）、銀（Ag）等）及/或導電材料（例如，多晶矽），此仍處於本公開的範圍內。類似地，由於第一通孔結構208的材料將由隨後形成的其他導電結構使用，因此為易於論述起見，所述材料在本文中被稱為“材料M”。

在某些實施例中，障壁層209包含氮化鉭（TaN）、鉭（Ta）、氮化鈦（TiN）、鈦（Ti）、鈷鎢（CoW）、氮化鎢（WN）等。障壁層209可在下文所將論述的用於形成通孔結構208的金屬沉積製程期間有效地防止金屬原子擴散至第一金屬間介電層中。類似地，由於障壁層209的材料將由隨後形成的其他障壁層使用，因此為易於論述起見，障壁層209的材料在本文中被稱為“材料B”。

第一通孔結構208可通過以下製程步驟中的至少某些來形成：利用化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）、旋塗、及/或其他合適的技術來將材料D沉積在基底202及導電特徵204上，以形成初始第一金屬間介電層（第一金屬間介電層206為初始第一金屬間介電層在稍後執行的圖案化製程之後的剩餘部分）；執行一個或多個圖案化製程（例如，微影製程、乾式/濕式蝕刻製程、清潔製程、軟性/硬性烘烤製程等）以形成穿透初始第一金屬間介電層的開口；利用化學氣相沉積、物理氣相沉積、及/或其他合適的技術沿著開口的底表面及側壁沉積上述材料B以環繞所述開口；利用化學氣相沉積、物理氣相沉積、電子槍（E-gun）、及/或其他合適的技術以使用材料M來填充開口；以及研磨掉過量的材料M以形成通孔結構208。

圖2C是根據某些實施例的在製作的各種階段中與圖1所示操作106對應的一個階段的半導體裝置200的剖視圖，半導體裝置200包括在第一介電層210中形成的第一金屬化結構212。在某些實施例中，包括第一金屬化結構212的第一介電層210在本文中被稱為“第一金屬化層”。

如圖所示，第一金屬化結構212耦合至第一通孔結構208，且在第一介電層210的相應寬度上水平延伸。在某些實施例中，第一金屬化結構212可寬於第一通孔結構208。在某些其他實施例中，半導體裝置200可包括環繞第一金屬化結構212的側壁及底表面的障壁層213。

在某些實施例中，第一介電層210包含材料D；第一金屬化結構212包含材料M；且障壁層213包含材料B。第一金屬化結構212可通過以下製程步驟中的至少某些來形成：利用化學氣相沉積、物理氣相沉積、旋塗、及/或其他合適的技術來將材料D沉積在第一金屬間介電層206及第一通孔結構208上，以形成初始第一介電層（第一介電層210為此初始第一介電層在稍後執行的圖案化製程之後的剩餘部分）；執行一個或多個圖案化製程（例如，微影製程、乾式/濕式蝕刻製程、清潔製程、軟性/硬性烘烤製程等）以形成穿透初始第一介電層的開口；利用化學氣相沉積、物理氣相沉積、及/或其他合適的技術來沉積上述材料B以環繞開口；利用化學氣相沉積、物理氣相沉積、電子槍、及/或其他合適的技術以使用材料M來填充開口；以及研磨掉過量的材料M以形成第一金屬化結構212。

圖2D是根據某些實施例的在製作的各種階段中與圖1所示操作108對應的一個階段的半導體裝置200的剖視圖，半導體裝置200包括在第一介電層210及第一金屬化結構212上形成的第二金屬間介電層214。在某些實施例中，第二金屬間介電層214包含材料D。第二金屬間介電層214可通過利用化學氣相沉積、物理氣相沉積、旋塗、及/或其他合適的技術將材料D沉積在第一介電層210及第一金屬化結構212上來形成。

此外，在某些實施例中，在第一介電層210上形成第二金屬間介電層214之前，在第一介電層210及第一金屬化結構212上形成蝕刻終止層215。即，如在圖2D（及後續各階段的圖）中所示，蝕刻終止層215設置於第一介電層210與第二金屬間介電層214之間。蝕刻終止層215可由氮化矽（SiN）、氮化矽碳（SiCN）、氧化矽碳（SiCO）、氮氧化矽（SiON）、氮化碳（CN）、其組合等形成，且通過化學氣相沉積或等離子體增強化學氣相沉積（plasma-enhanced CVD，PECVD）技術來沉積。一般來說，此種蝕刻終止層（例如，蝕刻終止層215）的上述材料中的每一種的耐蝕刻性顯著高於材料D（即，第二金屬間介電層214等的材料）的耐蝕刻性，以使得蝕刻終止層215可被配置成使下文所進一步詳細論述的蝕刻製程終止。

圖2E是根據某些實施例的在製作的各種階段中與圖1所示操作110對應的一個階段的半導體裝置200的剖視圖，半導體裝置200包括在第二介電層216中形成的一個或多個第二金屬化結構218。在某些實施例中，包括第二金屬化結構218的第二介電層216在本文中被稱為“第二金屬化層”。

如圖所示，第二介電層216形成於第二金屬間介電層214上方，且第二金屬化結構218中的每一者在第一介電層210上方水平延伸，並在水平方向上與第一金屬化結構212間隔開，以使得第一金屬化結構212在水平方向上設置於兩個第二金屬化結構218之間。在某些其他實施例中，半導體裝置200可包括環繞每一相應第二金屬化結構218的側壁及底表面的障壁層219。

在某些實施例中，第二介電層216包含材料D；第二金屬化結構218包含材料M；且障壁層219包含材料B。第二金屬化結構218可通過以下製程步驟中的至少某些來形成：利用化學氣相沉積、物理氣相沉積、旋塗、及/或其他合適的技術來將材料D沉積在第二金屬間介電層214上，以形成初始第二介電層（第二介電層216為此初始第二介電層在稍後執行的圖案化製程之後的剩餘部分）；執行一個或多個圖案化製程（例如，微影製程、乾式/濕式蝕刻製程、清潔製程、軟性/硬性烘烤製程等）以形成穿透初始第二介電層的開口；利用化學氣相沉積、物理氣相沉積、及/或其他合適的技術來沉積上述材料B以環繞開口；利用化學氣相沉積、物理氣相沉積、電子槍、及/或其他合適的技術以使用材料M來填充開口；以及研磨掉過量的材料M以形成第二金屬化結構218。

圖2F是根據某些實施例的在製作的各種階段中與圖1所示操作112對應的一個階段的半導體裝置200的剖視圖，半導體裝置200包括在第二介電層216及第二金屬化結構218上形成的第三金屬間介電層220。在某些實施例中，第三金屬間介電層220包含材料D。第三金屬間介電層220可通過利用化學氣相沉積、物理氣相沉積、旋塗、及/或其他合適的技術將材料D沉積在第二介電層216及第二金屬化結構218上來形成。

圖2G是根據某些實施例在製作的各種階段中與圖1所示操作114對應的一個階段的半導體裝置200的剖視圖，半導體裝置200包括在第三金屬間介電層220上形成的第三介電層222。在某些實施例中，第三介電層222包含材料D。第三介電層222可通過利用化學氣相沉積、物理氣相沉積、旋塗、及/或其他合適的技術將材料D沉積在第三金屬間介電層220上來形成。

此外，在某些實施例中，在第三金屬間介電層220上形成第三介電層222之前，在第三金屬間介電層220上形成蝕刻終止層221。即，如在圖2G（及後續各階段的圖）中所示，蝕刻終止層221設置在第三金屬間介電層220與第三介電層222之間。與蝕刻終止層215（圖2D）類似，蝕刻終止層221可由氮化矽（SiN）、氮化矽碳（SiCN）、氧化矽碳（SiCO）、氮氧化矽（SiON）、氮化碳（CN）、其組合等形成，且通過化學氣相沉積或等離子體增強化學氣相沉積（PECVD）技術來沉積。一般來說，此種蝕刻終止層（例如，蝕刻終止層221）的上述材料中的每一種的耐蝕刻性顯著高於材料D（即，第三金屬間介電層220、第三介電層222等的材料）的耐蝕刻性，以使得蝕刻終止層221可被配置成使下文所進一步詳細論述的蝕刻製程終止。

圖2H是根據某些實施例在製作的各種階段中與圖1所示操作116對應的一個階段的半導體裝置200的剖視圖，半導體裝置200包括在第三介電層222上形成的第一圖案化感光層224。如圖所示，第一圖案化感光層224包括圖案化開口225。在某些實施例中，開口225被選擇成對準第一金屬化結構212的至少一部分，以使稍後形成的通孔塔能夠耦合至第一金屬化結構212，此將在下文進行論述。

在某些實施例中，第一圖案化感光層224可包含能夠在微影光源作用下被圖案化的負基調光阻材料或正基調光阻材料。在某些替代性實施例中，第一圖案化感光層224可包括能夠在電子束微影能量源作用下被圖案化的電子束（electron beam，e-beam）光阻層（例如，聚甲基丙烯酸甲酯、甲基丙烯酸甲酯等）。通過利用所屬領域中已知的沉積製程（例如（舉例來說）旋塗製程等）首先在第三介電層222上形成光阻材料來形成第一圖案化感光層224。然後在可能涉及各種曝光、顯影、烘烤、剝離、及蝕刻製程的微影製程中將光阻材料圖案化。因此，形成具有開口225的第一圖案化感光層224。

圖2I是根據某些實施例在製作的各種階段中與圖1所示操作118對應的一個階段的半導體裝置200的剖視圖，半導體裝置200包括延伸跨越第一感光層224、第三介電層222、第三金屬間介電層220、第二介電層216、及第二金屬間介電層214的垂直溝槽227。如圖所示，垂直溝槽227的形成暴露出第一金屬化結構212的頂表面的一部分。在某些實施例中，可通過以下方式來形成垂直溝槽227：使用第一感光層224作為掩模來執行一個或多個乾式/濕式蝕刻製程以分別或同時地蝕刻第三介電層222、第三金屬間介電層220、第二介電層216、及第二金屬間介電層214，所述蝕刻可通過蝕刻終止層215來終止，並執行至少另一乾式/濕式蝕刻製程來移除蝕刻終止層215的被暴露部分（如虛線所示）。

更具體來說，在其中材料D（即，第二金屬間介電層214、第二介電層216、第三金屬間介電層220、及第三介電層222的材料）包含氧化矽的實施例中，用於對第三介電層222、第三金屬間介電層220、第二介電層216、及第二金屬間介電層214進行蝕刻的濕式蝕刻製程可利用鹽酸等來執行；且用於對第三介電層222、第三金屬間介電層220、第二介電層216、及第二金屬間介電層214進行蝕刻的乾式蝕刻製程可利用蝕刻劑氣體（例如，四氟甲烷（CF₄ ）、三氟甲烷（CHF₃ ）、二氟甲烷（CH₂ F₂ ）、八氟環丁烷（C₄ F₈ ）、氬氣（Ar）、及/或氧氣（O₂ ））來執行。且用於移除蝕刻終止層215的被暴露部分的所述至少另一乾式/濕式蝕刻製程可利用具有不同濃度（以具有更高蝕刻速率）的類似酸性溶液/蝕刻劑氣體來執行。

圖2J是根據某些實施例在製作的各種階段中與圖1所示操作120對應的一個階段的半導體裝置200的剖視圖，半導體裝置200包括在第三介電層222上形成的第二圖案化感光層228。如圖所示，第二感光層228包括與垂直溝槽227的上部部分重疊的開口229。

在某些實施例中，通過以下方式來形成第二圖案化感光層228：首先移除第一圖案化感光層224，且利用所屬領域中已知的沉積製程（例如（舉例來說）旋塗製程等）在第三介電層222上形成光阻材料。然後在可能涉及各種曝光、顯影、烘烤、剝離、及蝕刻製程的微影製程中將光阻材料圖案化。結果，形成具有開口229的第二圖案化感光層228。

圖2K是根據某些實施例在製作的各種階段中與圖1所示操作122對應的一個階段的半導體裝置200的剖視圖，半導體裝置200包括在第三介電層222中形成的水平溝槽231。如圖所示，水平溝槽231（以虛線表示）耦合至垂直溝槽227，且在第三介電層222上水平延伸預定距離或寬度。

在某些實施例中，水平溝槽231是通過使用第二感光層228（圖2J）作為掩模執行至少一個乾式/濕式蝕刻制程來蝕刻第三介電層222而形成。更具體來說，在其中材料D（即，第三介電層222的材料）包含氧化矽的實施例中，濕式蝕刻製程可利用鹽酸等來執行；且乾式蝕刻製程可利用蝕刻劑氣體（例如四氟甲烷（CF₄ ）、三氟甲烷（CHF₃ ）、二氟甲烷（CH₂ F₂ ）、八氟環丁烷（C₄ F₈ ）、氬氣（Ar）、及/或氧氣（O₂ ））來執行。如以上針對圖2G所述，此種至少一個乾式/濕式蝕刻製程可被具有比材料D（即，第三金屬間介電層220的材料）的耐蝕刻性顯著高的耐蝕刻性的蝕刻終止層221終止。

圖2L是根據某些實施例在製作的各種階段中與圖1所示操作124對應的一個階段的半導體裝置200的剖視圖，半導體裝置200包括在垂直溝槽227及水平溝槽231上形成的導電材料232。在某些其他實施例中，半導體裝置200可包括障壁層233，障壁層233環繞垂直溝槽227的側壁及底表面、水平溝槽231的側壁及底表面、及第三金屬間介電層220的頂表面。

根據某些實施例，導電材料232包含材料M且障壁層233包含材料B。在某些實施例中，可以如下方式形成導電材料232：利用化學氣相沉積、物理氣相沉積、及/或其他合適的技術沿著垂直溝槽227的側壁及底表面、水平溝槽231的側壁及底表面、及第三金屬間介電層220的頂表面沉積上述材料B，且利用化學氣相沉積、物理氣相沉積、電子槍、及/或其他合適的技術以使用材料M來填充垂直溝槽227及水平溝槽231。

圖2M是根據某些實施例在製作的各種階段中與圖1所示操作126對應的一個階段的半導體裝置200的剖視圖，半導體裝置200包括通孔塔240及第三金屬化結構242。如圖所示，通孔塔240跨越第二金屬間介電層214、第二介電層216、及第三金屬間介電層220而形成，且第三金屬化結構242形成於第三介電層222中。在某些實施例中，包括第三金屬化結構242的第三介電層222在本文中被稱為“第三金屬化層”。在某些實施例中，可通過以下方式來形成通孔塔240及第三金屬化結構242：對導電材料232（圖2L）執行研磨製程以研磨掉過量的導電材料232及障壁層233的在第三介電層222的頂表面上形成的一部分。

在某些實施例中，通孔塔240與第三金屬化結構242彼此耦合。且更具體來說，通孔塔240耦合於在第一介電層210中形成的第一金屬化結構212（即，第一金屬化層）與在第三介電層222中形成的第三金屬化結構242（即，第三金屬化層）之間，而不耦合至第二介電層216中的第二金屬化結構218（即，第二金屬化層）。

即，在某些實施例中，通過利用上述方法100（圖1）形成通孔塔（例如，通孔塔240），兩個非鄰近金屬化層（例如，第一金屬化層與第三金屬化層）中的金屬化結構可直接彼此耦合而形成佈線內連結構，而無需電耦合至鄰近金屬化層（例如，第二金屬化層）中的金屬化結構及相關聯通孔結構（圖中未示出）。如此一來，沿著佈線內連結構的介面的數目可被最小化。在圖2M所示實例中，沿著由第一金屬化結構212、通孔塔240、及第三金屬化結構242形成的佈線內連結構僅存在一個介面243。

儘管以上所說明的半導體裝置200（圖2A至圖2M）僅包括三個金屬化層，但在半導體裝置200中可包括任何期望數目的金屬化層，此仍處於本公開的範圍內。因此，所屬領域中的普通技術人員應理解，圖1所公開方法100使得能夠形成通孔塔以將最底部金屬化層耦合至最頂部金屬化層（通常比最底部金屬化層高10個層次）而不耦合至任何中間金屬化層。如上所述，此種最頂部金屬化層通常用作將在圖3中示於並加以論述的電網網路的一部分。

為使積體電路正確地工作，通常需要以適當的方式來供應及分配電力，這需要對工作電壓VDD及VSS進行適當分配。圖3說明用於在整個晶片上分配工作電壓VDD及VSS的示例性電網網路300的俯視圖。如圖所示，電網網路300包括VDD線302、304、及306以及VSS線308、310、及312，VDD線302、304、及306分佈在晶片上的整個相應裝置/導電特徵上並將工作電壓VDD載送至這些裝置/導電特徵，VSS線308、310、及312分佈在晶片上的整個相應裝置/導電特徵上並將工作電壓VSS載送至這些裝置/導電特徵。

在某些實施例中，VDD線302及VSS線308（沿著Y方向）可被形成為半導體裝置的最頂部金屬化層；且VDD線304及306以及VSS線310及312（沿著X方向）可被形成為半導體裝置的最底部金屬化層。此種最頂部金屬化層通常被設置成比通常耦合至導電特徵（例如，源極電極、汲極電極、或閘極電極）的最底部金屬化層高約10個層次。且如在圖3中進一步所示，最頂部金屬化層上的VDD線302經由通孔塔320及322分別耦合至最底部金屬化層上的VDD線304及306；且最頂部金屬化層上的VSS線308經由通孔塔324及326分別耦合至最底部金屬化層上的VSS線310及312。

因此，通過利用圖1所示方法100，VDD線302可被形成為金屬化結構242，VDD線304及306可被形成為金屬化結構212，且通孔塔320及322可被形成為通孔塔240（圖2M）。如此一來，通孔塔320及322可將來自VDD線302（在最頂部金屬化層處）的VDD直接耦合至最底部金屬化層處的金屬化結構（例如，金屬化結構212），所述金屬化結構（例如，金屬化結構212）一般經由相對短的通孔結構（例如，通孔結構208）直接耦合至導電特徵（例如，導電特徵204）。類似地，通孔塔324及326可將來自VSS線308（在最頂部金屬化層處）的VSS直接耦合至最底部金屬化層處的金屬化結構（例如，金屬化結構212），所述金屬化結構（例如，金屬化結構212）一般經由相對短的通孔結構（例如，通孔結構208）而直接耦合至導電特徵（例如，導電特徵204）。因此，可因VDD/VSS與最底部金屬化結構的此種直接耦合而實現上述優點（例如，減小電網網路兩端的電流-電阻壓降、減少功耗、減少不必要的延遲等）。

在一實施例中，一種半導體裝置包括：位於彼此頂上的第一金屬化層、第二金屬化層、及第三金屬化層，設置於基底上方，其中所述第一金屬化層、所述第二金屬化層、及所述第三金屬化層中的每一者包括形成於相應介電層中的相應金屬化結構，其中所述第二金屬化層設置於所述第一金屬化層與所述第三金屬化層之間；以及通孔塔結構，從所述第一金屬化層延伸至所述第三金屬化層，以電耦合所述第一金屬化層與所述第三金屬化層各自的所述相應金屬化結構的至少一部分。

根據本發明的一些實施例，進一步包括：導電特徵，位於所述基底中。

根據本發明的一些實施例，所述導電特徵包括電晶體的源極電極、汲極電極、及閘極電極中的至少一者。

根據本發明的一些實施例，進一步包括：通孔結構，形成於金屬間介電層中，且耦合於所述導電特徵與所述第一金屬化層的所述金屬化結構之間。

根據本發明的一些實施例，所述第一金屬化層及所述第三金屬化層分別是所述半導體裝置的最底部金屬化層及最頂部金屬化層。

根據本發明的一些實施例，所述第三金屬化層是電網網路的一部分，所述電網網路被配置成向所述半導體裝置分配工作電壓。

根據本發明的一些實施例，進一步包括：一個或多個額外金屬化層，耦合於所述第一金屬化層與所述第三金屬化層之間，其中所述一個或多個額外金屬化層中的每一者包括在相應介電層中形成的相應金屬化結構。

根據本發明的一些實施例，所述通孔塔結構與所述第一金屬化層及所述第三金屬化層各自的所述相應金屬化結構均不耦合至所述第二金屬化層的所述相應金屬化結構。

在另一實施例中，一種半導體裝置包括：基底；位於彼此頂上的第一金屬化層、第二金屬化層、及第三金屬化層，設置於基底上方，其中所述第一金屬化層、所述第二金屬化層、及所述第三金屬化層中的每一者包括形成於相應介電層中的相應金屬化結構，且其中所述第一金屬化層及所述第三金屬化層分別是所述半導體裝置的最底部金屬化層及最頂部金屬化層；以及通孔塔結構，從所述第一金屬化層延伸至所述第三金屬化層，以電耦合所述第一金屬化層與所述第三金屬化層各自的所述相應金屬化結構的至少一部分。

根據本發明的一些實施例，進一步包括：導電特徵，位於所述基底中，其中所述導電特徵包括電晶體的源極電極、汲極電極、及閘極電極中的至少一者。

根據本發明的一些實施例，所述第一金屬化層經由在所述基底與所述第一金屬化層之間形成的金屬間介電層中的通孔結構耦合至所述導電特徵。

根據本發明的一些實施例，進一步包括：一個或多個額外金屬化層，耦合於所述第一金屬化層與所述第三金屬化層之間，其中所述額外金屬化層中的每一者包括在相應介電層中形成的相應金屬化結構。

根據本發明的一些實施例，所述第一金屬化層、所述第二金屬化層、及所述第三金屬化層中的每一者包括障壁層，所述障壁層被形成為環繞所述相應金屬化結構的側壁及底表面。

在又一實施例中，一種半導體裝置包括：位於彼此頂上的第一金屬化層、第二金屬化層、及第三金屬化層，設置於基底上方，其中所述第一金屬化層、所述第二金屬化層、及所述第三金屬化層中的每一者包括形成於相應介電層中的相應金屬化結構，且其中所述第二金屬化層設置於所述第一金屬化層與所述第三金屬化層之間，並且所述第三金屬化層是電網網路的一部分；以及通孔塔結構，從所述第一金屬化層延伸至所述第三金屬化層，以電耦合所述第一金屬化層與所述第三金屬化層各自的所述相應金屬化結構的至少一部分。

根據本發明的一些實施例，所述電網網路被配置成向所述半導體裝置分配工作電壓。

根據本發明的一些實施例，所述第一金屬化層是最底部金屬化層。

根據本發明的一些實施例，進一步包括：導電特徵，位於所述基底中，其中所述導電特徵包括電晶體的源極電極、汲極電極、及閘極電極中的至少一者，且所述導電特徵通過通孔結構耦合所述第一金屬化層的所述相應金屬化結構。

前述內容概述了若干實施例的特徵以使所屬領域中的普通技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可易於使用本公開作為設計或修改其他製程及結構的基礎來實施本文所介紹的實施例的相同的目的及/或實現本文所介紹的實施例的相同優點。所屬領域中的技術人員還應認識到，此種等效構造並不背離本公開的精神及範圍，且在不背離本公開的精神及範圍條件下他們可對本文做出各種改變、替代、及變更。

100‧‧‧方法

102、104、106、108、110、112、114、116、118、120、122、124、126‧‧‧操作

200‧‧‧半導體裝置

202‧‧‧基底

204‧‧‧導電特徵

206‧‧‧第一金屬間介電層

208‧‧‧通孔結構

209、213、219、233‧‧‧障壁層

210‧‧‧第一介電層

212‧‧‧金屬化結構

214‧‧‧第二金屬間介電層

215、221‧‧‧蝕刻終止層

216‧‧‧第二介電層

218‧‧‧第二金屬化結構

220‧‧‧第三金屬間介電層

222‧‧‧第三介電層

224‧‧‧感光層

225‧‧‧開口

227‧‧‧垂直溝槽

228‧‧‧感光層

229‧‧‧開口

231‧‧‧水平溝槽

232‧‧‧導電材料

240‧‧‧通孔塔

242‧‧‧金屬化結構

243‧‧‧介面

300‧‧‧電網網路

302、304、306‧‧‧VDD線

308、310、312‧‧‧VSS線

320、322‧‧‧通孔塔

324、326‧‧‧通孔塔

X、Y‧‧‧方向

結合附圖閱讀以下詳細說明會最好地理解本公開的各個方面。應注意，各種特徵未必按比例繪製。實際上，為清晰地論述起見，可任意增大或減小各種特徵的尺寸及幾何形狀。圖1說明根據某些實施例的一種形成半導體裝置的示例性方法的流程圖。圖2A、圖2B、圖2C、圖2D、圖2E、圖2F、圖2G、圖2H、圖2I、圖2J、圖2K、圖2L、及圖2M說明根據某些實施例通過圖1所示方法製作的在各種製作階段期間的示例性半導體裝置的剖視圖。圖3說明根據某些實施例的圖2A至圖2M所示半導體裝置的被形成為最頂部金屬化層的示例性電網網路的俯視圖。

Claims

一種半導體裝置，包括：位於彼此頂上的第一金屬化層、第二金屬化層、及第三金屬化層，設置於基底上方，其中所述第一金屬化層、所述第二金屬化層、及所述第三金屬化層中的每一者包括形成於相應介電層中的相應金屬化結構，其中所述第二金屬化層設置於所述第一金屬化層與所述第三金屬化層之間；以及通孔塔結構，從所述第一金屬化層延伸至所述第三金屬化層，以電耦合所述第一金屬化層與所述第三金屬化層各自的所述相應金屬化結構的至少一部分。