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JP2023039082A - 半導体記憶装置 - Google Patents

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JP2023039082A
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film
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崇 福島
Takashi Fukushima
裕司 酒井
Yuji Sakai
寛志 糸川
Hiroshi Itokawa
達典 磯貝
Tatsunori Isogai
亮介 澤部
Ryosuke SAWABE
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Kioxia Corp
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Abstract

Figure 2023039082000001
【課題】良好な特性の半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１方向に並ぶ複数の導電層と、第１方向に延伸し、複数の導電層と対向する半導体層と、複数の導電層及び半導体層の間に設けられた電荷蓄積層と、第１方向と交差する第２方向において半導体層から離間して配置され、第１方向及び第２方向と交差する第３方向に延伸し、複数の導電層と対向する第１構造と、複数の導電層の第１構造との対向面を覆い、窒素（Ｎ）を含む複数の第１窒化膜と、を備える。
【選択図】図５

Description

本実施形態は、半導体記憶装置に関する。
第１方向に並ぶ複数の導電層と、第１方向に延伸し、複数の導電層と対向する半導体層と、複数の導電層及び半導体層の間に設けられた電荷蓄積層と、を備える半導体記憶装置が知られている。
特開２０１８－０２６５１８号公報
良好な特性の半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１方向に並ぶ複数の導電層と、第１方向に延伸し、複数の導電層と対向する半導体層と、複数の導電層及び半導体層の間に設けられた電荷蓄積層と、第１方向と交差する第２方向において半導体層から離間して配置され、第１方向及び第２方向と交差する第３方向に延伸し、複数の導電層と対向する第１構造と、複数の導電層の第１構造との対向面を覆い、窒素（Ｎ）を含む複数の第１窒化膜と、を備える。
第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第１実施形態に係る半導体記憶装置の変形例について説明するための模式的な断面図である。 第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 同半導体記憶装置の製造方法について説明するための模式的な断面図である。 同半導体記憶装置の変形例について説明するための模式的な断面図である。 第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 同半導体記憶装置の変形例について説明するための模式的な断面図である。 第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 同半導体記憶装置の変形例について説明するための模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。第１実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース側選択トランジスタＳＴＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ、及び、ソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
周辺回路ＰＣは、例えば、動作電圧を生成する電圧生成回路と、生成された動作電圧を選択されたビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬ、選択ゲート線（ＳＧＤ、ＳＧＳ）等に転送する電圧転送回路と、ビット線ＢＬに接続されたセンスアンプモジュールと、これらを制御するシーケンサと、を備える。
図２は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。本実施形態に係る半導体記憶装置は、半導体基板１００を備える。半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられる。また、各メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。
図３は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図３の例において、メモリブロックＢＬＫは、Ｙ方向の一方側（図３ではＹ方向正側）からＹ方向の他方側（図３ではＹ方向負側）にかけて設けられた５つのストリングユニットＳＵａ～ＳＵｅを備える。これら複数のストリングユニットＳＵａ～ＳＵｅは、それぞれ、図１を参照して説明したストリングユニットＳＵに対応する。Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、ブロック間構造ＳＴが設けられる。
図４は、図３に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図５は、図４に示す領域Ｒ１を拡大して示す模式的な断面図である。
図４に示す様に、メモリブロックＢＬＫは、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁層１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、モリブデン（Ｍｏ）、タングステン（Ｗ）、及びルテニウム（Ｒｕ）のうち少なくとも１つを含む。図５に示す様に、導電層１１０のＹ方向における側面には、窒化膜１８１が設けられる。また、導電層１１０の上下面、及び半導体層１２０との対向面には、窒化膜１８２、及び絶縁層１３４を含む積層膜が設けられる。尚、これら導電層１１０のＹ方向における側面、上下面、及び半導体層１２０との対向面に設けられた構成については後述する。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
複数の導電層１１０の下方には、図４に示す様に、絶縁層１０１を介して、半導体層１１１、半導体層１１３、及び半導体層１１２が設けられている。半導体層１１１及び半導体層１１２と、半導体層１２０との間には、ゲート絶縁層１３０の一部が設けられる。半導体層１１３は、半導体層１２０の下端部に接続されている。
半導体層１１３の上面は半導体層１１１に接続され、下面は半導体層１１２に接続されている。半導体層１１２の下面には、導電層１１４が設けられていても良い。半導体層１１１、半導体層１１３、半導体層１１２、及び導電層１１４は、ソース線ＳＬ（図１）として機能する。ソース線ＳＬは、例えば、メモリセルアレイ領域ＲＭＣＡ（図２）に含まれる全てのメモリブロックＢＬＫについて共通に設けられている。半導体層１１１、半導体層１１３、及び半導体層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含む。導電層１１４は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層、又はその他の導電層を含んでいても良い。
複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図１）及びこれに接続された複数のソース側選択トランジスタＳＴＳ（図１）のゲート電極として機能する。この導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ（図１）及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図１）のゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。また、Ｙ方向において隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
半導体層１２０は、例えば図３に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。また、半導体層１２０は、例えば図４に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。半導体層１２０の外周面は、複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。半導体層１２０は、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。
半導体層１２０の上端には、不純物領域１２１が接続されている。不純物領域１２１は、例えば、リン（Ｐ）等のＮ型の不純物を含む。不純物領域１２１は、コンタクトＣｈ及びコンタクトＶｙ等を介してビット線ＢＬに接続される。
半導体層１２０の下端部には、不純物領域１２２が設けられている。不純物領域１２２は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む。
ゲート絶縁層１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁層１３０は、例えば、図５に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等であり、電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及びブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、ゲート絶縁層１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
ブロック間構造ＳＴは、例えば図３及び図４に示す様に、Ｚ方向及びＸ方向に延伸する。また、ブロック間構造ＳＴは、例えば図４に示す様に、複数の絶縁層１０１、複数の導電層１１０、半導体層１１１、及び半導体層１１３をＹ方向に分断し、半導体層１１２に達する構造体である。ブロック間構造ＳＴは、酸化シリコン（ＳｉＯ２）等の絶縁層１７０、及びタングステン（Ｗ）等の導電層ＬＩを含んでいても良い。導電層ＬＩの下端は、半導体層１１２に接続されている。
［窒化膜１８１，１８２］
図５を参照して上述した通り、導電層１１０のＹ方向における側面には、窒素（Ｎ）を含む窒化膜１８１が設けられる。導電層１１０は、窒化膜１８１を介して、ブロック間構造ＳＴと対向する。
窒化膜１８１は、絶縁性を示す膜または抵抗の高い導電性を示す膜である。窒化膜１８１は、例えば、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、シリコン（Ｓｉ）、及びアルミニウム（Ａｌ）のうち少なくとも１つを含む。窒化膜１８１は、例えば、窒化モリブデン（ＭｏＮ）、窒化ルテニウム（ＲｕＮ）、窒化タングステン（ＷＮ）、窒化シリコン（ＳｉＮ）、及び窒化アルミニウム（ＡｌＮ）等であっても良い。例えば、窒化モリブデン（ＭｏＮ）、窒化ルテニウム（ＲｕＮ）、及び窒化タングステン（ＷＮ）は、抵抗の高い導電性を示す膜となるのが一般的である。
複数の導電層１１０及び窒化膜１８１は、モリブデン（Ｍｏ）、タングステン（Ｗ）、及びルテニウム（Ｒｕ）のうち少なくとも１つを、共通に含んでいても良い。例えば、導電層１１０がモリブデン（Ｍｏ）を含む場合、窒化膜１８１は窒化モリブデン（ＭｏＮ）を含んでいても良い。例えば、導電層１１０がタングステン（Ｗ）を含む場合、窒化膜１８１は窒化タングステン（ＷＮ）を含んでいても良い。例えば、導電層１１０がルテニウム（Ｒｕ）を含む場合、窒化膜１８１は窒化ルテニウム（ＲｕＮ）を含んでいても良い。
また、図５を参照して上述した通り、導電層１１０のＺ方向における一方側及び他方側の面、並びに、半導体層１２０との対向面には、窒素（Ｎ）を含む窒化膜１８２が設けられる。
窒化膜１８２は、絶縁性を示す膜または抵抗の高い導電性を示す膜である。窒化膜１８２は、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、シリコン（Ｓｉ）、及びアルミニウム（Ａｌ）のうち少なくとも１つを含む。例えば、窒化膜１８２は、窒化モリブデン（ＭｏＮ）、窒化ルテニウム（ＲｕＮ）、窒化タングステン（ＷＮ）、窒化シリコン（ＳｉＮ）、及び窒化アルミニウム（ＡｌＮ）等であっても良い。例えば、窒化モリブデン（ＭｏＮ）、窒化ルテニウム（ＲｕＮ）、及び窒化タングステン（ＷＮ）は、抵抗の高い導電性を示す膜となるのが一般的である。
複数の導電層１１０及び窒化膜１８２は、モリブデン（Ｍｏ）、タングステン（Ｗ）、及びルテニウム（Ｒｕ）のうち少なくとも１つを、共通に含んでいても良い。例えば、導電層１１０がモリブデン（Ｍｏ）を含む場合、窒化膜１８２は窒化モリブデン（ＭｏＮ）を含んでいても良い。例えば、導電層１１０がタングステン（Ｗ）を含む場合、窒化膜１８２は窒化タングステン（ＷＮ）を含んでいても良い。例えば、導電層１１０がルテニウム（Ｒｕ）を含む場合、窒化膜１８２は窒化ルテニウム（ＲｕＮ）を含んでいても良い。
また、窒化膜１８１及び窒化膜１８２は、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、シリコン（Ｓｉ）、及びアルミニウム（Ａｌ）のうち少なくとも１つを、共通に含んでいても良い。
また、窒化膜１８１の膜厚Ｔ１１は、窒化膜１８２の膜厚Ｔ１２よりも大きくても良い。
また、窒化膜１８１の膜厚Ｔ１１は、窒化膜１８２の膜厚Ｔ１２よりも小さくても良い。
また、図５に示す様に、窒化膜１８２と絶縁層１０１との間、及び窒化膜１８２と半導体層１２０との間には、絶縁層１３４が設けられる。絶縁層１３４は、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、及びランタン（Ｌａ）のうち少なくとも１つを含んでいても良い。絶縁層１３４は、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化ランタン（Ｌａ２Ｏ３）等であっても良い。
［製造方法］
次に、図６～図２０を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図６～図１４は、同製造方法について説明するための模式的な断面図であり、図４に対応する断面を示している。図１５～図２０は、同製造方法について説明するための模式的な断面図であり、図５に対応する断面を示している。
第１実施形態に係る半導体記憶装置の製造に際しては、まず、半導体基板１００に、周辺回路ＰＣ（図１）を形成する。また、周辺回路ＰＣの上方に絶縁層１０１を形成する。
次に、例えば図６に示す様に、絶縁層１０１上に、導電層１１４、半導体層１１２、酸化シリコン等の犠牲層１１３Ａ、窒化シリコン等の犠牲層１１３Ｂ、酸化シリコン等の犠牲層１１３Ｃ、及び半導体層１１１を形成する。また、複数の絶縁層１０１及び複数の犠牲層１１０Ａを交互に形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行われる。
次に、例えば図７に示す様に半導体層１２０に対応する位置に、複数の開口ＭＨａを形成する。開口ＭＨａは、Ｚ方向に延伸し、複数の絶縁層１０１及び複数の犠牲層１１０Ａ、半導体層１１１、犠牲層１１３Ｃ、犠牲層１１３Ｂ、及び犠牲層１１３Ａを貫通し、半導体層１１２を露出させる。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行う。
次に、例えば図８に示す様に、最上層の絶縁層１０１の上面及び開口ＭＨａの内周面に、ゲート絶縁層１３０、半導体層１２０及び絶縁層１２５を形成し、柱状構造ＭＨを形成する。ゲート絶縁層１３０の形成に際しては、例えば、ブロック絶縁膜１３３、電荷蓄積膜１３２、及びトンネル絶縁膜１３１を順にＣＶＤ等により成膜する。半導体層１２０の形成に際しては、例えば、ＣＶＤ等による成膜が行われ、柱状構造ＭＨの内部に、アモルファスシリコン膜が形成される。また、例えば、アニール処理等によって、このアモルファスシリコン膜の結晶構造を改質する。
次に、例えば図９に示す様に、絶縁層１２５、半導体層１２０の一部を、半導体層１２０等の上面が最上層の絶縁層１０１の上下面の間となる位置まで除去する。この工程は、例えば、ＲＩＥ等の方法によって行う。また、例えば図９に示す様に、柱状構造ＭＨの上端部に、不純物領域１２１を形成する。この工程では、柱状構造ＭＨの上端部に、ＣＶＤ等の方法によって、例えば、リン（Ｐ）等のＮ型の不純物を含むアモルファスシリコン等の半導体層を形成する。
次に、例えば図１０に示す様に、トレンチＳＴＡ´を形成する。トレンチＳＴＡ´は、Ｚ方向及びＸ方向に延伸し、複数の絶縁層１０１及び犠牲層１１０ＡをＹ方向に分断し、半導体層１１１を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。また、ＣＶＤ等の方法によってこのトレンチＳＴＡ´の内壁に酸化シリコン等の絶縁層１６１、及びアモルファスシリコン等の半導体層１６２を形成する。
次に、例えば図１１に示す様に、トレンチＳＴＡを形成する。トレンチＳＴＡは、トレンチＳＴＡ´の底面から、更に、半導体層１６２、絶縁層１６１、半導体層１１１、及び犠牲層１１３Ｃ，１１３Ｂ，１１３ＡをＹ方向に分断し、半導体層１１２を露出させる。この工程は、例えば、ＲＩＥ等によって行う。また、トレンチＳＴＡのＹ方向の側面の半導体層１６２、及び底面に露出する半導体層１１２の一部を酸化し、酸化シリコン等の絶縁層１６３を形成する。この工程は、例えば、熱酸化等によって行う。
次に、例えば図１２に示す様に、トレンチＳＴＡを介して、犠牲層１１３Ｂを除去し、続いて犠牲層１１３Ａ，１１３Ｃ、及びゲート絶縁層１３０の一部を除去して空洞ＣＡＶ１を形成し、半導体層１２０の一部を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図１３に示す様に、トレンチＳＴＡを介して、空洞ＣＡＶ１があった場所に半導体層１１３を形成する。この工程は、例えば、エピタキシャル成長等の方法によって行う。また、トレンチＳＴＡのＹ方向側面に設けられた半導体層１６２及び絶縁層１６１を除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図１４に示す様に、トレンチＳＴＡを介して犠牲層１１０Ａを除去し、複数の空洞ＣＡＶ２を形成する。これにより、Ｚ方向に並ぶ複数の絶縁層１０１と、この絶縁層１０１を支持する柱状構造ＭＨと、を含む中空構造が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図１５に示す様に、トレンチＳＴＡを介して、空洞ＣＡＶ２の内壁及びトレンチＳＴＡの内壁に絶縁層１３４を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１６に示す様に、トレンチＳＴＡを介して、空洞ＣＡＶ２の内壁に窒化膜１８２を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、この工程において、トレンチＳＴＡの内壁にも窒化膜１８２と同様の窒化膜が形成されることがあるが、これら窒化膜は、例えば、ＲＩＥ等により除去しても良い。
次に、例えば図１７に示す様に、トレンチＳＴＡを介して、空洞ＣＡＶ２内に導電層１１０´を形成する。導電層１１０´は、例えば前述した導電層１１０と同じ材料を含む。この工程においては、トレンチＳＴＡのＹ方向の側面にも導電層１１０´の一部が形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１８に示す様に、トレンチＳＴＡを介して、導電層１１０´の一部を等方的に除去し、Ｚ方向において離間する複数の導電層１１０を形成する。この工程は、例えば、フッ素（Ｆ）系のドライエッチング、又は、ウェットエッチング等によって行う。尚、このエッチング工程は、導電層１１０´に対してエッチングレートが高く、絶縁層１３４及び窒化膜１８２に対してはエッチングレートが遅いエッチング条件で行う。
次に、例えば図１９に示す様に、トレンチＳＴＡを介して、複数の絶縁層１０１及び複数の導電層１１０のＹ方向の側面に、Ｚ方向に連続する窒化膜１８１´を形成する。窒化膜１８１´は、例えば、図５を参照して説明した窒化膜１８１と同じ材料を含む。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、窒化膜１８１´を形成する前に、導電層１１０のＹ方向の側面（トレンチＳＴＡに対する露出面）に対して、水素（Ｈ２）ガスによる還元処理を行っても良いし、導電層１１０のＹ方向の側面に形成された酸化層をウェットエッチング等により除去しても良い。
次に、例えば図２０に示す様に、トレンチＳＴＡを介して、窒化膜１８１´の一部を等方的に除去し、Ｚ方向において離間する複数の窒化膜１８１を形成する。この工程は、例えば、フッ素（Ｆ）系のドライエッチング、又は、ウェットエッチング等によって行う。
次に、トレンチＳＴＡ内に絶縁層１７０及び導電層ＬＩを成膜してブロック間構造ＳＴを形成し、不純物領域１２１に接続するコンタクトＣｈ、及びストリングユニット間絶縁層ＳＨＥ等を形成し、図４を参照して説明した構造を形成する。
［比較例］
次に、図２１を参照して、比較例に係る半導体記憶装置について説明する。図２１は、比較例に係る半導体記憶装置について説明するための模式的な断面図であり、図５に相当する断面を示している。
比較例に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置（図５）と異なり、導電層１１０のブロック間構造ＳＴとの対向面に窒化膜１８１が設けられず、また、導電層１１０のＺ方向における一方側及び他方側の面、並びに、半導体層１２０との対向面に、窒化膜１８２が設けられない（図２１）。
比較例に係る半導体記憶装置の製造に際しては、図１９及び図２０を参照して説明した工程が実行されない。
この様な構成の製造に際しては、例えば図１８に示す工程以降の工程において、トレンチＳＴＡ´に露出した導電層１１０のＹ方向の側面に、不純物が入り込む場合があった。この様な不純物としては、例えば、水素（Ｈ）、酸素（Ｏ）、フッ素（Ｆ）、及び塩素（Ｃｌ）等が挙げられる。この様な不純物は、点線Ｐｘ１（図２１）で示す様な経路を介して導電層１１０中を拡散し、ブロック絶縁膜１３３及び電荷蓄積膜１３２に到達することがあった。
また、この様な構成の製造に際しては、例えば図１７に示す工程以降の工程において、導電層１１０に、上述した様な不純物が入り込む場合があった。この様な不純物は、点線Ｐｘ２（図２１）で示す様な経路を介して絶縁層１０１中及び導電層１１０中を拡散し、ブロック絶縁膜１３３及び電荷蓄積膜１３２へ到達してしまう場合があった。
この様に、上述した様な不純物が、ブロック絶縁膜１３３及び電荷蓄積膜１３２中に比較的多く混入された場合、ブロック絶縁膜１３３及び電荷蓄積膜１３２中に、好ましくない不純物準位等が形成され、メモリセルＭＣのデータ保持特性が劣化したり、チャネルリークが発生したりする場合があった。
［第１実施形態の効果］
第１実施形態に係る半導体記憶装置の製造に際しては、図１９及び図２０を参照して説明した工程において、導電層１１０のＹ方向の側面に、窒化膜１８１が形成される。ここで、窒化膜１８１においては、上述した様な不純物の拡散係数が、比較的小さい。従って、第１実施形態に係る半導体記憶装置の製造に際しては、図２０を参照して説明した工程より後の工程において、上述した様な不純物が導電層１１０のＹ方向の側面に入り込むことを抑制することができる。
また、第１実施形態に係る半導体記憶装置の製造に際しては、図１６を参照して説明した工程において、絶縁層１０１の上下面、及び、ゲート絶縁層１３０を覆う位置に、窒化膜１８２が形成される。ここで、窒化膜１８２においては、上述した様な不純物の拡散係数が、比較的小さい。従って、第１実施形態に係る半導体記憶装置の製造に際しては、図１７を参照して説明した工程以降の工程において、上述した様な不純物が導電層１１０に入り込むことを抑制することができる。
従って、第１実施形態に係る半導体記憶装置によれば、チャネルリークの発生を防ぎ、また良好なデータ保持特性を示すメモリセルＭＣを提供することができる。
［第１実施形態の変形例］
次に、図２２を参照して、第１実施形態に係る半導体記憶装置の変形例について説明する。図２２は、本変形例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
［窒化膜１８３］
例えば、図２２に示す様に、第１実施形態の変形例に係る半導体記憶装置には、第１実施形態の様な窒化膜１８１（図５）は設けられない。しかしながら、第１実施形態の変形例に係る半導体記憶装置においては、複数の絶縁層１０１及び複数の導電層１１０のＹ方向における側面（ブロック間構造ＳＴとの対向面）に、Ｚ方向に連続する窒化膜１８３が設けられる。窒化膜１８３は、窒素（Ｎ）を含む。
窒化膜１８３は、複数の導電層１１０に対応する複数の領域１８３ｗと、複数の絶縁層１０１に対応する複数の領域１８３ｓと、を含む。領域１８３ｗは、導電層１１０のＹ方向の側面（ブロック間構造ＳＴとの対向面）を覆う。領域１８３ｓは、絶縁層１０１のＹ方向の側面（絶縁層１０１とブロック間構造ＳＴとの対向面）を覆う。
窒化膜１８３は、絶縁性を示す膜または抵抗の高い導電性を示す膜である。窒化膜１８３は、例えば、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、シリコン（Ｓｉ）、及びアルミニウム（Ａｌ）のうち少なくとも１つを含む。窒化膜１８３は、例えば、窒化モリブデン（ＭｏＮ）、窒化ルテニウム（ＲｕＮ）、窒化タングステン（ＷＮ）、窒化シリコン（ＳｉＮ）、及び窒化アルミニウム（ＡｌＮ）等であっても良い。例えば、窒化モリブデン（ＭｏＮ）、窒化ルテニウム（ＲｕＮ）、及び窒化タングステン（ＷＮ）は、抵抗の高い導電性を示す膜となるのが一般的である。
［製造方法］
第１実施形態の変形例に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に製造される。しかしながら、本変形例に係る半導体記憶装置の製造方法では、図２０を参照して説明した工程に対応する工程、即ち、窒化膜１８１´の一部を等方的に除去して、Ｚ方向において離間する複数の窒化膜１８１を形成する工程を行わない。本変形例に係る半導体記憶装置の製造方法では、絶縁層１０１のＹ方向の側面に窒化膜を残存させることにより、Ｚ方向に連続した窒化膜１８３を形成する。
［第２実施形態］
次に、図２３を参照して、第２実施形態に係る半導体記憶装置について説明する。図２３は、第２実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
［窒化膜２０１］
第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。しかしながら、第２実施形態に係る半導体記憶装置は、図２３に示す様に、導電層１１０のＹ方向の側面（ブロック間構造ＳＴとの対向面）に、窒化膜１８１（図５）ではなく、窒素（Ｎ）を含む窒化膜２０１が設けられる。
窒化膜２０１は、導電性を示す膜である。窒化膜２０１は、例えばチタン（Ｔｉ）等を含む。例えば、窒化膜２０１は、窒化チタン（ＴｉＮ）等であっても良い。
また、図２３に示す様に、第２実施形態に係る半導体記憶装置においては、導電層１１０のＺ方向における一方側及び他方側の面、並びに、半導体層１２０との対向面に、窒素（Ｎ）を含む窒化膜２０２が設けられる。
窒化膜２０２は、導電性を示す膜である。窒化膜２０２は、例えば、チタン（Ｔｉ）等を含む。例えば、窒化膜２０２は、窒化チタン（ＴｉＮ）等であっても良い。
また、窒化膜２０１及び窒化膜２０２は、チタン（Ｔｉ）等を、共通に含んでいても良い。
また、窒化膜２０１の膜厚Ｔ２１は、窒化膜２０２の膜厚Ｔ２２よりも大きくても良い。
また、窒化膜２０１の膜厚Ｔ２１は、窒化膜２０２の膜厚Ｔ２２よりも小さくても良い。
［製造方法］
次に、図２４～図２８を参照して、第２実施形態に係る半導体記憶装置の製造方法について説明する。図２４～図２８は、同製造方法について説明するための模式的な断面図であり、図２３に対応する断面を示している。
第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に製造される。しかしながら、第２実施形態に係る半導体記憶装置の製造方法では、図１６に対応する工程において、窒化膜１８２ではなく、図２４に示す様に、窒化膜２０２´を形成する。窒化膜２０２´は、窒化膜２０２と同じ材料を含む。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、この工程において、トレンチＳＴＡの内壁にも窒化膜２０２´と同様の窒化膜が形成されることがあるが、これら窒化膜は、例えば、ＲＩＥ等により除去しても良い。
次に、例えば図２５に示す様に、トレンチＳＴＡを介して、空洞ＣＡＶ２内に、導電層１１０´を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２６に示す様に、トレンチＳＴＡを介して、導電層１１０´及び窒化膜２０２´の一部を等方的に除去し、Ｚ方向において離間する複数の導電層１１０及びＺ方向において離間する複数の窒化膜２０２を形成する。この工程は、例えば、フッ素（Ｆ）系のドライエッチング、又は、ウェットエッチング等によって行う。尚、このエッチング工程は、導電層１１０´及び窒化膜２０２´に対してエッチングレートが高く、絶縁層１３４に対してはエッチングレートが遅いエッチング条件で行う。
次に、例えば図２７に示す様に、トレンチＳＴＡを介して、複数の絶縁層１０１及び複数の導電層１１０のＹ方向の側面に、Ｚ方向に連続する窒化膜２０１´を形成する。窒化膜２０１´は、例えば、図２３を参照して説明した窒化膜２０１と同じ材料を含む。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、窒化膜２０１´を形成する前に、導電層１１０のＹ方向の側面に対して、図１９を参照して説明した還元処理等を行っても良い。
次に、例えば図２８に示す様に、トレンチＳＴＡを介して、窒化膜２０１´の一部を等方的に除去し、Ｚ方向において離間する複数の窒化膜２０１を形成する。この工程は、例えば、フッ素（Ｆ）系のドライエッチング、又は、ウェットエッチング等によって行う。
［第２実施形態の効果］
第２実施形態に係る半導体記憶装置によれば、第１実施形態に係る半導体記憶装置と同様に、チャネルリークの発生を防ぎ、また良好なデータ保持特性を示すメモリセルＭＣを提供することができる。
また、本実施形態においては、導電層１１０の上下面に、導電性を示す窒化膜２０２が設けられている。この様な構成によれば、窒化膜２０２をワード線ＷＬの一部として機能させて、ワード線ＷＬの実質的な抵抗を減らすことができる。よって、良好な特性のメモリセルＭＣを提供することができる。
［第２実施形態の変形例］
次に、図２９を参照して、第２実施形態に係る半導体記憶装置の変形例について説明する。図２９は、本変形例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
［窒化膜２０３］
例えば、図２９に示す様に、第２実施形態の変形例に係る半導体記憶装置は、複数の絶縁層１０１及び複数の導電層１１０のＹ方向における側面（ブロック間構造ＳＴとの対向面）を覆う窒化膜２０３を含む。窒化膜２０３は、Ｚ方向に連続する。また、窒化膜２０３は、窒素（Ｎ）を含む。
窒化膜２０３は、複数の導電層１１０に対応する複数の領域２０３ｗと、複数の絶縁層１０１に対応する複数の領域２０３ｓと、を含む。領域２０３ｗは、窒化膜２０１を介して、導電層１１０のＹ方向の側面（ブロック間構造ＳＴとの対向面）を覆う。領域２０３ｓは、絶縁層１０１のＹ方向の側面（ブロック間構造ＳＴとの対向面）を覆う。
窒化膜２０３は、絶縁性を示す膜または抵抗の高い導電性を示す膜である。窒化膜２０３は、例えば、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、シリコン（Ｓｉ）、及びアルミニウム（Ａｌ）のうち少なくとも１つを含む。窒化膜２０３は、例えば、窒化モリブデン（ＭｏＮ）、窒化ルテニウム（ＲｕＮ）、窒化タングステン（ＷＮ）、窒化シリコン（ＳｉＮ）、及び窒化アルミニウム（ＡｌＮ）等であっても良い。例えば、窒化モリブデン（ＭｏＮ）、窒化ルテニウム（ＲｕＮ）、及び窒化タングステン（ＷＮ）は、抵抗の高い導電性を示す膜となるのが一般的である。
［製造方法］
第２実施形態の変形例に係る半導体記憶装置は、基本的には第２実施形態に係る半導体記憶装置と同様に製造される。しかしながら、本変形例に係る半導体記憶装置の製造方法では、図２８に対応する工程、即ち、Ｚ方向において離間する複数の窒化膜２０１を形成する工程の後に、複数の絶縁層１０１及び複数の窒化膜２０１のＹ方向の側面に、トレンチＳＴＡを介して窒化膜２０３をＣＶＤ等によって形成する工程を行う。
［第３実施形態］
次に、図３０を参照して、第３実施形態に係る半導体記憶装置について説明する。図３０は、第３実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
［窒化膜３０１］
第３実施形態に係る半導体記憶装置は、基本的には第２実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、図３０に示す様に、導電層１１０のＹ方向の側面（ブロック間構造ＳＴとの対向面）に、窒化膜２０１（図２３）ではなく、窒素（Ｎ）を含む窒化膜３０１が設けられる。
窒化膜３０１は、絶縁性を示す膜または抵抗の高い導電性を示す膜である。窒化膜３０１は、例えば、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、シリコン（Ｓｉ）、及びアルミニウム（Ａｌ）のうち少なくとも１つを含む。例えば、窒化膜３０１は、窒化モリブデン（ＭｏＮ）、窒化ルテニウム（ＲｕＮ）、窒化タングステン（ＷＮ）、窒化シリコン（ＳｉＮ）、及び窒化アルミニウム（ＡｌＮ）等であっても良い。例えば、窒化モリブデン（ＭｏＮ）、窒化ルテニウム（ＲｕＮ）、及び窒化タングステン（ＷＮ）は、抵抗の高い導電性を示す膜となるのが一般的である。
複数の導電層１１０及び窒化膜３０１は、モリブデン（Ｍｏ）、タングステン（Ｗ）、及びルテニウム（Ｒｕ）のうち少なくとも１つを、共通に含んでいても良い。例えば、導電層１１０がモリブデン（Ｍｏ）を含む場合、窒化膜３０１は窒化モリブデン（ＭｏＮ）を含んでいても良い。例えば、導電層１１０がタングステン（Ｗ）を含む場合、窒化膜３０１は窒化タングステン（ＷＮ）を含んでいても良い。例えば、導電層１１０がルテニウム（Ｒｕ）を含む場合、窒化膜３０１は窒化ルテニウム（ＲｕＮ）を含んでいても良い。
また、図３０に示す様に、導電層１１０の上下面、並びに、半導体層１２０との対向面に、窒素（Ｎ）を含む窒化膜３０２が設けられる。
窒化膜３０２は、導電性を示す膜である。窒化膜３０２は、例えば、チタン（Ｔｉ）等を含む。窒化膜３０２は、例えば、窒化チタン（ＴｉＮ）等であっても良い。
また、窒化膜３０１の膜厚Ｔ３１は、窒化膜３０２の膜厚Ｔ３２よりも大きくても良い。
また、窒化膜３０１の膜厚Ｔ３１は、窒化膜３０２の膜厚Ｔ３２よりも小さくても良い。
［製造方法］
第３実施形態に係る半導体記憶装置は、基本的には第２実施形態に係る半導体記憶装置と同様に製造される。しかしながら、本実施形態に係る半導体記憶装置の製造方法では、図２７及び図２８に対応する工程において、窒化膜２０１ではなく、窒化膜３０１を形成する。
［第３実施形態の変形例］
次に、図３１を参照して、第３実施形態に係る半導体記憶装置の変形例について説明する。図３１は、本変形例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
［窒化膜３０３］
例えば、図３１に示す様に、第３実施形態の変形例に係る半導体記憶装置は、窒化膜３０１を含まない。また、第３実施形態の変形例に係る半導体記憶装置は、複数の絶縁層１０１及び複数の導電層１１０のＹ方向における側面（ブロック間構造ＳＴとの対向面）に設けられた窒化膜３０３を含む。窒化膜３０３は、Ｚ方向に連続する。また、窒化膜３０３は、窒素（Ｎ）を含む。
窒化膜３０３は、複数の導電層１１０に対応する複数の領域３０３ｗと、複数の絶縁層１０１に対応する複数の領域３０３ｓと、を含む。領域３０３ｗは、導電層１１０のＹ方向の側面（ブロック間構造ＳＴとの対向面）を覆う。領域３０３ｓは、絶縁層１０１のＹ方向の側面（ブロック間構造ＳＴとの対向面）を覆う。
窒化膜３０３は、絶縁性を示す膜または抵抗の高い導電性を示す膜である。窒化膜３０３は、例えば、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、シリコン（Ｓｉ）、及びアルミニウム（Ａｌ）のうち少なくとも１つを含む。窒化膜３０３は、例えば、窒化モリブデン（ＭｏＮ）、窒化ルテニウム（ＲｕＮ）、窒化タングステン（ＷＮ）、窒化シリコン（ＳｉＮ）、及び窒化アルミニウム（ＡｌＮ）等であっても良い。例えば、窒化モリブデン（ＭｏＮ）、窒化ルテニウム（ＲｕＮ）、及び窒化タングステン（ＷＮ）は、抵抗の高い導電性を示す膜となるのが一般的である。
［製造方法］
第３実施形態の変形例に係る半導体記憶装置は、基本的には第２実施形態に係る半導体記憶装置と同様に製造される。しかしながら、本変形例に係る半導体記憶装置の製造方法では、図２７に対応する工程において、窒化膜２０１´ではなく、窒化膜３０３を形成する。また、図２８を参照して説明した様な工程、即ち、窒化膜の一部を等方的に除去して、Ｚ方向において離間する複数の窒化膜２０１を形成する工程を行わない。
［第４実施形態］
次に、図３２を参照して、第４実施形態に係る半導体記憶装置について説明する。図３２は、第４実施形態に係る半導体記憶装置について説明するための模式的な断面図である。
第４実施形態に係る半導体記憶装置は、基本的には第１～第３実施形態に係る半導体記憶装置と同様に構成されている。しかしながら、第４実施形態に係る半導体記憶装置は、第１～第３実施形態に係る半導体記憶装置と異なり、導電層１１０の上下面、並びに、半導体層１２０との対向に、窒素（Ｎ）を含む窒化膜が設けられない。第４実施形態に係る半導体記憶装置においては、図３２に示す様に、導電層１１０のＹ方向の側面（ブロック間構造ＳＴとの対向面）に、窒素（Ｎ）を含む窒化膜４０１が設けられる。
窒化膜４０１は、導電性を示す膜である。窒化膜４０１は、例えば、チタン（Ｔｉ）等を含む。窒化膜４０１は、例えば、窒化チタン（ＴｉＮ）等であっても良い。
［製造方法］
第４実施形態に係る半導体記憶装置は、基本的には第２実施形態に係る半導体記憶装置と同様に製造される。しかしながら、第４実施形態に係る半導体記憶装置の製造方法では、図２４に対応する工程において、窒化膜２０２´の形成を行わない。また、第４実施形態に係る半導体記憶装置の製造方法では、図２７及び図２８に対応する工程において、窒化膜２０１ではなく、窒化膜４０１を形成する。
［第４実施形態の変形例］
次に、図３３を参照して、第４実施形態に係る半導体記憶装置の変形例について説明する。図３３は、本変形例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
例えば、図３３に示す様に、第４実施形態の変形例に係る半導体記憶装置は、窒化膜４０１を含んでおらず、そのかわりに、窒化膜４０３を含んでいる。
窒化膜４０３は、絶縁性を示す膜または抵抗の高い導電性を示す膜である。窒化膜４０３は、例えば、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、シリコン（Ｓｉ）、及びアルミニウム（Ａｌ）のうち少なくとも１つを含む。窒化膜４０３は、例えば、窒化モリブデン（ＭｏＮ）、窒化ルテニウム（ＲｕＮ）、窒化タングステン（ＷＮ）、窒化シリコン（ＳｉＮ）、及び窒化アルミニウム（ＡｌＮ）等であっても良い。例えば、窒化モリブデン（ＭｏＮ）、窒化ルテニウム（ＲｕＮ）、及び窒化タングステン（ＷＮ）は、抵抗の高い導電性を示す膜となるのが一般的である。
複数の導電層１１０及び窒化膜４０３は、モリブデン（Ｍｏ）、タングステン（Ｗ）、及びルテニウム（Ｒｕ）のうち少なくとも１つを、共通に含んでいても良い。例えば、導電層１１０がモリブデン（Ｍｏ）を含む場合、窒化膜４０３は窒化モリブデン（ＭｏＮ）を含んでいても良い。例えば、導電層１１０がタングステン（Ｗ）を含む場合、窒化膜４０３は窒化タングステン（ＷＮ）を含んでいても良い。例えば、導電層１１０がルテニウム（Ｒｕ）を含む場合、窒化膜４０３は窒化ルテニウム（ＲｕＮ）を含んでいても良い。
［その他］
第１実施形態及び第３実施形態に係る半導体記憶装置の製造方法においては、例えば図１９に示す工程又はこれに対応する工程において、導電層１１０のＹ方向における側面に窒化膜１８１（図５）及び窒化膜３０１（図３０）を形成する。しかしながら、窒化膜１８１及び窒化膜３０１は、別の製造工程によって形成しても良い。例えば、図１８等に示す工程の次に、導電層１１０のＹ方向における側面（トレンチＳＴＡに対する露出面）を、高温窒素雰囲気化で熱窒化することにより、窒化膜１８１及び窒化膜３０１を形成しても良い。
この様に、熱窒化により窒化膜１８１及び窒化膜３０１を形成する場合、例えば、導電層１１０がモリブデン（Ｍｏ）を含む場合、窒化膜１８１及び窒化膜３０１は窒化モリブデン（ＭｏＮ）を含んでいても良い。また、例えば、導電層１１０がタングステン（Ｗ）を含む場合、窒化膜１８１及び窒化膜３０１は窒化タングステン（ＷＮ）を含んでいても良い。また、例えば、導電層１１０がルテニウム（Ｒｕ）を含む場合、窒化膜１８１及び窒化膜３０１は窒化ルテニウム（ＲｕＮ）を含んでいても良い。
熱窒化により窒化膜１８１を形成する場合、窒化膜１８１の膜厚Ｔ１１は、窒化膜１８２の膜厚Ｔ１２よりも小さくても良い。また、熱窒化により窒化膜３０１を形成する場合、窒化膜３０１の膜厚Ｔ３１は、窒化膜３０２の膜厚Ｔ３２よりも小さくても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＢＬＫ…メモリブロック、ＳＵ…ストリングユニット、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜、１８１…窒化膜、１８２…窒化膜。

Claims (13)

  1. 第１方向に並ぶ複数の導電層と、
    前記第１方向に延伸し、前記複数の導電層と対向する半導体層と、
    前記複数の導電層及び前記半導体層の間に設けられた電荷蓄積層と、
    前記第１方向と交差する第２方向において前記半導体層から離間して配置され、前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記複数の導電層と対向する第１構造と、
    前記複数の導電層の前記第１構造との対向面を覆い、窒素（Ｎ）を含む複数の第１窒化膜と
    を備える半導体記憶装置。
  2. 前記複数の導電層は、モリブデン（Ｍｏ）、及びルテニウム（Ｒｕ）のうち少なくとも１つを含む
    請求項１記載の半導体記憶装置。
  3. 前記複数の第１窒化膜は、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、及びアルミニウム（Ａｌ）のうち少なくとも１つを含む
    請求項１又は２記載の半導体記憶装置。
  4. 前記複数の導電層及び前記複数の第１窒化膜は、モリブデン（Ｍｏ）、及びルテニウム（Ｒｕ）のうち少なくとも１つを、共通に含む
    請求項１～３のいずれか１項記載の半導体記憶装置。
  5. 前記複数の導電層の、前記第１方向における一方側及び他方側の面、並びに、前記半導体層との対向面を覆い、窒素（Ｎ）を含む複数の第２窒化膜を備える
    請求項１～４のいずれか１項記載の半導体記憶装置。
  6. 前記複数の第２窒化膜は、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、及びアルミニウム（Ａｌ）のうち少なくとも１つを含む
    請求項５記載の半導体記憶装置。
  7. 前記複数の導電層及び前記複数の第２窒化膜は、モリブデン（Ｍｏ）及びルテニウム（Ｒｕ）のうち少なくとも１つを、共通に含む
    請求項５又は６記載の半導体記憶装置。
  8. 前記複数の第１窒化膜及び前記複数の第２窒化膜は、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、及びアルミニウム（Ａｌ）のうち少なくとも１つを、共通に含む
    請求項５～７のいずれか１項記載の半導体記憶装置。
  9. 前記複数の導電層のうち前記第１方向において隣りあう２つの間に設けられた第１絶縁層を備え、
    前記第１絶縁層の前記第１構造との対向面を覆い、窒素（Ｎ）を含む第３窒化膜を備える
    請求項１～８のいずれか１項記載の半導体記憶装置。
  10. 前記第３窒化膜は、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、シリコン（Ｓｉ）、及びアルミニウム（Ａｌ）のうち少なくとも１つを含む
    請求項９記載の半導体記憶装置。
  11. 前記複数の導電層と前記半導体層との間に設けられ、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、及びＬａ（ランタン）のうち少なくとも１つを含む第２絶縁層を備える
    請求項１～１０のいずれか１項記載の半導体記憶装置。
  12. 前記第１窒化膜の膜厚は、前記第２窒化膜の膜厚よりも大きい
    請求項５～８のいずれか１項記載の半導体記憶装置。
  13. 前記第１窒化膜の膜厚は、前記第２窒化膜の膜厚よりも小さい
    請求項５～８のいずれか１項記載の半導体記憶装置。
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Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100550321C (zh) * 2005-09-29 2009-10-14 株式会社东芝 具有氮化层和氧化层的半导体器件的制造方法
JP5259242B2 (ja) * 2008-04-23 2013-08-07 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2009266944A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
US9343469B2 (en) * 2012-06-27 2016-05-17 Intel Corporation Three dimensional NAND flash with self-aligned select gate
US10141322B2 (en) * 2013-12-17 2018-11-27 Intel Corporation Metal floating gate composite 3D NAND memory devices and associated methods
US10269825B2 (en) * 2016-03-14 2019-04-23 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
JP2018026518A (ja) 2016-08-12 2018-02-15 東芝メモリ株式会社 半導体記憶装置
JP2020038930A (ja) * 2018-09-05 2020-03-12 キオクシア株式会社 半導体メモリ装置及び半導体メモリ装置の製造方法
EP3853899B1 (en) * 2019-01-31 2025-01-29 Yangtze Memory Technologies Co., Ltd. Staircase formation in three-dimensional memory device
US10964793B2 (en) * 2019-04-15 2021-03-30 Micron Technology, Inc. Assemblies which include ruthenium-containing conductive gates
US11024644B2 (en) * 2019-08-22 2021-06-01 Micron Technology, Inc. Integrated assemblies having vertically-spaced channel material segments, and methods of forming integrated assemblies
US11587796B2 (en) * 2020-01-23 2023-02-21 Applied Materials, Inc. 3D-NAND memory cell structure
JP2023039082A (ja) * 2021-09-08 2023-03-20 キオクシア株式会社 半導体記憶装置

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