TW201340327A

TW201340327A - 頂部汲極橫向擴散金屬氧化物半導體、半導體功率元件及其製備方法

Info

Publication number: TW201340327A
Application number: TW102111534A
Authority: TW
Inventors: Shekar Mallikarjunaswamy; John Chen; Yongzhong Hu
Original assignee: Alpha & Omega Semiconductor
Priority date: 2012-03-30
Filing date: 2013-03-29
Publication date: 2013-10-01
Also published as: CN103367444A; TWI493718B

Abstract

一種形成在半導體基板上的頂部汲極橫向擴散金屬氧化物場效應半導體（Top-Drain Lateral Diffusion Metal Oxide Field Effect Semiconductor, TD-LDMOS）元件。該頂部汲極LDMOS包括一個設置在半導體基板底面上的源極電極。該頂部汲極LDMOS更包括一個源極區和一個汲極區，設置在平面閘極的兩個對邊上，平面閘極設置在半導體基板的頂面上，其中源極區包圍在本體區中，構成一個漂流區，作為平面閘極下方的源極區和汲極區之間的橫向電流通道。該頂部汲極LDMOS更包括至少一個用導電材料填充的溝槽，從頂面附近的本體區開始，垂直向下延伸，以電接觸設置在半導體基板底面上的源極電極。

Description

頂部汲極橫向擴散金屬氧化物半導體、半導體功率元件及其製備方法

本發明主要關於半導體功率元件。更確切的說，本發明是關於一種反轉接地的源極橫向擴散金屬氧化物半導體場效應電晶體（Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor, LDMOSFET）結構及其製備方法。

進一步降低半導體功率元件的源極電感（包括場效電晶體（Field Effect Transistor, FET）、金氧半導體場效電晶體（Metal Oxide Semiconductor Field Effect Transistor, MOSFET）和接面場效電晶體（Junction Field Effect Transistor, JFET）元件中的源極電感）的傳統製程，受到諸多技術難題的侷限與挑戰。尤其是，本領域的技術人員要降低源極電感所面臨的技術難題。與此同時，由於越來越多的功率元件必須具有高效率、高增益以及高頻率，因此降低半導體功率元件的源極電感的需求愈加強烈。一般來說，藉由消除半導體功率元件封裝中的結合引線，可以降低源極電感。可以嘗試將半導體基板配置成源極電極，用於連接半導體功率元件，消除結合引線。這些方法中存在的一些難題，源於典型的垂直半導體功率元件將連接電極置於基板上。垂直功率元件（溝槽閘極或平面閘極雙擴散金氧半導體（Double-Diffused Metal-Oxide- Semiconductor, DMOS）元件）將閘極用作汲極電極，電流從設置在基板上方的源極區開始，垂直向下流至設置在基板底部的汲極區，在元件封裝過程中，頂部源極電極通常需要結合引線用於電連接，從而增大了源極電感。

習知技術提出了許多帶有底部源極的橫向DMOS。橫向DMOS元件通常在源極接頭內含有一個深P+沉降區（注入沉降或溝槽沉降），以便將頂部源極連接到P+基板，但是沉降區所佔據的面積會產生很大的晶胞間距，或者深P+沉降區位於晶胞外部，但是這會產生更高的源極電阻。G. Cao等人於2004年8月在IEEE 電子元件(1296-1303頁)《RF LDMOSFET中漂流區設計方案的比較性研究》一文中提出了一種底部源極橫向（Laterally Diffused Metal Oxide Semiconductor, LDMOS）元件，如第1A圖所示，該橫向LDMOS元件包括一個在源極接頭中擴散的深沉降片。

Ishiwaka O等人於1985年12月1-12月4日在美國華盛頓召開的國際電子元件會議——技術文摘（166-169頁）中發表的《藉由V-溝槽連接降低2.45 GHz功率Ld-MOSFET的源極電感》一文中，提出了一種帶有V-溝槽連接的橫向雙-擴散MOS場效應電晶體（LD-MOSFET），用於降低源極電感、閘汲電容以及通道長度。V-溝槽貫穿P-型外延層，觸及P+型基板，形成在SiO₂區中，緊靠有源區外側。LD-MOSFET的N+型源極區直連到帶有金屬的V-溝槽上，從而消除了源極的結合引線。

美國專利6,372,557（2002年4月16日，Leong）提出了一種底部源極橫向LDMOS元件，在P+和P-外延層的交界面處，嘗試使用一個掩埋層，降低橫向擴散，從而減小晶胞間距。美國專利5,821,144（1998年10月13日，D’Anna等人）以及美國專利5,869,875（1999年2月9日，Hebert）也提出了橫向DMOS元件，該元件在結構的外圍區域上含有一個深沉降區（一個注入沉降或溝槽沉降），以減小晶胞間距。

然而，在這些說明書中的元件都是使用一個單獨的金屬，而不是源極或本體接觸區和閘極遮蔽區，單獨的金屬很厚（3 um或更厚），該厚度將使源極金屬到N-漂流汲極的電容變得更高，在閘極上產生更大的應力，而且到汲極金屬的距離也變得更大，從而增大了晶胞間距。另一方面，部分元件為源極或本體接觸區使用第一金屬，為汲極和閘極遮蔽區使用第二金屬，然後使第一金屬較薄，因此可以纏繞閘極，保護閘極不受低電容和小應力的影響，而且不會影響晶胞間距。然而，使用兩個金屬就需要兩個額外的遮罩，一個用於通孔、一個用於頂部金屬，從而增加了成本。這種結構藉由頂部向下擴散，通常形成P+沉降片，由於用於將頂部源極向下連接到重摻雜基板的深沉降片的橫向擴散比較顯著，因此導致晶胞間距較大，從而增大了晶胞在水平面上的整體尺寸。導通電阻是電阻和元件面積的函數，因此晶胞間距大會使導通電阻也增大。大晶胞間距引起的元件尺寸增大和封裝尺寸增大，也會增加元件的成本。此外，減小這些習知技術的底部-源極元件的晶胞間距會使元件的電學性能產生漂移。例如，將擴散沉降片（摻雜的P+）靠近第1A圖所示閘極的源極邊，會產生較高的門檻值電壓，其原因在於，擴散的p+沉降片用於將頂部源極連接到底部基板，其橫向擴散會侵佔閘極下面的通道區，通道區也是p-型，增大了通道中的摻雜濃度，從而使門檻值電壓升高，這是我們所不希望看到的結果。

專利7,554,154提出了一種在重摻雜基板（例如重摻雜P+基板）上的改良型反轉接地-源極FET，如第1B圖所示，帶有自對準的本體-源極接頭用於減小晶胞間距。改良型FET包括一個集成的本體-源極短接結構，即P+沉降片，在通道下面較低的部分處朝著汲極擴散。P+沉降片在表面通道下面延伸，以補償汲極延伸摻雜，從而降低Cgd，減小晶胞間距。另外，適當調節累積區的摻雜濃度，使峰值的Cgd*Rdson圖像最小。憑藉這種頂部汲極LDMOS結構，為本體-源極接頭配置一個嵌入式閘極遮蔽，以降低閘汲電容Cgd，元件晶胞排佈在一個封閉式結構中，可以進一步減小端接所需的額外空間。然而，用於將頂部源極向下連接到重摻雜基板上的深P+沉降片，其顯著的橫向擴散佔據了較大的空間，無法進一步降低和縮減晶胞間距。

因此，十分有必要提出一種功率半導體元件的新型元件結構和新製備方法，從而解決上述困難和侷限。

因此，本發明的一個方面在於，提出了一種新型、改良的頂部-汲極橫向擴散MOS（TD-LDMOS）半導體功率元件，帶有溝槽源極-本體互連，從頂面開始穿過本體區，向下延伸到底部源極電極。元件結構的晶胞間距很小，降低了晶片成本，從而解決了上述技術難題與侷限。

確切地說，本發明的一個方面在於，提出了一種改良的頂部汲極橫向擴散MOS（TD-LDMOS）半導體功率元件，帶有底部基板源極接頭的溝槽源極-本體互連，從而大幅降低源極電感，使功率元件獲得高效率、高增益和高使用頻率。

本發明的另一個方面在於，提出了一種改良的頂部汲極橫向擴散MOS（TD-LDMOS）半導體功率元件，帶有溝槽源極-本體互連，從頂面開始穿過本體區，向下延伸到底部源極電極，帶有一個窄開口和高縱橫比，從而大幅降低晶胞間距以及對遮罩的需求，進一步降低高質量的可靠半導體功率元件的製備成本。

本發明的另一個方面在於，提出了一種改良的頂部汲極橫向擴散MOS（TD-LDMOS）半導體功率元件，帶有溝槽源極-本體互連，從頂面開始穿過本體區，向下延伸到底部源極電極，帶有用SEG P++或SEG P++ SiGe或金屬填充材料填充的溝槽。該溝槽更被溝槽底面以下的P++襯墊注入區包圍著，在溝槽側壁周圍，進一步降低設置本體和在底面上的源極之間的互連電阻。

本發明的另一個方面在於，提出了一種改良的頂部汲極橫向擴散MOS（TD-LDMOS）半導體功率元件，帶有溝槽源極-本體互連，從頂面開始穿過本體區，向下延伸到底部源極電極，其中所形成的閘極遮蔽Ti/TiN層和自對準多晶矽化物層覆蓋閘極絕緣層上方的絕緣層和本體區的頂面，從而進一步降低閘汲電容。因此，本發明中所述的元件堅固耐用、高度可靠，此元件結構更加適合應用於高壓和低壓元件中。

本發明的一個較佳實施例主要提出了一種形成在半導體基板上的頂部汲極橫向擴散金屬氧化物場效應半導體（TD-LDMOS）元件。該頂部汲極LDMOS包括一個源極電極，形成在半導體基板的底面上。該頂部汲極LDMOS更包括一個源極和汲極區，設置在平面閘極的兩條對邊上，平面閘極設置在半導體基板的頂面上，其中源極區包圍在本體區中，構成漂流區，在平面閘極下方的源極區和汲極區之間，作為一個橫向電流通道。該頂部汲極LDMOS更包括至少一個用導電材料填充的溝槽，從頂面附近的本體區開始，垂直向下延伸，以便電接觸設置在半導體基板底面上的源極電極。

此外，本發明提出了一種在半導體基板上製備半導體功率元件的方法。該方法包括：1）製備一個本體區，包圍著源極區和汲極區，閘極在半導體基板的頂面上，用於控制基板頂面附近的源極區和汲極區之間本體區中的橫向電流通路；2）打通溝槽，從本體區開始向下延伸到基板底面上的源極電極，並且用導電材料填充溝槽，作為本體-源極互連。在一個實施例中，用導電材料填充溝槽的步驟包括，用含有矽選擇性外延生長（Selective Epitaxial Growth, SEG）或鍺化矽（SiGe）SEG的導電材料填充溝槽。在另一個實施例中，該方法更包括在溝槽底部下方以及溝槽側壁周圍，注入重摻雜線性區。

閱讀以下詳細說明並參照圖式之後，本發明的這些和其他的特點和優勢，對於本領域的通常知識者而言，無疑將顯而易見。

101．．．N++基板

105．．．P+基板

110．．．P-外延層

115．．．本體區

120．．．深溝槽

125．．．汲極漂流區

128．．．P++線性注入區

129．．．金屬襯墊

130．．．場氧化物

135．．．閘極氧化物

140．．．堆疊平面閘極

160．．．源極區

165．．．閘極墊片

170-G．．．閘極遮蔽金屬

170-S．．．多晶矽化物部分

180．．．BPSG層

185．．．鈍化層

190．．．N+摻雜區

198．．．Ti/TiN線性阻擋層

199．．．頂部汲極金屬

205．．．硼摻雜的P+基板

210．．．P-外延層

212．．．襯墊氧化層

215．．．深緩衝層

220．．．局部區域互連

225．．．N-漂流區

230．．．場氧化區

235．．．閘極氧化層

240．．．多晶矽矽化物層

245．．．氧化罩層

250．．．P-本體區

255．．．溝槽

260．．．N+源極區

265．．．墊片氧化層

275．．．Ti/TiN層

275’．．．Co層

280．．．絕緣層

285．．．汲極接觸開口

290．．．接觸區

295．．．汲極金屬

298．．．金屬層

第1A圖表示用於RF基站放大器的帶有底部源極傳統的橫向擴散MOS（LDMOS）元件之剖面圖。
第1B圖表示專利7,554,154中提出了一種帶有擴散沉降區的底部源極LDMOS之剖面圖。
第2A圖表示依據本發明的一個實施例，帶有溝槽本體-源極短接結構的頂部汲極LDMOS元件之剖面圖。
第2B圖表示在一個封閉式晶胞結構中排佈整個頂部汲極LDMOS元件晶胞之剖面圖。
第2C圖表示在一個封閉式晶胞結構中排佈整個頂部汲極LDMOS元件晶胞之俯視圖。
第3圖表示依據本發明的另一個實施例，另一個頂部汲極LDMOS元件之剖面圖。
第4A至4L圖表示用於製備本發明的頂部汲極LDMOS元件的製備製程一系列之剖面圖。

參閱第2A圖，本發明之帶有頂部汲極和底部源極的N-通道反轉頂部-汲極和接地-源極的溝槽式FET元件之剖面圖。反轉頂部-汲極接地-源極N-通道FET元件位於P+基板105上，作為底部源極電極。更可選擇，P-通道元件形成在N+ 矽(Si)基板上方。P-外延層110位於基板105上方。為基板配置有源晶胞區和端接區，通常設置在基板外圍。打通高縱橫比的深溝槽120，穿過外延層110，向下延伸到基板105。選擇性外延生長（Selective Epitaxial Growth, SEG）矽或SEG鍺化矽（SiGe），進行重P摻雜P++，填充深溝槽120，構成自對準的源極或本體接頭，作為超低電阻的局部區域互連，從源極到本體和基板。為了改善接頭，在溝槽中填充P++導電溝槽填充材料之前，製備P++線性注入區128，帶角度的P++注入到溝槽底部以下以及源極-本體互連溝槽120的側壁周圍。本體區115形成在外延層110上部，外延層110橫向延伸到汲極漂流區125。本體區115中的P-摻雜物包圍電晶體累積中的部分N-摻雜物，以適合N-漂流區125的摻雜物結構，使閘汲電容最小，同時保持較低的汲源電阻Rdson。深溝槽源極-本體互連120更垂直向下延伸到底部P+基板105，向上延伸到本體區115。部分本體區115在閘極氧化物135下方的頂面處形成一個通道。深溝槽源極-本體互連120具有一個窄開口和高縱橫比，無需沉降區以便減小晶胞間距，因為形成沉降區帶有橫向擴散延伸，才能將沉降區延伸到較大的深度，觸及底部源極區105。

堆疊平面閘極140設置在閘極氧化層135上方，閘極墊片165包圍堆疊平面閘極140，閘極遮蔽金屬170-G覆蓋堆疊平面閘極140，閘極氧化層135形成在源極區160和汲極漂流區125之間的頂面上。因此，閘極140控制源極區160和汲極漂流區125之間的電流，穿過本體區115構成的通道，在閘極140下方，作為橫向MOS元件。汲極漂流區125設置在場氧化物130下方，硼磷矽玻璃（Boron Phosphorus Silicon Glass, BPSG）層180以及鈍化層185（可選擇）覆蓋場氧化物130。藉由鈍化層185和BPSG層180，蝕刻汲極接觸開口，使頂部汲極金屬199藉由接觸N+摻雜區190，接觸汲極區125，以降低接觸電阻。如圖所示，可以利用不同的方法製備堆疊閘極140，在堆疊閘極140下面帶有氧化物130、135。該方法包括生長或沉積氧化物，並在通道區蝕刻氧化物，或利用LOCOS類型的氧化製程。堆疊閘極140具有較長的閘極長度以及在汲極延伸物上方的場板，而沒有增加晶胞間距。堆疊閘極140控制電流在通道和閘極氧化物135及場氧化物130下方的汲極之間的通路，具有較低的閘汲電容。絕緣墊片165和掩埋閘極遮蔽170-G包圍堆疊閘極140，堆疊閘極140更包括用於本體-源極接頭的自對準多晶矽化物部分170-S，以便進一步降低閘汲電容Cgd，閘極遮蔽層170-G保護覆蓋在頂面上方的汲極金屬199。為了獲得較好的機械和電學性能，Ti/TiN線性阻擋層198更形成在汲極接觸區190和汲極金屬199之間。由於溝槽互連120用選擇性外延生長（SEG）P++ Si或SEGP++ SiGe，從而不需要沉降擴散，因此所形成的自對準源極-本體互連，使晶胞的間距大幅降低了一半。

第2B圖表示本發明之頂部汲極LDMOS元件整個晶胞排佈在一個封閉式晶胞結構中之剖面圖。如第2B圖所示，由於一半晶胞間距中的源極都接地，不必為頂部汲極LDMOS元件的端接區提供額外的空間，從而節省了空間。第2C圖表示本發明之頂部汲極LDMOS元件的整個晶胞排佈在一個封閉式晶胞結構中之俯視圖。

第3圖表示與第2圖所示元件類似的頂部汲極LDMOS元件的另一個實施例。唯一的不同之處在於，元件形成在重摻雜N++基板101上，大幅降低了串聯電阻。P+外延層105用作底部源極電極，形成在N++基板101上方，並且短接至N++基板，降低了基板的電阻。此外，更可選擇深緩衝層115形成在P-外延層110中的預定義深處，在P+源極層105上方，以便調節擊穿電壓（Breakdown Voltage, BV），並且利用製備製程中所需的熱循環，阻止表面下穿通。在本實施例中，打通深溝槽120，穿過P-外延層110和P+源極層105，向下延伸到N++基板101。如第2A圖所示，深溝槽120具有很高的縱橫比，並且用選擇性外延生長（SEG）矽或SEG鍺化矽（SiGe）等重P摻雜的P++導電材料填充深溝槽120。更可選擇，用P++多晶矽或鎢等金屬填充深溝槽120，金屬襯墊129（例如自對準多晶矽化物）在汲極和源極之間，形成超低電阻的侷域互連。在這種元件結構中，可以忽略鈍化層185。

第4A至4L圖表示用於製備第2A圖和第3圖所示的元件結構的製備方法的一系列剖面圖。藉由製備製程的說明，可以理解利用自對準結構，本製程僅需6個遮罩步驟。如第4A圖所示，製程從初始矽基板開始，矽基板包括用硼摻雜的P+基板205，其電阻率為3至5 mOhm-cm或更低。基板205最好是沿<100>晶體取向，作為標準的初始方向。P-外延層210形成在基板205上，厚度為2至7微米，通常用5E14至5E15的劑量摻雜，用於20-60 V元件。在另一個實施例中，外延層210可以是N-摻雜層。

在第4B圖中，生長一個襯墊氧化層212，用於後續的氮化物設置製程。一個可選的處理步驟是：在600 KEV的注入能量下，用1E14的注入劑量全面注入深緩衝層，以便在後續製程中製備深緩衝層215，用於調節擊穿電壓（BV），並阻止N-漂流層之間的子表面穿通，當進行後續製備製程時，由於需要熱循環，因此更要製備P+基板205。全面P注入可以是輕摻雜的，以增大P-摻雜，避免穿通，或者對於N-外延層來說，使用的是輕摻雜的N-注入。

在襯墊氧化層212上方，進行氮化物沉積，然後利用有源遮罩、第一遮罩（圖中沒有表示出）進行蝕刻，以保護通道區，在後續製程中，使汲極延伸區裸露出來。在零度傾斜角時，在未被氮化物保護的區域中進行N-漂流注入，製成N-漂流區225，如第4C圖所示。可以藉由注入能量為60 Kev至200 Kev範圍內，劑量從5E11至2E13的磷，製備N-漂流區225，實際應用中，30 V下較適宜的劑量為3E12。該步驟會在LDMOS元件的漂流汲極延伸物、區域225中，形成自對準的n-型漂流注入（對於NMOS來說）。然後利用標準的場氧化製程（稱為Local Oxidation of Silicon, LOCOS），可選的N2驅動製程，在N-漂流區225上方形成場氧化區230。溫度在900至1100℃的範圍內，生長厚度為0.3至1微米的氧化物，較適宜的厚度約為0.55微米。

剝去氮化物（圖中沒有表示出）和襯墊氧化物212，然後生長犧牲氧化層並剝去（圖中沒有表示出），以清潔該結構的表面。在第4D圖中，生長一個閘極氧化層235，然後沉積一個多晶矽層，或者最適宜的情況是多晶矽矽化物層240，厚度達2000至6000埃，以形成閘極。隨後，將N+摻雜離子注入到多晶矽層，更可選擇在上方製備一個WSix層，以製備閘極電阻很低的接觸層。注意，多晶矽可以是原位摻雜，或者也可以利用三氯氧磷（POCl₃）摻雜。利用高溫氧化（High Temperature Oxidation, HTO）或低溫氧化（Low Temperature Oxidation, LTO）製程，進行氧化罩沉積，從而在多晶矽層240上方，沉積一個氧化罩層245。在多晶矽層240上方，氧化罩層245的厚度約為500至4500埃。利用閘極遮罩（即第二遮罩（圖中沒有表示出））蝕刻，並形成氧化罩層245和閘極層240的圖案。首先進行氧化物蝕刻，形成氧化罩層245的圖案，然後進行多晶矽或多晶矽矽化物蝕刻。如圖所示，多晶矽或多晶矽矽化物蝕刻終止在閘極氧化層235和場氧化物230上方。

在第4E圖中，進行全面淺本體高角度注入硼（高角度注入以便在閘極下方引入通道），劑量範圍在1E12至1E14之間，最適宜的劑量為1E13，製備P-本體區250。更可選擇，在零度角和較高能量的本體注入下，進行全面淺本體注入，以製備P-本體區250。憑藉場氧化物230、閘極240和氧化罩245的堆疊結構，硼離子僅僅注入到閘極的源極邊緣中。然後，在950至1150攝氏度的高溫範圍內（最適宜的溫度為1050攝氏度），進行本體驅動約60分鐘。在第4F圖中，進行全面淺源極-注入，例如在劑量範圍為1E15至1E16之間（最適宜的劑量為4E15），注入As摻雜離子，以製備N+源極區260。然後，在850至1000攝氏度的高溫範圍內（最適宜的溫度為950攝氏度），進行源極退火操作約30分鐘。在源極退火製程中，根據閘極堆疊，可以使用部分氧氣，從而在堆疊閘極240的邊緣上形成多晶矽氧化物側壁。

在第4G圖中，沉積墊片氧化層265，最好的共形氧化層，厚度範圍為1000至4000埃，最好在3000埃以上，用作厚遮罩，用於本體溝槽蝕刻，為選擇性外延生長（SEG）提供絕緣，更在後續製備製程中，提供鈍化閘極側壁。然後，利用源極-本體局部區域互連溝槽遮罩（即第三遮罩（圖中沒有表示出）），進行氧化物蝕刻和矽蝕刻，打通溝槽255，使溝槽255具有一個窄開口和高縱橫比，溝槽深度向下延伸，以觸及P+基板205。然後，除去光致抗蝕劑（圖中沒有表示出）。在7°傾斜注入角度下，可以選擇進行全面P++注入，在溝槽底部和溝槽側壁（圖中沒有表示出）注入重摻雜P++，從而形成襯墊注入區258，用於更好的接觸。在第4H圖中，用重摻雜P++進行選擇外延生長（SEG）Si或SiGe，最好是摻雜P++硼的SEG SiGe，從源極260到本體層250和深緩衝層215，並且到基板205，形成超低電阻的局部區域互連220。在第4I圖中，藉由活性離子蝕刻（Reactive Ion Etching, RIE），進行氧化物墊片蝕刻，形成閘極墊片265，藉由最小的過度蝕刻，到鈍化閘極側壁，以確保多晶矽閘極240下方和汲極延伸物上，保留氧化物230、245。

在第4J圖中，進行輕微的濕氧化物蝕刻，除去N+源極區260上方的氧化物。然後，在矽的頂面上沉積Ti或Co，形成Ti或Co層275’。然後，利用第一快速熱退火（Rapid Thermal Annealing, RTA）製程，進行第一自對準多晶矽化物製備製程，從而在氧化層265、245、230上方的矽和Ti/TiN層275的頂面上，形成TiSi或CoSi層275’。利用閘極遮蔽遮罩（即第四遮罩（圖中沒有表示出）），以及Ti/TiN濕蝕刻，繼續進行製程，以製備閘極遮蔽275。如果不需要閘極遮蔽的話，那麼也就不需要這個遮罩。然後，藉由RTA，除去光致抗蝕劑，利用第二自對準多晶矽化物製備，在矽的頂面上，形成TiSi₂或CoSi₂層275’。矽化製程製備的自對準本體-源極互連，具有良好的接頭、很低的電阻，以及優良的閘極遮蔽金屬，提供優良的絕緣。

在第4K圖中，沉積含有氧化物、氮化物或氧化-氮化物的層間介電質（Interlayer Dielectric, ILD0）材料，形成絕緣層280，然後利用一個汲極和閘極遮罩（即第五遮罩（圖中沒有表示出）），打通絕緣層280上方的閘極接觸開口（圖中沒有表示出）和汲極接觸開口285。用磷離子在5E14至1E16範圍內的注入劑量下，進行低能接觸注入，形成低電阻接觸區290，然後在700-900攝氏度的N2中，進行退火製程（最好利用RTA），持續20秒至5分鐘（最好是1分鐘）。在第4L圖中，藉由帶有Ti/TiN襯墊的厚金屬沉積，形成帶有阻擋金屬層298的汲極金屬295。然後，利用金屬遮罩（即第六遮罩（圖中沒有表示出）），進行金屬蝕刻，從而在頂面上形成閘極金屬和汲極金屬，然後除去光致抗蝕劑，清潔乾淨，最後進行合金製程，完成製備過程。

在另一個沒有表示出的實施例中，從重摻雜N++矽基板開始，在N++基板上形成一個P+源極外延層，然後在P+源極外延層上，生長一個P-外延層。以下步驟除去溝槽255向下延伸穿過P-外延層和P+源極外延層，觸及N++基板之外，其他都與第4B至4K圖所示的製程步驟類似。

依據上述元件結構，由於使用了小晶片，帶有溝槽源極本體互連，而沒有沉降接觸區的橫向擴散，減小了晶胞間距，從而獲得了較低的有效晶片成本，降低了製備成本。這部分降低的成本可以補償較高的製備成本。更重要的是，使用基板源極接頭，同時配置被P++襯墊注入區包圍著的源極-本體互連結構，使源極電阻達到最小，獲得了很低的源極電感。此外，如上所述元件的小間距更降低了指定工作電壓下的比導通電阻（Rsp）。該元件結構可以方便地調整，使其設計和操作適用於需要高壓和低壓範圍內的元件。

因此，如上所述帶有反轉接地-源極的頂部汲極LDMOS元件允許垂直電流穿過垂直通道，配置了垂直通道的漂流區的可控漂流長度，使得可以製備微小、可測的晶胞間距。憑藉溝槽底部的源極接頭與重摻雜基板直接接觸，降低了源極電阻。因此，不再像傳統的底部源極FET元件那樣，必須配置深電阻沉降區或溝槽接頭。