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TWI746295B - 時鐘和資料恢復電路及其信號處理方法 - Google Patents

時鐘和資料恢復電路及其信號處理方法 Download PDF

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TWI746295B
TWI746295B TW109141802A TW109141802A TWI746295B TW I746295 B TWI746295 B TW I746295B TW 109141802 A TW109141802 A TW 109141802A TW 109141802 A TW109141802 A TW 109141802A TW I746295 B TWI746295 B TW I746295B
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Abstract

本發明提供了一種時鐘和資料恢復電路(CDR)及其信號處理方法，時鐘和資料恢復電路包括第一相位檢測器、控制器和相位濾波器。在CDR的操作中，第一相位檢測器比較輸入信號的相位和時鐘信號的相位以產生第一相位檢測結果。控制器根據第一相位檢測結果生成控制信號。相位濾波器接收控制信號和輔助信號以產生時鐘信號，其中，根據第一相位檢測結果產生輔助信號。

Description

時鐘和資料恢復電路及其信號處理方法
本發明關於時鐘和資料恢復(clock and data recovery，CDR)電路，更具體地，關於適用於高速應用的時鐘和資料恢復電路及其信號處理方法。
在常規的基於數位的(Digital-based)的時鐘和資料恢復(clock and data recovery，CDR)電路中，環路延遲(loop latency)由基於數位的CDR內的數位控制器(digital controller)來控制。數位控制器的速度通常受常規半導體工藝的限制，從而導致基於數位的CDR電路遭受較長的環路延遲。因此，常規的基於數位的CDR電路不適合用於高速應用。
因此，本發明的目的是提供一種基於數位的CDR電路，該電路可以減少整體的環路延遲時間，以解決上述問題。
根據本發明的一個實施例，提供了一種時鐘和資料恢復(CDR)電路，時鐘和資料恢復電路包括第一相位檢測器、控制器和相位濾波器。在CDR的操作中，第一相位檢測器比較輸入信號的相位和時鐘信號的相位以產生第一 相位檢測結果。控制器根據第一相位檢測結果生成控制信號。相位濾波器接收控制信號和輔助信號以產生時鐘信號，其中，根據第一相位檢測結果產生輔助信號。
根據本發明的另一實施例，提供了一種時鐘和資料恢復電路的信號處理方法，包括：比較輸入信號的相位和時鐘信號的相位，以生成相位檢測結果；根據所述相位檢測結果經過控制器生成低頻的控制信號，其中所述控制信號包括頻率和相位資訊；根據所述相位檢測結果生成高頻的輔助信號，其中所述輔助信號包括相位資訊；以及使用相位濾波器接收所述控制信號和所述輔助信號以生成所述時鐘信號，其中，所述相位濾波器具有第一路徑和第二路徑，所述第一路徑用於接收所述控制信號以生成所述時鐘信號，所述第二路徑使用所述輔助信號來調整所述時鐘信號的相位，以減少所述CDR電路的整體延遲。
通過本發明的CDR電路中，通過第二路徑中的輔助信號可使得CDR電路的總延遲時間有效地降低，因此可以提高CDR電路的性能。
在閱讀了在各個附圖和附圖中示出的優選實施例的以下詳細描述之後，本發明的這些和其他目的無疑對於本領域習知技藝者將變得顯而易見。
100,200,300:CDR電路
110,210,310:相位檢測器
120,220,320:控制器
130,230,330:相位濾波器
132,232,240,332,339:相位插值器
134,234,334:相位檢測器
136,236,336:環路濾波器
138,238,338:振盪器
400,402,404,406,408:步驟
附圖被包括進來以提供對本發明的進一步理解，附圖被結合在本說明書中並構成本說明書的一部分。附圖示出了本發明的實施例，並且與說明書一起用於解釋本發明的原理。在附圖中：第1圖是示出根據本發明的第一實施例的CDR電路的示意圖。
第2圖是示出根據本發明的第二實施例的CDR電路的示意圖。
第3圖是示出根據本發明的第三實施例的CDR電路的示意圖。
第4圖示出了根據本發明的實施例的CDR電路的信號處理方法的流程圖。
在說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。本領域習知技藝者應可理解，電子設備製造商可以會用不同的名詞來稱呼同一元件。本說明書及申請專利範圍並不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。在通篇說明書及申請專利範圍當中所提及的“包括”是開放式的用語，故應解釋成“包括但不限定於”。此外，“耦接”一詞在此是包含任何直接及間接的電氣連接手段。因此，若文中描述第一裝置電性連接於第二裝置，則代表該第一裝置可直接連接於該第二裝置，或通過其他裝置或連接手段間接地連接至該第二裝置。
第1圖是示出根據本發明的第一實施例的CDR電路100的示意圖。如第1圖所示，CDR電路100包括相位檢測器110、控制器120和相位濾波器130，其中，相位濾波器130包括相位插值器132、相位檢測器134、環路濾波器136和振盪器138。此外，相位濾波器130內的相位檢測器134可以由相位和頻率檢測器代替。
在CDR電路100的操作中，相位檢測器110接收輸入信號(輸入串列資料)Din和時鐘信號CLK，以生成相位檢測結果V_pd1，其中，相位檢測結果V_pd1指示輸入信號Din和時鐘信號CLK的相位資訊，即，時鐘信號CLK相對於輸入信號Din是相位超前(phase-lead)或相位滯後(phase-lag)的和/或兩者的相 位差資訊。然後，由數位電路實現的控制器120接收相位檢測結果V_pd1並生成控制信號Vc1，從而控制相位插值器132調整時鐘信號CLK的相位以生成相移的(phase-shifted)時鐘信號CLK'。其中，控制器120可以是數位濾波器，用於在頻率上對相位檢測結果V_pd1進行濾波。在該實施例中，控制信號Vc1是基於輸入信號Din和時鐘信號CLK的相位資訊生成的數位代碼(digital code)，並且相位插值器132使用控制信號Vc1來補償時鐘信號CLK的相位誤差，以生成相移時鐘信號CLK'。然後，相位檢測器134將相移時鐘信號CLK'的相位與參考時鐘信號CLK_REF的相位進行比較，以生成相位檢測結果V_pd2，其中，相位檢測結果V_pd2指示相移時鐘信號CLK'和參考時鐘信號CLK_REF的相位資訊(相位差資訊)。環路濾波器136接收相位檢測結果V_pd2以生成濾波信號Vc2。最後，振盪器138接收濾波信號Vc2，並生成時鐘信號CLK作為CDR電路100的輸出時鐘信號。
相位檢測器110、控制器120、相位插值器132、相位檢測器134、環路濾波器136和振盪器138的上述操作可以視為CDR電路100的第一路徑。由於控制器120的速度通常受到半導體工藝的限制，第一路徑具有較長的環路延遲，這使得CDR電路100的性能惡化。具體地，由於第一路徑中控制器120的操作頻率較低，因而相位檢測結果V_pd1和控制信號Vc1都是頻率較慢的低速信號，且控制信號Vc1中同時含有頻率和相位資訊。為了解決第一路徑的較長的環路延遲問題，相位檢測器110進一步生成輔助信號(auxiliary signal)V_aux至振盪器138，使得振盪器138基於濾波信號Vc2和輔助信號V_aux兩者生成時鐘信號CLK，以減小CDR電路100的總延遲時間。詳細地，輔助信號V_aux可以是指示輸入信號Din和時鐘信號CLK的相位資訊的脈衝信號(例如，可以基於相位檢測結果V_pd1生成輔助信號V_aux)，輔助信號V_aux可以是頻率較快的高速信號，其中只含有 相位資訊，振盪器138可以同時參考輔助信號V_aux和濾波信號Vc2兩者，以確定時鐘信號CLK的頻率(即，輔助信號V_aux和濾波信號Vc2均能夠控制/調整時鐘信號CLK的頻率)。
在第1圖所示的實施例中，相位檢測器110和振盪器138進一步形成第二路徑，其使用輔助信號V_aux來調整時鐘信號CLK的相位。因此，由於第二路徑中不經過控制器其延遲時間小得多，因而可以有效地減少第一路徑的環路延遲時間和CDR電路100的總延遲時間，並因此提高了CDR電路100的性能。
第2圖是示出根據本發明的第二實施例的CDR電路200的示意圖。如第2圖所示，CDR電路200包括相位檢測器210、控制器220、相位濾波器230和相位插值器240，其中，相位濾波器230包括相位插值器232、相位檢測器234、環路濾波器236和振盪器238。另外，相位濾波器230內的相位檢測器234可以由相位和頻率檢測器代替。
在CDR電路200的操作中，相位檢測器210接收輸入信號Din和時鐘信號CLK，以生成相位檢測結果V_pd1，其中，相位檢測結果V_pd1指示輸入信號Din和時鐘信號CLK的相位資訊，即，時鐘信號CLK相對於輸入信號Din是相位超前(phase-lead)或相位滯後(phase-lag)的和/或兩者的相位差資訊。然後，由數位電路實現的控制器220接收相位檢測結果V_pd1並生成控制信號Vc1，從而控制相位插值器232調整時鐘信號CLK的相位以生成相移(phase-shifted)時鐘信號CLK'。在該實施例中，控制信號Vc1是基於輸入信號Din和時鐘信號CLK的相位資訊生成的數位代碼(digital code)，並且相位插值器232使用控制信號Vc1來補償時鐘信號CLK的相位誤差，以生成相移時鐘信號CLK'。控制信號Vc1是頻率 較慢的低速信號，且控制信號Vc1中同時含有頻率和相位資訊。此外，相位檢測器210還生成相位控制信號Vc3以控制相位插值器240調整參考時鐘信號的相位，從而生成相移參考時鐘信號作為輔助信號V_aux，其中，相位控制信號Vc3可以根據輸入信號Din和時鐘信號CLK的相位資訊來生成(例如，可以基於相位檢測結果V_pd1來生成相位控制信號Vc3)。相位控制信號Vc3可以是頻率較快的高速信號，其中只含有相位資訊。然後，相位檢測器234將相移時鐘信號CLK'的相位與輔助信號V_aux的相位進行比較，以生成相位檢測結果V_pd2，其中，相位檢測結果V_pd2指示相移時鐘信號CLK'和輔助信號V_aux的相位資訊(相位差資訊)。環路濾波器236接收相位檢測結果V_pd2以生成濾波信號Vc2。最後，振盪器238接收濾波信號Vc2，並生成時鐘信號CLK作為CDR電路200的輸出時鐘信號。
相位檢測器210、控制器220、相位插值器232、相位檢測器234、環路濾波器236和振盪器238的上述操作可以視為CDR電路200的第一路徑。由於控制器220的速度通常受到半導體工藝的限制，第一路徑具有較長的環路延遲時間，這會惡化CDR電路200的性能。為解決第一路徑的較長的環路延遲時間問題，相位檢測器210、相位插值器240、相位檢測器234、環路濾波器236和振盪器238形成CDR電路200的第二路徑。如第2圖所示，因為第二路徑可以視為是使用輔助信號V_aux來調整時鐘信號CLK的相位，並且第二路徑具有較小的延遲時間，所以可以有效地降低第一路徑的環路延遲時間以及CDR電路200的總延遲時間，並且因此可以提高CDR電路200的性能。
第3圖是示出根據本發明的第三實施例的CDR電路300的示意圖。如第3圖所示，CDR電路300包括相位檢測器310、控制器320和相位濾波器330，其 中，相位濾波器330包括相位插值器332、相位檢測器334、環路濾波器336、振盪器338和相位插值器339。另外，相位濾波器330內的相位檢測器334可以由相位和頻率檢測器代替。
在CDR電路300的操作中，相位檢測器310接收輸入信號Din和時鐘信號CLK"，以生成相位檢測結果V_pd1，其中，相位檢測結果V_pd1指示輸入信號Din和時鐘信號CLK"的相位資訊，即，時鐘信號CLK"相對於輸入信號Din是相位超前(phase-lead)或相位滯後(phase-lag)的和/或兩者的相位差資訊。然後，由數位電路實現的控制器320接收相位檢測結果V_pd1並生成控制信號Vc1，從而控制相位插值器332調整時鐘信號CLK的相位以生成相移(phase-shifted)時鐘信號CLK'。在該實施例中，控制信號Vc1是基於輸入信號Din和時鐘信號CLK的相位資訊生成的數位代碼(digital code)，並且相位插值器332使用控制信號Vc1來補償時鐘信號CLK的相位誤差，以生成相移時鐘信號CLK'。控制信號Vc1是頻率較慢的低速信號，且控制信號Vc1中同時含有頻率和相位資訊。然後，相位檢測器334將相移時鐘信號CLK'的相位與參考時鐘信號REF_CLK的相位進行比較，以生成相位檢測結果V_pd2，其中，相位檢測結果V_pd2指示相移時鐘信號CLK'和參考時鐘信號REF_CLK的相位資訊(相位差資訊)。環路濾波器336接收相位檢測結果V_pd2以生成濾波信號Vc2。振盪器338接收濾波信號Vc2，並生成時鐘信號CLK作為CDR電路300的輸出時鐘信號。
此外，相位檢測器310還生成輔助信號V_aux以控制相位插值器339調整時鐘信號CLK的相位，從而生成時鐘信號CLK"，其中，可以根據輸入信號Din和時鐘信號CLK"的相位資訊生成輔助信號V_aux(例如，可以基於相位檢測結果V_pd1生成輔助信號V_aux)輔助信號V_aux可以是頻率較快的高速信號， 其中只含有相位資訊。
相位檢測器310、控制器320、相位插值器332、相位檢測器334、環路濾波器336、振盪器338和相位插值器339的上述操作可以視為CDR電路300的第一路徑。由於控制器320的速度通常受到半導體工藝的限制，第一路徑具有較長的環路延遲時間，這會惡化CDR電路300的性能。為解決第一路徑的較長的環路延遲時間問題，相位檢測器310、和相位插值器339形成CDR電路300的第二路徑。在第3圖所示的實施例中，因為第二路徑可以視為是使用輔助信號V_aux來調整時鐘信號CLK的相位，並且第二路徑具有較小的延遲時間，所以可以有效地降低第一路徑的環路延遲時間以及CDR電路200的整體延遲時間，並且因此可以提高CDR電路300的性能。
第4圖示出了根據本發明的實施例的CDR電路的信號處理方法的流程圖。參照第1圖至第3圖所示的上述實施例，流程描述如下。
步驟400：開始。
步驟402：比較輸入信號的相位與時鐘信號的相位以生成相位檢測結果。
步驟404：根據相位檢測結果經過控制器生成低頻的控制信號，其中控制信號包括有頻率和相位資訊。
步驟406：根據相位檢測結果不經由該控制器，生成高頻的僅包括相位資訊的輔助信號。
步驟408：使用相位濾波器接收控制信號和輔助信號以生成時鐘信號，其中，該相位濾波器具有第一路徑用於接收控制信號並生成時鐘信號，並且該相位濾波器還具有第二路徑以使用輔助信號減少CDR電路的總延遲時間。
簡而言之，在本發明的CDR電路中，CDR電路具有第一路徑和第二路徑，其中第一路徑是具有較高延遲時間的常規環路，而第二路徑具有較小的延遲時間以使得CDR電路的總延遲時間有效地降低。因此，可以提高CDR的性能。
本領域習知技藝者將容易認識到，在保持本發明的教導的同時，可以對裝置和方法進行多種修改和變更。因此，以上公開內容應被解釋為僅由所附申請專利範圍來限定。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:CDR電路
110:相位檢測器
120:控制器
130:相位濾波器
132:相位插值器
134:相位檢測器
136:環路濾波器
138:振盪器

Claims (11)

  1. 一種時鐘和資料恢復(CDR)電路，包括：第一相位檢測器，用於比較輸入信號的相位和時鐘信號的相位，生成第一相位檢測結果；控制器，耦接至所述第一相位檢測器，用於根據所述第一相位檢測結果生成控制信號；以及相位濾波器，耦接至所述控制器，用以接收所述控制信號和輔助信號以生成所述時鐘信號，其中，所述輔助信號是根據所述第一相位檢測結果而生成的，其中所述控制信號和所述輔助信號的頻率不同。
  2. 如請求項1之CDR電路，其中，所述相位濾波器具有第一路徑和第二路徑，所述第一路徑用於接收所述控制信號以生成所述時鐘信號，所述第二路徑用於使用所述輔助信號來調整所述時鐘信號的相位以減少所述CDR電路的整體延遲時間。
  3. 如請求項1之CDR電路，其中，所述相位濾波器包括：相位插值器，用於參考所述控制信號以調整所述時鐘信號的相位，從而生成相移時鐘信號；第二相位檢測器，耦接到所述相位插值器，用於比較所述相移時鐘信號的相位和參考時鐘信號的相位，以生成第二相位檢測結果；環路濾波器，耦接到所述第二相位檢測器，用於接收所述第二相位檢測結果以生成濾波信號；以及振盪器，耦接至所述環路濾波器，用於接收所述濾波信號和所述輔助信號以生成所述時鐘信號。
  4. 如請求項3之CDR電路，其中，所述輔助信號是指示所述輸入信號和所述時鐘信號的相位資訊的脈衝信號。
  5. 如請求項4之CDR電路，其中，所述輔助信號由所述第一相位檢測器生成，所述輔助信號包含所述輸入信號和所述時鐘信號的相位差資訊，所述輔助信號的頻率高於所述控制信號的頻率。
  6. 如請求項3之CDR電路，其中，由所述振盪器生成的所述時鐘信號的頻率由所述濾波信號和所述輔助信號兩者確定。
  7. 如請求項1之CDR電路，其中，所述相位濾波器包括：第一相位插值器，用於參考所述控制信號來調整所述時鐘信號的相位，以生成相移時鐘信號；第二相位檢測器，耦接至所述第一相位插值器，用於比較所述相移時鐘信號的相位和所述輔助信號的相位，以生成第二相位檢測結果；環路濾波器，耦接到所述第二相位檢測器，接收所述第二相位檢測結果以生成濾波信號；以及振盪器，耦接到所述環路濾波器，接收所述濾波信號以生成所述時鐘信號。
  8. 如請求項7之CDR電路，還包括：第二相位插值器，耦接到所述第一相位檢測器和所述相位濾波器，使用基於所述第一相位檢測結果生成的相位控制信號來調整參考時鐘信號的相位，以生成作為輔助信號的相移參考時鐘信號。
  9. 如請求項1之CDR電路，其中，所述相位濾波器包括：第一相位插值器，用於參考所述控制信號來調整中間時鐘信號的相位，以生成相移時鐘信號；第二相位檢測器，耦接至所述第一相位插值器，用於比較所述相移時鐘信號的相位和參考時鐘信號的相位，以生成第二相位檢測結果；環路濾波器，耦接到所述第二相位檢測器，用於接收所述第二相位檢測結果以生成濾波信號；振盪器，耦接至所述環路濾波器，用於接收所述濾波信號以生成所述中間時鐘信號；以及第二相位插值器，耦接到所述振盪器和所述第一相位檢測器，用於參考所述輔助信號來調整所述中間時鐘信號的相位，以生成所述時鐘信號。
  10. 如請求項9之CDR電路，其中，所述輔助信號由所述第一相位檢測器生成，所述輔助信號包含所述輸入信號和所述時鐘信號的相位差資訊，所述輔助信號的頻率高於所述控制信號的頻率。
  11. 一種時鐘和資料恢復電路(CDR)的信號處理方法，包括：比較輸入信號的相位和時鐘信號的相位，以生成相位檢測結果；根據所述相位檢測結果經過控制器生成低頻的控制信號，其中所述控制信號包括有頻率和相位資訊；根據所述相位檢測結果生成高頻的輔助信號，其中所述輔助信號包括相位資訊；以及使用相位濾波器接收所述控制信號和所述輔助信號以生成所述時鐘信號， 其中，所述相位濾波器具有第一路徑和第二路徑，所述第一路徑用於接收所述控制信號以生成所述時鐘信號，所述第二路徑使用所述輔助信號來調整所述時鐘信號的相位，以減少所述CDR電路的整體延遲。
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