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CN1972129A - 电荷泵电路及其方法 - Google Patents

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CN1972129A
CN1972129A CNA2006101719489A CN200610171948A CN1972129A CN 1972129 A CN1972129 A CN 1972129A CN A2006101719489 A CNA2006101719489 A CN A2006101719489A CN 200610171948 A CN200610171948 A CN 200610171948A CN 1972129 A CN1972129 A CN 1972129A
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circuit
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CNA2006101719489A
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朴文淑
金圭现
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

提供了一种电荷泵电路及其方法。实例电荷泵包括响应第一信号提供第一电流到输出节点以增加输出节点的电流电平的第一开关晶体管，响应第二信号从输出节点下拉第二电流以减少输出节点的电流电平的第二开关晶体管以及当第一和第二电流并发产生时减少第一和第二电流的量的控制器。实例方法包括响应第一信号提供第一电流到输出节点以增加输出节点的电流电平，响应第二信号从输出节点下拉第二电流以减少输出节点的电流电平以及当第一和第二电流并发产生时减少第一和第二电流的量。

Description

电荷泵电路及其方法
技术领域
本发明的范例性实施例一般涉及电荷泵电路及其方法，尤其涉及可以控制电流的电荷泵电路及其方法。
背景技术
传统的锁相环(PLL)电路可以包括一鉴相器、一电荷泵电路、一作为低通滤波器(LPF)实现的环路滤波器以及一压控振荡器(VCO)。鉴相器可以检测参考时钟信号和从VCO输出的反馈时钟信号之间的相差。电荷泵电路可以响应鉴相器的输出信号利用电荷为环路滤波器充电，或者可选的，可以从环路滤波器放电荷。VCO可以响应与充满环路滤波器的电荷对应的电压输出反馈时钟信号，其可以与参考时钟信号同步(例如锁定)。作为一种选择，电荷泵电路可以配置在延迟锁定环(DLL)电路中。
图1示出了传统电荷泵电路100的电路。参考图1，电荷泵电路100可以包括恒流源105和135、PMOS晶体管110和115、具有电压增益为1的缓冲器120、NMOS晶体管125和130以及反相器140和145。
参考图1，PMOS晶体管110和115可分别响应上行信号UP和/UP执行开关操作。NMOS晶体管125和130可分别响应下行信号DN和/DN执行开关操作。PMOS晶体管115可以响应互补上行信号/UP提供上行电流lup到输出节点150。NMOS晶体管130可以响应下行信号DN从输出节点150下拉下行电流ldn。
参考图1，如果输入给包含在PLL或者DLL电路中的鉴相器的参考时钟信号的相位超前于(例如，不是滞后或者跟随)输入给鉴相器的反馈时钟信号，则生成上行信号UP。互补上行信号/UP可以是上行信号UP的反相信号。如果参考时钟信号的相位滞后(例如，不是超前)于反馈时钟信号的相位那么就生成了下行信号DN。互补下行信号/DN可以是下行信号DN的反相信号。
参考图1，PMOS晶体管110、NMOS晶体管125以及缓冲器120可以减少开关操作期间生成的开关噪音。换句话说，PMOS晶体管110、NMOS晶体管125以及缓冲器120可以减少当PMOS晶体管115和NMOS晶体管130执行开关操作时产生的电荷共享效应。
图2示出了电荷泵电路100操作。尤其是，在图2的第一操作模式(1)中示出了当参考时钟信号的相位超前于反馈时钟信号的相位时的相位超前的情况。在图2的第一操作模式(1)中，上行信号UP的脉宽可以大于下行信号DN的脉宽。上行信号UP和下行信号DN的脉宽之间的差PW可与参考时钟信号和反馈时钟信号之间的相差成比例。通过输出终端OUT输出的输出电流lch可以获得一个上行电流lup减去下行电流ldn的值。
在图2的第二操作模式(2)中，示出了当参考时钟信号的相位滞后反馈时钟信号的相位时的相位滞后情况。在图2的第二操作模式(2)中，电荷泵电路100可以与相位超前情况类似的工作模式操作。在图2的第二操作模式(2)中，示出了参考时钟信号的相位基本上与反馈时钟信号的相位相同的同相情况。因此，上行信号UP和下行信号DN可以被并行(例如同时)激活，上行信号UP的脉宽基本上等于下行信号DN的脉宽。通过输出终端OUT输出的输出电流lch可以获得一个上行电流lup减去下行电流ldn的值。
参考图2，在上行电流lup和下行电流ldn可以并发产生(例如相应于同相的情况)的时间间隔内，输出电流lch可以不是精确的“0”，而是基于上行电流lup和下行电流ldn之间的失配“失配”(例如，暂时的不对称)的偏移“0”。偏移可以是由晶体管的有限的输出电阻、产生在切换操作期间的电荷共享效应和/或晶体管大小失配(例如不相等)引起的。
图3的电路图示出了另一传统电荷泵电路200。参考图3，电荷泵电路200包括PMOS晶体管205和210，NMOS晶体管215，220，225和230以及恒流源235和240。
参考图3，响应上行信号UP工作的NMOS晶体管220可以控制上行电流lup作为输出节点245的电源。响应下行信号DN工作的NMOS晶体管230，可以控制下行电流ldn从输出节点245下拉。由于图3的上行信号UP和下行信号DN与图1示出的一致，简明起见省略了对此的详细描述。
图4示出了图3的电荷泵电路200的操作图。参考图4，第一操作(1)示出了相位超前情况，其中参考时钟信号的相位超前于反馈时钟信号的相位。在图4的第一操作(1)，上行信号UP的脉宽可大于下行信号DN的脉宽。上行信号UP和下行信号DN的脉宽之间的不同PW可与参考时钟信号和反馈时钟信号之间的相差成比例。从输出终端OUT输出的输出电流lch获得一个上行电流lup减去下行电流ldn的值。
参考图4，第二操作(2)示出了相位滞后情况，其中参考时钟信号相位滞后反馈时钟信号相位，电荷泵电路200可以与相位超前情况的操作模式类似。在图4的第二操作(2)，参考时钟信号的相位可以与反馈时钟信号的相位相同，上行信号UP和下行信号DN可被同时激活，上行信号UP的脉宽可以与下行信号DN的脉宽相等。通过输出终端OUT输出的输出电流lch获得一个从上行电流lup减去下行电流ldn的值。
参考图4，上行电流lup和下行电流ldn被并发(例如同时)生成或者“激活”(例如相应于同相情况的时间间隔)时产生了时间间隔。然而，类似于图2，输出电流lch可以不是精确的“0”，而是基于上行电流lup和下行电流ldn之间的“失配”(例如，暂时的不对称)的的偏移“0”。偏移可以由晶体管的有限的输出电阻、产生在开关操作期间的电荷共享效应和/或晶体管大小失配(例如不相等)引起。
发明内容
本发明的实施例集中在电荷泵电路，其包括响应第一信号提供第一电流到输出节点以增加输出节点的电流电平的第一开关晶体管、响应第二信号从输出节点下拉第二电流以减少输出节点的电流电平的第二开关晶体管、以及一当第一和第二电流同时产生时可以减少第一和第二电流量的控制器。
本发明的另一实施例集中在控制电流的方法，其包括响应第一信号提供第一电流到输出节点以增加输出节点的电流电平、响应第二信号从输出节点下拉第二电流以减少输出节点的电流电平、以及当第一和第二电流同时产生时减少第一和第二电流量。
附图说明
附图可以提供本发明的进一步理解，在此引入作为本发明的一部分。附图示出了本发明的实施例，与其描述一起解释本发明的原理。
图1的电路图示出了传统的电荷泵电路。
图2示出了电荷泵电路的操作。
图3的电路图示出了另一传统的电荷泵电路。
图4示出了图3的电荷泵电路的操作。
图5的电路图示出了根据本发明的实施例的电荷泵电路。
图6示出了根据本发明另一实施例的图5的电荷泵电路的操作。
图7的电路图示出了根据本发明另一实施例的电荷泵电路。
图8的电路图示出了根据本发明另一实施例的电荷泵电路。
图9的电路图示出了根据本发明另一实施例的电荷泵电路。
图10的方块图示出了包括根据本发明实施例的电荷泵电路的锁相环(PLL)电路。
图11的方块图示出了包括根据本发明实施例的电荷泵电路的延迟锁定环(DLL)电路。
具体实施方式
在此公开了本发明的详细示意实施例。然而，为了描述本发明的实施例在此公开的特定结构和功能细节只是代表性的。但是本发明的实施例可以体现在替代形式中并且不应当限定在此处描述的实施例中。
因此，本发明的实施例可以受不同的修改和替代形式的影响，其中具体的实施例在附图中通过实施例示出并且将进行详细描述。然而应当理解，并不能限制在本发明公开的特殊形式的实施例，相反地，本发明实施例覆盖了所有落在本发明的精神和范围内的所有的修改，等价物以及替代物。类似的数字可以参考图中描述的类似元件。
应当理解，虽然术语第一、第二等等可以在此使用来描述不同的元件，但这些元件不应当受这些术语的限制。这些术语只是用于区别不同的元件。例如，第一元件也可以定义为第二元件，类似的，第二元件可以定义为第一元件，在不偏离本发明的范围内。在此使用的术语“和/或”包括一个或多个相关列出项的任一或者所有结合。
应当理解，当元件被称做“连接”或“耦合”到另一元件时，可以是指该元件被直接连接或者耦合到其它元件或者存在介入元件。相反地，当元件被称做“直接连接”或者“直接耦合”到另一元件时，是指其间没有其它介入的元件。其它用于描述元件间关系的词应当以类似方式理解(例如“中间”对“直接中间”，“邻接”对“直接邻接”等等)。
在此引入的术语只是为了描述特殊的实施例，并不是限制本发明的实施例。在此引入并且使用的单数形式“一”“一个”和“该”试图包括复数形式，除非上下文中清除的指出来。应当进一步理解术语“包含”和/或“包括”，当使用的时候，指的是限定的特征、整数、步骤、操作、元件和/或组件但并不排除一个或多个其它特征、整数、步骤、操作、元件、组件和/或其中的组的出现。
除非另有限定，在此使用的所有术语(包括技术和科学术语)和本发明所属的领域技术人员平时理解的术语都具有相同的意义。进一步理解例如使用在词典中定义的术语应当解释为与相关技术上下文中出现的含义一致的意义而不能解释为理想的或者过度正式的含义除非在此另有定义。
图5的电路图示出了根据本发明实施例的电荷泵电路300。在图5的实施例中，电荷泵电路300包括第一和第二电流源305和335(例如恒流源)，第一到第四开关晶体管310、315、320和325，具有给定电压增益(例如一)的缓冲器330以及反相器340和345。上行信号UP和下行信号DN可以输入给电荷泵电路300。当输入给包括在锁相环(PLL)电路或者延迟锁定环(DLL)电路中的鉴相器的参考时钟信号的相位超前输入给鉴相器的反馈时钟信号的相位时产生上行信号UP。当参考时钟信号的相位滞后于反馈时钟信号的相位时产生了下行信号DN。
在图5所示的实施例中，第一开关晶体管310可以响应上行信号UP为输出节点350提供上行电流lup。上行电流lup可以通过第一电流源305提供。第一电流源305可以提供等于ls的电流。例如，如果互补上行信号/UP，其可以通过反相器340反相上行信号UP之后获得，被激活时第一开关晶体管310可以工作。在实例中，第一开关晶体管310可以是一PMOS晶体管。
在图5所示的实施例中，第二开关晶体管315可以响应下行信号DN从输出节点350下拉下行电流ldn。下行电流ldn可以通过第二电流源335提供。第二电流源335可以提供等于ls的电流。在实例中，第二开关晶体管315可以是一NMOS晶体管。
在图5所示的实施例中，第三开关晶体管320、第四开关晶体管325以及缓冲器330可以包括在一控制器中。如果上行电流lup和下行电流ldn并发(例如同时)产生，控制器可以响应上行信号UP和下行信号DN减少上行电流lup和下行电流ldn的量。在实例中，上行电流lup和下行电流ldn并发(例如同时)产生的情况与参考时钟信号相位基本与反馈时钟信号相位相同时的情况相应。
在图5所示的范例性实施例中，第三开关晶体管320可以控制第一电流源305的电流ls的一部分，其可以响应下行信号DN提供上行电流lup到内部节点355。在实例中，如果在反相器345反相下行信号DN之后获得的反相信号/DN被激活，第三开关晶体管320可以控制由第一电流源305提供的电流ls的一部分到内部节点355。因此如果上行电流lup和下行电流ldn并发(例如同时)产生，则第三开关晶体管320可以减少上行电流lup。
在图5所示的实施例中，第三开关晶体管320可以大于第一开关晶体管310。由于第三开关晶体管320的沟道宽度可以大于第一开关晶体管310的沟道宽度，所以，流经第三开关晶体管320的电流量大于流经第一开关晶体管310的电流量。在实例中，第三开关晶体管320可以是一PMOS晶体管。
在图5所示的实施例中，第四开关晶体管325可以响应上行信号UP提供第二电流源335的电流ls的一部分到第二电流源335，其中，第二电流源335可以提供下行电流ldn。例如，当上行信号UP被激活时(例如设定到第一逻辑电平和第二逻辑电平的其中一个，例如分别为较高逻辑电平和较低逻辑电平)，第四开关晶体管325可以提供给第二电流源335电流ls的一部分。因此，如果上行电流lup和下行电流ldn并发(例如同时)产生，第四开关晶体管325可以减少下行电流ldn。
在图5所示的实施例中，第四开关晶体管325可以大于第二开关晶体管315。由于第四开关晶体管325的沟道宽度大于第二开关晶体管315的沟道宽度，流经第四开关晶体管325的电流量比流经第二开关晶体管315的电流量更高。在实例中，第四开关晶体管325可以是一NMOS晶体管。
在图5所示的实施例中，如果上行电流lup和下行电流ldn并发(例如同时)产生，使用响应下行信号DN工作的第三开关晶体管320和响应上行信号UP工作的第四开关晶体管325可以减少上行电流lup和下行电流ldn的电流电平。因此，可以减少从输出终端OUT输出的输出电流lch的偏移，该偏移为上行电流lup减去下行电流ldn获得的值。
在图5所示的实施例中，缓冲器330包括一连接到输出节点350的输入终端以及连接到内部节点355的输出终端。缓冲器330，第三开关晶体管320以及第四开关晶体管325可以减少开关操作期间产生的切换噪音。例如，缓冲器330，第三开关晶体管320以及第四开关晶体管325可以减少当第一开关晶体管310和第二开关晶体管315执行开关操作时产生的电荷共享效应。
图6示出了根据本发明另一实施例图5的电荷泵电路300的操作。
在图6的实施例中，第一操作(1)指的是相位超前情况，其中参考时钟信号的相位超前于反馈时钟信号相位。在图6的实施例的第一操作(1)中，上行信号UP的脉宽大于下行信号DN的脉宽。上行信号UP和下行信号DN之间的脉宽差PW与参考时钟信号和反馈时钟信号之间的相差成比例。通过输出终端OUT输出的输出电流lch获得上行电流lup减去下行电流ldn的值。
在图6所示的实例中，第二操作(2)指的是相位滞后情况，其中参考时钟信号的相位滞后反馈时钟信号的相位。可以假设电荷泵电路300，在第二操作(2)(例如相位滞后情况)中，可以以与第一操作(1)(例如相位超前情况)类似的方式工作。
在图6所示的实施例中，在第二操作(2)中，参考时钟信号的相位可基本上与反馈时钟信号的相位相同。上行信号UP和下行信号DN可以并发(例如同时)激活，上行信号UP的脉宽可基本上等于下行信号DN的脉宽。通过输出终端OUT输出的输出电流lch获得上行电流lup减去下行电流ldn的值。
在图6所示的实例中，上行电流lup和下行电流ldn并发产生的时间间隔中(例如其中时间间隔与同相情况相应)(例如在第一操作(1)或者第二操作(2)的其中一个操作)，输出电流lch可以不是精确的“0”，但是可以是相对低的偏移。在实施例中，与图5和6中的实施例相关联的相对低偏移可以小于与图2和4中所示的在背景技术中讨论的传统输出电流lch相关联的偏移。与图5和6中实施例关联的较小偏移可以减少产生在PLL电路和/或DLL电路输出中产生的噪音。
图7的电路图示出了根据本发明的另一实施例的电荷泵电路400。
在图7所示的实例中，电荷泵电路400包括第一和第二电流源405和435(例如恒流源)，第一到第四开关晶体管410、415、420和425，具有给定电压增益(例如一)的缓冲器430以及反相器440和445。上行信号UP和下行信号DN可以输入给电荷泵电路400。当输入给包括在PLL电路或者DLL电路中的鉴相器的参考时钟信号的相位超前输入给鉴相器的反馈时钟信号的相位时产生上行信号UP。当参考时钟信号的相位滞后于反馈时钟信号的相位时产生了下行信号DN。
在图7所示的实施例中，第一开关晶体管410可以响应上行信号UP为输出节点450提供(提供电源)上行电流lup。上行电流lup可以通过第一电流源405提供(例如具有等于ls的电流电平)。在实施例中，如果通过反相器440互补上行信号UP之后获得的互补上行信号/UP被激活(例如，设置为第一逻辑电平)，第一开关晶体管410可以工作(例如激活或开启)。在实例中，第一开关晶体管410可以是一PMOS晶体管。
在图7所示的实施例中，第二开关晶体管415可以响应下行信号DN从输出节点450下拉下行电流ldn。下行电流ldn可以通过第二电流源435提供(例如等于ls的电流电平)。在实例中，第二开关晶体管415可以是一NMOS晶体管。
在图7所示的实施例中，第三开关晶体管420、第四开关晶体管425以及缓冲器430可以包括在一控制器中。如果上行电流lup和下行电流ldn并发(例如同时)产生，控制器可以响应上行信号UP和下行信号DN减少上行电流lup和下行电流ldn的电流电平。在实例中，上行电流lup和下行电流ldn并发(例如同时)产生的情况与参考时钟信号相位基本上与反馈时钟信号相位相同时的情况相应。
在图7所示的实施例中，第三开关晶体管420可以控制第一电流源405的电流ls的一部分，其可以响应下行信号DN提供上行电流lup到内部节点455。例如，当反相器445反相下行信号DN之后获得的反相信号/DN被激活时，第三开关晶体管420可以控制电流ls的一部分。因此，当上行电流lup和下行电流ldn并发(例如同时)产生时第三开关晶体管420可以减少上行电流lup。
在图7所示的实施例中，第三开关晶体管420的阈值电压大于第一开关晶体管410的阈值电压。因此第三开关晶体管420流过的电流量大于流过第一开关晶体管410的电流量。在实例中，第三开关晶体420可以是一PMOS晶体管。
在图7所示的实施例中，第四开关晶体管425可以响应上行信号UP提供第二电流源435的电流ls的一部分到第二电流源435，其中，第二电流源435可以提供下行电流ldn。例如，当上行信号UP被激活时(例如设定到第一逻辑电平，例如一较高逻辑电平或者逻辑“1”，或者第二逻辑电平，例如较低逻辑电平或者逻辑“0”)  ，第四开关晶体管425可以提供给电流1s的一部分。因此，当上行电流lup和下行电流ldn并发(例如同时)产生时，第四开关晶体管425可以减少下行电流ldn。
在图7所示的实施例中，第四开关晶体管425的阈值电压低于第二开关晶体管415的阈值电压。因此，流过第四开关晶体管425的电流量比流过第二开关晶体管415的电流量更高。在实例中，第四开关晶体管425可以是一NMOS晶体管。
在图7所示的实施例中，如果上行电流lup和下行电流ldn并发(例如同时)产生，使用响应下行信号DN工作的第三开关晶体管420和响应上行信号UP工作的第四开关晶体管425可以减少上行电流lup和下行电流ldn的电流电平。因此，可以减少从输出终端OUT输出的输出电流lch的偏移，该偏移为上行电流lup减去下行电流ldn获得的值。
在图7所示的实施例中，缓冲器430包括一连接到输出节点450的输入终端以及连接到内部节点455的输出终端。缓冲器430，第三开关晶体管420以及第四开关晶体管425可以减少(例如至最小)开关操作期间产生的切换噪音。例如，缓冲器430，第三开关晶体管420以及第四开关晶体管425可以减少当第一开关晶体管410和第二开关晶体管415执行开关操作时产生的电荷共享效应。因为电荷泵电路400的操作基本上与图6所示的电荷泵电路300相同，为简明起见详细描述在此省略。
图8的电路图示出了根据本发明的另一实施例的电荷泵电路500。在图8所示的实例中，电荷泵电路500包括PMOS晶体管505和510(例如配置为了形成电流镜像电路)，第一到第四开关晶体管515、520、525和530，第一和第二电流源535和540(例如恒流源)。上行信号UP和下行信号DN可以输入给电荷泵电路500。当输入给包括在PLL电路或者DLL电路中的鉴相器的参考时钟信号的相位超前输入给鉴相器的反馈时钟信号的相位时产生上行信号UP。当参考时钟信号的相位滞后于反馈时钟信号的相位时产生了下行信号DN。
在图8所示的实施例中，第一开关晶体管515可以响应上行信号UP为输出节点545提供(提供电源)上行电流lup。上行电流lup可以通过第一电流源535提供(例如具有等于ls的电流电平)。在实例中，第一开关晶体管515可以是一NMOS晶体管。
在图8所示的实施例中，第二开关晶体管520可以响应下行信号DN从输出节点545下拉下行电流ldn。下行电流ldn可以通过第二电流源540提供(例如等于ls的电流电平)。在实例中，第二开关晶体管520可以是一NMOS晶体管。
在图8所示的实施例中，第三开关晶体管525和第四开关晶体管530可以包括在一控制器中。如果上行电流lup和下行电流ldn并发(例如同时)产生，控制器可以响应上行信号UP和下行信号DN减少上行电流lup和下行电流ldn的电流电平。在实例中，上行电流lup和下行电流ldn并发(例如同时)产生的情况与参考时钟信号相位基本上与反馈时钟信号相位相同时的情况相应。
在图8所示的实施例中，第三开关晶体管525可以响应下行信号DN提供第一电流源535的电流ls的一部分，第一电流源可以提供上行电流lup，。例如，当下行信号DN被激活时(例如设定为第一逻辑电平，例如一较高逻辑电平或者逻辑“1”)第三开关晶体管525可以提供电流ls的一部分。因此，当上行电流lup和下行电流ldn并发(例如同时)产生时第三开关晶体管535可以减少上行电流lup。
在图8所示的实施例中，第三开关晶体管525大于第一开关晶体管515。因此，由于第三开关晶体管525的沟道宽度大于第一开关晶体管515的沟道宽度，流过第三开关晶体管525的电流量大于流过第一开关晶体管515的电流量。在实例中，第三开关晶体525可以是一NMOS晶体管。
在图8所示的实施例中，第四开关晶体管530可以响应上行信号UP提供第二电流源540的电流ls的一部分到第二电流源540，其中第二电流源540可以提供下行电流ldn。例如，当上行信号UP被激活时(例如设定到第一逻辑电平，例如一较高逻辑电平或者逻辑“1”)，第四开关晶体管530可以提供电流ls的一部分。因此，当上行电流lup和下行电流ldn并发(例如同时)产生时，第四开关晶体管530可以减少下行电流ldn。
在图8所示的实施例中，第四开关晶体管530大于第二开关晶体管520。因此由于第四开关晶体管530的沟道宽度大于第二开关晶体管520的沟道宽度，流过第四开关晶体管530的电流量比流过第二开关晶体管520的电流量更高。在实例中，第四开关晶体管530可以是一NMOS晶体管。
在图8所示的实施例中，如果上行电流lup和下行电流并发(例如同时)产生，使用响应下行信号DN工作的第三开关晶体管525和响应上行信号UP工作的第四开关晶体管530可以减少上行电流lup和下行电流ldn的电流电平。因此，可以减少从输出终端OUT输出的输出电流lch的偏移，该偏移为上行电流lup减去下行电流ldn获得的值。因为电荷泵电路500的操作基本上与图6所示的电荷泵电路300的操作相同，简明起见在此省略对其的详细描述。
图9的电路图示出了根据本发明的另一实施例的电荷泵电路600。在图9所示的实例中，电荷泵电路600包括PMOS晶体管605和610(例如其可以形成电流镜像电路)，第一到第四开关晶体管615、620、625和630，第一和第二电流源635和640(例如恒流源)。上行信号UP和下行信号DN可以输入给电荷泵电路600。当输入给包括在PLL电路或者DLL电路中的鉴相器的参考时钟信号的相位超前输入给鉴相器的反馈时钟信号的相位时产生上行信号UP。当参考时钟信号的相位滞后于反馈时钟信号的相位时产生了下行信号DN。
在图9所示的实施例中，第一开关晶体管615可以响应上行信号UP为输出节点645提供(提供电源)上行电流lup。上行电流lup可以通过第一电流源635提供(例如具有等于ls的电流电平)。在实例中，第一开关晶体管615可以是一NMOS晶体管。
在图9所示的实施例中，第二开关晶体管620可以响应下行信号DN从输出节点645下拉下行电流ldn。下行电流ldn可以通过第二电流源640提供(例如等于ls的电流电平)。在实例中，第二开关晶体管620可以是一NMOS晶体管。
在图9所示的实施例中，第三开关晶体管625，第四开关晶体管630可以包括在一控制器中。如果上行电流lup和下行电流ldn并发(例如同时)产生，控制器可以响应上行信号UP和下行信号DN减少上行电流lup和下行电流ldn的电流电平。在实例中，上行电流lup和下行电流ldn并发(例如同时)产生的情况与参考时钟信号相位基本上与反馈时钟信号相位相同时的情况相应。
在图9所示的实施例中，第三开关晶体管625可以响应下行信号DN提供第一电流源635的电流ls的一部分，第一电流源635可以提供上行电流lup。例如，当下行信号DN被激活时(例如设定为诸如较高逻辑电平或者逻辑“1”的第一逻辑电平)，第三开关晶体管625可以提供电流ls的一部分。因此，当上行电流lup和下行电流ldn并发(例如同时)产生时第三开关晶体管635可以减少上行电流lup。
在图9所示的实施例中，第三开关晶体管625的阈值电压低于第一开关晶体管615的阈值电压。因此，流过第三开关晶体管625的电流量大于流过第一开关晶体管625的电流数。在实例中，第三开关晶体625可以是一NMOS晶体管。
在图9所示的实施例中，第四开关晶体管630可以响应上行信号UP提供第二电流源640的电流ls的一部分到第二电流源640，其中第二电流源640可以提供下行电流ldn。例如，当上行信号UP被激活时，第四开关晶体管630可以提供给电流ls的一部分。因此，当上行电流lup和下行电流ldn并发(例如同时)产生时，第四开关晶体管630可以减少下行电流ldn。
在图9所示的实施例中，第四开关晶体管630阈值电压低于第二开关晶体管620的阈值电压。因此流过第四开关晶体管630的电流量比流过第二开关晶体管620的电流量更高。在实例中，第四开关晶体管630可以是一NMOS晶体管。
在图9所示的实施例中，如果上行电流lup和下行电流并发(例如同时)产生，使用响应下行信号DN工作的第三开关晶体管625和响应上行信号UP工作的第四开关晶体管630可以减少上行电流lup和下行电流ldn的电流电平。因此，可以减少从输出终端OUT输出的输出电流lch的偏移，该偏移为上行电流lup减去下行电流ldn获得的值。进一步，因为电荷泵电路600的操作实质与图6所示的电荷泵电路300的操作相同，简明起见在此省略对其的详细描述。
图10的方块图示出了包括根据本发明的实施例的电荷泵电路710的PLL电路700。在图10的实施例中，PLL电路700可以包括一鉴相器705，电荷泵电路710，环路滤波器715以及压控振荡器(VCO)720。
在图10的实施例中，当参考时钟信号RCLK的相位超前反馈时钟信号FCLK的相位时，鉴相器705可以产生一上行信号UP，可替代的，当参考时钟信号RCLK相位滞后反馈时钟信号FCLK相位时可以产生下行信号DN。
在图10的实施例中，电荷泵电路710包括实施例电荷泵电路300，400，500和/或600中的其中任一电路，其在上面已经详细描述。电荷泵电路710可以响应上行信号UP为与输出终端连接的输出节点提供(提供电源)上行电流，可替代的，可以响应下行信号DN从输出节点下拉下行电流。如果上行电流和下行电流并发(例如同时)产生，电荷泵电路710响应上行信号UP和下行信号DN减少上行电流和下行电流的量。在实例中，上行电流和下行电流并发(例如同时)产生的情况与参考时钟信号RCLK的相位基本上与反馈时钟信号FCLK相位相同的情况相应。
在图10的实例中，环路滤波器715可以低通滤波电荷泵电路710的输出终端的电压并且可以产生控制电压(例如一直流(DC)电压)。VCO 720为了响应环路滤波器715的控制电压可以产生反馈时钟信号FCLK，其可以与参考时钟信号RCLK同步。
在图10的实施例中，因为PLL电路700包括电荷泵电路710，其当上行电流和下行电流并发(例如同时)产生时可以减少输出电流的偏移，从VCO 720输出的反馈时钟信号FCLK的噪音可以减小。
图11的方块图示出了包括根据本发明的一实施例的电荷泵电路815的DLL电路800。在图11的实施例中，DLL电路800可以包括一可变延迟电路805，一鉴相器810，一电荷泵电路815以及一环路滤波器820。
在图11的实施例中，当参考时钟信号RCLK的相位超前反馈时钟信号FCLK的相位时，鉴相器810可以产生上行信号UP，可替代的，当参考时钟信号RCLK的相位滞后反馈时钟信号FCLK的相位时，可以产生下行信号DN。
在图11的实施例中，电荷泵电路815包括实施例电荷泵电路300，400，500和/或600中的其中任一电路，其在上面已经详细描述。电荷泵电路815可以响应上行信号UP为与输出终端连接的输出节点提供(提供电源)上行电流，可替代的，可以响应下行信号DN从输出节点下拉下行电流。如果上行电流和下行电流并发(例如同时)产生，电荷泵电路815响应上行信号UP和下行信号DN减少上行电流和下行电流的电流电平。在实例中，上行电流和下行电流并发(例如同时)产生的情况与参考时钟信号RCLK的相位实质与反馈时钟信号FCLK相位相同的情况相应。
在图11的实例中，环路滤波器820可以低通滤波电荷泵电路815的输出终端的电压并且可以产生控制电压(例如一DC电压)。可变延迟电路805可以响应控制电压延迟参考时钟信号RCLK并且产生反馈时钟信号FCLK，其可以与参考时钟信号RCLK同步。因为DLL电路800包括电荷泵电路815，其当上行电流和下行电流并发(例如同时)产生时可以减少输出电流的偏移，从可变延迟电路805输出的反馈时钟信号FCLK的噪音可以减小。
上面描述了本发明的实施例，明显可以以不同方式变换。例如，当上述实施例电荷泵电路配置在PLL电路和DLL电路中时，应当理解本发明其它实施例可以使用在任何已知的电子设备中作为电荷泵电路。另外，应当理解，在本发明的实施例中，上述的第一和第二逻辑电平分别与较高电平和较低电平相对。在本发明的其它实施例中，可替代的第一和第二逻辑电平/状态可以分别相应于较低电平和较高电平。
这样的变换并不认为是偏离本发明实施例的精神和范围，所有这样的修改对本领域技术人员来说都是显而易见的，所有对本领域技术人员显而易见的这些修改都试图包括在附属权利要求的范围之内。

Claims (24)

1.一种电荷泵电路，包括：
响应第一信号提供第一电流到输出节点以增加输出节点的电流电平的第一开关晶体管；
响应第二信号从输出节点下拉第二电流以减少输出节点的电流电平的第二开关晶体管；
当第一和第二电流并发产生时减少第一和第二电流的控制器。
2.如权利要求1的电荷泵电路，其中，当参考时钟信号的相位超前反馈时钟信号的相位时产生第一信号，当参考时钟信号的相位滞后反馈时钟信号的相位时产生第二信号。
3.如权利要求1的电路，其中，控制器包括：
响应第二信号，控制第一电流源的一部分电流到内部节点的第三开关晶体管，第一电流源提供第一电流；
响应第一信号，提供第二电流源的一部分电流到第二电流源的第四开关晶体管，第二电流源提供第二电流；
包括连接到输出节点的输入终端和连接到内部节点的输出终端的缓冲器，内部节点位于第三和第四开关晶体管之间。
4.如权利要求3的电路，其中，第三开关晶体管的沟道宽度大于第一开关晶体管的沟道宽度，第四开关晶体管的沟道宽度大于第二开关晶体管的沟道宽度。
5.如权利要求3的电路，其中，第三开关晶体管的阈值电压低于第一开关晶体管的阈值电压，第四开关晶体管的阈值电压低于第二开关晶体管的阈值电压。
6.如权利要求1的电路，其中，控制器包括：
响应第二信号，控制第一电流源的一部分电流到第一电流源的第三开关晶体管，第一电流源提供第一电流；
响应第一信号，提供第二电流源的一部分电流到第二电流源的第四开关晶体管，第二电流源提供第二电流。
7.如权利要求6的电路，其中，第三开关晶体管的沟道宽度大于第一开关晶体管的沟道宽度，第四开关晶体管的沟道宽度大于第二开关晶体管的沟道宽度。
8.如权利要求6的电路，其中，第三开关晶体管的阈值电压低于第一开关晶体管的阈值电压，第四开关晶体管的阈值电压低于第二开关晶体管的阈值电压。
9.一种锁相环电路，包括：
如权利要求1的电荷泵电路；
用于生成第一信号和第二信号以及为电荷泵电路提供该第一和第二信号的鉴相器；
低通滤波输出节点的电压和产生控制电压的环路滤波器；
响应控制电压产生与参考时钟信号同步的反馈时钟信号的压控振荡器。
10.如权利要求9的电路，其中，控制器包括：
响应第二信号，控制第一电流源的一部分电流到内部节点的第三开关晶体管，第一电流源提供第一电流；
响应第一信号，提供第二电流源的一部分电流到第二电流源的第四开关晶体管，第二电流源提供第二电流；以及
包括连接到输出节点的输入终端和连接到内部节点的输出终端的缓冲器，内部节点位于第三和第四开关晶体管之间。
11.如权利要求10的电路，其中，第三开关晶体管的沟道宽度大于第一开关晶体管的沟道宽度，第四开关晶体管的沟道宽度大于第二开关晶体管的沟道宽度。
12.如权利要求10的电路，其中，第三开关晶体管的阈值电压低于第一开关晶体管的阈值电压，第四开关晶体管的阈值电压低于第二开关晶体管的阈值电压。
13.如权利要求9的电路，其中，控制器包括：
响应第二信号，控制第一电流源的一部分电流到第一电流源的第三开关晶体管，第一电流源提供第一电流；
响应第一信号，提供第二电流源的一部分电流到第二电流源的第四开关晶体管，第二电流源提供第二电流。
14.如权利要求13的电路，其中，第三开关晶体管的沟道宽度大于第一开关晶体管的沟道宽度，第四开关晶体管的沟道宽度大于第二开关晶体管的沟道宽度。
15.如权利要求13的电路，其中，第三开关晶体管的阈值电压低于第一开关晶体管的阈值电压，第四开关晶体管的阈值电压低于第二开关晶体管的阈值电压。
16.一种延迟锁定环环电路，包括：
如权利要求1的电荷泵电路；
用于生成第一信号和第二信号以及为电荷泵电路提供该第一和第二信号的鉴相器；
低通滤波输出节点的电压和产生控制电压的环路滤波器；
响应控制电压以延迟参考时钟信号并且产生与参考时钟信号同步的反馈时钟信号的可变延迟电路。
17.如权利要求16的电路，其中，控制器包括：
响应第二信号，控制第一电流源的一部分电流到内部节点的第三开关晶体管，第一电流源提供第一电流；
响应第一信号，提供第二电流源的一部分电流到第二电流源的第四开关晶体管，第二电流源提供第二电流；以及
包括连接到输出节点的输入终端和连接到内部节点的输出终端的缓冲器，内部节点位于第三和第四开关晶体管之间。
18.如权利要求17的电路，其中，第三开关晶体管的沟道宽度大于第一开关晶体管的沟道宽度，第四开关晶体管的沟道宽度大于第二开关晶体管的沟道宽度。
19.如权利要求17的电路，其中，第三开关晶体管的阈值电压低于第一开关晶体管的阈值电压，第四开关晶体管的阈值电压低于第二开关晶体管的阈值电压。
20.如权利要求16的电路，其中，控制器包括：
响应第二信号，控制第一电流源的一部分电流到第一电流源的第三开关晶体管，第一电流源提供第一电流；
响应第一信号，提供第二电流源的一部分电流到第二电流源的第四开关晶体管，第二电流源提供第二电流。
21.如权利要求20的电路，其中，第三开关晶体管的沟道宽度大于第一开关晶体管的沟道宽度，第四开关晶体管的沟道宽度大于第二开关晶体管的沟道宽度。
22.如权利要求20的电路，其中，第三开关晶体管的阈值电压低于第一开关晶体管的阈值电压，第四开关晶体管的阈值电压低于第二开关晶体管的阈值电压。
23.一种控制电流的方法，包括：
响应第一信号，提供第一电流到输出节点以增加输出节点的电流电平；
响应第二信号，从输出节点下拉第二电流以减少输出节点的电流电平；
当第一和第二电流并发产生时减少第一和第二电流的量。
24.执行如权利要求23的方法的电荷泵电路。
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WD01 Invention patent application deemed withdrawn after publication

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