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TWI741690B - 積體電路、記憶體裝置及管理位元線電壓產生電路的方法 - Google Patents

積體電路、記憶體裝置及管理位元線電壓產生電路的方法 Download PDF

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TWI741690B
TWI741690B TW109124745A TW109124745A TWI741690B TW I741690 B TWI741690 B TW I741690B TW 109124745 A TW109124745 A TW 109124745A TW 109124745 A TW109124745 A TW 109124745A TW I741690 B TWI741690 B TW I741690B
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operational amplifier
transistor
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clamp
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Inventor
楊尚輯
柯思宇
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旺宏電子股份有限公司
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Abstract

本發明提供了包括用於管理記憶體裝置的位元線電壓產生電路之電腦可讀取介質的系統、方法、電路與裝置。示例性位元線電壓產生電路將穩定的箝位電壓提供至連接於記憶體裝置的記憶胞的至少一位元線。位元線電壓產生電路包括：運算放大器，接收第一參考電壓、反饋電壓與補償電流，並輸送出輸出電壓；以及輸出電晶體，提供作為反饋電壓的端點電壓以及輸出電壓，其中輸出電壓作為相關於箝位電壓的目標電壓。運算放大器配置為不平衡的，其端點電壓小於第一參考電壓。補償電流補償運算放大器，使箝位電壓實質恆定且獨立於PVT(製程-電壓-溫度)效應。

Description

積體電路、記憶體裝置及管理位元線電壓產生電 路的方法
本發明是有關於一種記憶體裝置，且特別是有關於一種管理記憶體裝置的位元線電壓產生電路。
積體電路記憶體裝置正變得更小與更快。記憶體裝置的尺寸與速度的限制是由用於提供穩定位元線箝位電壓(bit line clamping voltage)來感測記憶體裝置的數據之電路所引起的。位元線電壓產生電路通常用於將記憶體的記憶胞(memory cell)的位元線維持在穩定的箝位電壓。在某些情況下，在帶隙參考系統(bandgap reference system)與位元線電壓產生電路之間採用帶隙緩衝器(bandgap buffer)，以將來自於帶隙參考系統的帶隙參考電壓轉換為較低電壓，進而產生位元線箝位電壓。然而，帶隙緩衝器會佔用大量的記憶區域，並且需要很長的設置時間。因此，本發明期望開發一種位元線電壓產生電路，其可提供具有更快設置時間與更小記憶區域的穩定箝位電壓。
本發明描述了用於管理記憶體裝置(例如像是快閃記憶體(flash memories)的非揮發性記憶體裝置(non-volatile memory device))的位元線電壓產生電路之系統與技術。
本發明的一方面揭露一種積體電路，包括：運算放大器，具有用於接收第一參考電壓的第一輸入端、用於接收反饋電壓(feedback voltage)的第二輸入端、用於接收補償電流(compensation current)的第三輸入端以及用於輸送出輸出電壓的輸出端；輸出電晶體，具有耦接至運算放大器的輸出端之第一端以及耦接至運算放大器的第二輸入端之第二端，第一端提供輸出電壓以作為目標電壓，第二端將作為反饋電壓的端點電壓(terminalvoltage)提供至運算放大器。運算放大器配置為不平衡的，使得端點電壓小於第一參考電壓，並且補償電流補償運算放大器，使得端點電壓實質恆定(substantially constant)。
在一些示例中，第一參考電壓是恆定的，且獨立於製程-電壓-溫度(Process-Voltage-Temperature，PVT)效應，並且補償電流降低運算放大器上的PVT效應，從而使端點電壓實質獨立於PVT效應。運算放大器會受到溫度效應與製程效應的反向影響(inversely affected)，補償電流會受到溫度效應與製程效應的反向影響，且運算放大器的第一輸入端的第一參考電壓與運算放大器的第二輸入端的反饋電壓之間的電壓差可實質獨立於PVT效應。
在一些實施方式中，輸出電晶體耦接到箝位電晶體(clamping transistor)，該箝位電晶體在對應於輸出電晶體的第一端之箝位電晶體的第一端接收目標電壓，並且在對應於輸出電晶體的第二端之箝位電晶體的第二端輸出箝位電壓。目標電壓可等於輸出電晶體的端點電壓與臨界電壓的總和，且目標電壓等於箝位電晶體的箝位電壓與臨界電壓的總和，而輸出電晶體與箝位電晶體實質上可具有相同特性，使得箝位電晶體的臨界電壓可實質相同於輸出電晶體的臨界電壓，從而使箝位電壓可實質相同於端點電壓，且箝位電壓實質恆定且獨立於PVT效應。在一些示例中，輸出電晶體與箝位電晶體是n通道(n-channel)電晶體，且第一端是閘極端，第二端是源極端。
在一些實施方式中，運算放大器包括：第一半橋(first half bridge)，耦接至運算放大器之第一輸入端；以及第二半橋(second half bridge)，耦接至運算放大器之第二輸入端，其中第一半橋與第二半橋互不相同。運算放大器可使第一半橋承載第一電流，而第二半橋承載相異於第一電流的第二電流。補償電流可相關於第一電流與第二電流。
在一些示例中，第一半橋與第二半橋具有不同數量的電晶體。在一些示例中，第一半橋的電晶體與第二半橋的電晶體具有不同寬度、不同長度或寬度與長度之間的不同比率(ratio)之至少其中之一。在一些示例中，第一半橋包括第一上部電路(first upper circuit)與第一下部電路(first lower circuit)，而第二半橋包括第二 上部電路(second upper circuit)與第二下部電路(second lower circuit)，且相異於第二半橋的第一半橋包括相異於第二下部電路的第一下部電路與相異於第二上部電路的第一上部電路的至少其中之一。
第一參考電壓可由參考電壓系統所提供，並且補償電流可由參考電壓系統中的補償電流電路所提供。
本發明的另一方面揭露一種記憶體裝置，其包括：記憶胞陣列，具有多個記憶胞(memory cell)；多條記憶胞線路(memory cell line)，連接至記憶胞陣列的各該記憶胞的線路；以及位元線電壓產生電路，用以將箝位電壓(或位元線調節電壓(bit line regulator voltage))提供到至少一記憶胞線路。位元線電壓產生電路包括：運算放大器，用以接收第一參考電壓、反饋電壓與補償電流，並且運算放大器輸送出輸出電壓；以及輸出電晶體，耦接至運算放大器，並且輸出電晶體將作為反饋電壓的端點電壓提供至運算放大器，且輸出電晶體提供輸出電壓以作為目標電壓，箝位電壓相關於目標電壓。運算放大器配置為不平衡的，以使端點電壓小於第一參考電壓，並且補償電流補償運算放大器，以使箝位電壓實質恆定。
在一些實施方式中，記憶體裝置還包括箝位電晶體，耦接至輸出電晶體，並接收目標電壓，且箝位電晶體將箝位電壓輸出至記憶胞線路的對應記憶胞線路。目標電壓可等於輸出電晶體的端點電壓與臨界電壓之總和，且目標電壓可等於箝位電 晶體的箝位電壓與臨界電壓之總和，並且其中輸出電晶體與箝位電晶體實質上具有相同特性，使得箝位電晶體的臨界電壓實質相同於輸出電晶體的臨界電壓，故箝位電壓實質相同於端點電壓。
在一些實施方式中，記憶體裝置還包括：比較器(comparator)，具有比較器之第一輸入端，係用以將耦接至對應記憶胞線路與箝位電晶體，比較器之第一輸入端接收記憶胞電壓；比較器另具有連接至第二參考電壓的比較器之第二輸入端，用以將記憶胞電壓與第二參考電壓進行比較，並輸出比較結果，比較結果表示耦接至對應記憶胞線路的記憶胞所儲存的數據值。
在一些實施方式中，記憶體裝置還包括線路解碼器(line decoder)，當連接到至少一記憶胞線路的至少一記憶胞處於讀取操作時，位元線電壓產生電路透過線路解碼器將箝位電壓提供到至少一記憶胞線路。
第一參考電壓可以是恆定且獨立於PVT效應，並且補償電流能夠抵消運算放大器上的PVT效應，使箝位電壓實質恆定且獨立於PVT效應。
在一些實施方式中，記憶體器裝置還包括補償電流電路，其將補償電流提供至運算放大器。運算放大器會受到溫度效應與製程效應的反向影響，補償電流電路會使補償電流受到溫度效應與製程效應的反向影響，使得第一參考電壓與反饋電壓之間的電壓差可實質獨立於PVT效應。
在一些實施方式中，記憶體裝置還包括帶隙參考系統，其將第一參考電壓與補償電流提供至運算放大器。
在一些實施方式中，運算放大器包括：第一半橋，耦接至運算放大器之第一輸入端；以及第二半橋，耦接至運算放大器之第二輸入端，其中第一半橋與第二半橋互不相同。運算放大器可使第一半橋承載第一電流，並且第二半橋承載相異於第一電流的第二電流。第一半橋與第二半橋之相異處至少包括以下二者之一：第一半橋的多個電晶體數量相異於第二半橋的多個電晶體數量，以及相異於第二半橋的多個電晶體之第一半橋的多個電晶體具有不同寬度、不同長度或寬度與長度之間的不同比率之第一半橋的多個電晶體與第二半橋的多個電晶體之至少其中之一。
本發明的另一方面揭露一種管理位元線電壓產生電路的方法，該方法包括：透過位元線電壓產生電路中的運算放大器接收帶隙參考電壓、反饋電壓與補償電流，其中帶隙參考電壓為恆定；透過運算放大器將輸出電壓提供至位元線電壓產生電路中的輸出電晶體的閘極端；透過輸出電晶體在輸出電晶體的源極端將作為反饋電壓的端點電壓提供至運算放大器；以及透過輸出電晶體將作為目標電壓的輸出電壓輸出至耦接於輸出電晶體的閘極端之箝位電晶體的閘極端，其中箝位電晶體的源極端連接至記憶體系統中的多個記憶胞的位元線，並且箝位電晶體的源極端將箝位電壓提供至該位元線。運算放大器可配置為不平衡的，使得端點電壓小於帶隙參考電壓。目標電壓可等於輸出電晶體的 端點電壓與臨界電壓之總和，也可等於箝位電晶體的箝位電壓與臨界電壓之總和。輸出電晶體和箝位電晶體實質上可具有相同特性，使得箝位電晶體的臨界電壓可實質相同於輸出電晶體的臨界電壓，箝位電壓可實質相同於端點電壓。補償電流可補償運算放大器，使得箝位電壓可實質恆定。
以上技術的實現包括方法、系統、電路、電腦編程產品以及電腦可讀取媒體(computer-readable media)。在一個示例中，一種方法可以在非揮發性記憶體中執行，並且該方法可包括上述動作，例如用於管理位元線電壓產生電路的動作。在另一示例中，一種這樣的電腦編程產品適當地體現於非暫態機器可讀取介質(non-transitory machine-readable medium)，其可儲存由一或多個處理器所執行的指令。該指令使一或多個處理器執行上述動作。一種這樣的電腦可讀取介質儲存指令，當該指令由一或多個處理器執行時，該指令使一或多個處理器執行上述動作。
本技術可實施於需要穩定電壓(特別是獨立於PVT(製程-電壓-溫度)效應的電壓)的任何類型電路或裝置。例如，在快閃記憶體中，位元線電壓產生電路可不使用帶隙緩衝器而直接從帶隙參考系統接收穩定的帶隙參考電壓，並產生穩定的位元線箝位電壓(或位元線調節電壓)。位元線電壓產生電路可包括用於接收補償電流之不平衡運算放大器。補償電流可補償不平衡運算放大器上的PVT效應，使得箝位電壓實質恆定並且獨立於PVT效應。相較於帶隙參考電壓(例如1V)，不平衡運算放大器還可使得 箝位電壓與相比達到期望值(例如0.95V)。由位元線電壓產生電路所產生的位元線箝位電壓可提供至快閃記憶體中的多個位元線，故快閃記憶體可以大幅減少尺寸與設置時間。補償電流可由任何合適的電路(例如由帶隙參考系統中的補償電流電路)來實施，這還可減少快閃記憶體的尺寸。
本技術可用任何類型的記憶電晶體(或記憶胞)、任何類型的金屬氧化矽(MOS，metal-oxide-silicon)電晶體(例如n通道和/或p通道電晶體)、任何類型的雙極性接面型電晶體(BJT，bipolar junction transistor)以及任何類型的運算放大器來實施。本技術可應用於各種記憶體類型，例如單層晶胞(SLC，Single-level cell)裝置、像是2層晶胞裝置的雙層晶胞(MLC，Multi-level cell)裝置或三層晶胞(TLC，Triple-level cell)裝置。本技術可應用於各種類型的非揮發性記憶體裝置，例如NOR快閃記憶體、NAND快閃記憶體、可變電阻式隨機存取記憶體(RRAM，resistive random-access memory)、相變化記憶體(PCRAM，phase-change random-access memory)等。附加地或替代地，這些技術可應用於各種類型的裝置與系統，例如安全數位(SD，secure digital)卡、嵌入式多媒體卡(eMMC，embedded multimedia card)或固態硬碟(SSD，solid-state drive)、嵌入式系統等。
本說明書所描述之一或多個主題的範例細節將搭配底下所附圖式來進行說明。藉由說明書、圖式和申請專利範圍，本發明的其他特徵、方面和優點將變得顯而易見。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
100:系統
110:裝置
112:裝置控制器
113:處理器
114:內部記憶體
116:記憶體
120:主機
130:記憶體介面
132:數據暫存器
134:SRAM緩衝器
136:位址產生器
138:X解碼器
140:串列時脈
141:時鐘產生器
142:模式邏輯
144:狀態機
146:HV產生器
148:Y解碼器
150:記憶胞陣列
152:記憶胞
154:列字元線
156:行位元線
160:感測放大器
162:數據線
164:輸出緩衝器
170,220,320,350:VBLR產生器
171:比較器之第一輸入端
172:箝位電晶體
173:比較器之第二輸入端
174:參考電晶體
175,177:負載
176:比較器
178:輸出端
200,300:電壓系統
210,310:帶隙參考系統
222:平衡運算放大器
224,324:輸出電晶體
226,326:電阻
230:帶隙緩衝器
232:運算放大器
234:電晶體
236:可變電阻
322,500:不平衡運算放大器
330,430:補償電流
352:負載電晶體
400:補償電流電路
402,404,406,408,410:p通道電晶體
412,414:n通道電晶體
416,418:電阻器
420,422:雙極性接面型電晶體
510:左半橋
512:左上電路
514:左下電路
520:右半橋
522:右上電路
524:右下電路
600:範例
602,604:曲線
700:流程
702,704,706,708:步驟
SI/SIO0,SO/SIOI,SIO2,WP#,HOLD#,RESET#,CS#:接腳
VBLR:位元線調節電壓
Vdata:數據電壓
Vcell:記憶胞電壓
Vref:第二參考電壓
VDD:供應電壓
Vout:輸出電壓
VSS:負供應端
Vin:期望電壓
Vth:臨界電壓
Icompen:補償電流
IREF:參考電源
Vbr:偏壓參考位元線電壓
Vo:源極電壓
PLU,PRU,Ma,Mb:代表性p通道電晶體
NLL,NRL,Mc,Md:代表性n通道電晶體
V+,V-:電壓
M:數量
a:第一數量
b:第二數量
c:第三數量
d:第四數量
I1,α I1:電流
Wa/La,Wb/Lb,Wc/Lc,Wd/Ld:比率
ss,tt,ff,sf,fs:製程邊界角
第1A圖繪示依據一或多個實施方式之包括記憶體系統的系統範例。
第1B圖繪示依據一或多個實施方式之包括位元線調節電壓產生器(VBLR)之範例記憶體的區塊圖。
第1C圖繪示依據一或多個實施方式之包括連接於記憶胞陣列的位元線調節電壓產生器之範例感測放大器的示意圖。
第2圖繪示包括位元線調節電壓產生器與帶隙緩衝器之範例電壓系統的電路圖。
第3A圖繪示依據一或多個實施方式之包括不含帶隙緩衝器的位元線調節電壓產生器之範例電壓系統的電路圖。
第3B圖示出了依據一或多個實施方式之位元線調節電壓產生器的另一示例性電路圖。
第4圖示出了依據一或多個實施方式之補償電流電路的示例性電路圖。
第5A-5C圖示出了依據一或多個實施方式之位元線電壓產生電路中的不平衡運算放大器的示例性電路圖。
第6圖示出了在不同PVT情況下來自於具有補償電流與恆定電流的輸入之不平衡運算放大器之VBLR產生器的電壓的模擬結果的示例圖。
第7圖繪示依據一或多個實施方式之用於管理記憶體裝置的位元線電壓產生電路的過程的示例流程圖。
第1A圖繪示系統100的範例。系統100包括裝置110與主機120。裝置110可以是包括裝置控制器112與記憶體116的記憶體系統。裝置控制器112包括處理器113與內部記憶體114。
在一些實施方式中，裝置110是儲存裝置。例如，裝置110可以是嵌入式多媒體卡(eMMC，embedded multimedia card)、安全數位(SD，secure digital)卡、固態硬碟(SSD，solid-state drive)或一些其他合適的記憶體。在一些實施方式中，裝置110是智能手錶(smart watch)、數位相機或媒體播放器(media player)。在一些實施方式中，裝置110是耦接至主機120的客戶端裝置。例如，裝置110是數位相機的SD卡或作為主機120的媒體播放器。
裝置控制器112是通用微處理器(general-purpose microprocessor)或專用微控制器(application-specific microcontroller)。在一些實施方式中，裝置控制器112是用於裝置110的記憶體控制器。以下各節依據裝置控制器112為記憶體控制器的實施方式來描述各種技術。然而，以下各節中所描述的技術也適用於裝置控制器112是相異於記憶體控制器的另一類型控制器的實施方式。
處理器113用以執行指令與製程數據(process data)。指令包括在輔助記憶體(secondary memory)中分別儲存為韌體代碼 (firmware code)和/或其他編程代碼(program code)的韌體指令(firmware instruction)和/或其他編程指令(programr instruction)。在其他合適的數據中，該數據包括對應於由處理器所執行的韌體和/或其他程式之編程數據。在一些實施方式中，處理器113是通用微處理器或專用微控制器。處理器113也稱為中央處理單元(CPU，central processing unit)。
處理器113從內部記憶體114存取(access)指令與數據。在一些實施方式中，內部記憶體114是靜態隨機存取記憶體(SRAM，Static Random Access Memory)或動態隨機存取記憶體(DRAM，Dynamic Random Access Memory)。例如，在一些實施方式中，當裝置110是eMMC、SD卡或智能手錶時，內部記憶體114是SRAM。在一些實施方式中，當裝置110是數位相機或媒體播放器時，內部記憶體114是DRAM。
在一些實施方式中，內部記憶體114是包含於裝置控制器112(如第1A圖所示)的快取記憶體(cache memory)。在運行(runtime)期間，內部記憶體114儲存了對應於由處理器113所執行的指令之指令代碼和/或由處理器113所請求的數據。
裝置控制器112將指令代碼和/或數據從記憶體116傳送至內部記憶體114。在一些實施方式中，記憶體116是非揮發性記憶體(non-volatile memory)(例如NOR快閃記憶體(flash memory)裝置或一些其他合適的非揮發性記憶體裝置)，其用於指令和/或數據的長期儲存。在記憶體116是NOR快閃記憶體的實施方式中，裝 置110是快閃記憶體裝置(例如快閃記憶卡)，並且裝置控制器112是NOR快閃控制器。例如，在一些實施方式中，當裝置110是eMMC或SD卡時，記憶體116是NOR快閃記憶體；在一些實施方式中，當裝置110是數位相機時，記憶體116是SD卡；而在一些實施方式中，當裝置110是媒體播放器時，記憶體116是硬碟。僅出於說明目的，以下的描述內容使用NOR快閃記憶體作為記憶體116的範例。
第1B圖繪示具有記憶胞陣列(memory cell array)150的記憶體116的範例配置。如第1C圖所示，記憶胞陣列150包括串聯連接至多個列字元線(row word line)154與多個行位元線(column bit line)156的多個記憶胞152。記憶胞152可包括配置為儲存元件的記憶電晶體(memory transistor)。記憶電晶體可包括矽-氧化物-氮化物-氧化物-矽電晶體(SONOS，silicon-oxide-nitride-oxide-silicon transistor)、浮動閘極電晶體(floating gate transistor)、氮化物唯讀記憶體電晶體(NROM，nitride read only memory transistor)或任何可儲存電荷的適當非揮發性記憶MOS(即金屬氧化矽)裝置。
記憶體116還包括X解碼器(X-decoder)(或列解碼器(row decoder))138與Y解碼器(Y-decoder)(或行解碼器(column decoder))148。每個記憶胞152經由各自的列字元線154耦接到X解碼器138，且每個記憶胞152經由各自的行位元線156耦接到Y解碼器148。因此，每個記憶胞152可以由X解碼器138與Y解碼器148進 行選擇，以透過各自的列字元線154與各自的行位元線156進行讀取或寫入操作。
記憶體116包括具有多個接腳(pin)的記憶體介面130，其包括用於串行數據輸入/串行數據輸入與輸出(serial data input/serial data input & output)的接腳SI/SIO0、用於串行數據輸出/串行數據輸入與輸出(serial data output/serial data input &output)的接腳SO/SIO1、用於串行數據輸入或輸出的接腳SIO2、用於寫入保護活性低(active low)的接腳WP#、用於保持訊號輸入的接腳HOLD#、用於硬體重置接腳(hardware reset pin)活性低的接腳RESET#以及用於晶片選擇的接腳CS#。
記憶體116可包括數據暫存器(data register)132、靜態隨機存取記憶體(SRAM，Static Random Access Memory)緩衝器(buffer)134、位址產生器136、串列時脈(SCLK，serial clock)140、時鐘產生器141、模式邏輯142、狀態機144與高電壓(HV，high voltage)產生器146。串列時脈140接收同步時鐘輸入(synchronous clock input)，並且時鐘產生器141依據同步時鐘輸入為記憶體116產生時鐘訊號。模式邏輯142確定是否存在讀取或寫入操作，並將確定結果提供至狀態機144。記憶體116還可包括感測放大器(sensor amplifier)160與輸出緩衝器164，感測放大器160藉由數據線(data line)162連接至Y解碼器148，並且輸出緩衝器164用於將來自於感測放大器160的輸出訊號緩衝至記憶體介面130。
在寫入操作期間，數據暫存器132註冊來自於記憶體介面130的輸入數據，並且位址產生器136產生對應的物理位址，以將輸入數據儲存於記憶胞陣列150之特定的記憶胞152。位址產生器136連接至X解碼器138與Y解碼器148，控制X解碼器138與Y解碼器148以透過對應的列字元線154和行位元線156選擇特定的記憶胞152。只要有電源進行供應，SRAM緩衝器134可將來自於數據暫存器132的輸入數據保留至SRAM緩衝器134的記憶體。狀態機144處理來自於SRAM緩衝器134的寫入訊號，並將控制訊號提供至HV產生器146。HV產生器146產生寫入電壓，並將寫入電壓提供至X解碼器138與Y解碼器148。Y解碼器148將寫入電壓輸出至行位元線156，以將輸入數據儲存於特定的記憶胞152。
在讀取操作期間，狀態機144將控制訊號提供至HV產生器146與感測放大器160。HV產生器146可將電壓提供至X解碼器138與Y解碼器148，以選擇記憶胞152。感測放大器160偵測來自於位元線的小功率(電壓或電流)訊號，其中位元線表示儲存於選擇的記憶胞152的數據位元(1或0)。且感測放大器160將小功率訊號擺幅(swing)放大至可識別的邏輯電位，使得數據位元可由記憶體116外部的邏輯適當地直釋(interpreted)。輸出緩衝器164接收來自於感測放大器160的已放大電壓，並透過記憶體介面130將已放大的功率訊號輸出至記憶體116外部的邏輯。
在一些實施方式中，如第1B圖所示，感測放大器160包括位元線調節電壓(VBLR，bit line regulator voltage)產生器(或產生 電路)170，其透過Y解碼器148將穩定的箝位電壓(clamping voltage)提供至位元線，以從選定記憶胞讀取數據。在一些其他實施方式中，VBLR產生器170從外部連接至感測放大器160與Y解碼器148。VBLR產生器170可透過Y解碼器148將穩定的箝位電壓提供至多條位元線，以從對應於多條位元線的多個選定記憶胞單獨(或並行(parallel)或同時(simultaneously))讀取數據。
第1C圖示出了包括VBLR產生器170的感測放大器160的範例。VBLR產生器170可電性(electrically)耦接至箝位電晶體172。箝位電晶體172可以是n通道(n-channel)電晶體(例如NMOS電晶體)。箝位電晶體172在閘極端(gate terminal)接收來自於VBLR產生器170的位元線調節電壓(也稱為輸出電壓)VBLR，並在源極端(source terminal)產生數據電壓Vdata。數據電壓Vdata視為位元線箝位電壓，其透過數據線162與Y解碼器148提供至記憶胞陣列150中的行位元線156。VBLR產生器170可透過多個箝位電晶體與Y解碼器148電性耦接至多條位元線，且VBLR產生器170將穩定的箝位電壓提供至多個位元線，以從多個位元線讀取數據(例如並行地讀取數據)。
在一些實施方式中，感測放大器160包括具有比較器之第一輸入端171與比較器之第二輸入端173的比較器(comparator)176。比較器之第一輸入端171耦接至箝位電晶體172的汲極端(drain terminal)，並且比較器之第一輸入端171透過箝位電晶體172接收來自於行位元線156的記憶胞電壓Vcell。比較器之第 二輸入端173連接至參考電晶體174的汲極，並接收第二參考電壓Vref。在讀取操作期間，比較器176將比較器之第一輸入端171的記憶胞電壓vcell與比較器之第二輸入端173的第二參考電壓Vref進行比較，並在輸出端178輸送出輸出訊號。輸出訊號對應至記憶胞電壓vcell與第二參考電壓Vref之間的電壓差。來自於比較器176的輸出訊號還可發送至感測放大器160中的放大器。輸出訊號對應至儲存於記憶胞152中的數據值(1或0)，記憶胞152連接至行位元線156。供應電壓(supply voltage)VDD可透過各自的負載(例如電阻器)175、177提供至比較器176的比較器之第一輸入端171與比較器之第二輸入端173。在初始條件下，負載175與177可使得比較器之第一輸入端171的電壓與比較器之第二輸入端173的電壓相等(即在記憶胞152處於讀取操作之前，或在感測放大器160感測記憶胞152之前)。
每個行位元線156可連接至各自的箝位電晶體172。記憶體116可藉由使用耦接至VBLR產生器170的多個箝位電晶體172(和/或多個比較器176)，在多條位元線上並行地執行讀取操作。因此，記憶體116的總尺寸可大幅減少。
第2圖繪示電壓系統200的示例圖。電壓系統200包括帶隙參考系統(BGSYS)210、VBLR產生器220與帶隙緩衝器230。帶隙緩衝器230連接至帶隙參考系統210，並接收來自於帶隙參考系統210的帶隙參考電壓(BGREF)。在不同PVT條件下，帶隙參考系統210使帶隙參考電壓保持穩定(或恆定)(即獨立於PVT效應)。
帶隙緩衝器230提供小於帶隙參考電壓的期望電壓(desired voltage)。在一些示例中，帶隙參考電壓為1V，並且期望電壓為0.95V。帶隙緩衝器230包括運算放大器(OPAMP，operational amplifier)232、電晶體234與可變電阻(variable resistor)236。可變電阻236耦接到負供應端(negative supply terminal)VSS，例如0V或接地。運算放大器232在正輸入端(positive input)接收帶隙參考電壓，並且在負輸入端接收反饋電壓(feedback voltage)。且運算放大器232將輸出電壓輸出至電晶體234。電晶體234可以是n通道電晶體，並且在閘極端可接收來自於運算放大器232的輸出電壓。且電晶體234在汲極端接收供應電壓，並在連接至可變電阻236的源極端輸出源極電壓。運算放大器232的負輸入端連接至可變電阻236的可變部分(variable portion)。藉由調整可變電阻236的可變部分的電阻，可以將反饋電壓調整至期望電壓，例如0.95V。
VBLR產生器220包括平衡運算放大器(balanced operational amplifier)222、輸出電晶體224與電阻226。電阻226耦接至負供應端VSS。平衡運算放大器222在正輸入端接收期望電壓Vin，並在負輸入端接收來自於輸出電晶體224的反饋電壓。且平衡運算放大器222在輸出端輸送出輸出電壓。輸出電晶體224具有連接至平衡運算放大器222的輸出端之閘極端，並且輸出電晶體224將作為位元線調節電壓(也稱為目標電壓)VBLR的輸出電壓輸出至箝位電晶體(例如第1C圖的箝位電晶體172)。平衡運算放大器222配置為平衡，使得反饋電壓等於期望電壓Vin。目標電壓VBLR 等於輸出電晶體224的反饋電壓與臨界電壓Vth之總和。例如，期望電壓為0.95V，而目標電壓VBLR為0.95V+Vth。輸出電晶體224可接收目標電壓VBLR並產生位元線箝位電壓。
儘管電壓系統200可提供用於產生位元線箝位電壓的目標電壓VBLR，但帶隙緩衝器230會佔用大量的記憶區域，且帶隙緩衝器230需要很長的設置時間。
本發明的實施方式提供了一種位元線電壓產生電路，其可產生具有較小記憶區域與更快設置時間的穩定位元線箝位電壓(或位元線調節電壓)。替代於使用帶隙緩衝器，位元線電壓產生電路包括具有補償電流的輸入之不平衡運算放大器(unbalanced operational amplifier)，以提供獨立於PVT效應的穩定位元線箝位電壓，這可以有效地節省帶隙緩衝器的記憶區域，且也減少設置時間。
第3A圖示出依據一或多個實施方式之包括位元線調節電壓產生電路(或VBLR產生器)320之電壓系統300的示例圖。VBLR產生器320可提供第1B圖與第1C圖的VBLR產生器170。VBLR產生器320可將穩定箝位電壓提供至記憶體(例如第1B圖的記憶體116)的記憶胞之至少一位元線。與第2圖的VBLR產生器220相反的是，VBLR產生器320包括不平衡運算放大器(也稱為運算放大器)322，其不使用帶隙緩衝器而直接從帶隙參考系統310接收帶隙參考電壓，且不平衡運算放大器322接收外部的補償電流(compensation current)Icompen 330。
在不同PVT條件下，帶隙參考系統310使帶隙參考電壓保持恆定，例如，帶隙參考電壓將獨立於PVT效應。帶隙參考系統310可包含於記憶體(例如第1B圖的記憶體116)。補償電流Icompen 330可補償像是不平衡運算放大器322上的PVT效應，使得由VBLR產生器320所產生的箝位電壓實質恆定且獨立於PVT效應。
在一些實施方式中，VBLR產生器320包含不平衡運算放大器322以及耦接至不平衡運算放大器322的輸出電晶體324。運算放大器322在第一(正)輸入端接收來自於帶隙參考系統310的帶隙參考電壓，運算放大器322在第二(負)輸入端接收來自於輸出電晶體324的反饋電壓，運算放大器322在第三輸入端接收來自於外部補償電流電路的補償電流Icompen 330，且運算放大器322在輸出端輸送出輸出電壓Vout。外部補償電流電路可包含於帶隙參考系統310或記憶體的另一部分。
輸出電晶體324包括耦接至運算放大器322的輸出端之閘極端，並接收來自於運算放大器322的輸出電壓，且輸出電晶體324輸出作為位元線調節電壓(也稱為目標電壓)VBLR的輸出電壓。輸出電晶體324在汲極端接收供應電壓VDD，並在耦接至電阻326的源極端提供源極電壓Vo。源極電壓Vo提供至運算放大器322的負輸入端以作為反饋電壓。運算放大器322配置為不平衡的，使得在負輸入端的反饋電壓(例如0.95V)(即源極電壓Vo)小於正輸入端的帶隙參考電壓(例如1V)。電阻326的電阻可連接至參考 電源(reference source)IREF。目標電壓VBLR等於源極電壓(或反饋電壓)與輸出電晶體324的臨界電壓Vth之總和，例如0.95V+Vth。
如第1C圖所示，VBLR產生器320可耦接至箝位電晶體(例如第1C圖的箝位電晶體172)。箝位電晶體可以在閘極端接收目標電壓VBLR，並且在源極端將箝位電壓提供至記憶體的位元線。在讀取操作期間，箝位電壓等於目標電壓VBLR減去箝位電晶體的臨界電壓。輸出電晶體324與箝位電晶體實質上可具有相同特性，使得箝位電晶體的臨界電壓實質相同於輸出電晶體的臨界電壓Vth，故箝位電壓實質相同於源極電壓Vo(例如0.95V)。輸出電晶體324與箝位電晶體可在相同製程中以相同構造來製造，使得這兩個電晶體的特性可實質相同。輸出電晶體324與箝位電晶體可以是n通道電晶體(例如NMOS電晶體)。
第3B圖示出依據一或多個實施方式之位元線調節電壓(VBLR)產生器350的另一實例圖。與第3A圖的VBLR產生器320相比，位元線調節電壓產生器350可包括負載電晶體(load transistor)352(例如像是PMOS電晶體的p通道電晶體)。負載電晶體352在源極端接收供應電壓VDD，並且在汲極端將偏壓參考位元線電壓(biased reference bit line voltage)Vbr提供至輸出電晶體324的汲極端，其中負載電晶體352的閘極端連接至負載電晶體352的汲極端。
第4圖示出依據一或多個實施方式的補償電流電路400的示例圖。補償電流電路400可包括於帶隙參考系統(例如第 3A-3B圖的帶隙參考系統310)，其可進一步減少記憶區域。補償電流電路400用以補償不平衡運算放大器(例如第3A-3B圖的運算放大器322)上的PVT效應以及位元線電壓產生電路(例如第3A圖的VBLR產生器320或第3B圖的VBLR產生器350)中的PVT效應。
在一些實施方式中，補償電流電路400包括五個p通道電晶體402、404、406、408、410(例如PMOS電晶體)、兩個n通道電晶體412、414(例如NMOS電晶體)與兩個雙極性接面型電晶體(BJT)420、422(例如PNP BJT)。五個p通道電晶體的源極端可耦接至相同的供應電壓VDD。兩個p通道電晶體402與404的閘極端互相連接。p通道電晶體402的閘極端還與p通道電晶體402的汲極端連接，p通道電晶體402的汲極端連接至n通道電晶體412的汲極端。p通道電晶體404的汲極端連接至n通道電晶體414的汲極端。n通道電晶體412與414的源極端都共同連接至接地的電阻器418。p通道電晶體406與408的閘極端共同連接至p通道電晶體404的汲極端。p通道電晶體406的汲極端連接至BJT 420的射極(E)端與n通道電晶體414的閘極端。p通道電晶體408的汲極端連接至n通道電晶體412的閘極端，並且p通道電晶體408的汲極端透過電阻器416連接至BJT 422的射極端。BJT 420與422的基極端以及BJT 420與422的集極端接地。p通道電晶體410具有連接至p通道電晶體402與404的閘極端之閘極端以及作為輸出的汲極端，以提供補償電流 Icompen 430。
補償電流Icompen 430可表示為：Icompen=(VEB-VT)/R (等式1)
其中VEB是落在BJT 420的射極與基極之間的電壓，VT是n通道電晶體412、414的臨界電壓，R是電阻器418的電阻。p通道電晶體402與404、n通道電晶體412與414以及電阻器418形成運算放大器。n通道電晶體412、414的閘極是運算放大器的兩個輸入端，並且n通道電晶體412、414的閘極因運算放大器的功能而會被拉至實質相同的電壓(例如VEB)。因此，電阻器418上的電流可表示為(VEB-VT)/R。補償電流電路400使得補償電流Icompen 430可鏡像(mirror)或實質等於電阻器418上的電流。電壓VEB可隨著溫度(T)而反向變化(inversely varied)。溫度越高，VEB越低。臨界電壓VT可隨著製程而反向變化或偏移(shifted)，臨界電壓VT可被控制在一定範圍內(即製程邊界角(process corner))。製程邊界角變化越大，臨界電壓VT越小。因此，補償電流Icompen 430會受溫度(T)與製程(VT)的反向影響。
第5A圖示出依據一或多個實施方式之不平衡運算放大器(也稱為運算放大器)500的示例圖。運算放大器500可以是第3A-3B圖的運算放大器322。運算放大器500可包括耦接至用於接收電壓V+(例如帶隙參考電壓)的第一(正)輸入端之左半橋(left half bridge)510以及耦接至用於接收電壓V-(例如反饋電壓)的第二(負)輸入端之右半橋(right half bridge)520。藉由將左半橋510 與右半橋520配置為不同，運算放大器500配置為不平衡。
在一些實施方式中，左半橋510包括左上電路512與左下電路514，並且右半橋520包括右上電路522與右下電路524。左上電路512可包括第一數量a(即數量M=第一數量a)的p通道電晶體，並且左下電路514可包括第三數量c(即數量M=第三數量c)的n通道電晶體。右上電路522可包括第二數量b(即數量M=第二數量b)的p通道電晶體，並且右下電路524可包括第四數量d(即數量M=第四數量d)的n通道電晶體。左下電路514與右下電路524中的n通道電晶體可以是三層井電晶體(triple-well transistor)。
為簡單起見，第一數量的p通道電晶體可由代表性p通道電晶體PLU所表示，第二數量的p通道電晶體可由另一個代表性p通道電晶體PRU所表示，第三數量n通道電晶體可由代表性n通道電晶體NLL所表示，並且第四數量的n通道電晶體可由另一代表性n通道電晶體NRL所表示。如第5A圖所示，代表性p通道電晶體PLU與PRU的源極端連接至供應電壓VDD，代表性p通道電晶體PLU與PRU的閘極端共同連接至代表性p通道電晶體PLU的汲極端。代表性n通道電晶體NLL具有連接至代表性p通道電晶體PLU的汲極端之汲極端、作為接收電壓V+的第一輸入端之閘極端以及耦接至負供應端VSS的源極端。代表性n通道電晶體NRL具有連接至代表性p通道電晶體PRU的汲極端之汲極端、作為接收電壓V-的第二輸入端之閘極端以及耦接 至負供應端VSS的源極端。代表性n通道電晶體NLL與NRL可將其他兩端連接在一起，其中一端連接至供應電壓VDD，而另一端連接至負供應端VSS。運算放大器500具有位於代表性p通道電晶體PRU的汲極端與代表性n通道電晶體NRL的汲極端之間的輸出端，並且輸出端用於提供輸出電壓Vout。
左半橋510與右半橋520可以各種方式來配置為不平衡。在一些實施方式中，如第5B圖所示，兩個半橋510與520(即左半橋510與右半橋520)中的電晶體具有相同寬度(W)與長度(L)，但是兩個半橋510與520中的電晶體數量可以不同。在一些示例中，左上電路512中的p通道電晶體的第一數量a(即數量M=第一數量a)與右上電路522中的p通道電晶體的第二數量b(即數量M=第二數量b)不同(即第一數量a≠第二數量b)。在一些示例中，左下電路514中的n通道電晶體的第三數量c(即數量M=第三數量c)與右下電路524中的n通道電晶體的第四數量d(即數量M=第四數量d)不同(即第三數量c≠第四數量d)。在一些示例中，第一數量a≠第二數量b與第三數量c≠第四數量d。
在一些實施方式中，如第5C圖所示，兩個半橋510與520中的電晶體可具有不同寬度(W)、不同長度(L)或寬度與長度之間的不同比率(W/L)。在一些示例中，左上電路512中的代表性p通道電晶體PLU(即Ma)的比率Wa/La與右上電路522中的代表性p通道電晶體PRU(即Mb)的比率Wb/Lb不同(即比率Wa/La≠比率Wb/Lb)。在一些示例中，左下電路514中的代表性 n通道電晶體NLL(即Mc)的比率Wc/Lc與右下電路524中的代表性n通道電晶體NRL(即Md，數量M=第四數量d)的比率Wd/Ld不同(即比率Wc/Lc≠比率Wd/Ld)。在一些示例中，比率Wa/La≠比率Wb/Lb與比率Wc/Lc≠比率Wd/Ld。兩個半橋510與520中的電晶體的數量也可以不同(即第一數量a≠第二數量b或第三數量c≠第四數量d(或此兩者))。
如上所述，不平衡運算放大器500可接收補償電流Icompen(例如第3A-3B圖的補償電流Icompen 330或第4圖的補償電流Icompen 430)。在操作中，由於左半橋510與右半橋520的不平衡配置，左半橋510與右半橋520中的電流為不同。例如，左半橋510可承載電流I1，而右半橋520可承載與電流I1成比例的電流α I1，其中α不等於1(即α>1或α<1)。補償電流Icompen可相關於電流I1與電流α I1。例如，補償電流Icompen等於電流I1與電流α I1之總和可表示為：Icompen=I1+α I1 (等式2)
不平衡運算放大器的第一輸入端與第二輸入端之間的電壓差△V可表示為：△V=V+-V- (等式3)
Figure 109124745-A0305-02-0028-1
其中，μn表示電晶體的電遷移率(electric mobility)，其會受溫度(T)的反向影響(inversely affected)，而Cox表示電晶體的 閘氧化電容(gate oxide capacitance)，其會受製程(VT)的反向影響。
依據上述等式2與等式4，電壓差△V受補償電流Icompen的正面影響(positively affected)，但受μn與Cox的反向影響(從而受溫度(T)與製程(VT)影響)。如上述之第4圖，補償電流Icompen會受溫度(T)與製程(VT)的反向影響。因此，藉由配置補償電流Icompen，可以將電壓差△V獨立於溫度(T)與製程(VT)。藉由使用恆定供應電壓(例如3V)，還可將電壓差△V獨立於PVT效應。運算放大器500可在第一輸入端接收恆定且獨立於PVT效應的帶隙參考電壓(即電壓V+獨立於PVT)。因此，當△V也獨立於PVT效應時，電壓V-(和反饋電壓)也獨立於PVT。相較於第一輸入端的帶隙參考電壓(例如1V)，運算放大器還可使△V為特定值(specified value)，使得第二輸入端的反饋電壓可為特定電壓(例如0.95V)。
第6圖示出了在不同PVT情況下具有補償電流與恆定電流之VBLR產生器的端點電壓的模擬結果之範例600。VBLR產生器可以是第1C圖的VBLR產生器170、第3A圖的VBLR產生器320或第3B圖的VBLR產生器350。VBLR產生器可包括不平衡運算放大器與輸出電晶體。不平衡運算放大器可以是第3A-3B圖的運算放大器322或第5A-5C圖的運算放大器500。輸出電晶體可以是第3A-3B圖的輸出電晶體324。如上所述，箝位電晶體(例如第1C圖的箝位電晶體172)可耦接至VBLR產生器，並且由箝位電晶體所提供的箝位電壓可與VBLR產生器的端點電 壓相同。
在x坐標中繪示不同PVT條件。第一值表示電壓，在模擬中將電壓設置為恆定的3V。第二值表示溫度，其設置為在三個值(-50℃、25℃與90℃)之間變化。第三值表示製程邊界角，其可以是ss、tt、ff、sf或fs。注意的是，製程邊界角ss表示慢速NMOS與慢速PMOS情況，製程邊界角ff表示快速NMOS與快速PMOS情況，製程邊界角sf表示慢速NMOS與快速PMOS情況，製程邊界角fs表示快速NMOS與慢速PMOS情況，製程邊界角tt表示典型NMOS與典型PMOS情況，其是理想情況或期望情況。
假設在不同PVT條件下，恆定電流是恆定的。補償電流可以是第3A-3B圖的補償電流Icompen 330或第4圖的補償電流Icompen 430，並且補償電流會受到溫度效應與製程效應的反向影響。在每個PVT條件下，將補償電流與恆定電流分別提供至不平衡運算放大器，並且在輸出電晶體的源極端獲得端點電壓Vo(即源極電壓，例如第3A-3B圖的源極電壓Vo)。如第6圖所示，曲線602表示具有補償電流之端點電壓Vo的模擬結果，曲線604表示具有恆定電流之端點電壓Vo的模擬結果。模擬結果表示具有恆定電流的端點電壓Vo隨著溫度與製程變化而改變，但具有補償電流的端點電壓Vo比具有恆定電流的端點電壓Vo更加穩定。因此，補償電流可有效地補償或抵消不平衡運算放大器上的PVT效應，以達到可實質獨立於PVT效應之穩定或恆定的 端點電壓Vo。
第7圖繪示依據一或多個實施方式之用於管理記憶體裝置的位元線電壓產生電路之流程700的示例。記憶體裝置可以是第1A-1B圖的記憶體116。位元線電壓產生電路可以是第1B-1C圖的VBLR產生器170、第3A圖的VBLR產生器320或第3B圖的VBLR產生器350。記憶體裝置可包括具有多個記憶胞的記憶胞陣列(例如第1C圖的記憶胞152)。記憶胞以多個列位元線與多個行字元線進行串聯連接。位元線電壓產生電路可包括不平衡運算放大器(例如第3A-3B圖的運算放大器322或第5A-5C圖的運算放大器500)以及輸出電晶體(例如第3A-3B圖的輸出電晶體324)。位元線電壓產生電路將穩定的箝位電壓(或調節電壓)提供至記憶體裝置中的位元線。
位元線電壓產生電路中的運算放大器接收帶隙參考電壓、反饋電壓與補償電流(步驟702)。運算放大器可從帶隙參考系統(例如第3A圖的帶隙參考系統310)接收帶隙參考電壓。帶隙參考系統提供恆定且獨立於PVT效應的帶隙參考電壓。帶隙參考電壓不透過帶隙緩衝器而直接提供至運算放大器的第一(正)輸入端。運算放大器在第二個(負)輸入端接收反饋電壓。補償電流可由補償電流電路(例如第4圖的補償電流電路400)提供至運算放大器的第三輸入端。
運算放大器將輸出電壓提供至位元線電壓產生電路中的輸出電晶體的閘極端(步驟704)。輸出電晶體可以是n通道 電晶體，例如NMOS電晶體。
輸出電晶體在源極端將作為反饋電壓的端點電壓提供至運算放大器(步驟706)。輸出電晶體接收輸出電壓且產生端點電壓。端點電壓可以是輸出電壓減去輸出電晶體的臨界電壓。反饋電壓可以由輸出電晶體來提供，例如，藉由將輸出電晶體的源極端連接至運算放大器的第二輸入端來提供。
輸出電晶體將作為目標電壓的輸出電壓輸送至耦接於輸出電晶體的閘極端之箝位電晶體的閘極端(步驟708)。目標電壓等於輸出電晶體的源極端的端點電壓與輸出電晶體的臨界電壓之總和。箝位電晶體可以是n通道電晶體(例如NMOS電晶體)。箝位電晶體具有連接至記憶體裝置的選定記憶胞的位元線之源極端，並且箝位電晶體將箝位電壓提供至位元線。箝位電壓相關於目標電壓。目標電壓等於箝位電壓與箝位電晶體的臨界電壓之總和。輸出電晶體與箝位電晶體實質上可具有相同特性，使得箝位電晶體的臨界電壓可實質相同於輸出電晶體的臨界電壓，從而箝位電壓可實質相同於端點電壓。
補償電流補償運算放大器，使得箝位電壓實質恆定。補償電流可消除運算放大器上的PVT效應，從而使箝位電壓實質恆定且獨立於PVT效應。在一些示例中，運算放大器受溫度效應與製程效應的反向影響。補償電流可以被配置為受溫度效應與製程效應的反向影響，從而帶隙參考電壓與反饋電壓之間的電壓差實質獨立於PVT效應。
運算放大器配置為不平衡的，使得端點電壓小於帶隙參考電壓。運算放大器可包括耦接至運算放大器之第一輸入端的第一半橋以及耦接至運算放大器之第二輸入端的第二半橋，並且第一半橋和第二半橋互不相同。運算放大器使得第一半橋承載第一電流，而第二半橋承載相異於第一電流的第二電流。補償電流可相關於第一電流與第二電流。
第一半橋與第二半橋之相異處至少包括以下二者之一：第一半橋的多個電晶體數量相異於第二半橋的多個電晶體數量，以及相異於第二半橋的多個電晶體之第一半橋的多個電晶體具有不同寬度、不同長度或寬度與長度之間的不同比率之第一半橋的多個電晶體與第二半橋的多個電晶體之至少其中之一。在一些實施方式中，第一半橋包括第一上部電路與第一下部電路，並且第二半橋包括第二上部電路與第二下部電路。相異於第二半橋的第一半橋包括相異於第二下部電路的第一下部電路以及相異於第二上部電路的第一上部電路之至少其中之一。
記憶體裝置還可包括比較器(例如，第1C圖的比較器176)，其具有比較器之第一輸入端與比較器之第二輸入端，比較器之第一輸入端接收記憶胞電壓，比較器之第二輸入端接收第二參考電壓。比較器將耦接至記憶胞線路與箝位電晶體的比較器之第一輸入端的記憶胞電壓以及比較器之第二輸入端的第二參考電壓進行比較，並輸出比較結果，其表示記憶胞中所儲存的數據值。記憶體裝置還可包括行解碼器(例如第1B-1C圖的Y解碼 器148)。當連接至位元線的記憶胞處於讀取操作時，位元線電壓產生電路透過行解碼器將箝位電壓提供至記憶胞線路。
本案與其他範例可實施於一或多個電腦編程產品(例如在電腦可讀取介質(computer readable medium)上所編碼的一或多個電腦編程指令模組)，該電腦編程指令模組由資料處理裝置來執行或控制資料處理設備的操作。電腦可讀取介質可以是機器可讀取儲存裝置、機器可讀取儲存基板(substrate)、記憶體裝置或是一或多個它們的組合。術語“資料處理設備”包括用於處理資料的所有設備、裝置與機器，其包括如可編程處理器、電腦、多個處理器或多個電腦。除了硬體(hardware)之外，該設備可包括計算機編程所討論之創建執行環境的代碼，例如，構成處理器韌體(firmware)的代碼、協定堆疊(protocol stack)、資料庫管理系統、操作系統，或者一或多個它們的組合。
系統可包含用於處理資料的所有設備、裝置與機器，例如包括可編程處理器、計算機、多個處理器或電腦。除了硬體之外，該設備可包括計算機編程所討論之創建執行環境的代碼，例如，構成處理器韌體的代碼、協定堆疊、資料庫管理系統、操作系統，或者一或多個它們的組合。
計算機編程(也稱為編程、軟體、軟體應用程序(software application)、腳本(script)或代碼)可以用任何形式的編程語言(programming language)來編寫，該編程語言包括編譯(compiled)或解釋語言(interpreted languages)，並且可以以任何形 式來配置，包括作為獨立編程(standalone program)或模組(module)、元件、子程序(subroutine)、或適用於計算環境(computing environment)的其他單元(unit)。計算機編程不需要對應至文件系統中的文件。編程可儲存於文件的一部分中，其保存其他編程、資料(例如，記憶體在標記語言文件(markup language document)中的一或多個腳本)、專用於所討論編程的單一文件或多個協調文件(coordinated file)(例如儲存一或多個模塊、子程序或部分代碼的文件)。計算機編程可配置於一或多台計算機上的執行，多台計算機位於一地點或分布於多地點，並透過通訊網路進行互連。
藉由一或多個可編程處理器執行一或多個計算機編程來執行本案所描述的功能，可執行本案所述的流程與邏輯流程。流程和邏輯流程還可以由專用邏輯電路(special purpose logic circuitry)來執行，並且設備還可以實施為專用邏輯電路，例如FPGA(現場可程式化邏輯閘陣列(field programmable gate array))或ASIC(應用程式專用的積體電路(integrated circuit))。
適用於執行計算機編程的處理器包括如通用與專用微處理器以及任何種類的數位計算機之一或多個處理器。一般來說，處理器將從唯讀記憶體或隨機存取記憶體(或此兩者)接收指令與數據。計算機的基本元件可包括用於執行指令的處理器以及用於儲存指令與數據的一或多個記憶體裝置。一般來說，計算機還可包括大容量(mass)儲存裝置(例如磁碟、磁光碟(magneto optical disk)或光碟)，計算機可操作地從一或多個大容量儲存裝置 接收數據，或者將數據傳輸至一或多個大容量記憶體裝置(或此兩者)，以儲存數據。然而，計算機不需要此類裝置。適用於儲存計算機編程指令與數據的電腦可讀取介質可包括所有形式的非揮發性記憶體、介質以及記憶體裝置，電腦可讀取介質包括如半導體記憶體裝置(例如EPROM、EEPROM、快閃記憶體裝置與磁碟)。處理器與記憶體可由專用邏輯電路來補充(supplement)，或者將處理器與記憶體合併(incorporated)至專用邏輯電路中。
儘管該文件可描述許多細節，但是這些細節不應被解釋為對所要求保護的發明或可被要求保護的發明的範圍的限制，而是對特定實施例的特定特徵的描述。在單獨的實施例的上下文的文件中所述的某些特徵也可以在單個實施例中組合實現。相反地，在單一實施例的上下文中描述的各種特徵也可以分別在多個實施例中或以任何合適的子組合來實現。此外，儘管以上可以將特徵描述為以某些組合起作用並且甚至最初如此宣稱，但是在某些情況下，可以從該組合中切除所要求保護的組合中的一或多個特徵，並且所要求保護的組合可針對子組合或子組合的變體。類似地，雖然在附圖中以特定順序描繪了操作，但是這不應理解為要求以所示的特定順序或以連續的順序執行這樣的操作，或者執行所有示出的操作以獲得期望的結果。
本文僅公開了一些示例和實施方式。本領域具有通常知識者可基於所公開的內容對所描述的示例和實施方式以及其他實施做出變化、修改和增強。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
148:Y解碼器
150:記憶胞陣列
152:記憶胞
154:列字元線
156:行位元線
160:感測放大器
162:數據線
170:VBLR產生器
171:比較器之第一輸入端
172:箝位電晶體
173:比較器之第二輸入端
174:參考電晶體
175,177:負載
176:比較器
178:輸出端
VBLR:位元線調節電壓
Vdata:數據電壓
Vcell:記憶胞電壓
Vref:第二參考電壓
VDD:供應電壓

Claims (20)

  1. 一種積體電路，包括：一運算放大器，包括：一第一輸入端，用以接收一第一參考電壓；一第二輸入端，用以接收一反饋電壓；一第三輸入端，用以接收一補償電流；以及一輸出端，用以輸送出一輸出電壓；以及一輸出電晶體，包括：一第一端，耦接至該運算放大器的該輸出端，並提供作為一目標電壓的該輸出電壓；以及一第二端，耦接至該運算放大器的該第二輸入端，並將作為該反饋電壓的一端點電壓提供至該運算放大器；其中，該運算放大器配置為不平衡的，使得該端點電壓小於該第一參考電壓，並且該補償電流補償該運算放大器，使得該端點電壓實質(substantially)恆定。
  2. 如請求項1所述之積體電路，其中該第一參考電壓是恆定的，並且該第一參考電壓獨立於製程-電壓-溫度(Process-Voltage-Temperature，PVT)效應；以及其中該補償電流降低該運算放大器上的該PVT效應，使該端點電壓實質獨立於該PVT效應。
  3. 如請求項2所述之積體電路，其中該運算放 大器受到溫度效應與製程效應的反向影響；其中該補償電流受到該溫度效應與該製程效應的該反向影響；以及其中該運算放大器的該第一輸入端的該第一參考電壓與該第二輸入端的該反饋電壓之間的一電壓差實質獨立於該PVT效應。
  4. 如請求項1所述之積體電路，其中該輸出電晶體耦接至一箝位電晶體，該箝位電晶體在對應於該輸出電晶體的該第一端之該箝位電晶體的第一端接收該目標電壓，並且該箝位電晶體在對應於該輸出電晶體的該第二端之該箝位電晶體的第二端輸出一箝位電壓。
  5. 如請求項4所述之積體電路，其中該目標電壓等於該輸出電晶體的該端點電壓與臨界電壓之總和，並且該目標電壓等於該箝位電晶體的該箝位電壓與臨界電壓之總和；其中該輸出電晶體與該箝位電晶體實質上具有相同特性，使得該箝位電晶體的該臨界電壓實質相同於該輸出電晶體的該臨界電壓，該箝位電壓實質相同於該端點電壓，並且該箝位電壓實質恆定且獨立於PVT效應。
  6. 如請求項1所述之積體電路，其中該運算放大器包括： 一第一半橋，耦接至該運算放大器之該第一輸入端；以及一第二半橋，耦接至該運算放大器之該第二輸入端；其中該第一半橋與該第二半橋互不相同。
  7. 如請求項6所述之積體電路，其中該運算放大器使得該第一半橋承載一第一電流，並且該第二半橋承載相異於該第一電流的一第二電流。
  8. 如請求項6所述之積體電路，其中該第一半橋與該第二半橋具有不同數量的電晶體。
  9. 如請求項6所述之積體電路，其中該第一半橋的電晶體與該第二半橋的電晶體具有不同寬度、不同長度或寬度與長度之間的不同比率之至少其中之一。
  10. 如請求項1所述之積體電路，其中該第一參考電壓由一參考電壓系統所提供，並且該補償電流由該參考電壓系統中的一補償電流電路所提供。
  11. 一種記憶體裝置，包括：一記憶胞陣列，包括複數個記憶胞；複數條記憶胞線路，連接至該記憶胞陣列的各該記憶胞的線路；以及 一位元線電壓產生電路，用以將一箝位電壓提供到至少一記憶胞線路，該位元線電壓產生電路包括：一運算放大器，用以接收一第一參考電壓、一反饋電壓與一補償電流，並且該運算放大器輸送出一輸出電壓；一輸出電晶體，耦接至該運算放大器，並且該輸出電晶體將作為該反饋電壓的一端點電壓提供至該運算放大器，且該輸出電晶體提供該輸出電壓以作為一目標電壓，該箝位電壓相關於該目標電壓；其中該運算放大器配置為不平衡的，使得該端點電壓小於該第一參考電壓，並且該補償電流補償該運算放大器，使得該箝位電壓實質恆定。
  12. 如請求項11所述之記憶體裝置，還包括：一箝位電晶體，耦接至該輸出電晶體，並接收該目標電壓，且該箝位電晶體將該箝位電壓輸出至該些記憶胞線路的一對應記憶胞線路；其中該目標電壓等於該輸出電晶體的該端點電壓與臨界電壓之總和，並且該目標電壓等於該箝位電晶體的該箝位電壓與臨界電壓之總和；以及其中該輸出電晶體與該箝位電晶體實質上具有相同特性，使得該箝位電晶體的該臨界電壓實質相同於該輸出電晶體的該臨界電壓，該箝位電壓實質相同於該端點電壓。
  13. 如請求項12所述之記憶體裝置，還包含： 一比較器，具有該比較器之一第一輸入端，係用以將耦接至該對應記憶胞線路與該箝位電晶體，其中該比較器之該第一輸入端接收一記憶胞電壓；該比較器另具有連接至一第二參考電壓的該比較器之一第二輸入端，用以將該記憶胞電壓與該第二參考電壓進行比較，並輸出一比較結果，該比較結果表示耦接至該對應記憶胞線路的記憶胞所儲存的一數據值。
  14. 如請求項11所述之記憶體裝置，還包括一線路解碼器，當連接到該至少一記憶胞線路的至少一記憶胞處於一讀取操作時，該位元線電壓產生電路透過該線路解碼器將該箝位電壓提供到該至少一記憶胞線路。
  15. 如請求項11所述之記憶體裝置，其中該第一參考電壓是恆定且獨立於PVT效應；以及其中該補償電流消除該運算放大器上的該PVT效應，以使該箝位電壓實質恆定且獨立於該PVT效應。
  16. 如請求項15所述之記憶體裝置，還包括：一補償電流電路，用以將該補償電流提供至該運算放大器；其中該運算放大器受到溫度效應與製程效應的反向影響；以及其中該補償電流電路使該補償電流受到該溫度效應與該 製程效應的該反向影響，使得該第一參考電壓與該反饋電壓之間的一電壓差實質獨立於該PVT效應。
  17. 如請求項11所述之記憶體裝置，還包括：一帶隙參考系統，用以將該第一參考電壓與該補償電流提供至該運算放大器。
  18. 如請求項11所述之記憶體裝置，其中該運算放大器包括：一第一半橋，耦接至該運算放大器之一第一輸入端；以及一第二半橋，耦接至該運算放大器之一第二輸入端；其中，該第一半橋與該第二半橋互不相同。
  19. 如請求項18所述之記憶體裝置，其中該第一半橋與該第二半橋之相異處至少包括以下二者之一：該第一半橋的複數個電晶體數量相異於該第二半橋的複數個電晶體數量；以及相異於該第二半橋的複數個電晶體之該第一半橋的複數個電晶體具有不同寬度、不同長度或寬度與長度之間的不同比率之至少其中之一。
  20. 一種管理一位元線電壓產生電路的方法，該方法包括： 透過該位元線電壓產生電路中的一運算放大器接收一帶隙參考電壓、一反饋電壓與一補償電流，該帶隙參考電壓為恆定；透過該運算放大器將一輸出電壓提供至該位元線電壓產生電路的一輸出電晶體的閘極端；透過該輸出電晶體在該輸出電晶體的源極端將作為該反饋電壓的一端點電壓提供至該運算放大器；以及透過該輸出電晶體將作為一目標電壓的該輸出電壓輸出至耦接於該輸出電晶體的該閘極端之一箝位電晶體的閘極端，該箝位電晶體的源極端連接至一記憶體系統的複數個記憶胞的位元線，並且該箝位電晶體的該源極端將一箝位電壓提供至該位元線；其中該運算放大器配置為不平衡的，使得該端點電壓小於該帶隙參考電壓；其中該目標電壓等於該輸出電晶體的該端點電壓與臨界電壓之總和，並且該目標電壓等於該箝位電晶體的該箝位電壓與臨界電壓之總和；其中該輸出電晶體與該箝位電晶體實質上具有相同特性，使得該箝位電晶體的該臨界電壓實質相同於該輸出電晶體的該臨界電壓，該箝位電壓實質相同於該端點電壓；以及其中該補償電流補償該運算放大器，使得該箝位電壓實質恆定。
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