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CN109087997A - 铁电膜层的制造方法、铁电隧道结单元、存储器元件及其写入与读取方法 - Google Patents

铁电膜层的制造方法、铁电隧道结单元、存储器元件及其写入与读取方法 Download PDF

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CN109087997A
CN109087997A CN201710447991.1A CN201710447991A CN109087997A CN 109087997 A CN109087997 A CN 109087997A CN 201710447991 A CN201710447991 A CN 201710447991A CN 109087997 A CN109087997 A CN 109087997A
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junction unit
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刘福洲
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Samoa Merchant Philo Storage Technology Co Ltd
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Abstract

本发明公开一种铁电膜层的制造方法、铁电隧道结单元、应用其的存储器元件及其写入与读取方法。铁电隧道结单元包括：第一电极、第二电极以及一夹设于第一电极与第二电极之间的铁电膜层，构成铁电膜层的材料至少包括一基底材料以及一掺杂物，且基底材料包括两个氧化物，每一个氧化物是一碱土金属氧化物以及一过渡金属氧化物两者之中的至少一种，且掺杂物包括铝原子、硅原子、钛原子、钽原子、氮原子、镧原子、氮化钽、氮化钛或其组合。通过在铁电膜层的基底材料中加入不同的掺杂物以及调整掺杂物的浓度，可调变铁电膜层的矫顽电场。

Description

铁电膜层的制造方法、铁电隧道结单元、存储器元件及其写入 与读取方法
技术领域
本发明涉及一种通过改变电阻值来储存信息的半导体非挥发存储器元件及其部分结构的制造方法，特别是涉及一种铁电膜层的制造方法、应用其的铁电隧道结单元、存储器元件及存储器元件的写入与读取方法。
背景技术
铁电隧道结(ferroelectric tunnel junction,FTJ)结构通常包括上电极、下电极以及夹设于上下电极之间的铁电材料层。铁电材料层内部的电偶极矩的方向会随着外加的电场而改变，从而使铁电材料层被极化。
在对铁电隧道结结构施加读取电压时，铁电材料层的极化方向不同，会影响在铁电材料层与上电极的接面所形成的能障高度(barrier height)以及在铁电材料层与下电极的接面所形成的能障高度。所述的在接面所形成的能障高度会影响隧穿电流(tunnelingcurrent)的大小，从而影响铁电材料层的电阻值。详细而言，当对铁电隧道结结构的上电极施加足够的正偏压时，会促使铁电材料层的极化方向由上电极指向下电极。此时，在铁电材料层与上电极的接面所形成的能障高度(barrier height)较低，而在铁电材料层与下电极的接面所形成的能障高度较高。
在这个情况下，若读取电压是对上电极施加一不影响铁电材料层的极化方向的正电压，电子不容易隧穿(tunnel)过下电极与铁电材料层之间的能障到上电极，因此会检测到较低的隧穿电流以及较高的电阻。
当对铁电隧道结结构的上电极施加足够的负偏压时，又会促使铁电材料层的极化方向转换成相反方向，也就是由下电极指向上电极。在铁电材料层与上电极的接面所形成的能障高度(barrier height)较高，而在铁电材料层与下电极的接面之间的能障高度较低。在这个情况下，对铁电隧道结结构施加读取电压时，电子较容易从下电极穿隧至上电极，从而检测到较高的电阻值。
要转换铁电材料层极化方向的最低电场强度，被称为是铁电材料层的矫顽电场(coercive field)。现有的铁电材料层通常是由具有钙钛矿结构的材料所构成，如：铋铁氧(BiFeO3)或钛酸钡(BaTiO3)等材料。所述具有钙钛矿结构的材料的矫顽电场通常无法根据应用的需要来调整，从而限制铁电隧道结结构的应用范围。
另外，这些材料须搭配由镧锶锰氧(La0.67Sr0.33MnO3)或钙铈锰氧(Ca0.96Ce0.04MnO3)所构成的下电极以及由钴所构成的上电极。然而，上述的铁电材料层与下电极的材料成分过于复杂，难以整合到现今的半导体工艺中。
发明内容
本发明所要解决的技术问题在于，如何使铁电穿隧单元的铁电膜层的矫顽电场可根据不同的需求来改变，并可使铁电穿隧单元的工艺整合在现有的半导体工艺中。
为了解决上述的技术问题，本发明所采用的其中一技术方案是，提供一种铁电隧道结单元，其包括第一电极、第二电极以及一夹设于第一电极与第二电极之间的铁电膜层，构成铁电膜层的材料至少包括一基底材料以及一掺杂物，且基底材料包括两个氧化物，每一个氧化物是一碱土金属氧化物以及一过渡金属氧化物两者之中的至少一种，且掺杂物包括铝原子、硅原子、钛原子、钽原子、氮原子、镧原子、氮化钽、氮化钛或其组合。
本发明另外提供一种铁电膜层的制造方法。先形成一积层体，积层体包括一第一基底材料叠层结构以及至少一掺杂材料结构，其中，第一基底材料叠层结构包括至少一种氧化物，氧化物是一碱土金属氧化物以及一过渡金属氧化物两者之中的至少一种，掺杂材料结构包括一掺杂物，掺杂物包括铝原子、硅原子、钛原子、钽原子、氮原子、镧原子、氮化钽、氮化钛或其组合。接着，对积层体施以一热处理步骤，以使基底材料叠层结构内的原子与掺杂材料结构内的所述掺杂物交互扩散，而形成铁电膜层。
本发明所采用的另外一技术方案是，提供一种存储器元件，其包括多条位线(bitlines)、多条共源极线、多条字线、多个晶体管单元以及多个铁电隧道结单元。多条字线沿一第一方向延伸，而多条共源极线沿一第二方向延伸，其中，多条共源极线与多条字线彼此交错，以定义出多个有效区。多条位线沿第一方向延伸，且多条位线与多条共源极线交替地排列。多个晶体管单元分别设置于多个有效区，其中，每一个晶体管单元包括一源极、一漏极以及一栅极，漏极电性连接相对应的位线，且栅极电性连接相对应的字线。多个铁电隧道结单元分别设置于多个有效区，其中，多个铁电隧道结单元分别电性连接多个晶体管单元。每一个铁电隧道结单元包括第一电极、第二电极以及一夹设于第一电极与第二电极之间的铁电膜层，构成铁电膜层的材料至少包括一基底材料以及一掺杂物，且基底材料包括两个氧化物，每一个氧化物是一碱土金属氧化物以及一过渡金属氧化物两者之中的至少一种，且掺杂物包括铝原子、硅原子、钛原子、钽原子、氮原子、镧原子、氮化钽、氮化钛或其组合。
本发明所采用的另外一技术方案是，提供上述存储器元件的写入与读取方法。存储器元件的写入与读取方法包括：施加一参考电压于多个共源极线；选择多个有效区中的一第一有效区，其中，第一有效区内设有一第一晶体管单元以及一与第一晶体管单元电性连接的第一铁电隧道结单元；施加一预定电压于相对应的第一有效区的字线，以开启第一晶体管单元；施加一第一操作电压于相对应的第一有效区的一第一位线，其中，第一操作电压与参考电压之间具有一第一电压差值；以及根据第一电压差值与第一铁电隧道结单元的一阈电压值，以判断第一铁电隧道结单元是处于一写入状态或者一未写入状态。
在本发明实施例所提供的铁电隧道结单元中，通过在铁电膜层的基底材料中加入不同的掺杂物以及掺杂物的浓度，可调变铁电膜层的矫顽电场(Coercive field)，以扩展铁电隧道结单元的应用领域。另外，铁电隧道结单元的工艺可以和现有的半导体工艺整合。
为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所提供的附图仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
图1为本发明的铁电膜层的制造方法的流程图。
图2为本发明其中一实施例的铁电膜层在图1的步骤S100的局部剖面示意图。
图3为本发明另一实施例的铁电膜层在图1的步骤S100的局部剖面示意图。
图4为本发明其中一实施例的铁电隧道结单元的局部剖面示意图。
图5为本发明的不同实施例的铁电膜层的电流与电压关系曲线图。
图6为本发明一实施例的存储器元件的局部等效电路图。
图7为本发明一实施例的存储器元件的局部剖面示意图。
图8为本发明实施例的存储器元件的写入与读取方法的流程图。
图9为本发明实施例的存储器元件在写入状态的等效电路图。
图10为本发明实施例的内存单元在读取状态的等效电路图。
图11为本发明另一实施例的存储器元件的写入与读取方法的流程图。
图12为本发明另一实施例的存储器元件在写入状态的等效电路图。
图13为本发明另一实施例的存储器元件在读取状态的等效电路图。
具体实施方式
请参照图1。图1是本发明其中一实施例的铁电膜层的制造方法。本实施例所制造的铁电膜层可以应用于铁电隧道结单元中。另外，通过在工艺中改变铁电膜层中的掺杂物种类以及浓度，可以调整铁电膜层的矫顽电场。
在步骤S100中，形成一积层体，积层体包括第一基底材料叠层结构以及至少一掺杂材料结构，其中，第一基底材料叠层结构包括至少一种氧化物，氧化物是一碱土金属氧化物以及一过渡金属氧化物两者之中的至少一种，掺杂材料结构包括一掺杂物，掺杂物包括铝原子、硅原子、钛原子、钽原子、氮原子、镧原子、氮化钽、氮化钛或其组合。
在本实施例中，积层体还包括第二基底材料叠层结构，且掺杂材料结构会位于第一基底材料叠层结构与第二基底材料叠层结构之间。另外，积层体可以通过原子层沉积工艺来形成。
接着，在步骤S101中，对积层体施以一热处理步骤，以使基底材料叠层结构内的原子与掺杂材料结构内的掺杂物交互扩散，而形成铁电膜层。以下将举实例进一步说明本发明实施例的铁电膜层的制造方法。
请参照图2。图2为本发明其中一实施例的积层体的局部剖面示意图。如图2所示，本实施例的积层体Z包括第一基底材料叠层结构Z1、一掺杂材料结构Z2以及一第二基底材料叠层结构Z3。积层体Z可以先形成于第一电极(未图示)或第二电极(未图示)上。
在本实施例中，第一基底材料叠层结构Z1包括一第一氧化物层11以及一与第一氧化物层11直接连接的第二氧化物层12。第一氧化物层11与第二氧化物层12分别包括一氧化物，且每一个氧化物是所述碱土金属氧化物以及过渡金属氧化物两者之中的至少一种。碱土金属氧化物可以是氧化钙、氧化锶、氧化钡等等，而过渡金属氧化物可以是氧化铪、氧化锆、氧化钇、氧化钆等等。
在一实施例中，第一氧化物层11是氧化铪，第二氧化物层12是氧化锆。然而，只要积层体Z在热处理之后，可以形成均相混合(homogeneous phase)，可以根据实际需要选择第一氧化物层11以及第二氧化物层12的成分。
另外，本实施例中，多层第一氧化物层11与多层第二氧化物层12交替地堆叠，而形成第一基底材料叠层结构Z1。如图2的实施例所示，第一氧化物层11与第二氧化物层12堆叠的方式包括每形成一层第一氧化物层11后，即形成一层第二氧化物层12。随后，在第二氧化物层12上继续形成另一层第一氧化物层11，直到达到预定的层数。在其他实施例中(如图3的实施例所示)，也可以是每形成两层或是多层彼此直接连接的第一氧化物层11之后，再形成两层或多层彼此直接连接的第二氧化物层12。
掺杂材料结构Z2包括一掺杂物，且掺杂物包括铝原子、硅原子、钛原子、钽原子、氮原子、镧原子、氮化钽、氮化钛或其组合。在一实施例中，掺杂物是氧化硅、氧化铝、氮化钛、氮化钽或其组合。在图2的实施例中，掺杂材料结构Z2是一由掺杂物所构成的掺杂层13。举例而言，掺杂层13可以是氧化硅层、氧化铝层、氮化钛层或氮化钽层，也可以是一混合材料层。
第二基底材料叠层结构Z3可以具有和第一基底材料叠层结构Z1相似的结构，也就是包括多层第一氧化物层11与多层第二氧化物层12交替地堆叠。在形成第二基底材料叠层结构Z3之后，再依序形成掺杂材料结构Z2、第一基底材料叠层结构Z1及第二基底材料叠层结构Z3，直到积层体Z达到预定厚度。积层体Z的厚度可以介于1nm至20nm。若铁电膜层是应用在铁电隧道结单元，积层体Z的厚度可介于1nm至7nm之间。
须说明的是，在本实施例中，形成第一氧化物层11、第二氧化物层12以及掺杂材料结构Z2的方式可以通过原子层沉积工艺(atomic layer deposition,ALD)来执行。
举例而言，当第一氧化物层11为氧化铪，第二氧化物层12为氧化锆而掺杂材料结构Z2为氧化硅时。形成第一氧化物层11的的前驱物可以是四双(乙基甲基氨)铪(tetrakis(ethylmethylamino)hafnium,TEMAH)、四(二甲氨基)铪(tetrakis(dimethylamino)hafnium,TDMAH)或四氯化铪(hafnium tetrachloride,HfCl4)。氧化剂可以是臭氧(O3)或水(H2O)。
形成第二氧化物层12的前驱物可以是四双(乙基甲基氨)锆(tetrakis(ethylmethylamino)zirconium,TEMAZ),四(二甲氨基)锆(tetrakis(dimethylamino)zirconium,TDMAZ),或四氯化锆(zirconium tetrachloride,ZrCl4)。
当掺杂材料结构Z2为氧化硅层时，前驱物可以是四(二甲基胺基)硅烷(tetrakis(dimethylamino)silane,4DMAS)、三(二甲胺基)硅烷(tris(dimethylamino)silane,3DMAS)或是四氯化硅(SiCl4)。当掺杂材料结构Z2为氧化铝时，前驱物可以是三甲基铝(trimethyl aluminum)或者是三氯化铝(AlCl3)。另外，在原子层沉积工艺中，沉积温度大约是介于150℃至400℃。
须说明的是，调整第一氧化物层11以及第二氧化物层12的层数可以控制基底材料中的各个氧化物的比例，而调整掺杂材料结构Z2的层数可以控制掺杂物的浓度。
举例而言，若每形成八层交替堆叠的氧化铪层和氧化锆层之后，就形成一层氧化硅层(或者氧化铝层)，如此反复。最终形成的铁电膜层即为硅(或铝)掺杂的HfxZr(1-x)Oy，其中x是0.5，y是2，而硅(或铝)的掺杂浓度为11％。也就是说，氧化铪与氧化锆的比例以及硅(或铝)的掺杂量，可以通过控制堆叠的层数来调整。
在一实施例中，铁电膜层的基底材料的通式为HfxZr(1-x)Oy，其中，x是介于0.25至0.75之间，较佳是介于0.4至0.6，且y是介于1.8至2.2之间，较佳为1.9至2.1，而掺杂物中硅原子或者铝原子的掺杂浓度是介于1％至5％之间。
在其他实施例中，掺杂材料结构Z2也可以是氮化钽层或氮化钛层。当以原子层沉积工艺来形成氮化钛层的前驱物中可以包括四氯化钛(titanium tetrachloride,TiCl4)或四(二甲氨基)钛(etrakis(diethylamino)titanium,TDEAT)。另外，前驱物中还包括氨气(NH3)。氮化钛层的沉积温度是介于200℃至500℃之间。
当以原子层沉积工艺来形成氮化钽层的前驱物中可以包括五氯化钽(tantalumpentachloride,TaCl5)、五氟化钽(tantalum pentafluoride,TaF5)或五溴化钽(tantalumpentabromide,TaBr5)。另外，前驱物中还包括氨气(NH3)，且氮化钽层的沉积温度是介于200℃至500℃之间。
在一实施例中，铁电膜层的基底材料的通式为HfxZr(1-x)Oy，其中，x是介于0.25至0.75之间，较佳是介于0.4至0.6，且y是介于1.8至2.2之间，较佳为1.9至2.1，而掺杂物中氮化钛或氮化钽的掺杂浓度是介于1％至10％之间。
请参照图3。图3为本发明另一实施例的积层体的局部剖面示意图。第一基底材料叠层结构Z1可以包括单层或多层的第一氧化物层11(或第二氧化物层12)。本实施例中，第一基底材料叠层结构Z1包含两层第一氧化物层11。在其他实施例中，第一基底材料叠层结构Z1也可以只包括一层第一氧化物层11(或第二氧化物层12)。
第二基底材料叠层结构Z3的成分以及堆叠层数可以和第一基底材料叠层结构Z1相同。须说明的是，第一基底材料叠层结构Z1与第二基底材料叠层结构Z3的成分以及堆叠层数可以根据实际需要而改变，不限于本发明中所提供的实施例。举例而言，若是期望使铁电膜层具有含量较多的第一氧化物，则第一基底材料叠层结构Z1可以包括两层以上的第一氧化物层11。
如前所述，第一氧化物层11包括碱土金属氧化物以及过渡金属氧化物两者之中的至少一种。碱土金属氧化物可以是氧化钙、氧化锶、氧化钡等等，而过渡金属氧化物可以是氧化铪、氧化锆、氧化钇、氧化钆等等。
本实施例的掺杂材料结构Z2至少包括一掺杂层13’，且掺杂层13’中的掺杂物包含欲掺杂原子以及过渡金属元素氧化物，且在过渡金属原子和欲掺杂原子的原子数比介于4至9之间。欲掺杂原子如硅、铝等等，过渡金属原子例如是铪、钇、钆、锆等等。
在其他实施例中，掺杂材料结构Z2也可以包括两层掺杂层13’。掺杂层13’中的过渡金属原子可以和第一氧化物层11所含有的过渡金属原子不同。举例而言，第一氧化物层11为氧化锆层，则掺杂层13’中的过渡金属原子为铪原子，欲掺杂原子为硅原子。进一步而言，掺杂层13’的通式为HfxSiyO2，其中x+y＝1，且y<0.25。
在利用原子层沉积工艺来制备本实施例的掺杂层13’时，前驱物气体可以包括四(乙基甲基氨基)硅烷(tetrakis(ethylmethylamino)silane,TEMA-Si)、四(乙基甲基氨基)铪(tetrakis(ethylmethylamino)hafnium,TEMA-Hf)以及臭氧，且沉积温度大约是介于300℃至400℃之间。
图3的积层体Z’会在经过热处理之后，形成本发明其中一实施例的铁电膜层。在上述的热处理中，退火温度大约是介于400℃至600℃之间。另外，利用图3的积层体Z’所形成的铁电膜层的通式Hf0.8xSi0.2xZr(1-x)Oy，其中x是介于0.25至0.75，较佳是介于0.4至0.6，且y是介于1.8至2.2之间，较佳为1.9至2.1。
经由图1的制造方法所形成的铁电膜层可以应用在铁电隧道结单元中。请参照图4，显示本发明其中一实施例的铁电隧道结单元的局部剖面示意图。
铁电隧道结单元F包括一第一电极F10、一第二电极F11以及一夹设于所述第一电极F10与第二电极F11之间的铁电膜层F12。
本实施例中，构成第一电极F10与第二电极F11的材料为氮化钛、氮化钽或者重掺杂半导体，其中重掺杂半导体例如是n型或p型的硅。第一电极F10与第二电极F11的能带结构须和铁电膜层F12配合，使得铁电膜层F12与第一电极F10之间以及铁电膜层F12与第二电极F11之间都能形成萧特基接面。
构成所述铁电膜层F12的材料至少包括一基底材料以及一掺杂物，且所述基底材料包括两个氧化物，每一个所述氧化物是一碱土金属氧化物以及一过渡金属氧化物两者之中的至少一种。铁电膜层F12可以是由图2以及图3的积层体Z、Z’经过退火而形成。
在铁电膜层F12中，基底材料包括氧化铪以及氧化锆，且所述掺杂物是氧化硅、氧化铝或其组合。掺杂物包括铝原子、硅原子、钛原子、钽原子、氮原子、镧原子、氮化钽、氮化钛或其组合。
举例而言，基底材料的通式为HfxZr(1-x)Oy，其中，x是介于0.25至0.75之间，且y是介于1.8至2.2之间。掺杂物是包括戏原子或铝原子，且硅原子或者铝原子的比例是介于1％至5％之间。在另一实施例中，掺杂物是氮化钛或者氮化钽，且所述掺杂物的比例是介于1％至10％之间。
在又一实施例中，基底材料的通式为HfxZr(1-1.25x)Oy，其中，x是介于0.2至0.6之间，且y是介于1.8至2.2之间，其中，所述掺杂物是硅原子，且所述氧化铪的铪原子的原子数目与所述硅原子的原子数目的比值是介于4至9之间。
请参照图5，为不同实施例的铁电隧道结单元的电流与电压关系曲线图。曲线A代表的铁电隧道结单元的铁电膜层的基底材料和曲线B代表的铁电隧道结单元的铁电膜层的基底材料相同，但不具有掺杂物。曲线B代表的铁电隧道结单元的铁电膜层具有掺杂物，且掺杂物为氮化钛。
在进行测量时，是将电压值是由一最小默认值(-2V)逐渐增加至一最大默认值(+2V)，再由最大默认值逐渐减少至最小默认值，并测量铁电隧道结单元的电流。
由图5中可以看出，在曲线A中，最低电流值L1对应电压值V1，在曲线B中，最低电流值L2对应的电压值V2，且电压值V2小于电压值V1。
由于电压值V1、V2的大小会对应铁电膜层的矫顽电场大小，因此，相较于未掺杂的铁电膜层，经掺杂氮化钛的铁电膜层的矫顽电场会比较小。也就是说，通过掺杂确实可以改变铁电膜层的矫顽电场。在其他的实施例中，也可以通过改变掺杂物的种类以及浓度，来改变铁电膜层的矫顽电场。因此，可以调整掺杂物的种类以及浓度，以使铁电膜层的特性符合实际应用的需求。
另外要说明的是，电压值V1在曲线A上所对应的两个点H1、L1，分别代表未掺杂的铁电膜层处于低电阻态时所测量的电流值与处于高电阻态时所测量的电流值，两个电流值H1、L1之间的差距越大，越容易判读铁电隧道结单元的状态。
因此，当铁电隧道结单元应用在存储器元件时，可根据电压值V1的大小设定存储器元件的读取电压以及写入电压，且通常写入电压是读取电压的2至3倍。因此，若对应最低电流值L1的电压值V1越大，存储器元件要消耗的功率也会越高。
既然曲线B中对应最低电流值L2的电压值V2，小于曲线A中对应最低电流值L1的电压值V1，经掺杂后的铁电膜层应用于存储器元件时，存储器元件会具有较低的读取电压以及写入电压，从而可减少存储器元件的消耗功率。
但是，在其他的应用中，也可能改变铁电膜层的掺杂物种类及掺杂浓度，以使具有掺杂物的铁电膜层相较于未掺杂的铁电膜层而言具有较大的矫顽电场。举例而言，当掺杂物为较不导电的氧化铝或氧化硅时，相较于未掺杂的铁电膜层而言，铁电膜层的矫顽电场会增加。也就是说，在掺杂氧化铝或氧化硅的铁电膜层的I-V曲线中，对应最低电流的电压值会较大。
请参照图6与图7。图6为本发明一实施例的存储器元件的局部等效电路图。图7为本发明一实施例的存储器元件的局部剖面示意图。
如图6所示，存储器元件M1包括多条位线BL、多条共源极线SL、多条字线WL、多个晶体管单元T以及多个铁电隧道结单元F。
承上述，多条位线BL与多条共源极线SL都沿一第一方向D1延伸，且多条位线BL与多条共源极线SL是交替地排列。多条字线WL沿第二方向D2延伸，因此字线WL会和共源极线SL以及位线BL彼此交错，从而定义出多个有效区R。
须说明的是，字线WL、共源极线SL以及位线BL都会电性连接至控制电路及处理单元。处理单元可通过控制电路控制施加于每一条字线WL、共源极线SL以及位线BL的电压，以写入数据或读取数据。
多个晶体管单元T分别设置于多个有效区R内。每一个晶体管单元T包括一源极S1、一漏极D1以及一栅极G1，漏极D1电性连接相对应的位线BL，且栅极G1电性连接相对应的字线WL。
多个铁电隧道结单元F分别设置于多个有效区R，其中，多个铁电隧道结单元F是分别电性连接多个晶体管单元T。铁电隧道结单元F例如是图4所示的铁电隧道结单元F，并具有第一电极F10、第二电极F11以及位于第一电极F10与第二电极F11之间的铁电膜层F12。铁电膜层F12的组成已在前文中详细说明，在此不再赘述。如图6所示，第一电极F10是电性连接于对应的晶体管单元T的源极S1，而第二电极F11是电性连接于相对应的共源极线SL。
铁电隧道结单元F具有一阈电压值。若对铁电隧道结单元F施加的电压值大于阈电压值，就会改变铁电隧道结单元F的铁电膜层F12的极化方向，从而改变铁电膜层F12的电阻值。通过测量铁电膜层F12的电阻值高低，可以进一步判断铁电隧道结单元F的写入状态。
存储器元件M1在实际运作时，控制电路对每一条共源极线SL施加一参考电压，且前述的参考电压需小于每个铁电隧道结单元F的阈电压值。在一实施例中，参考电压是阈电压值的1/3倍。
请先参照图7。图7中可以看出每一个晶体管单元T的漏极D1可通过一导电柱C1电性连接至对应的位线BL。另外，铁电隧道结单元F的第一电极F10是电性接触晶体管单元T的源极S1。另外，铁电隧道结单元F的第二电极F11是电性接触对应的共源极线SL。
当写入与读取铁电隧道结单元F的状态时，会通过字线WL对栅极G1施加电压，以开启晶体管单元T。此时，电性连接于源极S1的第一电极F10会和位线BL等电位，而第二电极F11和共源极线SL等电位。因此，当位线BL与共源极线SL之间的电压差值大于铁电隧道结单元F的阈电压值，且第一电极F10与第二电极F11之间的电场方向和铁电膜层F12的极化方向相反时，铁电膜层F12的极化方向会改变。基于上述原理，存储器元件M1可以写入以及读取资料。以下将详细说明本实施例的存储器元件M1的写入及读取方法。
请参照图8至图10。图8为本发明实施例的存储器元件的写入与读取方法的流程图。图9为本发明实施例的存储器元件在写入状态的等效电路图。图10为本发明实施例的内存单元在读取状态的等效电路图。
在步骤S200中，施加一参考电压于多个共源极线。如图9所示，共源极线SL会被施加一参考电压。为了避免在写入其中一有效区R内的铁电隧道结单元F时，影响其他有效区R内的铁电隧道结单元F，参考电压不等于零且不超过铁电隧道结单元F的阈电压值(Vpp)的1/2倍。在较佳实施例中，参考电压是阈电压值的1/3倍。
参照图8，在步骤S210中，选择多个有效区中的一第一有效区，其中，第一有效区内设有一第一晶体管单元以及一与第一晶体管单元电性连接的第一铁电隧道结单元。
如图9所示，选择由字线WL(1)、共源极线SL(1)、以及位线BL(1)所定义出的第一有效区R1为例来进行说明。第一有效区R1内设有第一晶体管单元T1以及和第一晶体管单元T1电性连接的第一铁电隧道结单元F1。
参照图8，在步骤S220中，施加一预定电压于相对应的第一有效区的字线，以开启第一晶体管单元T1。
如图9所示，施加一预定电压于字线WL(1)。如此，电性连接于字线WL(1)的第一晶体管单元T1会被开启，从而使第一铁电隧道结F1的第一电极F10和位线BL(1)具有相同的电位。
参照图8，在步骤S230中，施加一第一操作电压于相对应的第一有效区的一第一位线，其中，第一操作电压与参考电压之间具有一第一电压差值。
如图9所示，在写入第一有效区R1内的第一铁电隧道结单元F1时，位线BL(1)被施加一第一操作电压。在本实施例中，针对被选定的第一有效区R1，施加于第一位线BL的第一操作电压是阈电压值(Vpp)的4/3倍或者-2/3倍(即4/3Vpp或-2/3Vpp)，从而使第一铁电隧道结单元F1处于一写入状态。
具体而言，当第一操作电压是阈电压值的-2/3倍时，第一电压差值，也就是第一电极F10与第二电极F11之间的电压差值，刚好等于可以改变铁电膜层F12极化方向的阈电压值，且在铁电膜层F12中所形成的电场方向是由第二电极F11指向第一电极F10。因此，第一铁电隧道结单元F1的写入状态为一具有低电阻值的第一状态。
反之，当第一操作电压是阈电压值的4/3倍时，第一电压差值也是可以改变铁电膜层F12极化方向的阈电压值，但是在铁电膜层F12中所形成的电场方向是由第一电极F10指向第二电极F11。因此，第一铁电隧道结单元F1的所述写入状态为一具有高电阻值的第二状态。
另外，本发明实施例的存储器元件的写入与读取方法还可进一步包括：选定一与第一有效区相邻的第二有效区，其中，第二有效区内设有一第二晶体管单元以及一与第二晶体管单元电性连接的第二铁电隧道结单元，且第一晶体管单元与所述第二晶体管单元电性连接同一条所述字线；及施加一第二操作电压于相对应的第二铁电隧道结单元的一第二位线，其中，第二操作电压与所述参考电压之间具有一第二电压差值。
请参照图9，第二有效区R2和第一有效区R1相邻，且由字线WL(1)、位线BL(2)与共源极线SL(2)所定义。
须说明的是，在写入第一有效区R1内的第一铁电隧道结单元F1而未写入第二有效区R2内的第二铁电隧道结单元F2时，对位线BL(2)施加的第二操作电压仍是阈电压值的1/3倍，从而使第二有效区R2内的第一电极F10与第二电极F11之间的第二电压差值(即位线BL(2)与共源极线SL(2)之间的电压差值)等于零，以免影响第二铁电隧道结单元F2的电阻值，而造成误写的情况。
请继续参照图8。在步骤S240中，根据第一电压差值(或第二电压差值)与第一铁电隧道结单元(或第二铁电隧道结单元)的一阈电压值，以判断第一铁电隧道结单元是处于一写入状态或者一未写入状态。
详细而言，在步骤S241中，判断第一电压差值是否大于或等于阈电压值。当第一电压差值小于阈电压值时，继续至步骤S242，决定第一铁电隧道结单元处于未写入状态。当第一电压差值大于或者等于阈电压值时，继续至步骤S243，即第一铁电隧道结单元处于写入状态。
承上述，在判断第一有效区内的第一铁电隧道结单元为写入状态之后，在步骤S250中，施加一读取电压于第一位线，以得到一第一电流值。
请配合参照图10，在判断第一铁电隧道结单元F1的写入状态时，对位线BL(1)施加一读取电压Vd。在本实施例中，读取电压Vd为阈电压值的0.4至0.8倍。
也就是说，在判断第一铁电隧道结单元F1的写入状态时，读取电压Vd与共源极线SL(1)之间的电压差值的绝对值，不能大于第一铁电隧道结单元F1的阈电压值，以免干扰其他有效区内的铁电隧道结单元的写入状态。在施加读取电压于位线BL(1)之后，可以进一步测量通过第一铁电隧道结单元F1的第一电流值。
另外，在尚未判断第二铁电隧道结单元F2的写入状态前，施加于对应第二有效区R2的位线BL(2)的第二操作电压仍是阈电压值的1/3倍。因此，第二操作电压与施加于共源极线SL(2)的参考电压之间的第二电压差值为零，而不会干扰第二铁电隧道结单元F2的写入状态。
接着，请再参照图8，在步骤S260中，判断第一电流值是否大于一参考电流值。参考电流值可以设定为是第一铁电隧道结单元F1具有高电阻值时所测量的电流值以及第一铁电隧道结单元F1具有低电阻时所测量到的电流值的平均值。
因此，当第一电流值大于参考电流值时，进行步骤S280，判定第一铁电隧道结单元处于具有低电阻值的第一状态。若否，进行步骤S270，判定第一铁电隧道结单元处于具有高电阻值的第二状态。第一状态与第二状态可以分别被定义为”1”跟”0”，反之也可。
请参照图11至图13。图11为本发明另一实施例的存储器元件的写入与读取方法的流程图。图12及图13分别为本发明另一实施例的存储器元件在写入及读取状态的等效电路图。
值得一提的是，由于工艺限制，在两相隔较远的有效区内的铁电隧道结单元的特性会具有差异。举例而言，在同一工艺中形成多个铁电隧道结单元的铁电膜层时，沉积的位置不同可能会使不同位置的铁电隧道结单元具有不同厚度的铁电膜层。如此，在位置相隔较远的两个铁电隧道结单元中，其中一个铁电隧道结单元在高电阻值所测到的电流值可能会和另一个铁电隧道结单元在低电阻值所测到的电流值相近。若是在读取时，仍使用相同的参考电流值，会产生误差。
因此，在本发明实施例所提供另一种存储器元件的写入与读取方法中，是将两个相邻的有效区定义为一位元区来进行写入以及读取。如此，可以减少存储器元件在工艺中，因位于不同位置的铁电隧道结单元的特性差异太大，造成判读的误差或困难。
如图11所示，在S300中，施加一参考电压于多个共源极线，以及在步骤S310中，定义多个有效区中两相邻的第一有效区以及第二有效区为一位元区，其中，第一有效区内设有一第一晶体管单元以及一与第一晶体管单元电性连接的第一铁电隧道结单元，第二有效区内设有第二晶体管单元及与第二晶体管单元电性连接的第二铁电隧道结单元，且第一晶体管单元与第二晶体管单元电性连接同一条字线。
在步骤S320中，施加一预定电压于相对应的第一有效区与第二有效区的字线，以开启第一晶体管单元与第二晶体管单元。
请配合参照图12。所有的共源极线SL都会被施加相同的参考电压，且参考电压大约是铁电隧道结单元的阈电压值(Vpp)的1/3倍。另外，两个相邻的第一有效区R1以及第二有效区R2对应同一条字线WL(1)，且被定义为一位元区B。因此，在写入时，是通过字线WL(1)开启第一晶体管单元T1与第二晶体管单元T2。
请再参照图11。在步骤S330中，施加第一操作电压于相对应的第一有效区的第一位线及施加一第二操作电压于相对应的第二铁电隧道结单元的第二位线，其中，第一操作电压与参考电压之间具有一第一电压差值，第二操作电压与参考电压之间具有一第二电压差值。
如图12所示，对应于第一有效区R1的位线BL(5)被施加第一操作电压。在本实施例中，在写入时，第一操作电压是第一铁电隧道结单元的阈电压值(Vpp)的4/3倍。因此，第一操作电压(4/3Vpp)和参考电压(1/3Vpp)之间的第一电压差值(Vpp)正好等于第一铁电隧道结单元F1的阈电压值，从而可改变第一铁电隧道结单元F1中的铁电膜层的极化方向以及电阻值。
相似地，对应于第二有效区R2的另一位线BL(6)被施加第二操作电压。本实施例中，在写入时，第二操作电压是第二铁电隧道结单元的阈电压值(Vpp)的-2/3倍。因此，第二操作电压(-2/3Vpp)和参考电压(1/3Vpp)之间的第一电压差值(-Vpp)也是第二铁电隧道结单元F2的阈电压值。但是，第二铁电隧道结单元F2中的铁电膜层的极化方向和第一铁电隧道结单元F1的铁电膜层的极化方向相反。
然而，在其他实施例中，第二操作电压也可以等于第一操作电压，从而使第二铁电隧道结单元F2中的铁电膜层的极化方向和第一铁电隧道结单元F1的铁电膜层的极化方向相同。
另外，如图12所示，对于其他未被选定的有效区所对应的位线，如位线BL(4)，施加的操作电压是阈电压值的1/3倍。因此，操作电压(1/3Vpp)与参考电压(1/3Vpp)的电压差值为零，故对应位线BL(4)的有效区内的铁电隧道结单元是处于为写入状态。
请再参照图11，在步骤S340中，根据第一电压差值与第一铁电隧道结单元的一阈电压值，以判断第一铁电隧道结单元是处于一写入状态或者一未写入状态，以及根据第二电压差值与第二铁电隧道结单元的一阈电压值，以判断第二铁电隧道结单元是处于一写入状态或者一未写入状态。
进一步而言，在本实施例中，步骤S340还包括步骤S341～S343。在步骤S341中，判断第一电压差值与第二电压差值是否都大于或等于阈电压值。若否，则继续至步骤S342，也就是第一铁电隧道结单元与第二铁电隧道结单元都是未写入状态。若是，则继续至步骤S343，第一铁电隧道结单元与第二铁电隧道结单元都是写入状态。
当判断第一铁电隧道结单元与第二铁电隧道结单元都是处于写入状态时，进行步骤S350。在步骤S350中，根据第一铁电隧道结单元与第二铁电隧道结单元的写入状态，以判断位元区是处于一第一位元状态或者一第二位元状态。
步骤S350还包括步骤S351～S355。在步骤S351中，施加读取电压于第一位线与第二位线，以得到第一电流值与第二电流值。
如图13所示，在读取时，是对对应于第一有效区R1的位线BL(5)与第二有效区R2的位线BL(6)施加读取电压Vd，并测量通过第一铁电隧道结单元F1的第一电流值，与通过第二铁电隧道结单元F2的第二电流值。在本实施例中，读取电压Vd为阈电压值的0.4至0.8倍。
请再参照图11。在其中一实施例中，在执行步骤S351之后，是进行步骤S352。在步骤S352中，判断第一电流值与第二电流值是否都大于或都小于参考电流值。若是，继续至步骤S354，即判断位元区是处于第一位元状态。若否，继续至步骤S355，即判断位元区是处于第二位元状态。
详细而言，当第一电流值与第二电流值都大于参考电流值时，代表第一铁电隧道结单元与第二铁电隧道结单元都处于具有低电阻值的第一状态，例如都为”1”。当第一电流值与第二电流值都小于参考电流值时，第一铁电隧道结单元与第二铁电隧道结单元都处于具有高电阻值的第二状态，例如都为”0”。
也就是说，当第一铁电隧道结单元与第二铁电隧道结单元都处于第一状态或者都处于第二状态时，定义位元区是处于第一位元状态。
另外，当第一铁电隧道结单元的写入状态与第二铁电隧道结单元的写入状态分别是第一状态与第二状态时，定义位元区是处于第二位元状态。在一实施例中，定义第一位元状态为”1”，定义第二位元状态为”0”。
请参照下表1，列出本实施例中，第一铁电隧道结单元与第二铁电隧道结单元的写入状态对应位元区的状态的关系。
表1
在另一实施例中，也可以在步骤S351之后，进行步骤S353。在步骤S353中，判断第一电流值是否大于参考电流值以及第二电流值是否小于参考电流值。若是，即第一电流值大于参考电流值，且第二电流值小于参考电流值时，进行至步骤S354，即定义位元区处于第一位元状态。换言之，当第一铁电隧道结单元的写入状态为第一状态，而第二铁电隧道结单元的写入状态为第二状态时，位元区会被判定为第一位元状态。
然而，若第一电流值小于参考电流值，或者第二电流值大于参考电流值，则进行至步骤S355，定义位元区处于第二位元状态。也就是说，当第一铁电隧道结单元的写入状态为第二状态，或第二铁电隧道结单元的写入状态为第一状态时，定义位元区是处于第二位元状态。请参照下表2，列出本实施例中，第一铁电隧道结单元与第二铁电隧道结单元的写入状态对应位元区的状态的关系。
表2
综上所述，本发明的有益效果在于，通过在铁电膜层的基底材料中加入不同的掺杂物以及调整掺杂物的浓度，可调变铁电膜层的矫顽电场(Coercive field)，以扩展铁电隧道结单元的应用领域。另外，铁电隧道结单元的工艺可以和现有的半导体工艺整合，而有利于大量生产及制作。
另外，铁电隧道结单元可以应用在存储器元件当中，且存储器元件操作时的读取电压会和铁电膜层的矫顽电场大小成正相关。因此，通过掺杂导电性材料(如：氮化钛、氮化钽)降低铁电膜层的矫顽电场，可以降低存储器元件的读取电压，从而减少存储器元件的功率消耗。
本发明实施例所提供的存储器元件的写入与读取方法中，通过控制施加于共源极线的参考电压，以及施加于位线的操作电压及读取电压，可避免在对其中一个有效区中的铁电隧道结单元写入及读取的过程中，干扰另一个相邻的有效区内的铁电隧道结单元的写入状态。
另外，通过定义两个相邻的有效区为一位元区，并判定两个有效区内的第一铁电隧道结单元的写入状态以及第二铁电隧道结单元的写入状态，可减少因位于不同位置的铁电隧道结单元的特性差异太大，所造成判读误差或困难，并可提高判读的准确性。
以上所公开的内容仅为本发明的较佳可行实施例，并非因此局限本发明的权利要求的保护范围，故凡运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的权利要求的保护范围内。

Claims (30)

1.一种铁电隧道结单元，其特征在于，所述铁电隧道结单元包括：一第一电极、一第二电极以及一夹设于所述第一电极与所述第二电极之间的铁电膜层，构成所述铁电膜层的材料至少包括一基底材料以及一掺杂物，且所述基底材料包括两个氧化物，每一个所述氧化物是一碱土金属氧化物以及一过渡金属氧化物两者之中的至少一种，且所述掺杂物包括铝原子、硅原子、钛原子、钽原子、氮原子、镧原子、氮化钽、氮化钛或其组合。
2.如权利要求1所述的铁电隧道结单元，其特征在于，所述基底材料包括氧化铪以及氧化锆，且所述掺杂物是氧化硅、氧化铝或其组合。
3.如权利要求2所述的铁电隧道结单元，其特征在于，所述基底材料的通式为HfxZr(1-x)Oy，其中，x是介于0.25至0.75之间，且y是介于1.8至2.2之间。
4.如权利要求3所述的铁电隧道结单元，其特征在于，所述掺杂物中的硅原子或者铝原子的比例是介于1％至5％之间。
5.如权利要求3所述的铁电隧道结单元，其特征在于，所述掺杂物是氮化钛或者氮化钽，且所述掺杂物的比例是介于1％至10％之间。
6.如权利要求2所述的铁电隧道结单元，其特征在于，所述基底材料的通式为HfxZr(1-1.25x)Oy，其中，x是介于0.2至0.6之间，且y是介于1.8至2.2之间，其中，所述掺杂物是硅原子，且所述氧化铪的铪原子的原子数目与所述硅原子的原子数目的比值是介于4至9之间。
7.如权利要求1所述的铁电隧道结单元，其特征在于，构成所述第一电极与所述第二电极的材料为氮化钛、氮化钽或者重掺杂半导体。
8.一种铁电膜层的制造方法，其特征在于，所述铁电膜层的制造方法包括：
形成一积层体，所述积层体包括一第一基底材料叠层结构以及至少一掺杂材料结构，其中，所述第一基底材料叠层结构包括至少一种氧化物，所述氧化物是一碱土金属氧化物以及一过渡金属氧化物两者之中的至少一种，所述掺杂材料结构包括一掺杂物，所述掺杂物包括铝原子、硅原子、钛原子、钽原子、氮原子、镧原子、氮化钽、氮化钛或其组合；以及
对所述积层体施以一热处理步骤，以使所述基底材料叠层结构内的原子与所述掺杂材料结构内的所述掺杂物交互扩散，而形成所述铁电膜层。
9.如权利要求8所述的铁电膜层的制造方法，其特征在于，所述掺杂物是氧化硅、氧化铝、氮化钛、氮化钽或其组合。
10.如权利要求9所述的铁电膜层的制造方法，其特征在于，所述第一基底材料叠层结构包括一第一氧化物层以及一与所述第一氧化物层直接连接的第二氧化物层，所述第一氧化物层与所述第二氧化物层分别包括一氧化物，且每一个所述氧化物是所述碱土金属氧化物以及过渡金属氧化物两者之中的至少一种。
11.如权利要求9所述的铁电膜层的制造方法，其特征在于，所述第一基底材料叠层结构包括两层彼此连接的第一氧化物层。
12.如权利要求11所述的铁电膜层的制造方法，其特征在于，所述积层体还包括一第二基底材料叠层结构，且所述掺杂材料层夹设于所述第一基底材料叠层结构与所述第二基底材料叠层结构之间。
13.如权利要求12所述的铁电膜层的制造方法，其特征在于，所述第二基底材料叠层结构包括两层彼此连接的第二氧化物层，且所述第一氧化物层与所述第二氧化物层分别包括一氧化物，且每一个所述氧化物是所述碱土金属氧化物以及过渡金属氧化物两者之中的至少一种。
14.如权利要求8所述的铁电膜层的制造方法，其特征在于，所述掺杂物包括硅原子，所述掺杂材料结构还包括过渡金属元素氧化物，且所述掺杂材料结构中的过渡金属原子与硅原子的原子数比介于4至9之间。
15.如权利要求14所述的铁电膜层的制造方法，其特征在于，所述第一基底材料叠层结构包括两层彼此相连接的第一氧化物层。
16.一种存储器元件，其特征在于，所述存储器元件包括：
多条位线，多条所述位线沿一第一方向延伸；
多条共源极线，多条所述共源极线沿所述第一方向延伸，其中，多条所述共源极线与多条所述位线交替地排列；
多条字线，多条所述字线沿一第二方向延伸，其中，多条所述字线与多条所述共源极线与多条所述位线彼此交错，以定义出多个有效区；
多个晶体管单元，多个所述晶体管单元分别设置于多个所述有效区，其中，每一个所述晶体管单元包括一源极、一漏极以及一栅极，所述漏极电性连接相对应的所述位线，且所述栅极电性连接相对应的所述字线；以及
多个铁电隧道结单元，多个所述铁电隧道结单元分别设置于多个所述有效区，其中，多个所述铁电隧道结单元分别电性连接多个所述晶体管单元，且每一个所述铁电隧道结单元包括：
一第一电极，所述第一电极电性连接于所述源极；
一第二电极，所述第二电极电性连接于相对应的所述共源极线；以及
一铁电膜层，所述铁电膜层夹设于所述第一电极与所述第二电极之间，其中，构成所述铁电膜层的材料包括一基底材料及一掺杂物，所述基底材料包括两个氧化物，每一个所述氧化物是一碱土金属氧化物以及一过渡金属氧化物两者之中的至少一种，且所述掺杂物包括铝原子、硅原子、钛原子、钽原子、氮原子、镧原子、氮化钽、氮化钛或其组合。
17.一种根据权利要求16所述的存储器元件的写入与读取方法，其特征在于，所述存储器元件的写入与读取方法包括：
施加一参考电压于多个所述共源极线；
选择多个所述有效区中的一第一有效区，其中，所述第一有效区内设有一第一晶体管单元以及一与所述第一晶体管单元电性连接的第一铁电隧道结单元；
施加一预定电压于相对应的所述第一有效区的所述字线，以开启所述第一晶体管单元；
施加一第一操作电压于相对应的所述第一有效区的一第一位线，其中，所述第一操作电压与所述参考电压之间具有一第一电压差值；以及
根据所述第一电压差值与所述第一铁电隧道结单元的一阈电压值，以判断所述第一铁电隧道结单元是处于一写入状态或者一未写入状态。
18.如权利要求17所述的存储器元件的写入与读取方法，其特征在于，在判断所述第一铁电隧道结单元是处于所述写入状态或者所述未写入状态的步骤中，还进一步包括：
当所述第一电压差值大于或者等于所述阈电压值时，所述第一铁电隧道结单元处于所述写入状态；以及
当所述第一电压差值小于所述阈电压值时，所述第一铁电隧道结单元处于所述未写入状态。
19.如权利要求18所述的存储器元件的写入与读取方法，其特征在于，在所述第一铁电隧道结单元处于所述写入状态的步骤中，还进一步包括：
施加一读取电压于所述第一位线，以得到一第一电流值；
比较所述第一电流值与一参考电流值，以判断所述第一铁电隧道结单元的所述写入状态为一具有低电阻值的第一状态或者一具有高电阻值的第二状态；
当所述参考电流值小于所述第一电流值时，所述第一铁电隧道结单元所述写入状态为所述具有低电阻值的第一状态；以及
当所述参考电流值高于所述第一电流值时，所述第一铁电隧道结单元的所述写入状态为所述具有高电阻值的第二状态。
20.如权利要求19所述的存储器元件的写入与读取方法，其特征在于，所述读取电压为所述阈电压值的0.4至0.8倍。
21.如权利要求18所述的存储器元件的写入与读取方法，其特征在于，所述的存储器元件的写入与读取方法还进一步包括：
选定一与所述第一有效区相邻的第二有效区，其中，所述第二有效区内设有一第二晶体管单元以及一与所述第二晶体管单元电性连接的第二铁电隧道结单元，且所述第一晶体管单元与所述第二晶体管单元电性连接同一条所述字线；
施加一第二操作电压于相对应的所述第二铁电隧道结单元的一第二位线，其中，所述第二操作电压与所述参考电压之间具有一第二电压差值；以及
根据所述第二电压差值与所述第二铁电隧道结单元的一阈电压值，以判断所述第二铁电隧道结单元是处于一写入状态或者一未写入状态。
22.如权利要求21所述的存储器元件的写入与读取方法，其特征在于，在判断所述第二铁电隧道结单元是处于所述写入状态或者所述未写入状态的步骤中，还进一步包括：
当所述第二电压差值大于或等于所述第二铁电隧道结单元的所述阈电压值时，所述第二铁电隧道结单元处于所述写入状态；以及
当所述第二电压差值小于所述阈电压值时，所述第二铁电隧道结单元处于所述未写入状态。
23.如权利要求22所述的存储器元件的写入与读取方法，其特征在于，在所述第二铁电隧道结单元处于所述写入状态的步骤中，还进一步包括：
施加一读取电压于所述第二位线，以得到一第二电流值；
比较所述第二电流值与所述参考电流值，以判断所述第二铁电隧道结单元的所述写入状态为一具有低电阻值的第一状态或者一具有高电阻值的第二状态；
当所述参考电流值小于所述第二电流值时，所述第二铁电隧道结的所述写入状态是所述具有低电阻值的第一状态；以及
当所述参考电流值高于所述第二电流值时，所述第二铁电隧道结单元的所述写入状态是所述具有高电阻值的第二状态。
24.如权利要求23所述的存储器元件的写入与读取方法，其特征在于，所述存储器元件的写入与读取方法还进一步包括：
选定并定义相邻的所述第一有效区以及所述第二有效区为一位元区；以及
根据所述第一铁电隧道结单元与所述第二铁电隧道结单元的所述写入状态，以判断所述位元区是处于一第一位元状态或者一第二位元状态。
25.如权利要求24所述的存储器元件的写入与读取方法，其特征在于，在判断所述位元区是处于所述第一位元状态或者所述第二位元状态的步骤中，还进一步包括：
当所述第一铁电隧道结单元的所述写入状态与所述第二铁电隧道结单元的所述写入状态都是所述第一状态或者都是所述第二状态时，定义所述位元区是处于所述第一位元状态；以及
当所述第一铁电隧道结单元的所述写入状态与所述第二铁电隧道结单元的所述写入状态分别是所述第一状态与所述第二状态时，定义所述位元区是处于所述第二位元状态。
26.如权利要求24所述的存储器元件的写入与读取方法，其特征在于，在判断所述位元区是处于所述第一位元状态或者所述第二位元状态的步骤中，还进一步包括：
当所述第一铁电隧道结单元的所述写入状态为所述第一状态，且所述第二铁电隧道结单元的所述写入状态为所述第二状态时，定义所述位元区是处于所述第一位元状态；以及
当所述第一铁电隧道结单元的所述写入状态为所述第二状态，或所述第二铁电隧道结单元的所述写入状态为所述第一状态时，定义所述位元区是处于所述第二位元状态。
27.如权利要求17所述的存储器元件的写入与读取方法，其特征在于，所述参考电压为所述阈电压值的1/3倍，且所述第一操作电压为所述阈电压值的4/3倍或者-2/3倍，以使所述第一铁电隧道结单元处于所述写入状态。
28.如权利要求27所述的存储器元件的写入与读取方法，其特征在于，所述第一操作电压为所述阈电压值的-2/3倍，以使所述第一铁电隧道结单元的所述写入状态为一具有低电阻值的第一状态。
29.如权利要求27所述的存储器元件的写入与读取方法，其特征在于，所述第一操作电压为所述阈电压值的4/3倍，以使所述第一铁电隧道结单元的所述写入状态为一具有高电阻值的第二状态。
30.如权利要求17所述的存储器元件的写入与读取方法，其特征在于，所述参考电压与所述第一操作电压都是所述阈电压值的1/3倍，以使所述第一铁电隧道结单元处于所述未写入状态。
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