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KR102514801B1 - 3차원 비휘발성 메모리, 이의 동작 방법 및 이의 제조 방법 - Google Patents

3차원 비휘발성 메모리, 이의 동작 방법 및 이의 제조 방법 Download PDF

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KR102514801B1
KR102514801B1 KR1020210104281A KR20210104281A KR102514801B1 KR 102514801 B1 KR102514801 B1 KR 102514801B1 KR 1020210104281 A KR1020210104281 A KR 1020210104281A KR 20210104281 A KR20210104281 A KR 20210104281A KR 102514801 B1 KR102514801 B1 KR 102514801B1
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layer
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ferroelectric
intermediate metal
dielectric
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전상훈
고영인
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한국과학기술원
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Abstract

3차원 비휘발성 메모리, 이의 동작 방법 및 이의 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 비휘발성 메모리는, 수직 방향으로 연장 형성되는 비트 라인; 및 수평 방향으로 연장 형성된 채, 상기 수직 방향으로 이격되며 배치된 채 상기 비트 라인과 맞닿는 수평 구조체들-상기 수평 구조체들 각각은 상기 비트 라인과 접촉하는 강유전체층, 상기 강유전체층에 의해 둘러싸인 중간 메탈층, 상기 중간 메탈층에 의해 둘러싸인 유전체층 및 상기 유전체층에 의해 둘러싸인 워드 라인을 포함함-을 포함할 수 있다.

Description

3차원 비휘발성 메모리, 이의 동작 방법 및 이의 제조 방법{3D NON-VOLATILE MEMORY, OPERATING METHOD OF THE SAME AND MANUFACTURING METHOD OF THE SAME}
아래의 실시예들은 3차원 비휘발성 메모리에 대한 것으로, 보다 상세하게는 메모리 동작 속도, 메모리 신뢰성 및 내구성을 개선하기 위한 3차원 비휘발성 메모리에 관한 기술이다.
비휘발성 메모리(Non-volatile memory)는 전기적으로 데이터의 입출력을 제어하는 메모리로서, 전력이 상실한 후에도 정보를 기억할 수 있는 장점을 갖는다.
특히, 비휘발성 메모리 중 강유전체층을 사용하는 강유전체 메모리(FeRAM)는, 실리콘 기반의 플래시 메모리보다 전력소모가 적고 판독 및 프로그램 속도가 빨라 차세대 비휘발성 메모리로 고려되고 있다.
그러나 강유전체 메모리는 셀 어레이를 구성하는 경우 누설 전류를 제어하기 위한 셀렉터나 다이오드가 추가적으로 필요하기 때문에, 집적도가 떨어지는 문제와, 동작 전압의 상당 부분이 셀렉터나 다이오드에 인가되어 메모리 동작을 위한 동작 전압이 증가되는 문제, 그리고 공정이 복잡해지는 문제를 갖는다. 더욱이, 강유전체 메모리는 강유전체 터널 접합으로 구현 시 내구성이 약하다는 문제를 갖는다.
따라서, 설명된 문제들을 해결하기 위한 새로운 3차원 비휘발성 메모리가 제안될 필요가 있다.
일 실시예들은 집적도 및 동작 전압을 개선하고 공정을 단순화하며 내구성을 향상시키고자, 자가 정류 기능을 구현한 전하 고정층을 포함하는 구조의 3차원 비휘발성 메모리, 이의 동작 방법 및 이의 제조 방법을 제안한다.
또한, 일 실시예들은 메모리 신뢰성을 향상시키고자, 강유전체층의 커패시턴스가 유전체층의 커패시턴스보다 작은 조건을 만족시키도록 강유전체층이 중간 메탈층과 맞닿는 면적 및 유전체층이 워드 라인과 맞닿는 면적이 각기 조절된 구조를 갖는 3차원 비휘발성 메모리, 이의 동작 방법 및 이의 제조 방법을 제안한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
일 실시예에 따르면, 3차원 비휘발성 메모리는, 수직 방향으로 연장 형성되는 비트 라인; 및 수평 방향으로 연장 형성된 채, 상기 수직 방향으로 이격되며 배치된 채 상기 비트 라인과 맞닿는 수평 구조체들-상기 수평 구조체들 각각은 상기 비트 라인과 접촉하는 강유전체층, 상기 강유전체층에 의해 둘러싸인 중간 메탈층, 상기 중간 메탈층에 의해 둘러싸인 유전체층 및 상기 유전체층에 의해 둘러싸인 워드 라인을 포함함-을 포함할 수 있다.
일 측에 따르면, 상기 3차원 비휘발성 메모리는, 상기 강유전체층과의 접합 부위 또는 상기 유전체층의 접합 부위 중 어느 하나의 부위에 배치된 채, 임프린트 전계(Imprint field)를 형성하여 자가 정류 기능을 구현하는 전하 고정층을 더 포함하는 것을 특징으로 할 수 있다.
다른 일 측에 따르면, 상기 전하 고정층은, 양전하를 고정하도록 형성되는 경우 SiO2, SiNx, Ta2O5, Nb2O5, HfO2, ZrO2, TiO2 또는 V2O5 중 적어도 하나의 물질을 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 전하 고정층은, 음전하를 고정하도록 형성되는 경우 Al2O3, AlN, Ga2O3, TiO2, Ta2O5, Nb2O5 또는 HfO2 중 적어도 하나의 물질을 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 전하 고정층은, 양전하를 고정하도록 형성된 채 상기 강유전체층의 쌍극자를 음의 전압 방향으로 정렬 이동시키는 경우, 상기 강유전체층이 상기 비트 라인과 맞닿는 접합 부위에 배치되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 전하 고정층은, 음전하를 고정하도록 형성된 채 상기 강유전체층의 쌍극자를 음의 전압 방향으로 정렬 이동시키는 경우, 상기 강유전체층이 상기 중간 메탈층과 맞닿는 접합 부위, 상기 유전체층이 상기 중간 메탈층과 맞닿는 접합 부위 또는 상기 유전체층이 상기 워드 라인과 맞닿는 접합 부위 중 어느 하나의 부위에 배치되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 전하 고정층은, 양전하를 고정하도록 형성된 채 상기 강유전체층의 쌍극자를 양의 전압 방향으로 정렬 이동시키는 경우, 상기 강유전체층이 상기 중간 메탈층과 맞닿는 접합 부위, 상기 유전체층이 상기 중간 메탈층과 맞닿는 접합 부위 또는 상기 유전체층이 상기 워드 라인과 맞닿는 접합 부위 중 어느 하나의 부위에 배치되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 전하 고정층은, 음전하를 고정하도록 형성된 채 상기 강유전체층의 쌍극자를 양의 전압 방향으로 정렬 이동시키는 경우, 상기 강유전체층이 상기 비트 라인과 맞닿는 접합 부위에 배치되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 비트 라인 및 상기 강유전체층과, 상기 유전체층 및 상기 워드 라인은, 상기 강유전체층의 커패시턴스가 상기 유전체층의 커패시턴스보다 작은 조건을 만족시키는 구조를 갖는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 강유전체층이 상기 중간 메탈층과 맞닿는 면적 및 상기 유전체층이 상기 워드 라인에 맞닿는 면적은, 상기 강유전체층의 커패시턴스가 상기 유전체층의 커패시턴스보다 작은 조건을 만족시키도록 각기 조절되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 강유전체층이 상기 중간 메탈층과 맞닿는 면적 및 상기 유전체층이 상기 워드 라인에 맞닿는 면적은, 상기 강유전체층이 상기 중간 메탈층과 맞닿는 것과 상기 유전체층이 상기 워드 라인에 맞닿는 것이 구조적으로 서로 영향을 주지 않는 특성에 따라, 서로 독립적으로 조절되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 수직 방향으로 연장 형성되는 비트 라인; 수평 방향으로 연장 형성된 채, 상기 수직 방향으로 이격되며 배치된 채 상기 비트 라인과 맞닿는 수평 구조체들-상기 수평 구조체들 각각은 상기 비트 라인과 접촉하는 강유전체층, 상기 강유전체층에 의해 둘러싸인 중간 메탈층, 상기 중간 메탈층에 의해 둘러싸인 유전체층 및 상기 유전체층에 의해 둘러싸인 워드 라인을 포함함-; 및 상기 강유전체층과의 접합 부위 또는 상기 유전체층의 접합 부위 중 어느 하나의 부위에 배치되는 전하 고정층을 포함하는 3차원 비휘발성 메모리의 프로그램 동작 방법은, 상기 전하 고정층에 의해 형성된 임프린트 전계(Imprint field)로 상기 대상 메모리 셀의 강유전체층의 쌍극자를 일 방향으로 정렬시켜 자가 정류 기능을 구현하는 단계; 및 상기 자가 정류 기능에 따라, 상기 대상 메모리 셀에 대한 프로그램 동작을 수행하는 단계를 포함할 수 있다.
일 실시예에 따르면, 3차원 비휘발성 메모리의 제조 방법은, 수평 방향으로 연장 형성되며 수직 방향을 따라 교대로 적층된 층간 절연층들 및 희생층들을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에 비트 라인 트렌치를 상기 수직 방향으로 연장 형성하는 단계; 상기 비트 라인 트렌치에 비트 라인을 연장 형성하는 단계; 상기 반도체 구조체에 수평 구조체 형성을 위한 작업 트렌치를 상기 수직 방향으로 연장 형성하는 단계; 상기 작업 트렌치를 통해 상기 희생층들을 제거하는 단계; 상기 희생층들이 제거된 공간들의 상면, 하면 및 측벽을 덮도록 강유전체층들을 형성하는 단계; 상기 강유전체층들의 내부 공간들의 상면, 하면 및 측벽을 덮도록 중간 메탈층들을 형성하는 단계; 상기 중간 메탈층들의 내부 공간들의 상면, 하면 및 측벽을 덮도록 유전체층들을 형성하는 단계; 및 상기 유전체층들의 내부 공간들을 채우도록 워드 라인들을 형성하는 단계를 포함할 수 있다.
일 측에 따르면, 3차원 비휘발성 메모리의 제조 방법은, 임프린트 전계(Imprint field)를 형성하여 자가 정류 기능을 구현하기 위한 전하 고정층이 상기 희생층들의 제거된 공간들의 측벽을 덮도록 형성하는 단계; 상기 전하 고정층이 상기 강유전체층들의 내부 공간들의 측벽을 덮도록 형성하는 단계; 상기 전하 고정층이 상기 중간 메탈층들의 내부 공간들의 측벽을 덮도록 형성하는 단계; 또는 상기 전하 고정층이 상기 유전체층들의 내부 공간들의 측벽을 덮도록 형성하는 단계 중 어느 하나의 단계를 더 포함하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 비휘발성 메모리는 일 방향으로 연장 형성되는 비트 라인; 상기 비트 라인과 접촉되는 강유전체층들; 상기 강유전체층들과 각각 접촉되는 중간 메탈층들; 상기 중간 메탈층들과 각각 접촉되는 유전체층들; 및 상기 유전체층들과 각각 접촉되는 워드 라인들을 포함할 수 있다.
일 측에 따르면, 상기 비트 라인 및 상기 강유전체층들과, 상기 유전체층들 및 상기 워드 라인들은, 상기 강유전체층들 각각의 커패시턴스가 상기 유전체층들 각각의 커패시턴스보다 작은 조건을 만족시키는 구조를 갖는 것을 특징으로 할 수 있다.
다른 일 측에 따르면, 상기 강유전체층들 각각이 상기 중간 메탈층 각각과 맞닿는 면적 및 상기 유전체층들 각각이 상기 워드 라인들 각각에 맞닿는 면적은, 상기 강유전체층들 각각의 커패시턴스가 상기 유전체층들 각각의 커패시턴스보다 작은 조건을 만족시키도록 각기 조절되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 강유전체층들 각각이 상기 중간 메탈층들 각각과 맞닿는 면적 및 상기 유전체층들 각각이 상기 워드 라인들 각각에 맞닿는 면적은, 상기 강유전체층들 각각이 상기 중간 메탈층들 각각과 맞닿는 것과 상기 유전체층들 각각이 상기 워드 라인들 각각에 맞닿는 것이 구조적으로 서로 영향을 주지 않는 특성에 따라, 서로 독립적으로 조절되는 것을 특징으로 할 수 있다.
일 실시예들은 자가 정류 기능을 구현한 전하 고정층을 포함하는 구조의 3차원 비휘발성 메모리, 이의 동작 방법 및 이의 제조 방법을 제안할 수 있다.
따라서, 일 실시예들은 집적도 및 동작 전압을 개선하고 공정을 단순화하며 내구성을 향상시키는 기술적 효과를 도모할 수 있다.
또한, 일 실시예들은 강유전체층의 커패시턴스가 유전체층의 커패시턴스보다 작은 조건을 만족시키도록 강유전체층이 중간 메탈층과 맞닿는 면적 및 유전체층이 워드 라인과 맞닿는 면적이 각기 조절된 구조를 갖는 3차원 비휘발성 메모리, 이의 동작 방법 및 이의 제조 방법을 제안할 수 있다.
이에, 일 실시예들은 메모리 신뢰성을 향상시키는 기술적 효과를 도모할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1a는 일 실시예에 따른 3차원 비휘발성 메모리를 설명하기 위한 개념도이다.
도 1b는 일 실시예에 따른 3차원 비휘발성 메모리의 동작 원리를 설명하기 위한 도면이다.
도 2a는 일 실시예에 따른 3차원 비휘발성 메모리를 도시한 평면도이다.
도 2b는 일 실시예에 따른 3차원 비휘발성 메모리를 도시한 정면 단면도로, 도 2a를 A-A'선으로 자른 단면에 해당된다.
도 3은 일 실시예에 따른 3차원 비휘발성 메모리에서 물리적 구조가 변경되는 조건을 설명하기 위한 도면이다.
도 4a는 다른 일 실시예에 따른 3차원 비휘발성 메모리를 도시한 정면 단면도이다.
도 4b는 다른 일 실시예에 따른 3차원 비휘발성 메모리와 기존의 메모리의 차이를 설명하기 위한 도면이다.
도 5a 내지 5b는 다른 일 실시예에 따른 3차원 비휘발성 메모리에 포함되는 전하 고정층을 설명하기 위한 개념도이다.
도 6은 일 실시예에 따른 3차원 비휘발성 메모리의 프로그램 동작 방법을 나타낸 플로우 차트이다.
도 7은 일 실시예에 따른 3차원 비휘발성 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 8 내지 18b는 도 7에 도시된 3차원 비휘발성 메모리의 제조 방법을 설명하기 위한 정면 단면도이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하, 도면들을 참조하여 실시예들에 따른 3차원 비휘발성 메모리, 이의 동작 방법 및 이의 제조 방법에 대하여 상세히 설명한다. 이하 설명되는 3차원 비휘발성 메모리는 MFMIM(bitline Metal-Ferroelectric-barrier Metal-Insulator-wordline Metal) 구조를 기반으로, 강유전체층의 커패시턴스가 유전체층의 커패시턴스보다 작은 조건을 만족시키는 구조를 통해 동작 속도 및 내구성을 향상시키는 것을 특징으로 한다. 또한, 3차원 비휘발성 메모리는 임프린트 전계(Imprint field)를 형성하여 자가 정류 기능을 구현한 전하 고정층을 포함하는 구조를 통해 별도의 다이오드 또는 셀렉터를 생략할 수 있어 집적도를 개선하는 것을 특징으로 한다.
도 1a는 일 실시예에 따른 3차원 비휘발성 메모리를 설명하기 위한 개념도이고, 도 1b는 일 실시예에 따른 3차원 비휘발성 메모리의 동작 원리를 설명하기 위한 개념도이다.
이하 설명되는 일 실시예에 따른 3차원 비휘발성 메모리는 강유전체층들(FE)이 각각 메모리 셀들을 구성함으로써, 메모리 셀인 강유전체층(FE)에서의 쌍극자의 분극 현상으로 메모리 동작(프로그램 동작, 판독 동작 및 소거 동작)을 수행하는 FTJ(Ferroelectric tunnel junction) 메모리일 수 있다.
도 1a를 참조하면, 일 실시예에 따른 3차원 비휘발성 메모리는 비트 라인(BL0-n) 및 비트 라인(BL0-n) 각각과 직교하며 연결되는 수평 구조체들(HS)을 포함할 수 있다.
여기서, 수평 구조체들(HS)은 각각 강유전체층들(FE), 강유전체층들(FE)과 각각 접촉되는 중간 메탈층들(MM), 중간 메탈층들(MM)과 각각 접촉되는 유전체층들(DE) 및 유전체층들(DE)과 각각 접촉되는 워드 라인들(WL0-n)로 구성됨으로써, 강유전체층들(FE)이 각각 구성하는 메모리 셀들을 포함할 수 있다. 이에, 3차원 비휘발성 메모리는 강유전체층들(FE)을 기반으로 하는 메모리 셀들을 포함함으로써, 강유전체층들(FE) 각각에서의 쌍극자의 분극 현상에 의한 터널링 저항의 변화(터널링 전류 값의 변화)로 데이터 값을 나타낼 수 있다.
이하에서는, 수평 구조체들(HS) 각각을 구성하는 구성부들에 대해 설명된다.
강유전체층들(FE) 각각은, 비트 라인(BL0-n) 및 워드 라인들(WL0-n) 각각에 인가되는 전압에 의해 발생되는 전압 차로 쌍극자의 정렬 상태(분극 상태)를 표현 및 유지함으로써, 데이터의 값을 나타내는 메모리 셀의 기능을 구현할 수 있다(분극 상태의 변화에 의한 터널링 저항의 변화로 다치화된 데이터 값들을 나타냄). 예를 들어, 도 1b에 도시된 바와 같이 강유전체층들(FE) 각각은 쌍극자의 정렬 방향(분극 방향)으로 온 상태(On state) 또는 오프 상태(Off state)를 결정함으로써 데이터의 값을 나타낼 수 있다. 도면에는 분극 방향이 좌측인 경우 오프 상태이고 분극 방향이 우측인 경우 온 상태인 것으로 도시되었으나, 이는 예시에 지나지 않는다.
이를 위해, 강유전체층들(FE) 각각은 분극 현상이 발생되는 사방정계(orthorhombic) 결정 구조를 갖는 물질로 형성될 수 있다. 예를 들어, 강유전체층들(FE) 각각은, HfOx, Al, Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 하나의 물질을 포함할 수 있다. 그러나 강유전체층들(FE) 각각은 이에 제한되거나 한정되지 않고, 설명된 물질 이외에도 쌍극자의 분극 현상을 발생시킬 수 있는 다양한 강유전성 물질로 형성될 수 있다.
중간 메탈층들(MM) 각각은, 강유전체층들(FE) 각각과 유전체층들(DE) 각각이 구조적으로 서로 영향을 주지 않도록 강유전체층들(FE) 각각과 유전체층들(DE) 각각을 구분 및 분리시키기 위한 구성요소로서, 비트 라인(BL0-n) 및 워드 라인들(WL0-n) 각각을 통해 인가되는 전압에 의해 강유전체층들(FE) 각각이 구성하는 메모리 셀들에서 전압 차가 발생하도록 도전성 물질(예컨대, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질)로 형성될 수 있다. 그러나 중간 메탈층(MM) 각각은 이에 제한되거나 한정되지 않고, 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
유전체층들(DE) 각각은, 산화 실리콘(Silicon ioxide)막, 질화막, 산화 알루미늄(Aluminum oxide)막, 산화 하프늄(Hafnium oxide)막, 실리콘이 도핑된 산화 하프늄(Si:HfO2)막, 알루미늄이 도핑된 산화 하프늄(Al:HfO2)막, 란타늄이 도핑된 산화 하프늄(La:HfO2)막, 이트륨이 도핑된 산화 하프늄(Y:HfO2)막, 스트론튬이 도핑된 산화하프늄(Sr:HfO2)막, 산질화 하프늄(Hafnium oxynitride)막, 산화 아연(Zinc oxide)막, 란타늄 산화(Lanthanum oxide)막, 및 하프늄 실리콘 산화(Hafnium silicon oxide)막, 하프늄 지르코늄 산화(Harfnium zirconium oxide)막, 타이타늄산 바륨(BaTiO3)막, 타이타늄산 납(PbTiO3)막,칼슘 티타네이트(CaTiO3)막, 칼륨니오베이트(KNbO3)막, 티탄산 지르콘산 연(PZT)막, SrBi2Ta2O9막 또는 비스무스 페라이트(BFO)막 중 적어도 하나의 물질로 형성될 수 있다.
워드 라인들(WL0-n) 각각은, 강유전체층들(FE) 각각이 구성하는 메모리 셀들에서 전압 차를 발생시키기 위한 전압이 인가되도록 도전성 물질로 형성될 수 있다. 워드 라인들(WL0-n) 각각을 형성하는 도전성 물질의 예시는 전술된 중간 메탈층들(MM)의 예시와 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다.
비트 라인(BL0-n)은, 수평 구조체들(HS)에 의해 공유되는 배선으로서, 강유전체층들(FE) 각각이 구성하는 메모리 셀들에서 전압 차를 발생시키기 위한 전압이 인가되도록 전술된 중간 메탈층들(MM) 및/또는 워드 라인들(WL0-n)과 같이 도전성 물질로 형성될 수 있다. 비트 라인(BL0-n)을 형성하는 도전성 물질의 예시는 전술된 중간 메탈층들(MM)의 예시와 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다.
이와 같은 MFMIM(bitline Metal-Ferroelectric-barrier Metal-Insulator-wordline Metal) 구조의 3차원 비휘발성 메모리는, 강유전체층들(FE) 각각과 유전체층들(DE) 각각이 중간 메탈층들(MM) 각각에 의해 구분 및 분리되므로(강유전체층들(FE) 각각과 유전체층들(DE) 각각이 서로 접합되며 인접하지 않으므로), 강유전체층들(FE) 각각이 중간 메탈층들(MM) 각각과 맞닿는 것과 유전체층들(DE) 각각이 워드 라인들(WL0-n) 각각에 맞닿는 것이 구조적으로 서로 영향을 주지 않는 특성을 보인다. 따라서, 강유전체층들(FE) 각각이 중간 메탈층들(MM) 각각과 맞닿는 면적 및 유전체층들(DE) 각각이 워드 라인들(WL0-n) 각각에 맞닿는 면적은 설명된 특성에 힘입어 서로 독립적으로 조절 및 결정될 수 있다.
이처럼 강유전체층들(FE) 각각이 중간 메탈층들(MM) 각각과 맞닿는 면적 및 유전체층들(DE) 각각이 워드 라인들(WL0-n) 각각에 맞닿는 면적이 강유전체층들(FE) 각각의 커패시턴스(CFE)가 유전체층들(DE) 각각의 커패시턴스(CDE)보다 작은 조건을 만족시키도록 각기 조절 및 결정됨으로써, 커패시턴스(CFE)가 유전체층(DE)의 커패시턴스(CDE)보다 작은 조건이 충족되어 인가 전압으로 인한 유전체층(DE)에서의 전압 강하가 방지되어 메모리 신뢰성 및 내구성이 향상될 수 있다.
이상 강유전체층들(FE) 각각의 커패시턴스(CFE)와 관련하여 강유전체층들(FE) 각각이 중간 메탈층들(MM) 각각과 맞닿는 면적이 조절 및 결정되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 강유전체층들(FE) 각각이 비트 라인(BL0-n)과 맞닿는 면적이 조절 및 결정됨으로써 강유전체층들(FE) 각각의 커패시턴스(CFE)의 값이 조절될 수 있다(강유전체층들(FE) 각각의 커패시턴스(CFE)가 유전체층들(DE) 각각의 커패시턴스(CDE)보다 작은 값을 갖도록 조절될 수 있음).
즉, 일 실시예에 따른 3차원 비휘발성 메모리는 강유전체층들(FE) 각각의 커패시턴스(CFE)가 유전체층들(DE) 각각의 커패시턴스(CDE)보다 작은 조건을 만족시키는 구조(강유전체층들(FE) 각각의 커패시턴스(CFE)와 유전체층들(DE) 각각의 커패시턴스(CDE) 사이의 정전용량 비율을 조절하는 구조)를 가짐으로써, 메모리 신뢰성 및 내구성을 향상시킬 수 있다. 이에 대한 상세한 설명은 도 3을 참조하여 기재하기로 한다.
또한, 일 실시예에 따른 3차원 비휘발성 메모리는 강유전체층들(FE) 각각과의 접합 부위 또는 유전체층들(DE) 각각과의 접합 부위 중 어느 하나의 부위에 배치되는 전하 고정층(FCL)을 더 포함함으로써, 전하 고정층(FCL)을 통해 임프린트 전계(Imprint field)를 형성하여 자가 정류 기능을 구현할 수 있다. 이와 관련된 상세한 설명은 도 5a 내지 5b를 참조하여 기재하기로 한다.
이상 일 실시예에 따른 3차원 비휘발성 메모리의 기본적인 구조 및 개념이 설명되었으므로, 아래에서는 실시 예에 따른 세부적인 구조, 동작 방법 및 제조 방법이 설명된다.
도 2a는 일 실시예에 따른 3차원 비휘발성 메모리를 도시한 평면도이고, 도 2b는 일 실시예에 따른 3차원 비휘발성 메모리를 도시한 정면 단면도로, 도 2a를 A-A'선으로 자른 단면에 해당되며, 도 3은 일 실시예에 따른 3차원 비휘발성 메모리에서 물리적 구조가 변경되는 조건을 설명하기 위한 도면이다.
도 2a 내지 2b를 참조하면, 3차원 비휘발성 메모리는 기판(SUB) 상에 배치되는 비트 라인(BLn) 및 수평 구조체들(HS)을 포함할 수 있다.
기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 이러한 기판(SUB)에는 비트 라인(BLn)의 위치에 대응하는 영역에 비트 라인 컨택트(BLC)가 형성되어 있을 수 있다.
기판(SUB) 상에는 수평 구조체들(HS)과 층간 절연층들(ILD)이 교대로 적층되어 있을 수 있다. 수평 구조체들(HS) 및 층간 절연층들(ILD) 각각은 제1 방향(D1)으로 연장 형성된 채 제3 방향(D3)을 따라 교번하며 서로 이격되어 배치될 수 있다. 이 때, 수평 구조체들(HS)은 대응하는 비트 라인(BLn)에 인접한 다른 비트 라인에 연결된 수평 구조체들과 제2 방향(D2)으로 서로 이격되어 배치될 수 있다.
비트 라인(BLn)은 대응하는 수평 구조체들(HS)에 공유되도록 기판(SUB) 상 층간 절연층들(ILD)을 관통하는 비트 라인 트렌치(BLTR)에 수직 방향(예컨대 제3 방향(D3))으로 연장 형성될 수 있다. 비트 라인(BLn)은 수평 구조체들(HS) 각각에 포함되는 강유전체층이 구성하는 메모리 셀에서 전압 차를 발생시키기 위한 전압이 인가되도록 도전성 물질(예컨대, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질)로 형성될 수 있다.
수평 구조체들(HS) 각각은, 강유전체층(FE), 중간 메탈층(MM), 유전체층(DE) 및 워드 라인(WLn)을 포함할 수 있다.
수평 구조체들(HS) 각각에 포함된 채 비트 라인(BLn)과 접촉하는 강유전체층(FE)은, 메모리 셀의 기능을 구현하기 위해, 비트 라인(BLn) 및 워드 라인(WLn)에 인가되는 전압에 의해 발생되는 전압 차로 쌍극자의 정렬 상태(분극 상태)를 표현 및 유지함으로써, 데이터의 값을 나타내는 메모리 셀의 기능을 구현할 수 있다(분극 상태의 변화에 의한 터널링 저항의 변화로 다치화된 데이터 값들을 나타냄). 이를 위해, 강유전체층(FE)은 분극 현상이 발생되는 사방정계(orthorhombic) 결정 구조를 갖는 물질로 형성될 수 있다. 예를 들어, 강유전체층(FE)은, HfOx, Al, Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 하나의 물질을 포함할 수 있다. 그러나 강유전체층들(FE) 각각은 이에 제한되거나 한정되지 않고, 설명된 물질 이외에도 쌍극자의 분극 현상을 발생시킬 수 있는 다양한 강유전성 물질로 형성될 수 있다.
수평 구조체들(HS) 각각에 포함된 채 강유전체층(FE)에 의해 둘러싸인 중간 메탈층(MM)은, 강유전체층(FE)과 유전체층(DE)이 구조적으로 서로 영향을 주지 않도록 강유전체층(FE)과 유전체층(DE)을 구분 및 분리시키기 위한 구성요소로서, 비트 라인(BLn) 및 워드 라인(WLn)을 통해 인가되는 전압에 의해 강유전체층(FE)이 구성하는 메모리 셀에서 전압 차가 발생하도록 도전성 물질로 형성될 수 있다. 중간 메탈층(MM)을 형성하는 도전성 물질의 예시는 전술된 비트 라인(BL)의 예시와 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다.
수평 구조체들(HS) 각각에 포함된 채 중간 메탈층(MM)에 의해 둘러싸인 유전체층(DE)은, 산화 실리콘(Silicon ioxide)막, 질화막, 산화 알루미늄(Aluminum oxide)막, 산화 하프늄(Hafnium oxide)막, 실리콘이 도핑된 산화 하프늄(Si:HfO2)막, 알루미늄이 도핑된 산화 하프늄(Al:HfO2)막, 란타늄이 도핑된 산화 하프늄(La:HfO2)막, 이트륨이 도핑된 산화 하프늄(Y:HfO2)막, 스트론튬이 도핑된 산화하프늄(Sr:HfO2)막, 산질화 하프늄(Hafnium oxynitride)막, 산화 아연(Zinc oxide)막, 란타늄 산화(Lanthanum oxide)막, 및 하프늄 실리콘 산화(Hafnium silicon oxide)막, 하프늄 지르코늄 산화(Harfnium zirconium oxide)막, 타이타늄산 바륨(BaTiO3)막, 타이타늄산 납(PbTiO3)막,칼슘 티타네이트(CaTiO3)막, 칼륨니오베이트(KNbO3)막, 티탄산 지르콘산 연(PZT)막, SrBi2Ta2O9막 또는 비스무스 페라이트(BFO)막 중 적어도 하나의 물질로 형성될 수 있다.
수평 구조체들(HS) 각각에 포함된 채 유전체층(DE)에 의해 둘러싸인 워드 라인(WLn)은, 강유전체층(FE)이 구성하는 메모리 셀에서 전압 차를 발생시키기 위한 전압이 인가되도록 도전성 물질로 형성될 수 있다. 워드 라인(WLn)을 형성하는 도전성 물질의 예시는 전술된 비트 라인(BLn) 및 중간 메탈층들(MM)의 예시와 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다.
이와 같은 MFMIM(bitline Metal-Ferroelectric-barrier Metal-Insulator-wordline Metal) 구조의 3차원 비휘발성 메모리는, 강유전체층(FE)과 유전체층(DE)이 중간 메탈층(MM)에 의해 구분 및 분리되므로(강유전체층(FE)과 유전체층(DE)이 서로 접합되며 인접하지 않으므로), 강유전체층(FE)이 중간 메탈층들(MM)과 맞닿는 것과 유전체층(DE)이 워드 라인(WLn)에 맞닿는 것이 구조적으로 서로 영향을 주지 않는 특성을 보인다. 따라서, 강유전체층(FE)이 중간 메탈층들(MM)과 맞닿는 면적 및 유전체층(DE)이 워드 라인(WLn)에 맞닿는 면적은 설명된 특성에 힘입어 서로 독립적으로 조절 및 결정될 수 있다.
이처럼 강유전체층(FE)이 중간 메탈층들(MM)과 맞닿는 면적 및 유전체층(DE)이 워드 라인(WLn)에 맞닿는 면적이 강유전체층(FE)의 커패시턴스(CFE)가 유전체층(DE)의 커패시턴스(CDE)보다 작은 조건을 만족시키도록 각기 조절 및 결정됨으로써, 커패시턴스(CFE)가 유전체층(DE)의 커패시턴스(CDE)보다 작은 조건이 충족되어 인가 전압으로 인한 유전체층(DE)에서의 전압 강하가 방지되어 메모리 신뢰성 및 내구성이 향상될 수 있다.
이와 관련하여 도 2b에 도시된 200 영역을 확대한 도 3을 참조하면, 강유전체층(FE)의 커패시턴스(CFE)는 도면의 식과 같이 강유전체층(FE)이 중간 메탈층(MM)과 맞닿는 면적인 높이 h1에 비례하고, 유전체층(DE)의 커패시턴스(CDE) 역시 도면의 식과 같이 유전체층(DE)이 워드 라인(WLn)에 맞닿는 면적인 높이 h2 및 길이 a에 비례하는 특성을 보인다. 따라서, 설명된 특성을 고려하여 강유전체층(FE)이 중간 메탈층(MM)과 맞닿는 면적 및 유전체층(DE)이 워드 라인(WLn)에 맞닿는 면적이 서로 독립적으로 각기 조절 및 결정됨으로써, 강유전체층(FE)의 커패시턴스(CFE)가 유전체층(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)이 충족될 수 있다.
즉, 일 실시예에 따른 3차원 비휘발성 메모리는 강유전체층(FE)의 커패시턴스(CFE)가 유전체층(DE)의 커패시턴스(CDE)보다 작은 조건(CFE<CDE)을 충족시키도록 강유전체층(FE)이 중간 메탈층(MM)과 맞닿는 면적(높이 h1)와 유전체층(DE)이 워드 라인(WLn)에 맞닿는 면적(높이 h2 및 길이 a)이 서로 독립적으로 각기 조절 및 결정된 구조(강유전체층들(FE)의 커패시턴스(CFE)와 유전체층들(DE)의 커패시턴스(CDE) 사이의 정전용량 비율을 조절하는 구조)를 가짐으로써, 메모리 신뢰성 및 내구성을 향상시킬 수 있다.
이상 강유전체층(FE)의 커패시턴스(CFE)와 관련하여 강유전체층(FE)이 중간 메탈층(MM)과 맞닿는 면적(높이 h1)이 조절 및 결정되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 강유전체층(FE)이 비트 라인(BLn)과 맞닿는 면적이 조절 및 결정됨으로써 강유전체층(FE)의 커패시턴스(CFE)의 값이 조절될 수 있다(강유전체층(FE)의 커패시턴스(CFE)가 유전체층(DE)의 커패시턴스(CDE)보다 작은 값을 갖도록 조절될 수 있음).
도 4a는 다른 일 실시예에 따른 3차원 비휘발성 메모리를 도시한 정면 단면도이고, 도 4b는 다른 일 실시예에 따른 3차원 비휘발성 메모리와 기존의 메모리의 차이를 설명하기 위한 도면이며, 도 5a 내지 5b는 다른 일 실시예에 따른 3차원 비휘발성 메모리에 포함되는 전하 고정층을 설명하기 위한 개념도이다.
도 4a를 참조하면, 다른 일 실시예에 따른 3차원 비휘발성 메모리는 도 2a 내지 2b 및 3을 참조하여 설명된 일 실시예에 따른 3차원 비휘발성 메모리와 동일한 구조를 가지나, 전하 고정층(FCL)을 더 포함한다는 점에서 차별화된다. 이에, 아래에서는 전하 고정층(FCL)에 대해서만 설명된다.
기존의 FTJ(Ferroelectric tunnel junction) 메모리는 크로스 포인트 어레이 구조에 적용되는 경우, 메모리 동작을 위한 메모리 셀 선택 시 메모리 셀들에서 누설 전류(Sneak current)가 발생되는 문제점을 갖는다. 이를 해결하고자, 누설 전류 제어를 위해 한 방향으로 전류를 만드는 정류 기능을 갖는 셀렉터 또는 다이오드가 요구된다. 그러나 셀렉터 또는 다이오드가 포함될 시 메모리는 동작 전압의 상당 부분이 셀렉터와 다이오드에 인가되어 동작 전압이 증가되고, 집적도가 저하되는 새로운 문제점을 갖게 된다.
반면, 다른 일 실시예에 따른 3차원 비휘발성 메모리는 임프린트 전계(Imprint field)를 형성하여 자가 정류 기능을 구현하는 전하 고정층(FCL)을 더 포함함으로써, 전하 고정층(FCL)을 통해 강유전체층(FE)의 쌍극자를 음의 전압 방향 또는 양의 전압 방향 중 어느 한 방향으로 정렬 이동시킬 수 있다 (이력 곡선(Hysteresis curve)을 x축 상 음의 전압 방향 또는 양의 전압 방향 중 어느 한 방향으로 평행 이동시킴). 예를 들어, 전하 고정층(FCL)이 도 4b에 도시된 바와 같이 강유전체층(FE)의 쌍극자를 양의 전압 방향으로 정렬 이동시키도록 자가 정류 기능을 구현하는 경우, 양쪽 전압 방향에서 전류가 흐르는 기존의 메모리와 달리, 전하 고정층(FCL)을 포함하는 3차원 비휘발성 메모리는 한쪽 전압 방향에서만 전류가 흐르도록 할 수 있어, 한쪽 방향의 전압에 의해서만 저항 변화를 발생시킬 수 있다(다른 방향의 전압에 의해서는 저항 변화를 발생시키지 않고 유지시킴).
이에, 다른 일 실시예에 따른 3차원 비휘발성 메모리는 강유전체층(FE)의 쌍극자를 음의 전압 방향으로 정렬 이동시키고, 강유전체층(FE)의 쌍극자를 양의 전압 방향으로 정렬 이동시키는 것과 같이 자가 정류 기능을 구현함으로써, 기존의 FTJ 메모리가 갖는 새로운 문제점(셀렉터 또는 다이오드가 포함될 시 동작 전압의 상당 부분이 셀렉터와 다이오드에 인가되어 동작 전압이 증가되고, 집적도가 저하되는 문제점)을 해결할 수 있다.
도 4a를 통해서는, 전하 고정층(FCL)이 양전하를 고정하도록 형성된 채, 강유전체층(FE)의 쌍극자를 양의 전압 방향으로 정렬 이동시키도록 강유전체층(FE)이 중간 메탈층(MM)과 맞닿는 접합 부위에 배치되는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 어떤 전하를 고정하도록 형성되는지, 그리고 어느 전압 방향으로 정렬 이동시킬 것인지에 따라 다양한 위치에 배치될 수 있다.
이와 관련하여, 도 5a를 참조하면, 전하 고정층(FCL)은 음전하를 고정하도록 형성된 채 강유전체층(FE)의 쌍극자를 음의 전압 방향으로 정렬 이동시키는 경우, CASE 1과 같이 강유전체층(FE)이 중간 메탈층(MM)과 맞닿는 접합 부위, CASE 2와 같이 유전체층(DE)이 중간 메탈층(MM)과 맞닿는 접합 부위 또는 CASE 3과 같이 유전체층(DE)이 워드 라인(WLn)과 맞닿는 접합 부위 중 어느 하나의 부위에 배치될 수 있다. 만약, 전하 고정층(FCL)이 양전하를 고정하도록 형성된 채 강유전체층(FE)의 쌍극자를 음의 전압 방향으로 정렬 이동시키는 경우, CASE 4와 같이 강유전체층(FE)이 비트 라인(BLn)과 맞닿는 접합 부위에 배치될 수 있다.
또한, 전하 고정층(FCL)이 도 5b에 도시된 바와 같이 양전하를 고정하도록 형성된 채 강유전체층(FE)의 쌍극자를 양의 전압 방향으로 정렬 이동시키는 경우, CASE 1과 같이 강유전체층(FE)이 중간 메탈층(MM)과 맞닿는 접합 부위, CASE 2와 같이 유전체층(DE)이 중간 메탈층(MM)과 맞닿는 접합 부위 또는 CASE 3과 같이 유전체층(DE)이 워드 라인(WLn)과 맞닿는 접합 부위 중 어느 하나의 부위에 배치될 수 있다. 만약, 전하 고정층(FCL)이 음전하를 고정하도록 형성된 채 강유전체층(FE)의 쌍극자를 양의 전압 방향으로 정렬 이동시키는 경우, CASE 4와 같이 강유전체층(FE)이 비트 라인(BLn)과 맞닿는 접합 부위에 배치될 수 있다.
이 때, 전하 고정층(FCL)은 양전하를 고정하도록 형성되는 경우 경우 SiO2, SiNx, Ta2O5, Nb2O5, HfO2, ZrO2, TiO2 또는 V2O5 중 적어도 하나의 물질을 포함할 수 있으며, 음전하를 고정하도록 형성되는 경우 Al2O3, AlN, Ga2O3, TiO2, Ta2O5, Nb2O5 또는 HfO2 중 적어도 하나의 물질을 포함할 수 있다.
이와 같은 구조의 3차원 비휘발성 메모리는, 전하 고정층(FCL)을 포함함에 따라, 자가 정류 기능을 기반으로 프로그램 동작을 수행할 수 있다. 이에 대한 상세한 설명은 아래에서 기재된다.
도 6은 일 실시예에 따른 3차원 비휘발성 메모리의 프로그램 동작 방법을 나타낸 플로우 차트이다. 이하 설명되는 프로그램 동작 방법은 도 4a, 5a 내지 5b를 참조하여 설명된 3차원 비휘발성 메모리에 의해 수행됨을 전제로 한다. 또한, 이하 설명되는 수평 구조체들(HS) 각각의 강유전체층(FE)이 형성하는 메모리 셀들 중 프로그램 동작의 대상이 되는 대상 메모리 셀에 대응하는 워드 라인은 선택된 워드 라인(sel WL)을 의미하며, 비트 라인은 대상 메모리 셀을 포함하는 선택된 비트 라인(sel BL)을 의미한다. 반면, 워드 라인들(WL0-n) 중 선택된 워드 라인(sel WL)을 제외한 나머지 워드 라인들은 비선택된 워드 라인들(unsel WLs)을 의미하며, 비트 라인들(BL0-n) 중 대상 메모리 셀을 포함하지 않는 비트 라인들(선택된 비트 라인(sel BL)을 제외한 나머지 비트 라인들)은 비선택된 비트 라인들(unsel BLs)을 의미한다.
도 6을 참조하면, 단계(S610)에서 3차원 비휘발성 메모리는, 전하 고정층(FCL)에 의해 형성된 임프린트 전계(Imprint field)로 대상 메모리 셀의 강유전체층의 쌍극자를 일 방향으로 정렬시켜 자가 정류 기능을 구현할 수 있다.
따라서, 단계(S620)에서 3차원 비휘발성 메모리는, 자가 정류 기능에 따라, 대상 메모리 셀에 대한 프로그램 동작을 수행할 수 있다.
3차원 비휘발성 메모리는 이처럼 강유전체층(FE)의 쌍극자를 양의 전압 방향 또는 음의 전압 방향 중 어느 한 방향으로 정렬시켜 대상 메모리 셀에 대한 프로그램 동작을 수행함으로써, 기존의 FTJ 메모리가 갖는 새로운 문제점(셀렉터 또는 다이오드가 포함될 시 동작 전압의 상당 부분이 셀렉터와 다이오드에 인가되어 동작 전압이 증가되고, 집적도가 저하되는 문제점)을 해결할 수 있다.
설명된 프로그램 동작의 세부적인 사항과 관련하여, 강유전체층(FE)의 쌍극자를 양의 전압 방향으로 정렬시키는 자가 정류 기능이 구현되는 경우 "0"의 이진 데이터를 기록하는 동작 및 "1"의 이진 데이터를 기록하는 동작은 아래의 표 1과 같은 전압들이 선택된 워드 라인(sel WL), 비선택된 워드 라인들(unsel WLs), 선택된 비트 라인(sel BL) 및 비선택된 비트 라인들(unsel BLs)에 각각 인가됨으로써 이루어질 수 있다.
Write "0" Write "1" Read
sel WL GND(0V) Vset Vread
unsel WLs 2Vreset/3 Floating Vread/3
sel BL Vreset GND(0V) GND
unsel BLs Floating 2Vset/3 2Vread/3
강유전체층(FE)의 쌍극자를 음의 전압 방향으로 정렬시키는 자가 정류 기능이 구현되는 경우 "0"의 이진 데이터를 기록하는 동작 및 "1"의 이진 데이터를 기록하는 동작은 아래의 표 2와 같은 전압들이 선택된 워드 라인(sel WL), 비선택된 워드 라인들(unsel WLs), 선택된 비트 라인(sel BL) 및 비선택된 비트 라인들(unsel BLs)에 각각 인가됨으로써 이루어질 수 있다.
Write "0" Write "1" Read
sel WL Vreset GND(0V) Vread
unsel WLs Floating 2Vset/3 Vread/3
sel BL GND(0V) Vset GND
unsel BLs 2Vreset/3 Floating 2Vread/3
이상 프로그램 동작이 설명되었으나, 판독 동작 역시 강유전체층(FE)의 쌍극자를 양의 전압 방향으로 정렬시키는 자가 정류 기능이 구현되는 경우 위의 표 1에 도시된 전압들이 선택된 워드 라인(sel WL), 비선택된 워드 라인들(unsel WLs), 선택된 비트 라인(sel BL) 및 비선택된 비트 라인들(unsel BLs)에 각각 인가됨으로써 이루어질 수 있으며, 강유전체층(FE)의 쌍극자를 음의 전압 방향으로 정렬시키는 자가 정류 기능이 구현되는 경우 위의 표 2에 도시된 전압들이 선택된 워드 라인(sel WL), 비선택된 워드 라인들(unsel WLs), 선택된 비트 라인(sel BL) 및 비선택된 비트 라인들(unsel BLs)에 각각 인가됨으로써 이루어질 수 있다.
도 7은 일 실시예에 따른 3차원 비휘발성 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 8 내지 18b는 도 7에 도시된 3차원 비휘발성 메모리의 제조 방법을 설명하기 위한 정면 단면도이다.
이하, 제조 방법을 수행하는 주체는 자동화 및 기계화된 제조 시스템일 수 있으며, 제조 방법이 수행된 결과 제조 완료되는 것은 도 2a 및 2b를 참조하여 설명된 3차원 비휘발성 메모리일 수 있다.
단계(S710)에서 제조 시스템은 도 8에 도시된 바와 같이, 기판(SUB) 상 수평 방향(예컨대 제1 방향(D1) 및 제2 방향(D2))으로 연장 형성되며 수직 방향(예컨대 제3 방향(D3))으로 따라 교대로 적층된 층간 절연층들(ILD) 및 희생층들(SAC)을 포함하는 반도체 구조체(SEMI-STR)를 준비할 수 있다.
기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 이러한 기판(SUB)에는 비트 라인(BLn)의 위치에 대응하는 영역에 비트 라인 컨택트(BLC)가 형성되어 있을 수 있다.
또한, 반도체 구조체(SEMI-STR)의 최상단에는 반도체 구조체(SEMI-STR)의 보호를 위한 질화물층(Nitride)이 배치되어 있을 수 있다.
이 때, 희생층들(SAC) 각각의 두께는, 강유전체층들(FE) 각각이 중간 메탈층들(MM) 각각과 맞닿는 면적 및 유전체층들(DE) 각각이 워드 라인들(WL0-n) 각각에 맞닿는 면적을 고려하여 조절될 수 있다. 보다 상세하게, 강유전체층들(FE) 각각이 중간 메탈층들(MM) 각각과 맞닿는 면적 및 유전체층들(DE) 각각이 워드 라인들(WL0-n) 각각에 맞닿는 면적이 강유전체층들(FE) 각각의 커패시턴스(CFE)가 유전체층들(DE) 각각의 커패시턴스(CDE)보다 작은 조건을 만족시키도록 각기 조절 및 결정되어야 하므로, 이를 고려하여 강유전체층들(FE), 메탈층들(MM), 유전체층들(DE) 및 워드 라인들(WL0-n)이 형성될 희생층들(SAC) 각각의 두께가 결정될 수 있다.
단계(S720)에서 제조 시스템은 도 9에 도시된 바와 같이, 반도체 구조체(SEMI-STR)에 비트 라인 트렌치(BLTR)를 수직 방향(예컨대 제3 방향(D3))으로 연장 형성할 수 있다. 이 때 제조 시스템은 반도체 구조체(SEMI-STR)에 형성되어 있는 비트 라인 컨택트(BLC)의 위치에 대응하는 영역에 비트 라인 트렌치(BLTR)를 연장 형성할 수 있다. 비트 라인 트렌치(BLTR)를 형성하는 단계(S720)는 반도체 구조체(SEMI-STR) 상에 마스크 패턴(MASK)를 형성하는 제1 단계; 및 마스크 패턴을 식각 마스크로 이용하여 이방성 식각 공정을 수행하는 제2 단계로 세분화되어 수행될 수 있다. 그러나 이는 예시에 지나지 않으며 단계(S720)에는 다양한 식각 공정이 활용될 수 있다.
단계(S730)에서 제조 시스템은 도 10에 도시된 바와 같이, 비트 라인 트렌치(BLTR)에 비트 라인(BLn)을 연장 형성할 수 있다. 예를 들어, 제조 시스템은 도전성 물질(예컨대, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질)로 비트 라인(BLn)을 연장 형성할 수 있다. 비트 라인(BLn)을 연장 형성하는 단계(S730)에서는 비트 라인 트렌치(BLTR) 내에 도전성 물질을 채우는 다양한 공정이 이용될 수 있다.
단계(S740)에서 제조 시스템은 도 11에 도시된 바와 같이, 반도체 구조체(SEMI-STR)에 수평 구조체 형성을 위한 작업 트렌치(TR)를 수직 방향(예컨대 제3 방향(D3))으로 연장 형성할 수 있다. 작업 트렌치(TR)를 형성하는 단계(S740)에는 비트 라인 트렌치(BLTR)를 형성하는 공정과 마찬가지로 이방성 식각과 같은 다양한 식각 공정이 활용될 수 있다.
그러나 제조 방법은 단계(S740)를 생략할 수 있다. 이러한 경우, 비트 라인 트렌치(BLTR)을 통해 후술되는 단계들(S750 내지 S790)이 수행되어야 하므로, 단계(S730)가 단계(S790) 이후에 최종적으로 수행되어야 한다.
단계(S750)에서 제조 시스템은 도 12에 도시된 바와 같이, 작업 트렌치(TR)를 통해 희생층들(SAC)을 제거할 수 있다. 희생층들(SAC)을 제거하는 단계(S750)에는 작업 트렌치(TR)를 통한 수평 방향으로의 다양한 식각 공정이 활용될 수 있다. 다만, 수평 방향으로 식각 공정 시 층간 절연층들(ILD)을 식각하지 않고 희생층들(SAC)만을 완전히 식각하는 식각 공정이 활용될 수 있다.
단계(S760)에서 제조 시스템은 도 13에 도시된 바와 같이, 희생층들(SAC)이 제거된 공간들(1210)의 상면, 하면 및 측벽을 덮도록 강유전체층들(FE)을 형성할 수 있다. 예를 들어, 제조 시스템은 인가되는 전압에 의해 분극 현상이 발생되는 사방정계(orthorhombic) 결정 구조를 갖는 물질(HfOx, Al, Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 하나의 물질)로 강유전체층들(FE)을 공간들(1210)의 상면, 하면 및 측벽에 증착할 수 있다. 강유전체층들(FE)의 증착에는 다양한 증착 공정이 활용될 수 있다.
단계(S770)에서 제조 시스템은 도 14에 도시된 바와 같이, 강유전체층들(FE)의 내부 공간들(1310)의 상면, 하면 및 측벽을 덮도록 중간 메탈층들(MM)을 형성할 수 있다. 예를 들어, 제조 시스템은 도전성 물질(예컨대, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질)로 중간 메탈층들(MM)을 공간들(1310)의 상면, 하면 및 측벽에 증착할 수 있다. 중간 메탈층들(MM)의 증착에는 다양한 증착 공정이 활용될 수 있다.
도 7 상 별도의 단계로 도시되지는 않았으나, 단계(S770) 및 단계(S780) 사이에서 제조 시스템은 도 15에 도시된 바와 같이, 작업 트렌치(TR)의 전체 영역 중 돌출된 영역을 제외한 나머지 영역(1410)에 형성된 중간 메탈층들(MM)을 제거할 수 있다.
단계(S780)에서 제조 시스템은 도 16 내지 17에 도시된 바와 같이, 중간 메탈층들(MM)의 내부 공간들(1510)의 상면, 하면 및 측벽을 덮도록 유전체층들(DE)을 형성할 수 있다. 예를 들어, 제조 시스템은 산화 실리콘(Silicon ioxide)막, 질화막, 산화 알루미늄(Aluminum oxide)막, 산화 하프늄(Hafnium oxide)막, 실리콘이 도핑된 산화 하프늄(Si:HfO2)막, 알루미늄이 도핑된 산화 하프늄(Al:HfO2)막, 란타늄이 도핑된 산화 하프늄(La:HfO2)막, 이트륨이 도핑된 산화 하프늄(Y:HfO2)막, 스트론튬이 도핑된 산화하프늄(Sr:HfO2)막, 산질화 하프늄(Hafnium oxynitride)막, 산화 아연(Zinc oxide)막, 란타늄 산화(Lanthanum oxide)막, 및 하프늄 실리콘 산화(Hafnium silicon oxide)막, 하프늄 지르코늄 산화(Harfnium zirconium oxide)막, 타이타늄산 바륨(BaTiO3)막, 타이타늄산 납(PbTiO3)막,칼슘 티타네이트(CaTiO3)막, 칼륨니오베이트(KNbO3)막, 티탄산 지르콘산 연(PZT)막, SrBi2Ta2O9막 또는 비스무스 페라이트(BFO)막 중 적어도 하나의 물질로 유전체층들(DE)을 공간들(1510)의 상면, 하면 및 측벽에 증착할 수 있다. 유전체층들(DE)의 증착에는 다양한 증착 공정이 활용될 수 있다.
이 때, 단계(S780)에서 제조 시스템은 도 16 내지 17에 도시된 바와 같이, 작업 트렌치(TR)의 전체 영역 중 돌출된 영역을 제외한 나머지 영역(1610)에 형성된 유전체층들(DE)을 제거할 수 있다.
단계(S790)에서 제조 시스템은 도 18a 내지 18b에 도시된 바와 같이, 유전체층들(DE)의 내부 공간들(1710)을 채우도록 워드 라인들(WL0-n)을 형성할 수 있다. 예를 들어, 제조 시스템은 도전성 물질(예컨대, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질)로 워드 라인들(WL0-n)을 내부 공간들(1710)에 채울 수 있다. 워드 라인들(WL0-n)이 형성되는 단계(S790)에서는 내부 공간들(1710) 내에 도전성 물질을 채우는 다양한 공정이 이용될 수 있다.
이상 도 2a 및 2b를 참조하여 설명된 3차원 비휘발성 메모리의 제조 방법이 설명되었으나, 도 4a, 5a 내지 5b를 참조하여 설명된 3차원 비휘발성 메모리 역시 동일한 단계들을 포함하는 가운데, 임프린트 전계를 형성하여 자가 정류 기능을 구현하기 위한 전하 고정층(FCL)을 형성하는 단계가 추가적으로 수행됨으로써 제조될 수 있다.
보다 상세하게, 전하 고정층(FCL)이 희생층들(SAC)이 제거된 공간들(1210)의 측벽을 덮도록 형성하는 단계; 전하 고정층(FCL)이 강유전체층들(FE)의 내부 공간들(1310)의 측벽을 덮도록 형성하는 단계; 전하 고정층(FEL)이 중간 메탈층들(MM)의 내부 공간들(1510)의 측벽을 덮도록 형성하는 단계; 또는 전하 고정층(FCL)이 유전체층들(DE)의 내부 공간들(1710)의 측벽을 덮도록 형성하는 단계 중 어느 하나의 단계가 설명된 단계들(S710 내지 S790) 사이에 수행됨으로써, 전하 고정층(FCL)이 포함되는 3차원 비휘발성 메모리가 제조될 수 있다.
예를 들어, 전하 고정층(FCL)이 희생층들(SAC)의 제거된 공간들(1210)의 측벽을 덮도록 형성하는 단계가 수행되는 경우, 해당 단계는 단계들(S750 내지 S760) 사이에 수행될 수 있으며 단계(S760)에서 제조 시스템은 희생층들(SAC)이 제거된 공간들(1210)의 상면, 하면과 전하 고정층(FCL)의 측벽을 덮도록 강유전체층들(FE)을 형성할 수 있다. 이처럼 제조되는 3차원 비휘발성 메모리는 전하 고정층(FCL)이 강유전체층들(FE) 각각과 비트 라인(BLn) 사이에 배치되는 구조를 갖게 된다.
다른 예를 들면, 전하 고정층(FCL)이 강유전체층들(FE)의 내부 공간들(1310)의 측벽을 덮도록 형성하는 단계가 수행되는 경우, 해당 단계는 단계들(S760 내지 S770) 사이에 수행될 수 있으며, 단계(S770)에서 제조 시스템은 강유전체층들(FE)의 내부 공간들(1310)의 상면, 하면과, 전하 고정층(FCL)의 측벽을 덮도록 중간 메탈층들(MM)을 형성할 수 있다. 이처럼 제조되는 3차원 비휘발성 메모리는 전하 고정층(FCL)이 강유전체층들(FE) 각각과 중간 메탈층들(MM) 각각 사이에 배치되는 도 4a에 도시된 구조를 갖게 된다.
또 다른 예를 들면, 전하 고정층(FEL)이 중간 메탈층들(MM)의 내부 공간들(1510)의 측벽을 덮도록 형성하는 단계가 수행되는 경우, 해당 단계는 단계들(S770 내지 S780) 사이에 수행될 수 있으며, 단계(S780)에서 제조 시스템은 중간 메탈층들(MM)의 내부 공간들(1510)의 상면, 하면과, 전하 고정층(FCL)의 측벽을 덮도록 유전체층들(DE)을 형성할 수 있다. 이처럼 제조되는 3차원 비휘발성 메모리는 전하 고정층(FCL)이 중간 메탈층들(MM) 각각과 유전체층들(DE) 각각 사이에 배치되는 구조를 갖게 된다.
또 다른 예를 들면, 전하 고정층(FCL)이 유전체층들(DE)의 내부 공간들(1710)의 측벽을 덮도록 형성하는 단계가 수행되는 경우, 해당 단계는 단계들(S780 내지 S790) 사이에 수행될 수 있으며, 단계(S790)에서 제조 시스템은 유전체층들(DE)의 내부 공간들(1710)의 상면, 하면과, 전하 고정층(FCL)의 측벽을 덮으며 내부 공간들(1710)을 채우도록 워드 라인들(WL0-n)을 형성할 수 있다. 이처럼 제조되는 3차원 비휘발성 메모리는 전하 고정층(FCL)이 유전체층들(DE) 각각과 워드 라인들(WL0-n) 각각 사이에 배치되는 구조를 갖게 된다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (18)

  1. 수직 방향으로 연장 형성되는 비트 라인; 및
    수평 방향으로 연장 형성된 채, 상기 수직 방향으로 이격되며 배치된 채 상기 비트 라인과 맞닿는 수평 구조체들-상기 수평 구조체들 각각은 상기 비트 라인과 접촉하는 강유전체층, 상기 강유전체층에 의해 둘러싸인 중간 메탈층, 상기 중간 메탈층에 의해 둘러싸인 유전체층 및 상기 유전체층에 의해 둘러싸인 워드 라인을 포함함-
    을 포함하고,
    상기 강유전체층과의 접합 부위 또는 상기 유전체층의 접합 부위 중 어느 하나의 부위에 배치된 채, 임프린트 전계(Imprint field)를 형성하여 자가 정류 기능을 구현하는 전하 고정층
    을 더 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리.
  2. 삭제
  3. 제1항에 있어서,
    상기 전하 고정층은,
    양전하를 고정하도록 형성되는 경우 SiO2, SiNx, Ta2O5, Nb2O5, HfO2, ZrO2, TiO2 또는 V2O5 중 적어도 하나의 물질을 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리.
  4. 제1항에 있어서,
    상기 전하 고정층은,
    음전하를 고정하도록 형성되는 경우 Al2O3, AlN, Ga2O3, TiO2, Ta2O5, Nb2O5 또는 HfO2 중 적어도 하나의 물질을 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리.
  5. 제1항에 있어서,
    상기 전하 고정층은,
    양전하를 고정하도록 형성된 채 상기 강유전체층의 쌍극자를 음의 전압 방향으로 정렬 이동시키는 경우, 상기 강유전체층이 상기 비트 라인과 맞닿는 접합 부위에 배치되는 것을 특징으로 하는 3차원 비휘발성 메모리.
  6. 제1항에 있어서,
    상기 전하 고정층은,
    음전하를 고정하도록 형성된 채 상기 강유전체층의 쌍극자를 음의 전압 방향으로 정렬 이동시키는 경우, 상기 강유전체층이 상기 중간 메탈층과 맞닿는 접합 부위, 상기 유전체층이 상기 중간 메탈층과 맞닿는 접합 부위 또는 상기 유전체층이 상기 워드 라인과 맞닿는 접합 부위 중 어느 하나의 부위에 배치되는 것을 특징으로 하는 3차원 비휘발성 메모리.
  7. 제1항에 있어서,
    상기 전하 고정층은,
    양전하를 고정하도록 형성된 채 상기 강유전체층의 쌍극자를 양의 전압 방향으로 정렬 이동시키는 경우, 상기 강유전체층이 상기 중간 메탈층과 맞닿는 접합 부위, 상기 유전체층이 상기 중간 메탈층과 맞닿는 접합 부위 또는 상기 유전체층이 상기 워드 라인과 맞닿는 접합 부위 중 어느 하나의 부위에 배치되는 것을 특징으로 하는 3차원 비휘발성 메모리.
  8. 제1항에 있어서,
    상기 전하 고정층은,
    음전하를 고정하도록 형성된 채 상기 강유전체층의 쌍극자를 양의 전압 방향으로 정렬 이동시키는 경우, 상기 강유전체층이 상기 비트 라인과 맞닿는 접합 부위에 배치되는 것을 특징으로 하는 3차원 비휘발성 메모리.
  9. 제1항에 있어서,
    상기 비트 라인 및 상기 강유전체층과, 상기 유전체층 및 상기 워드 라인은,
    상기 강유전체층의 커패시턴스가 상기 유전체층의 커패시턴스보다 작은 조건을 만족시키는 구조를 갖는 것을 특징으로 하는 3차원 비휘발성 메모리.
  10. 제9항에 있어서,
    상기 강유전체층이 상기 중간 메탈층과 맞닿는 면적 및 상기 유전체층이 상기 워드 라인에 맞닿는 면적은,
    상기 강유전체층의 커패시턴스가 상기 유전체층의 커패시턴스보다 작은 조건을 만족시키도록 각기 조절되는 것을 특징으로 하는 3차원 비휘발성 메모리.
  11. 제10항에 있어서,
    상기 강유전체층이 상기 중간 메탈층과 맞닿는 면적 및 상기 유전체층이 상기 워드 라인에 맞닿는 면적은,
    상기 강유전체층이 상기 중간 메탈층과 맞닿는 것과 상기 유전체층이 상기 워드 라인에 맞닿는 것이 구조적으로 서로 영향을 주지 않는 특성에 따라, 서로 독립적으로 조절되는 것을 특징으로 하는 3차원 비휘발성 메모리.
  12. 수직 방향으로 연장 형성되는 비트 라인; 수평 방향으로 연장 형성된 채, 상기 수직 방향으로 이격되며 배치된 채 상기 비트 라인과 맞닿는 수평 구조체들-상기 수평 구조체들 각각은 상기 비트 라인과 접촉하는 강유전체층, 상기 강유전체층에 의해 둘러싸인 중간 메탈층, 상기 중간 메탈층에 의해 둘러싸인 유전체층 및 상기 유전체층에 의해 둘러싸인 워드 라인을 포함함-; 및 상기 강유전체층과의 접합 부위 또는 상기 유전체층의 접합 부위 중 어느 하나의 부위에 배치되는 전하 고정층을 포함하는 3차원 비휘발성 메모리의 프로그램 동작 방법에 있어서,
    상기 전하 고정층에 의해 형성된 임프린트 전계(Imprint field)로 상기 프로그램 동작의 대상이 되는 대상 메모리 셀의 강유전체층의 쌍극자를 일 방향으로 정렬시켜 자가 정류 기능을 구현하는 단계; 및
    상기 자가 정류 기능에 따라, 상기 대상 메모리 셀에 대한 프로그램 동작을 수행하는 단계
    를 포함하는 3차원 비휘발성 메모리의 프로그램 동작 방법.
  13. 수평 방향으로 연장 형성되며 수직 방향을 따라 교대로 적층된 층간 절연층들 및 희생층들을 포함하는 반도체 구조체를 준비하는 단계;
    상기 반도체 구조체에 비트 라인 트렌치를 상기 수직 방향으로 연장 형성하는 단계;
    상기 비트 라인 트렌치에 비트 라인을 연장 형성하는 단계;
    상기 반도체 구조체에 수평 구조체 형성을 위한 작업 트렌치를 상기 수직 방향으로 연장 형성하는 단계;
    상기 작업 트렌치를 통해 상기 희생층들을 제거하는 단계;
    상기 희생층들이 제거된 공간들의 상면, 하면 및 측벽을 덮도록 강유전체층들을 형성하는 단계;
    상기 강유전체층들의 내부 공간들의 상면, 하면 및 측벽을 덮도록 중간 메탈층들을 형성하는 단계;
    상기 중간 메탈층들의 내부 공간들의 상면, 하면 및 측벽을 덮도록 유전체층들을 형성하는 단계; 및
    상기 유전체층들의 내부 공간들을 채우도록 워드 라인들을 형성하는 단계
    를 포함하고,
    임프린트 전계(Imprint field)를 형성하여 자가 정류 기능을 구현하기 위한 전하 고정층이 상기 희생층들의 제거된 공간들의 측벽을 덮도록 형성하는 단계;
    상기 전하 고정층이 상기 강유전체층들의 내부 공간들의 측벽을 덮도록 형성하는 단계;
    상기 전하 고정층이 상기 중간 메탈층들의 내부 공간들의 측벽을 덮도록 형성하는 단계; 또는
    상기 전하 고정층이 상기 유전체층들의 내부 공간들의 측벽을 덮도록 형성하는 단계
    중 어느 하나의 단계를 더 포함하는 것을 특징으로 하는 3차원 비휘발성 메모리의 제조 방법.
  14. 삭제
  15. 일 방향으로 연장 형성되는 비트 라인;
    상기 비트 라인과 접촉되는 강유전체층들;
    상기 강유전체층들과 각각 접촉되는 중간 메탈층들;
    상기 중간 메탈층들과 각각 접촉되는 유전체층들; 및
    상기 유전체층들과 각각 접촉되는 워드 라인들
    을 포함하고,
    상기 비트 라인 및 상기 강유전체층들과, 상기 유전체층들 및 상기 워드 라인들은,
    상기 강유전체층들 각각의 커패시턴스가 상기 유전체층들 각각의 커패시턴스보다 작은 조건을 만족시키는 구조를 갖는 것을 특징으로 하는 3차원 비휘발성 메모리.
  16. 삭제
  17. 제15항에 있어서,
    상기 강유전체층들 각각이 상기 중간 메탈층 각각과 맞닿는 면적 및 상기 유전체층들 각각이 상기 워드 라인들 각각에 맞닿는 면적은,
    상기 강유전체층들 각각의 커패시턴스가 상기 유전체층들 각각의 커패시턴스보다 작은 조건을 만족시키도록 각기 조절되는 것을 특징으로 하는 3차원 비휘발성 메모리.
  18. 제17항에 있어서,
    상기 강유전체층들 각각이 상기 중간 메탈층들 각각과 맞닿는 면적 및 상기 유전체층들 각각이 상기 워드 라인들 각각에 맞닿는 면적은,
    상기 강유전체층들 각각이 상기 중간 메탈층들 각각과 맞닿는 것과 상기 유전체층들 각각이 상기 워드 라인들 각각에 맞닿는 것이 구조적으로 서로 영향을 주지 않는 특성에 따라, 서로 독립적으로 조절되는 것을 특징으로 하는 3차원 비휘발성 메모리.
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