[go: up one dir, main page]

TWI740585B - 畫素陣列基板 - Google Patents

畫素陣列基板 Download PDF

Info

Publication number
TWI740585B
TWI740585B TW109125360A TW109125360A TWI740585B TW I740585 B TWI740585 B TW I740585B TW 109125360 A TW109125360 A TW 109125360A TW 109125360 A TW109125360 A TW 109125360A TW I740585 B TWI740585 B TW I740585B
Authority
TW
Taiwan
Prior art keywords
switching element
level
transmission line
pixel
scan line
Prior art date
Application number
TW109125360A
Other languages
English (en)
Other versions
TW202109489A (zh
Inventor
鄭聖諺
李珉澤
翁嘉鴻
鍾岳宏
徐雅玲
廖烝賢
Original Assignee
友達光電股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 友達光電股份有限公司 filed Critical 友達光電股份有限公司
Priority to CN202010815528.XA priority Critical patent/CN112419886B/zh
Publication of TW202109489A publication Critical patent/TW202109489A/zh
Application granted granted Critical
Publication of TWI740585B publication Critical patent/TWI740585B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3622—Control of matrices with row and column drivers using a passive matrix
    • G09G3/3629—Control of matrices with row and column drivers using a passive matrix using liquid crystals having memory effects, e.g. ferroelectric liquid crystals
    • G09G3/3637—Control of matrices with row and column drivers using a passive matrix using liquid crystals having memory effects, e.g. ferroelectric liquid crystals with intermediate tones displayed by domain size control
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/043—Compensation electrodes or other additional electrodes in matrix displays related to distortions or compensation signals, e.g. for modifying TFT threshold voltage in column driver
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0219—Reducing feedthrough effects in active matrix panels, i.e. voltage changes on the scan electrode influencing the pixel voltage due to capacitive coupling

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)
  • Surgical Instruments (AREA)
  • Valve Device For Special Equipments (AREA)
  • Noodles (AREA)

Abstract

一種畫素陣列基板，包括沿著第一方向延伸的第1級掃描線至第n級掃描線、沿著第二方向延伸的第1級傳輸線至第n級傳輸線、沿著第二方向延伸的多條資料線以及多個子畫素，其中n為大於3的整數。第1級傳輸線至第n級傳輸線分別電性連接至第1級掃描線至第n級掃描線。第一、第二以及第三子畫素電性連接至第3級掃描線。第一子畫素的第一開關元件的汲極與閘極之間的電容為Cgd1。第二子畫素的第二開關元件的汲極與閘極之間的電容為Cgd2。第三子畫素的第三開關元件的汲極與閘極之間的電容為Cgd3。Cgd2大於Cgd3大於Cgd1。

Description

畫素陣列基板
本發明是有關於一種畫素陣列基板，且特別是有關於一種包含掃描線以及資料線的畫素陣列基板。
由於顯示面板具有體積小、輻射低等優點，顯示面板已經普遍地被應用在各式各樣的電子產品中。在現有的顯示面板中，通常會於顯示區的外圍保留大面積的驅動電路區來設置驅動電路，並藉由驅動電路來控制子畫素。然而，位於顯示區外側的驅動電路區使顯示面板具有很寬的邊框，並限縮了產品的屏佔比。隨著科技的進步，消費者對顯示面板外觀的要求越來越高，為了要提高消費者的購買意願，如何增加顯示面板之屏佔比已經成為目前各家廠商欲解決的問題之一。
一些廠商將顯示面板中的驅動電路集中於顯示區的同一側，藉此縮小驅動電路區的面積。然而，前述方法需要於顯示區中設置轉線結構來調整訊號的傳遞路徑。這些轉線結構容易使子畫素的電壓分布不均勻，導致畫面產生亮度不均勻的問題。
本發明提供一種畫素陣列基板，能解決顯示畫面亮度不均勻的問題。
本發明的至少一實施例提供一種畫素陣列基板，包括多條掃描線、多條傳輸線、多條資料線以及多個子畫素。掃描線、傳輸線以及資料線位於基板上。第1級掃描線至第n級掃描線沿著第一方向延伸，其中n為大於3的整數。第1級傳輸線至第n級傳輸線，沿著第二方向延伸，且分別電性連接至第1級掃描線至第n級掃描線。資料線沿著第二方向延伸。各子畫素電性連接至對應的一條掃描線以及對應的一條資料線。第一子畫素重疊於第3級傳輸線。第一子畫素的第一開關元件電性連接至第3級掃描線，且第一開關元件的汲極與第一開關元件的閘極之間的電容為Cgd1。第二子畫素重疊於第3+x級傳輸線，其中x為小於3的整數。第二子畫素的第二開關元件電性連接至第3級掃描線，且第二開關元件的汲極與第二開關元件的閘極之間的電容為Cgd2。第三子畫素重疊於第3-x級傳輸線。第三子畫素的第三開關元件電性連接至第3級掃描線。第三開關元件的汲極與第三開關元件的閘極之間的電容為Cgd3。Cgd2大於Cgd3大於Cgd1。
本發明的至少一實施例提供一種畫素陣列基板，包括基板、驅動電路、多條掃描線、多條傳輸線、多條資料線、第一子畫素以及第二子畫素。掃描線位於基板上，且包括第1級掃描線至第n級掃描線。第1級掃描線至第n級掃描線沿著第一方向延 伸，其中n為大於3的整數。傳輸線位於基板上，且包括第1級傳輸線至第n級傳輸線。第1級傳輸線至第n級傳輸線沿著第二方向延伸，且第1級傳輸線至第n級傳輸線分別電性連接驅動電路至第1級掃描線至第n級掃描線。第1級傳輸線至第n級傳輸線中的其中一者電性連接至第1級掃描線至第n級掃描線中的其中一者，且驅動電路與第1級掃描線至第n級掃描線中的其中一者之間的第1級傳輸線至第n級傳輸線中的其中一者的長度為Y1。第1級傳輸線至第n級傳輸線中的其中另一者電性連接至第1級掃描線至第n級掃描線中的其中另一者，且驅動電路與第1級掃描線至第n級掃描線中的其中另一者之間的第1級傳輸線至第n級傳輸線中的其中另一者的長度為Y2，其中長度Y2大於長度Y1。資料線位於基板上，且沿著第二方向延伸。第一子畫素包括第一開關元件以及電性連接至第一開關元件的第一畫素電極。第一開關元件電性連接至第1級傳輸線至第n級傳輸線中的其中一者，且第一開關元件的汲極與閘極的重疊面積為A1，第一開關元件的閘極與第一畫素電極的重疊面積為B1。第二子畫素包括一第二開關元件以及電性連接至第二開關元件的第二畫素電極。第二開關元件電性連接至第1級傳輸線至第n級傳輸線中的該其中另一者，且第二開關元件的汲極與閘極的重疊面積為A2，第二開關元件的閘極與第二畫素電極的重疊面積為B2。面積A1>面積A2，及/或面積B1>面積B2。
10、20、30、40:畫素陣列基板
A、C、D、E:子書素
AA:顯示區
BA:周邊區
CL1、CL2、CL3:共用訊號線
CH:通道層
CS:轉接結構
DL:資料線
DE:汲極
DC、DR:驅動電路
DR1、DR2:方向
EP:延伸部
GE:閘極
GI:閘極絕緣層
L、L1~L3、L5、L6、Y1、Y2、Y3:長度
N:標準子畫素
O:開口
PE:畫素電極
PL:絕緣層
SB:基板
SE:源極
SL、SL1~SL5:掃描線
T:標準開關元件
TL、TL1~TL9、TLm、TLa、TLb、TLc:傳輸線
T1~T3、T5、T6:開關元件
U:絕緣層
W1、W2、X、X1:寬度
圖1是依照本發明的一實施例的一種畫素陣列基板的上視示意圖。
圖2是依照本發明的一實施例的一種畫素陣列基板的顯示區上視示意圖。
圖3是依照本發明的一實施例的一種畫素陣列基板的掃描線訊號波形圖。
圖4A至圖4F分別是依照本發明的一實施例的不同個子畫素上視示意圖。
圖5是沿著圖4A的線aa’的剖面示意圖。
圖6是依照本發明的一實施例的一種畫素陣列基板的掃描線訊號以及畫素電極訊號波形圖。
圖7A和圖7B分別是依照本發明的一實施例的不同個子畫素上視示意圖。
圖8A和圖8B分別是依照本發明的一實施例的不同個子畫素上視示意圖。
圖9是依照本發明的一實施例的一種畫素陣列基板的顯示區上視示意圖。
圖10是依照本發明的一實施例的一種畫素陣列基板的上視示意圖。
圖11A和圖11B分別是依照本發明的一實施例的不同個子畫 素上視示意圖。
圖12是依照本發明的一實施例的一種畫素陣列基板的上視示意圖。
在整個說明書中，相同的附圖標記表示相同或類似的元件。在附圖中，為了清楚起見，放大了層、膜、面板、區域等的厚度。應當理解，當諸如層、膜、區域或基板的元件被稱為「在另一元件上」或「連接另一元件」時，其可以直接在另一元件上或與另一元件連接，或者所述元件與所述另一元件中間可以也存在其他元件。相反，當元件被稱為「直接在另一元件上」或「直接連接另一元件」時，所述元件與所述另一元件中間不存在其他元件。如本文所使用的，「連接」可以指物理及/或電性連接。再者，二元件互相「電性連接」或「耦合」可為二元件間存在其它元件。
應當理解，儘管術語「第一」與「第二」等在本文中可以用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分區分開。
圖1是依照本發明的一實施例的一種畫素陣列基板的上視示意圖。圖1繪示了畫素陣列基板的基板、掃描線、資料線、傳輸線以及驅動電路，並省略了其他構件。
請參考圖1，畫素陣列基板10包括基板SB、掃描線SL、資料線DL、傳輸線TL以及驅動電路DC。掃描線SL、資料線DL、傳輸線TL以及驅動電路DC位於基板SB上。
基板SB上具有顯示區AA以及位於顯示區AA外側的周邊區BA。驅動電路DC設置於周邊區BA。掃描線SL位於顯示區AA中，且沿著第一方向DR1延伸。資料線DL以及傳輸線TL沿著第二方向DR2延伸，且自驅動電路DC延伸至顯示區AA中。每條傳輸線TL電性連接至對應的一條掃描線SL。在本實施例中，傳輸線TL透過轉接結構CS而電性連接至對應的掃描線SL。
圖2是依照本發明的一實施例的一種畫素陣列基板的顯示區上視示意圖。舉例來說，圖2例如為圖1之畫素陣列基板10的顯示區AA的局部放大示意圖。
請參考圖2，畫素陣列基板包括多條掃描線、多條傳輸線、多條資料線以及多個子畫素。在本實施例中，畫素陣列基板還包括沿著第一方向DR1延伸的共用訊號線CL1、CL2以及沿著第二方向DR2延伸的共用訊號線CL3。
掃描線包括第1級掃描線SL1至第n級掃描線SLn，其中n為大於3的整數。在圖2僅繪出了第1級掃描線SL1至第5級掃描線SL5，但本發明不以此為限。掃描線的數量可以依照需求而進行調整。在本實施例中，第1級掃描線SL1至第n級掃描線SLn以及共用訊號線CL1、CL2屬於相同導電層(例如第一導電層)。
傳輸線包括第1級傳輸線TL1至第n級傳輸線TLn。在圖2僅繪出了第1級傳輸線TL1至第5級傳輸線TL5，但本發明不以此為限。傳輸線的數量可以依照需求而進行調整。第1級傳輸線TL1至第n級傳輸線TLn分別電性連接至第1級掃描線SL1至第n級掃描線SLn。舉例來說，第1級傳輸線TL1電性連接至第1級掃描線SL1，第2級傳輸線TL2電性連接至第2級掃描線SL2，第3級傳輸線TL3電性連接至第3級掃描線SL3，其他的傳輸線與掃描線以類似的方式電性連接。在本實施例中，第1級傳輸線TL1至第n級傳輸線TLn、資料線DL以及共用訊號線CL3屬於相同導電層(例如第二導電層)。第一導電層與第二導電層之間夾有絕緣層，而轉接結構CS貫穿前述絕緣層。
各子畫素電性連接至對應的一條掃描線以及對應的一條資料線。圖2用於說明不同子畫素的位置關係，子畫素的結構可以參考圖4A至圖4F的實施例。
請繼續參考圖2，在本實施例中，元件符號A標記了重疊於對應階級之傳輸線的子畫素。舉例來說，電性連接至第3級掃描線SL3且重疊於第3級傳輸線TL3的子畫素被元件符號A所標記，電性連接至第4級掃描線SL4且重疊於第4級傳輸線TL4的子畫素被元件符號A所標記，其他元件符號A所標記的子畫素以此類推。
在本實施例中，元件符號B標記了重疊於後一階級(post-stage)之傳輸線的子畫素。舉例來說，電性連接至第3級 掃描線SL3且重疊於第4級傳輸線TL4的子畫素被元件符號B所標記，電性連接至第4級掃描線SL4且重疊於第5級傳輸線TL5的子畫素被元件符號B所標記，其他元件符號B所標記的子畫素以此類推。
在本實施例中，元件符號C標記了重疊於後兩階級之傳輸線的子畫素。舉例來說，電性連接至第3級掃描線SL3且重疊於第5級傳輸線TL5的子畫素被元件符號C所標記，電性連接至第4級掃描線SL4且重疊於第6級傳輸線(圖2省略繪出)的子畫素(圖2省略繪出)被元件符號C所標記，其他元件符號C所標記的子畫素以此類推。
在本實施例中，元件符號D標記了重疊於前一階級(pre-stage)之傳輸線的子畫素。舉例來說，電性連接至第3級掃描線SL3且重疊於第2級傳輸線TL2的子畫素被元件符號D所標記，電性連接至第4級掃描線SL4且重疊於第3級傳輸線TL3的子畫素被元件符號D所標記，其他元件符號D所標記的子畫素以此類推。
在本實施例中，元件符號E標記了重疊於前兩階級之傳輸線的子畫素。舉例來說，電性連接至第3級掃描線SL3且重疊於第1級傳輸線TL1的子畫素被元件符號E所標記，電性連接至第4級掃描線SL4且重疊於第2級傳輸線TL2的子畫素被元件符號E所標記，其他元件符號E所標記的子畫素以此類推。
圖3是依照本發明的一實施例的一種畫素陣列基板的掃 描線訊號波形圖。
請參考圖2與圖3，在本實施例中，對子畫素進行預充電以使子畫素能即時達到預定的電壓。每級掃描線的充電時間會部分重疊於前級掃描線的充電時間以及後級掃描線的充電時間。舉例來說，第3級掃描線SL3的充電時間t3部分重疊於第3+x級掃描線SL3+x的充電時間以及第3-x級掃描線SL3-x的充電時間，其中x為小於3的整數。在本實施例中，第3級掃描線SL3的充電時間t3部分重疊於第1級掃描線SL1的充電時間t1、第2級掃描線SL2的充電時間t2、第4級掃描線SL4的充電時間t4以及第5級掃描線SL5的充電時間t5。在本實施例中，各級掃描線的充電時間不重疊於超過其3級以上的掃描線的充電時間。舉例來說，第3級掃描線SL3的充電時間t3不重疊於第6級掃描線SL6的充電時間t6。
每條掃描線的預充電的時間可以依照需求而進行調整，換句話說，有多少條掃描線之充電時間彼此重疊可以依照需求而進行調整。
在本實施例中，同一條掃描線所電性連接之多個子畫素會重疊於不同條傳輸線，而不同條傳輸線上的訊號彼此不同，因此，不同個子畫素上可能會有亮度分布不均勻的問題。在一些實施例中，子畫素A、子畫素B、子畫素C、子畫素D以及子畫素E具有補償設計，藉此消減亮度分布不均勻的問題，相關設計請參考後續實施例的說明。
在本實施例中，不具有補償設計的子畫素被元件符號N所標記。在一些實施例中，標準子畫素N所重疊之傳輸線的階級與對應階級之傳輸線相差較大。舉例來說，電性連接至第1級掃描線SL1且重疊於第4級掃描線SL4的子畫素可以被元件符號N所標記。在一些實施例中，標準子畫素N重疊於共用訊號線CL3而非傳輸線。
圖4A至圖4F分別是依照本發明的一實施例的不同個子畫素上視示意圖。圖5是沿著圖4A的線aa’的剖面示意圖。
請參考圖2、圖4A與圖5，標準子畫素N包括標準開關元件T以及畫素電極PE，標準開關元件T包括閘極GE、通道層CH、源極SE以及汲極DE。
閘極GE位於基板SB上，且電性連接至對應的掃描線。在本實施例中，以閘極GE電性連接至第3級掃描線SL3為例。通道層CH重疊於閘極GE，且通道層CH與閘極GE之間夾有閘極絕緣層GI。
源極SE以及汲極DE電性連接至通道層CH，源極SE電性連接至資料線DL。標準開關元件T的汲極DE與標準開關元件T的閘極GE(或第3級掃描線SL1)之間的電容為Cgd0。絕緣層PL設置於源極SE以及汲極DE上。在一些實施例中，絕緣層PL為彩色濾光層，並構成彩色濾光層於畫素陣列上(color filter on array,COA)之結構，但本發明不以此為限。在其他實施例中，彩色濾光層設置於其他基板上。
絕緣層U設置於絕緣層PL上，絕緣層U例如為有機材料或無機材料。畫素電極PE設置於絕緣層U上，且透過貫穿絕緣層U以及絕緣層PL的開口O而電性連接至汲極DE。
雖然在本實施例中，在上視示意圖中，每個子畫素的開口區位於對應之掃描線的上方，但本發明不以此為限。在其他實施例中，藉由調整畫素電極PE的延伸方向，使各子畫素的開口區位於對應之掃描線的下方。
標準子畫素N重疊於共用訊號線CL3及/或第m級傳輸線TLm，且標準子畫素N中的第3級掃描線SL3亦重疊於共用訊號線CL3及/或第m級傳輸線TLm其中1<m<n。在本實施例中，第m級傳輸線TLm(或第m級掃描線)的充電時間不與第3級掃描線SL3的充電時間重疊。
請參考圖4A與圖4B，圖4B的子畫素A與圖4A的標準子畫素N有類似的結構，差異在於子畫素A重疊於第3級傳輸線TL3，且子畫素A的汲極DE重疊於閘極GE的長度L1小於標準子畫素N的標準開關元件T的汲極DE重疊於閘極GE的長度L。
在本實施例中，子畫素A的開關元件T1的閘極GE電性連接至第3級掃描線SL3，且開關元件T1的汲極DE與開關元件T1的閘極GE(或第3級掃描線SL3)之間的電容為Cgd1。
在本實施例中，開關元件T1的汲極DE重疊於閘極GE的長度L1小於標準開關元件T的汲極DE重疊於閘極GE的長度L，使開關元件T1的汲極DE與閘極GE之間的重疊面積小於標準 開關元件T的汲極DE與閘極GE之間的重疊面積。因此，開關元件T1的電容Cgd1小於標準開關元件T的電容Cgd0。
子畫素A除了開關元件T1的汲極DE會與閘極GE產生電容Cgd1之外，子畫素A的畫素電極PE也會與第3級傳輸線TL3之間產生電容Cvg1。然而，標準子畫素N的畫素電極PE並非重疊於第3級傳輸線TL3，導致子畫素A與標準子畫素N容易出現亮度不一致的問題。在本實施例中，藉由使開關元件T1的電容Cgd1小於標準開關元件T的電容Cgd0能夠改善前述亮度不一致的問題。
圖6是依照本發明的一實施例的一種畫素陣列基板的掃描線訊號以及畫素電極訊號波形圖。
請參考圖4A、圖4B以及圖6，子畫素A以及標準子畫素N電性連接至第3級掃描線SL3。在本實施例中，子畫素A重疊於第3級傳輸線TL3，而標準子畫素N重疊於第m級傳輸線TLm，其中1<m<n。
第m級傳輸線TLm電性連接至第m級掃描線SLm，且第m級掃描線SLm的充電時間不重疊於第3級傳輸線TL3的充電時間。
在圖6中，子畫素A的畫素電極PE上具有電壓P(A)，標準子畫素N的畫素電極PE上具有電壓P(N)。當啟動第3級掃描線SL3時，子畫素A的畫素電極PE以及標準子畫素N的畫素電極PE開始充電。在關閉第3級掃描線SL3時(在時間範圍x 之中)，子畫素A的畫素電極PE上的電壓以及標準子畫素N的畫素電極PE上的電壓會下降。
當未對子畫素A加上補償設計時(即補償前)，子畫素A的畫素電極PE的電壓下降的幅度會不同於標準子畫素N的畫素電極PE的電壓下降的幅度，使得電壓P(A)與電壓P(N)在後續的電壓保持階段(holding time)時彼此不同，這容易導致顯示面板亮度分佈不均的問題。
當對子畫素A加上補償設計時(即補償後)，由於子畫素A的電容Cgd1小於標準子畫素N的電容Cgd0，子畫素A之畫素電極PE在關閉第3級掃描線SL3時(在時間範圍x之中)電壓下降的程度能夠接近標準子畫素N之畫素電極PE在電壓下降的程度，使得電壓P(A)與電壓P(N)在後續的電壓保持階段(holding time)時彼此相近，藉此改善顯示面板亮度分佈不均的問題。
請參考圖4A與圖4C，圖4C的子畫素D與圖4A的標準子畫素N有類似的結構，差異在於子畫素D重疊於第3-y級傳輸線TL3-y，且子畫素D的汲極DE重疊於閘極GE的長度L5小於標準子畫素N的汲極DE重疊於閘極GE長度L。在本實施例中，y等於1，且子畫素D重疊於第2級傳輸線TL2。
在本實施例中，子畫素D的開關元件T5的閘極GE電性連接至第3級掃描線SL3，且開關元件T5的汲極DE與開關元件T5的閘極GE(或第3級掃描線SL3)之間的電容為Cgd5。
開關元件T5的汲極DE重疊於閘極GE的長度L5小於標 準開關元件T的汲極DE重疊於閘極GE的長度L，使開關元件T5的汲極DE與閘極GE之間的重疊面積小於標準開關元件T的汲極DE與閘極GE之間的重疊面積。因此，開關元件T5的電容Cgd5小於標準開關元件T的電容Cgd0。
子畫素D除了開關元件T5的汲極DE會與閘極GE產生電容Cgd5之外，子畫素D的畫素電極PE也會與第2級傳輸線TL2之間產生電容Cvg2。然而，標準子畫素N的畫素電極PE並非重疊於第2級傳輸線TL2，導致子畫素D與標準子畫素N容易出現亮度不一致的問題。在本實施例中，藉由使開關元件T5的電容Cgd5小於標準開關元件T的電容Cgd0能夠改善前述亮度不一致的問題。
請參考圖4B與圖4C，開關元件T1的汲極DE重疊於閘極GE的長度L1小於開關元件T5的汲極DE重疊於閘極GE的長度L5，使開關元件T1的汲極DE與閘極GE之間的重疊面積小於開關元件T5的汲極DE與閘極GE之間的重疊面積。因此，開關元件T1的電容Cgd1小於開關元件T5的電容Cgd5。
請參考圖4A與圖4D，圖4D的子畫素E與圖4A的標準子畫素N有類似的結構，差異在於子畫素E重疊於第3-x級傳輸線TL3-x，且子畫素E的汲極DE重疊於閘極GE的長度L3小於標準子畫素N的汲極DE重疊於閘極GE的長度L。在本實施例中，x等於2，且子畫素E重疊於第1級傳輸線TL1。
在本實施例中，子畫素E的開關元件T3的閘極GE電性 連接至第3級掃描線SL3，且開關元件T3的汲極DE與開關元件T3的閘極GE(或第3級掃描線SL3)之間的電容為Cgd3。
開關元件T3的汲極DE重疊於閘極GE的長度L3小於標準開關元件T的汲極DE重疊於閘極GE的長度L，使開關元件T3的汲極DE與閘極GE之間的重疊面積小於標準開關元件T的汲極DE與閘極GE之間的重疊面積。因此，開關元件T3的電容Cgd3小於標準開關元件T的電容Cgd0。
子畫素E除了開關元件T3的汲極DE會與閘極GE產生電容Cgd3之外，子畫素E的畫素電極PE也會與第1級傳輸線TL1之間產生電容Cvg3。然而，標準子畫素N的畫素電極PE並非重疊於第1級傳輸線TL1，導致子畫素E與標準子畫素N容易出現亮度不一致的問題。在本實施例中，藉由使開關元件T3的電容Cgd3小於標準開關元件T的電容Cgd0能夠改善前述亮度不一致的問題。
請參考圖4C與圖4D，開關元件T5的汲極DE重疊於閘極GE的長度L5小於開關元件T3的汲極DE重疊於閘極GE的長度L3，使開關元件T5的汲極DE與閘極GE之間的重疊面積小於開關元件T3的汲極DE與閘極GE之間的重疊面積。因此，開關元件T5的電容Cgd5小於開關元件T3的電容Cgd3。
請參考圖4A與圖4E，圖4E的子畫素B與圖4A的標準子畫素N有類似的結構，差異在於子畫素B重疊於第3+y級傳輸線TL3+y，且子畫素B的開關元件T6的汲極DE重疊於閘極GE 的長度L6小於標準子畫素N的標準開關元件T的汲極DE重疊於閘極GE的長度L。在本實施例中，y等於1，且子畫素B重疊於第4級傳輸線TL4。
在本實施例中，子畫素B的開關元件T6的閘極GE電性連接至第3級掃描線SL3，且開關元件T6的汲極DE與開關元件T6的閘極GE(或第3級掃描線SL3)之間的電容為Cgd6。
開關元件T6的汲極DE重疊於閘極GE的長度L6小於標準開關元件T的汲極DE重疊於閘極GE的長度L，使開關元件T6的汲極DE與閘極GE之間的重疊面積小於標準開關元件T的汲極DE與閘極GE之間的重疊面積。因此，開關元件T6的電容Cgd6小於標準開關元件T的電容Cgd0。
子畫素B除了開關元件T6的汲極DE會與閘極GE產生電容Cgd6之外，子畫素B的畫素電極PE也會與第4級傳輸線TL4之間產生電容Cvg4。然而，標準子畫素N的畫素電極PE並非重疊於第4級傳輸線TL4，導致子畫素B與標準子畫素N容易出現亮度不一致的問題。在本實施例中，藉由使開關元件T6的電容Cgd6小於標準開關元件T的電容Cgd0能夠改善前述亮度不一致的問題。
請參考圖4D與圖4E，開關元件T3的汲極DE的長度L3小於開關元件T6的汲極DE長度L6，使開關元件T3的汲極DE與閘極GE之間的重疊面積小於開關元件T6的汲極DE與閘極GE之間的重疊面積。因此，開關元件T3的電容Cgd3小於開關元件 T6的電容Cgd6。
請參考圖4A與圖4F，圖4F的子畫素C與圖4A的標準子畫素N有類似的結構，差異在於子畫素C重疊於第3+x級傳輸線TL3+x，且子畫素C的開關元件T2的汲極DE重疊於閘極GE的長度L2小於標準子畫素N的標準開關元件T的汲極DE重疊於閘極GE的長度L。在本實施例中，x等於2，且子畫素C重疊於第5級傳輸線TL5。
在本實施例中，子畫素C的開關元件T2的閘極GE電性連接至第3級掃描線SL3，且開關元件T2的汲極DE與開關元件T2的閘極GE(或第3級掃描線SL3)之間的電容為Cgd2。
開關元件T2的汲極DE重疊於閘極GE的長度L2小於標準開關元件T的汲極DE重疊於閘極GE的長度L，使開關元件T2的汲極DE與閘極GE之間的重疊面積小於標準開關元件T的汲極DE與閘極GE之間的重疊面積。因此，開關元件T2的電容Cgd2小於標準開關元件T的電容Cgd0。
子畫素C除了開關元件T2的汲極DE會與閘極GE產生電容Cgd2之外，子畫素C的畫素電極PE也會與第5級傳輸線TL5之間產生電容Cvg2。然而，標準子畫素N的畫素電極PE並非重疊於第5級傳輸線TL5，導致子畫素C與標準子畫素N容易出現亮度不一致的問題。在本實施例中，藉由使開關元件T2的電容Cgd2小於標準開關元件T的電容Cgd0能夠改善前述亮度不一致的問題。
請參考圖4E與圖4F，開關元件T6的汲極DE重疊於閘極GE的長度L6小於開關元件T2的汲極DE重疊於閘極GE的長度L2，使開關元件T6的汲極DE與閘極GE之間的重疊面積小於開關元件T2的汲極DE與閘極GE之間的重疊面積。因此，開關元件T6的電容Cgd3小於開關元件T2的電容Cgd2。
在本實施例中，長度L1小於長度L5小於長度L3小於長度L6小於長度L2小於長度L。長度L1與長度L的差值介於0.5微米至1微米。長度L1與長度L2的差值介於0.5微米至1微米。
子畫素A的電容Cgd1小於子畫素D的電容Cgd5小於子畫素E的電容Cgd3小於子畫素B的電容Cgd6小於子畫素C的電容Cgd2，藉此，降低畫素陣列基板電容分布不均勻的問題。
在一些實施例中，子畫素的畫素電極與其所重疊之傳輸線之間的重疊面積相同，因此電容Cvg1、電容Cvg2、電容Cvg3、電容Cvg4以及電容Cvg5大約彼此相同。
圖7A與圖7B分別是依照本發明的一實施例的不同個子畫素上視示意圖。在此必須說明的是，圖7A和圖7B的實施例沿用圖4A至圖4F的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
請參考圖7A和圖7B，在本實施例中，標準子畫素N的標準開關元件T與第一子畫素A的第一開關元件T1電性連接至第3級掃描線SL3。第一子畫素A重疊於第3級傳輸線TL3，標 準子畫素N重疊於第m級傳輸線TLm，其中1<m<n。第m級掃描線SLm的充電時間不重疊於第3級掃描線SL3的充電時間。
在本實施例中，標準開關元件T的汲極DE的寬度W1大於第一開關元件T1的汲極DE的寬度W2。藉此使開關元件T1的電容Cgd1小於標準開關元件T的電容Cgd0，並改善顯示面板亮度不一致的問題。
圖8A與圖8B分別是依照本發明的一實施例的不同個子畫素上視示意圖。在此必須說明的是，圖8A和圖8B的實施例沿用圖4A至圖4F的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
請參考圖8A和圖8B，在本實施例中，標準子畫素N的標準開關元件T與第一子畫素A的第一開關元件T1電性連接至第3級掃描線SL3。第一子畫素A重疊於第3級傳輸線TL3，標準子畫素N重疊於第m級傳輸線TLm，其中1<m<n。第m級掃描線SLm的充電時間不重疊於第3級掃描線SL3的充電時間。
在本實施例中，第一子畫素A的畫素電極PE重疊於第一開關元件T1的閘極GE的面積小於標準子畫素N的畫素電極PE重疊於標準開關元件T的閘極GE的面積。舉例來說，畫素電極PE具有重疊於閘極GE的延伸部EP，而標準子畫素N的延伸部EP的面積大於第一子畫素A的延伸部EP的面積。
在一些實施例中，標準子畫素N的畫素電極PE重疊於標 準開關元件T的閘極，而第一子畫素A的畫素電極PE未重疊於第一開關元件T1的閘極GE。舉例來說，第一子畫素A的畫素電極PE不具有延伸部EP。
藉由調整畫素電極PE的面積使開關元件T1的電容Cgd1小於標準開關元件T的電容Cgd0，並改善顯示面板亮度不一致的問題。
圖9是依照本發明的一實施例的一種畫素陣列基板的顯示區上視示意圖。在此必須說明的是，圖9的實施例沿用圖4A至圖4F的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
請參考圖9，在本實施例中，畫素陣列基板20更包括子畫素F。子畫素F重疊於傳輸線中的兩者。舉例來說，在本實施例中，電性連接至第3級掃描線SL3的部份子畫素F重疊於第3級傳輸線TL3以及第2傳輸線TL2，電性連接至第3級掃描線SL3的另一部份子畫素F重疊於第4級傳輸線TL4以及第5傳輸線TL5。
以電性連接至第3級掃描線SL3的子畫素為例，子畫素F的開關元件的汲極與閘極之間的電容為Cgd4，而標準子畫素N的開關元件的汲極與閘極之間的電容為Cgd0。藉由前述任一實施例的補償設計來調整電容Cgd4，使電容Cgd4小於電容Cgd0，藉此改善顯示畫面亮度分佈不均的問題。
在一些實施例中，以電性連接至第3級掃描線SL3的子畫素為例，子畫素A的電容Cgd1大於子畫素F的電容Cgd4，藉此進一步改善顯示畫面亮度分佈不均的問題。
圖10是依照本發明的一實施例的一種畫素陣列基板的上視示意圖。在此必須說明的是，圖10的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
請參考圖10，在畫素陣列基板30中，每條掃描線SL電性連接至多條傳輸線TL。舉例來說，第一級掃描線電性連接至三條第一級傳輸線，三條第一級傳輸線分別電性連接至不同個驅動電路DR。
利用多條傳輸線提供訊號給同一條掃描線，藉此能改善掃描線電阻過大造成的問題。
雖然在本實施例中，每條掃描線電性連接至三條傳輸線，但本發明不以此為限。在其他實施例中，每條掃描線電性連接至四條以上的傳輸線。
圖11A和圖11B分別是依照本發明的一實施例的不同個子畫素上視示意圖。在此必須說明的是，圖11A和圖11B的實施例沿用圖4A至圖4F的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不 贅述。
為了方便說明，圖11A和圖11B繪示了開關元件、掃描線以及資料線，並省略繪示其他構件，關於其他構件的描述可參考前述實施例，在此不贅述。
圖11B的子畫素A與圖11A的標準子畫素N有類似的結構，差異在於子畫素A的汲極DE重疊於閘極GE的長度L1小於標準子畫素N的標準開關元件T的汲極DE重疊於閘極GE的長度L。
在本實施例中，子畫素A的閘極GE的寬度X1小於標準子畫素N的標準開關元件T的閘極GE的寬度X。藉由調整閘極GE的寬度X1來改變汲極DE重疊於閘極GE的長度L1。
在本實施例中，開關元件T1的汲極DE重疊於閘極GE的長度L1小於標準開關元件T的汲極DE重疊於閘極GE的長度L，使開關元件T1的汲極DE與閘極GE之間的重疊面積小於標準開關元件T的汲極DE與閘極GE之間的重疊面積。因此，開關元件T1的電容Cgd1小於標準開關元件T的電容Cgd0。
在本實施例中，藉由使開關元件T1的電容Cgd1小於標準開關元件T的電容Cgd0能夠改善顯示裝置亮度不一致的問題。
圖12是依照本發明的一實施例的一種畫素陣列基板的上視示意圖。在此必須說明的是，圖12的實施例沿用圖10的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部 分的說明可參考前述實施例，在此不贅述。
為了方便說明，圖12繪示了傳輸線、掃描線以及資料線，並省略繪示其他構件，關於其他構件的描述可參考前述實施例，在此不贅述。
請參考圖12，在本實施例中，畫素陣列基板40的傳輸線Tla電性連接驅動電路DR至對應的掃描線SL，且驅動電路DR與對應的掃描線SL之間的傳輸線Tla的長度為Y1。在本實施例中，傳輸線Tlb電性連接驅動電路DR至對應的掃描線SL，且驅動電路DR與對應的掃描線SL之間的傳輸線Tlb的長度為Y2。在本實施例中，傳輸線Tlc電性連接驅動電路DR至對應的掃描線SL，且驅動電路DR與對應的掃描線SL之間的傳輸線Tlc的長度為Y3。在本實施例中，長度Y3大於長度Y2大於長度Y1。
由於長度Y3、長度Y2以及長度Y1彼此不同，因此，電性連接至傳輸線Tla的子畫素、電性連接至傳輸線Tlb的子畫素以及電性連接至傳輸線Tlc的子畫素具有不同程度的補償設計。在一些實施例中，電性連接至傳輸線Tlc的子畫素的補償設計的程度大於電性連接至傳輸線Tlb的子畫素的補償設計的程度，電性連接至傳輸線Tlb的子畫素的補償設計的程度大於電性連接至傳輸線Tlc的子畫素的補償設計的程度。舉例來說，電性連接至傳輸線Tla的第一開關元件的汲極與閘極的重疊面積為A1，電性連接至傳輸線Tlb的第二開關元件的汲極與閘極的重疊面積為A2，電性連接至傳輸線Tlc的第三開關元件的汲極與閘極的重疊面積 為A3，藉由調整汲極的長度、汲極的寬度及/或閘極的寬度，使面積A1>面積A2>面積A3。換句話說，子畫素的補償設計的補償值越大，汲極與閘極的重疊面積越小。舉例來說，第一開關元件的汲極的長度大於第二開關元件的汲極的長度大於第三開關元件的汲極的長度。舉例來說，第一開關元件的汲極的寬度大於第二開關元件的汲極的寬度大於第三開關元件的汲極的寬度。
舉例來說，電性連接至傳輸線Tla的第一開關元件的汲極與閘極之間的電容為Cgda，電性連接至傳輸線Tlb的第二開關元件的汲極與閘極之間的電容為Cgdb，電性連接至傳輸線Tlc的第三開關元件的汲極與閘極之間的電容為Cgdc，其中Cgda>Cgdb>Cgdc。
在其他實施例中，也可以藉由調整畫素電極重疊於開關元件的閘極的面積來改變子畫素的補償設計的程度(如圖8A與圖8B)。舉例來說，電性連接至傳輸線Tla的第一開關元件的閘極與第一畫素電極的重疊面積為B1，電性連接至傳輸線Tlb的第二開關元件的閘極與第二畫素電極的重疊面積為B2，電性連接至傳輸線Tlc的第三開關元件的閘極與第三畫素電極的重疊面積為B3，面積B1>面積B2>面積B3。換句話說，子畫素的補償設計的補償值越大，畫素電極與閘極的重疊面積越小。
A:子畫素
CL1、CL3:共用訊號線
CH:通道層
CS:轉接結構
DE:汲極
GE:閘極
L1:長度
PE:畫素電極
SE:源極
SL3:掃描線
TL3:傳輸線
T1:開關元件

Claims (20)

  1. 一種畫素陣列基板，包括：多條掃描線，位於一基板上，包括：第1級掃描線至第n級掃描線，沿著一第一方向延伸，其中n為大於3的整數；多條傳輸線，位於該基板上，包括：第1級傳輸線至第n級傳輸線，沿著一第二方向延伸，且分別電性連接至該第1級掃描線至該第n級掃描線；多條資料線，位於該基板上，且沿著該第二方向延伸；多個子畫素，各該子畫素電性連接至對應的一條掃描線以及對應的一條資料線，其中該些子畫素包括：一第一子畫素，重疊於第3級傳輸線，其中該第一子畫素的一第一開關元件電性連接至第3級掃描線，且該第一開關元件的汲極與該第一開關元件的閘極之間的電容為Cgd1；一第二子畫素，重疊於第3+x級傳輸線，其中x為小於3的整數，其中該第二子畫素的一第二開關元件電性連接至該第3級掃描線，且該第二開關元件的汲極與該第二開關元件的閘極之間的電容為Cgd2；以及一第三子畫素，重疊於第3-x級傳輸線，其中該第三子畫素的一第三開關元件電性連接至該第3級掃描線，且該第三開關元件的汲極與該第三開關元件的閘極之間的電容為Cgd3，其中Cgd2大於Cgd3大於Cgd1。
  2. 如請求項1所述的畫素陣列基板，其中該第一開關元件的汲極所電連接之一第一畫素電極與該第3級傳輸線之間的電容為Cvg1，該第二開關元件的汲極所電連接之一第二畫素電極與該第3+x級傳輸線之間的電容為Cvg2，該第三開關元件的汲極所電連接之一第三畫素電極與該第3-x級傳輸線之間的電容為Cvg3，且Cvg1、Cvg2以及Cvg3大約彼此相同。
  3. 如請求項1所述的畫素陣列基板，其中該些子畫素更包括：一第四子畫素，重疊於該第3級傳輸線以及第2傳輸線，其中該第四子畫素電性連接至該第3級掃描線。
  4. 如請求項3所述的畫素陣列基板，其中該第四開關元件的汲極與該第四開關元件的閘極之間的電容為Cgd4，且Cgd1大於Cgd4。
  5. 如請求項1所述的畫素陣列基板，其中x等於2，且該些子畫素更包括：一第五子畫素，重疊於第2級傳輸線，其中該第五子畫素的一第五開關元件電性連接至該第3級掃描線，且該第五開關元件的汲極與該第五開關元件的閘極之間的電容為Cgd5，且Cgd1小於Cgd5小於Cgd3。
  6. 如請求項1所述的畫素陣列基板，其中x等於2，且該些子畫素更包括：一第六子畫素，重疊於第4級傳輸線，其中該第六子畫素的一 第六開關元件電性連接至該第3級掃描線，且該第六開關元件的汲極與該第六開關元件的閘極之間的電容為Cgd6，Cgd1小於Cgd6小於Cgd2。
  7. 如請求項1所述的畫素陣列基板，更包括：一標準子畫素，重疊於第m級傳輸線，其中1<m<n，且m為整數，且該標準子畫素的一標準開關元件電性連接至該第3級掃描線，其中第m級掃描線的充電時間不重疊於該第3級掃描線的充電時間，且該第一開關元件的汲極重疊於該第一開關元件的閘極的長度為L1，該標準開關元件的汲極重疊於該標準開關元件的閘極的長度為L，L1小於L。
  8. 如請求項7所述的畫素陣列基板，其中L1與L的差值介於0.5微米至1微米。
  9. 如請求項1所述的畫素陣列基板，其中該第3級掃描線的充電時間部分重疊於該第3+x級掃描線的充電時間以及該第3-x級掃描線的充電時間。
  10. 如請求項1所述的畫素陣列基板，更包括：一標準子畫素，重疊於第m級傳輸線，其中1<m<n，且m為整數，且該標準子畫素的一標準開關元件電性連接至該第3級掃描線，其中第m級掃描線的充電時間不重疊於該第3級掃描線的充電時間，且該標準開關元件的汲極的寬度大於該第一開關元件的汲極的寬度。
  11. 如請求項1所述的畫素陣列基板，更包括：一標準子畫素，重疊於第m級傳輸線，其中1<m<n，且m為整數，且該標準子畫素的一標準開關元件電性連接至該第3級掃描線，其中第m級掃描線的充電時間不重疊於該第3級掃描線的充電時間，其中該第一子畫素更包括電性連接至該第一開關元件的一第一畫素電極，且該標準子畫素更包括電性連接至該標準開關元件的一第二畫素電極，其中該第一畫素電極重疊於該第一開關元件的閘極的面積不同於該第二畫素電極重疊於該標準開關元件的閘極的面積。
  12. 如請求項1所述的畫素陣列基板，更包括：一驅動電路，該第1級傳輸線至該第n級傳輸線分別電性連接該驅動電路至該第1級掃描線至該第n級掃描線；其中該第1級傳輸線至該第n級傳輸線中的其中一者電性連接至該第1級掃描線至該第n級掃描線中的其中一者，且該驅動電路與該第1級掃描線至該第n級掃描線中的該其中一者之間的該第1級傳輸線至該第n級傳輸線中的該其中一者的長度為Y1，電性連接至該第1級傳輸線至該第n級傳輸線中的該其中一者的一第七開關元件的汲極與閘極的重疊面積為A1；該第1級傳輸線至該第n級傳輸線中的其中另一者電性連接至該第1級掃描線至該第n級掃描線中的其中另一者，且該驅動電路與該第1級掃描線至該第n級掃描線中的該其中另一者之間的該第1級傳輸線至該第n級傳輸線中的該其中另一者的長度為Y2，電性 連接至該第1級傳輸線至該第n級傳輸線中的該其中另一者的一第八開關元件的汲極與閘極的重疊面積為A2；該第1級傳輸線至該第n級傳輸線中的其中又另一者電性連接至該第1級掃描線至該第n級掃描線中的其中又另一者，且該驅動電路與該第1級掃描線至該第n級掃描線中的該其中又另一者之間的該第1級傳輸線至該第n級傳輸線中的該其中又另一者的長度為Y3，電性連接至該第1級傳輸線至該第n級傳輸線中的該其中又另一者的一第九開關元件的汲極與閘極的重疊面積為A3，其中長度Y3大於長度Y2大於長度Y1，且面積A1>面積A2>面積A3。
  13. 如請求項1所述的畫素陣列基板，更包括：一驅動電路，該第1級傳輸線至該第n級傳輸線分別電性連接該驅動電路至該第1級掃描線至該第n級掃描線；其中該第1級傳輸線至該第n級傳輸線中的其中一者電性連接至該第1級掃描線至該第n級掃描線中的其中一者，且該驅動電路與該第1級掃描線至該第n級掃描線中的該其中一者之間的該第1級傳輸線至該第n級傳輸線中的該其中一者的長度為Y1，電性連接至該第1級傳輸線至該第n級傳輸線中的該其中一者的一第七開關元件的閘極與一第七畫素電極的重疊面積為B1；該第1級傳輸線至該第n級傳輸線中的其中另一者電性連接至該第1級掃描線至該第n級掃描線中的其中另一者，且該驅動電路與該第1級掃描線至該第n級掃描線中的該其中另一者之間的該第1級傳輸線至該第n級傳輸線中的該其中另一者的長度為Y2，電性 連接至該第1級傳輸線至該第n級傳輸線中的該其中另一者的一第八開關元件的閘極與一第八畫素電極的重疊面積為B2；該第1級傳輸線至該第n級傳輸線中的其中又另一者電性連接至該第1級掃描線至該第n級掃描線中的其中又另一者，且該驅動電路與該第1級掃描線至該第n級掃描線中的該其中又另一者之間的該第1級傳輸線至該第n級傳輸線中的該其中又另一者的長度為Y3，電性連接至該第1級傳輸線至該第n級傳輸線中的該其中又另一者的一第九開關元件的閘極與一第九畫素電極的重疊面積為B3，其中，其中長度Y3大於長度Y2大於長度Y1，且面積B1>面積B2>面積B3。
  14. 一種畫素陣列基板，包括：一驅動電路；多條掃描線，位於一基板上，包括：第1級掃描線至第n級掃描線，沿著一第一方向延伸，其中n為大於3的整數；多條傳輸線，位於該基板上，包括：第1級傳輸線至第n級傳輸線，沿著一第二方向延伸，且該第1級傳輸線至該第n級傳輸線分別電性連接該驅動電路至該第1級掃描線至該第n級掃描線，其中該第1級傳輸線至該第n級傳輸線中的其中一者電性連接至該第1級掃描線至該第n級掃描線中的其中一者，且該驅動電路與該第1級掃描線至該第n級掃描線中的該其中一者之間的該第1級傳輸線至該第n級傳輸線中的該其中一 者的長度為Y1，該第1級傳輸線至該第n級傳輸線中的其中另一者電性連接至該第1級掃描線至該第n級掃描線中的其中另一者，且該驅動電路與該第1級掃描線至該第n級掃描線中的該其中另一者之間的該第1級傳輸線至該第n級傳輸線中的該其中另一者的長度為Y2，其中長度Y2大於長度Y1；多條資料線，位於該基板上，且沿著該第二方向延伸；一第一子畫素，包括一第一開關元件以及電性連接至該第一開關元件的一第一畫素電極，其中該第一開關元件電性連接至該第1級傳輸線至該第n級傳輸線中的該其中一者，且該第一開關元件的汲極與閘極的重疊面積為A1，該第一開關元件的閘極與該第一畫素電極的重疊面積為B1；以及一第二子畫素，包括一第二開關元件以及電性連接至該第二開關元件的一第二畫素電極，其中該第二開關元件電性連接至該第1級傳輸線至該第n級傳輸線中的該其中另一者，且該第二開關元件的汲極與閘極的重疊面積為A2，該第二開關元件的閘極與該第二畫素電極的重疊面積為B2，其中：面積A1>面積A2，及/或面積B1>面積B2。
  15. 如請求項14所述的畫素陣列基板，其中該第一開關元件的汲極與該第一開關元件的閘極之間的電容為Cgda，該第二開關元件的汲極與該第二開關元件的閘極之間的電容為Cgdb，其中Cgda>Cgdb。
  16. 如請求項14所述的畫素陣列基板，其中該第一開關元件的汲極的寬度大於該第二開關元件的汲極的寬度。
  17. 如請求項14所述的畫素陣列基板，其中該第一開關元件的汲極的長度大於該第二開關元件的汲極的長度。
  18. 如請求項15所述的畫素陣列基板，其中該第1級傳輸線至該第n級傳輸線中的其中又另一者電性連接至該第1級掃描線至該第n級掃描線中的其中又另一者，且該驅動電路與該第1級掃描線至該第n級掃描線中的該其中又另一者之間的該第1級傳輸線至該第n級傳輸線中的該其中又另一者的長度為Y3，長度Y3大於長度Y2，且該畫素陣列基板更包括：一第三子畫素，包括一第三開關元件以及電性連接至該第三開關元件的一第三畫素電極，其中該第三開關元件電性連接至該第1級傳輸線至該第n級傳輸線中的該其中又另一者，且該第三開關元件的汲極與閘極的重疊面積為A3，該第三開關元件的閘極與該第三畫素電極的重疊面積為B3，其中：面積A2>面積A3，及/或面積B2>面積B3。
  19. 如請求項18所述的畫素陣列基板，其中該第三開關元件的汲極與該第三開關元件的閘極之間的電容為Cgdc，且Cgdb>Cgdc。
  20. 如請求項18所述的畫素陣列基板，其中該第二開關元件的汲極的長度大於該第三開關元件的汲極的長度。
TW109125360A 2019-08-20 2020-07-28 畫素陣列基板 TWI740585B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010815528.XA CN112419886B (zh) 2019-08-20 2020-08-13 像素阵列基板

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962889181P 2019-08-20 2019-08-20
US62/889,181 2019-08-20
US201962901837P 2019-09-18 2019-09-18
US62/901,837 2019-09-18

Publications (2)

Publication Number Publication Date
TW202109489A TW202109489A (zh) 2021-03-01
TWI740585B true TWI740585B (zh) 2021-09-21

Family

ID=74132076

Family Applications (3)

Application Number Title Priority Date Filing Date
TW109105173A TWI719838B (zh) 2019-08-20 2020-02-18 顯示裝置
TW109118552A TWI766291B (zh) 2019-08-20 2020-06-03 顯示裝置
TW109125360A TWI740585B (zh) 2019-08-20 2020-07-28 畫素陣列基板

Family Applications Before (2)

Application Number Title Priority Date Filing Date
TW109105173A TWI719838B (zh) 2019-08-20 2020-02-18 顯示裝置
TW109118552A TWI766291B (zh) 2019-08-20 2020-06-03 顯示裝置

Country Status (5)

Country Link
KR (2) KR102445011B1 (zh)
CN (2) CN212365390U (zh)
DE (2) DE112020003936B4 (zh)
TW (3) TWI719838B (zh)
WO (2) WO2021031837A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102773177B1 (ko) * 2020-04-14 2025-02-26 삼성디스플레이 주식회사 표시 장치
TWI767701B (zh) * 2021-05-13 2022-06-11 友達光電股份有限公司 電路基板以及檢測方法
CN113725236B (zh) * 2021-09-08 2025-04-11 京东方科技集团股份有限公司 一种显示基板及显示装置
CN117350233A (zh) * 2023-09-01 2024-01-05 北京华大九天科技股份有限公司 信号线的处理方法、装置及电子设备
TWI889277B (zh) * 2024-04-08 2025-07-01 友達光電股份有限公司 顯示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101132011A (zh) * 2006-07-20 2008-02-27 三星电子株式会社 阵列基板及其制造方法和具有阵列基板的显示器件
TW200928532A (en) * 2007-12-17 2009-07-01 Au Optronics Corp Active device array substrate and driving method thereof
TW201929212A (zh) * 2017-12-13 2019-07-16 友達光電股份有限公司 畫素陣列基板及其製造方法
TW201930978A (zh) * 2017-12-29 2019-08-01 南韓商Ｌｇ顯示器股份有限公司 顯示裝置

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11305681A (ja) * 1998-04-17 1999-11-05 Casio Comput Co Ltd 表示装置
JP4472116B2 (ja) * 2000-05-19 2010-06-02 Ｎｅｃ液晶テクノロジー株式会社 アクティブマトリクス型液晶表示装置
TW469496B (en) * 2001-01-19 2001-12-21 Hannstar Display Corp Electrode arrangement structure of In-Plane switching mode LCD
CN101201469B (zh) * 2006-12-13 2010-11-24 群康科技(深圳)有限公司 液晶显示面板及其修补方法
CN201289561Y (zh) * 2008-11-17 2009-08-12 上海广电光电子有限公司 液晶显示装置
CN102081246A (zh) * 2009-12-01 2011-06-01 群康科技(深圳)有限公司 液晶显示面板及液晶显示装置
JP5482393B2 (ja) * 2010-04-08 2014-05-07 ソニー株式会社 表示装置、表示装置のレイアウト方法、及び、電子機器
KR101739801B1 (ko) * 2010-05-28 2017-05-26 삼성디스플레이 주식회사 액정 표시 장치 및 그의 제조 방법
CN102403320B (zh) * 2010-09-16 2015-05-20 上海天马微电子有限公司 阵列基板及其制作方法、液晶显示面板
KR101717076B1 (ko) * 2010-11-20 2017-03-17 엘지디스플레이 주식회사 네로우 베젤 타입 어레이 기판 및 이를 구비한 액정표시장치
KR101842537B1 (ko) * 2010-11-25 2018-03-28 삼성디스플레이 주식회사 액정 표시 장치 및 액정 표시 장치의 어레이 기판
CN102540585B (zh) * 2010-12-09 2014-12-24 群创光电股份有限公司 液晶面板及应用该液晶面板的液晶显示装置
TWM432061U (en) 2012-01-05 2012-06-21 Chunghwa Picture Tubes Ltd Pixel array substrate
KR101991674B1 (ko) * 2012-08-10 2019-06-25 엘지디스플레이 주식회사 액정표시장치
KR101991675B1 (ko) * 2012-08-10 2019-06-25 엘지디스플레이 주식회사 액정표시장치
US9646559B2 (en) * 2012-08-10 2017-05-09 Lg Display Co., Ltd. Liquid crystal display device
KR101325325B1 (ko) * 2012-11-30 2013-11-08 엘지디스플레이 주식회사 액정표시장치와 그 제조 방법
KR101906248B1 (ko) * 2012-12-13 2018-10-11 엘지디스플레이 주식회사 액정 디스플레이 장치
KR102009388B1 (ko) * 2012-12-13 2019-08-12 엘지디스플레이 주식회사 액정 디스플레이 장치
KR102007831B1 (ko) * 2012-12-14 2019-08-06 엘지디스플레이 주식회사 네로우 베젤 타입 액정표시장치용 어레이 기판
KR102059785B1 (ko) * 2013-04-30 2019-12-27 엘지디스플레이 주식회사 네로우 베젤 타입 액정표시장치용 어레이 기판
KR102081598B1 (ko) * 2013-05-31 2020-02-26 엘지디스플레이 주식회사 네로우 베젤 타입 액정표시장치용 어레이 기판 및 이의 제조방법
KR102016568B1 (ko) * 2013-06-27 2019-08-30 엘지디스플레이 주식회사 네로우 베젤을 갖는 표시장치와 그 제조 방법
KR102049738B1 (ko) * 2013-09-11 2019-11-28 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법
KR102052741B1 (ko) * 2013-09-23 2019-12-06 엘지디스플레이 주식회사 액정 디스플레이 장치
CN103744239A (zh) * 2013-12-26 2014-04-23 深圳市华星光电技术有限公司 一种内嵌式触控阵列基板结构
KR102164308B1 (ko) * 2013-12-30 2020-10-12 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그를 이용한 액정표시장치
US9990904B2 (en) 2014-01-23 2018-06-05 E Ink Holdings Inc. Pixel array suitable for slim border designs
TWI533269B (zh) * 2014-01-28 2016-05-11 元太科技工業股份有限公司 畫素陣列
CN104505391B (zh) * 2014-12-23 2017-06-27 上海天马微电子有限公司 一种阵列基板及其制造方法和显示面板
TWI550320B (zh) * 2014-12-31 2016-09-21 友達光電股份有限公司 畫素結構
KR102284296B1 (ko) * 2015-01-13 2021-08-03 삼성디스플레이 주식회사 표시 장치 및 이를 이용한 표시 패널의 구동 방법
CN104701302A (zh) * 2015-03-18 2015-06-10 合肥京东方光电科技有限公司 阵列基板及其制作方法以及显示装置
CN105425490A (zh) * 2016-01-04 2016-03-23 京东方科技集团股份有限公司 阵列基板和显示装置
CN105870105B (zh) * 2016-04-07 2018-09-04 京东方科技集团股份有限公司 阵列基板及其制备方法、显示面板及显示装置
CN106200176A (zh) * 2016-08-25 2016-12-07 深圳市华星光电技术有限公司 显示面板及显示器
CN106504689B (zh) * 2016-11-08 2020-02-11 深圳市华星光电技术有限公司 显示驱动电路及显示面板
CN107219702A (zh) 2017-07-20 2017-09-29 深圳市华星光电技术有限公司 一种阵列基板及其制造方法、液晶显示装置
CN109387965A (zh) * 2017-08-03 2019-02-26 中华映管股份有限公司 像素阵列基板
CN208570607U (zh) * 2018-09-06 2019-03-01 京东方科技集团股份有限公司 一种布线结构、阵列基板及显示装置
CN109521613A (zh) * 2018-12-24 2019-03-26 上海天马微电子有限公司 一种阵列基板、其制作方法、显示面板及显示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101132011A (zh) * 2006-07-20 2008-02-27 三星电子株式会社 阵列基板及其制造方法和具有阵列基板的显示器件
TW200928532A (en) * 2007-12-17 2009-07-01 Au Optronics Corp Active device array substrate and driving method thereof
TW201929212A (zh) * 2017-12-13 2019-07-16 友達光電股份有限公司 畫素陣列基板及其製造方法
TW201930978A (zh) * 2017-12-29 2019-08-01 南韓商Ｌｇ顯示器股份有限公司 顯示裝置

Also Published As

Publication number Publication date
WO2021031837A1 (zh) 2021-02-25
KR20210035839A (ko) 2021-04-01
TWI719838B (zh) 2021-02-21
TW202109486A (zh) 2021-03-01
TWI766291B (zh) 2022-06-01
DE112020003936B4 (de) 2023-09-28
TW202109489A (zh) 2021-03-01
DE112020003936T5 (de) 2022-06-09
CN112419884B (zh) 2023-02-24
KR102445011B1 (ko) 2022-09-19
TW202109155A (zh) 2021-03-01
CN112419884A (zh) 2021-02-26
CN212365390U (zh) 2021-01-15
DE112020003922T5 (de) 2022-05-12
KR102524242B1 (ko) 2023-04-20
WO2021031857A1 (zh) 2021-02-25
KR20210038677A (ko) 2021-04-07

Similar Documents

Publication Publication Date Title
TWI740585B (zh) 畫素陣列基板
US9983733B2 (en) Touch display panel and touch display device
US20240128274A1 (en) Displays With Silicon and Semiconducting Oxide Thin-Film Transistors
US11360597B2 (en) Display device with input function
US10431136B2 (en) Array substrate, display panel, and display device
US9711541B2 (en) Display panel and method for forming an array substrate of a display panel
US9933902B2 (en) Touch panel and touch screen display device
US10156925B2 (en) Array substrate, method for fabricating the same, and display apparatus
US9431433B2 (en) TFT array substrate, display panel and display device
US9331101B2 (en) Organic light emitting display panel
KR20160129733A (ko) 비대칭 블랙 매트릭스 패턴을 갖는 터치 인식 가능 표시 장치
US10748940B2 (en) TFT substrate having data lines as touch driving electrode and common electrodes as touch sensing electrode and touch display panel using same
KR20170050718A (ko) 어레이 기판
KR101907079B1 (ko) 어레이 기판 및 액정 디스플레이 패널
US20150270291A1 (en) Array Substrate, Method for Preparing the Same and Display Device
CN108172174B (zh) 像素阵列基板
CN108447390A (zh) 环形显示模组和显示装置
CN107179639A (zh) 阵列基板及其制作方法和显示面板
CN106449662A (zh) 阵列基板及显示装置
JP4293867B2 (ja) 画素の大型化に対応したｉｐｓ液晶ディスプレイ
US20160062502A1 (en) Touch display device, driving method thereof and manufacturing method thereof
WO2018126785A1 (zh) 电荷释放电路、显示基板、显示装置及其电荷释放方法
TWI674464B (zh) 陣列基板
JP2006330674A (ja) 液晶表示装置
CN112419886B (zh) 像素阵列基板