[go: up one dir, main page]

TWI740447B - 具有標準單元的半導體元件及其製造方法 - Google Patents

具有標準單元的半導體元件及其製造方法 Download PDF

Info

Publication number
TWI740447B
TWI740447B TW109111902A TW109111902A TWI740447B TW I740447 B TWI740447 B TW I740447B TW 109111902 A TW109111902 A TW 109111902A TW 109111902 A TW109111902 A TW 109111902A TW I740447 B TWI740447 B TW I740447B
Authority
TW
Taiwan
Prior art keywords
power supply
supply line
gaa fet
fet
layer
Prior art date
Application number
TW109111902A
Other languages
English (en)
Other versions
TW202042310A (zh
Inventor
吳國暉
章瑞 高
陳志良
莊惠中
楊榮展
魯立忠
向東 陳
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202042310A publication Critical patent/TW202042310A/zh
Application granted granted Critical
Publication of TWI740447B publication Critical patent/TWI740447B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6744—Monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0186—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H10D88/01—Manufacture or treatment
    • H10W20/021—
    • H10W20/20—
    • H10W20/427—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]

Landscapes

  • Physics & Mathematics (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

一種具有標準單元的半導體元件包括第一電源供應線、第二電源供應線、在基板上方設置的第一閘極全包圍場效電晶體(GAA FET)、以及在第一GAA FET之上設置的第二GAA FET。第一電源供應線及第二電源供應線位於彼此垂直的不同位準。

Description

具有標準單元的半導體元件及其製造方法
本揭示是有關一種半導體元件及一種半導體元件的製造方法。
本揭示係關於製造半導體積體電路的方法，並且更特定而言，係關於製造包括垂直堆疊的鰭式場效電晶體(FinFET)及/或閘極全包圍FET的半導體元件的方法以及半導體元件。由於為了追求較高元件密度、較高效能、及較低成本，半導體工業已經進展到奈米技術製程節點，來自製造及設計問題的挑戰已導致三維設計的發展，諸如多閘極場效電晶體(FET)，包括FinFET及閘極全包圍(GAA)FET。在FinFET中，閘電極鄰近通道區域的三個側表面，其間插入閘極介電層。因為閘極結構圍繞(纏繞)三個表面上的鰭，電晶體基本上具有控制經過鰭或通道區域的電流的三個閘極。遺憾的是，通道底部的第四側面遠離閘電極並且因此不在緊密閘極控制之下。相比之下，在GAA FET中，通道區域的所有側表面由閘電極圍繞，歸因於較急劇的子閾值電流搖擺(SS)及較小的汲極引發的阻障降低(DIBL)，這允許通道區域中的較完全耗盡並且導致較少的短通道效應。由於電晶體尺寸持續縮小到低於 10-15nm技術節點，因此需要GAA FET的進一步改進。
根據本揭示一些實施例，具有標準單元的半導體元件包括第一電源供應線、第二電源供應線、在基板上方設置的第一閘極全包圍場效電晶體(GAA FET)、以及在第一GAA FET之上設置的第二GAA FET。第一GAA FET及第二GAA FET共享閘極，且第一電源供應線及第二電源供應線位於彼此垂直的不同位準。
根據本揭示一些實施例，具有標準單元的半導體元件包括在基板上方設置的第一閘極全包圍場效電晶體(GAA FET)、在第一GAA FET之上設置的第二GAA FET、連接到第一GAA FET的第一電源供應線及連接到第二GAA FET的第二電源供應線。第一電源供應線埋入隔離絕緣層中，並且第二電源供應線位於第二GAA FET之上。
根據本揭示一些實施例，一種製造具有標準單元的半導體元件的方法包含在基板上方設置的隔離絕緣層中的兩個鰭結構之間形成埋入電源線；形成垂直堆疊的互補MOS FET(CFET)，包括第一閘極全包圍FET(GAA FET)及在第一GAA FET之上堆疊的第二GAA FET；在CFET上方形成上部電源線；將第一GAA FET的源極連接到埋入電源線；以及將第二GAA FET的源極連接到上部電源線。
10G:閘極結構
11:第一GAA FET
11D:第一汲極
11S:第一源極
12:第二GAA FET
12D:第二汲極
12S:第二源極
110:鰭或接線
111:NMOS
112:PMOS
120:閘極結構
125:桿觸點
130:源極觸點
135:汲極觸點
210:鰭或接線
210(110):鰭或接線
230:源極觸點
235:汲極觸點
310:電源供應線Vdd
310(320):電源供應線
320:電源供應線Vss
320(310):電源供應線
330:底部通孔觸點
340:頂部通孔觸點
342:通孔觸點
344:通孔觸點
350:訊號線
360:訊號線
370:訊號線
380:額外訊號線
1010:基板
1020:鰭結構
1022:第一半導體層
1022(110):第一半導體層
1022(210):第一半導體層
1024:第二半導體層
1025:硬遮罩圖案
1026:鰭底部結構
1030:隔離絕緣層
1040:襯墊絕緣層
1050:導電材料
1055:絕緣層
1060:閘極結構
1062:結構閘極介電層
1064:結構閘電極層
1065:閘極側壁間隔件
1068:閘極空間
1080:層間介電(ILD)層
1085:ILD層
1088:開口
1090:金屬閘極結構
1092:閘極介電層
1094:功函數調節層
1096:閘電極層
1100:內部間隔件
1200:導電材料層
1300:絕緣層
1350:導電材料層
1400:導電材料層
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭示。應注意，根據工業中的標準實務，各個特徵並非按比例繪製，並且僅出於說明目的而使用。事實上，出於論述清晰的目的，可任意增加或減小各個特徵的尺寸。
第1圖圖示了垂直佈置的互補FET(CFET)的概念圖。
第2A圖、第2B圖及第2C圖圖示了根據本揭示的一實施例的垂直佈置的互補FET(CFET)的示意圖。
第3A圖、第3B圖及第3C圖圖示了根據本揭示的一實施例的垂直佈置的互補FET(CFET)的示意圖。
第4圖圖示了根據本揭示的一實施例的垂直佈置的互補FET(CFET)的示意圖。
第5圖圖示了根據本揭示的一實施例的垂直佈置的互補FET(CFET)的示意圖。
第6圖圖示了根據本揭示的一實施例的垂直佈置的互補FET(CFET)的示意圖。
第7圖圖示了根據本揭示的一實施例的垂直佈置的互補FET(CFET)的示意圖。
第8圖圖示了根據本揭示的一實施例的垂直佈置的互補FET(CFET)的示意圖。
第9圖圖示了根據本揭示的一實施例的垂直佈置的互補FET(CFET)的示意圖。
第10A圖、第10B圖及第10C圖圖示了根據本揭示的一 實施例的M0接線佈局。
第11A圖、第11B圖及第11C圖圖示了根據本揭示的一實施例的M0接線佈局。
第12A圖、第12B圖及第12C圖圖示了根據本揭示的一實施例的M0接線佈局。
第13A圖、第13B圖及第13C圖圖示了根據本揭示的一實施例的M0接線佈局。
第14A圖、第14B圖、第14C圖及第14D圖圖示了根據本揭示的一實施例的M0接線佈局。
第15A圖、第15B圖及第15C圖圖示了根據本揭示的一實施例示出CFET的製造操作的各個視圖。
第16A圖、第16B圖及第16C圖圖示了根據本揭示的一實施例示出CFET的製造操作的各個視圖。
第17A圖、第17B圖及第17C圖圖示了根據本揭示的一實施例示出CFET的製造操作的各個視圖。
第18A圖、第18B圖及第18C圖圖示了根據本揭示的一實施例示出CFET的製造操作的各個視圖。
第19A圖及第19B圖圖示了根據本揭示的一實施例示出CFET的製造操作的各個視圖。
第20A圖及第20B圖圖示了根據本揭示的一實施例示出CFET的製造操作的各個視圖。
第21A圖及第21B圖圖示了根據本揭示的一實施例示出CFET的製造操作的各個視圖。
第22A圖、第22B圖及第22C圖圖示了根據本揭示的一 實施例示出CFET的製造操作的各個視圖。
第23A圖及第23B圖圖示了根據本揭示的一實施例示出CFET的製造操作的各個視圖。
第24A圖及第24B圖圖示了根據本揭示的一實施例示出CFET的製造操作的各個視圖。
第25A圖、第25B圖、第25C圖及第25D圖圖示了根據本揭示的一實施例示出CFET的製造操作的各個視圖。
第26A圖及第26B圖圖示了根據本揭示的一實施例示出CFET的製造操作的各個視圖。
第27A圖及第27B圖圖示了根據本揭示的一實施例示出CFET的製造操作的各個視圖。
第28A圖及第28B圖圖示了根據本揭示的另一實施例示出CFET的製造操作的各個視圖。
應理解，以下揭示提供了眾多不同的實施例或實例，以用於實現本揭示的不同特徵。下文描述部件及佈置的特定實施例或實例以簡化本揭示。當然，此等僅為實例且並不意欲為限制性。例如，元件的尺寸不限於所揭示的範圍或值，但可取決於製程條件及/或裝置的期望性質。此外，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括插入第一特徵及第二特徵而形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。各種特徵可出於簡便性及清晰目的而以不同比例任意繪製。
另外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所示出的一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)的關係。除了諸圖所描繪的定向外，空間相對性術語意欲涵蓋使用或操作中元件的不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且由此可同樣地解讀本文所使用的空間相對性描述詞。此外，術語「由…製成(being made of)」可意謂「包含(comprising)」或「由…組成(consisting of)」。
由於半導體元件的尺寸變小，標準單元的單元高度亦變小。將單元高度大體定義為在兩個電源供應線(VDD及VSS)之間的距離(節距)，並且大體由鰭結構及/或金屬線的數量及節距決定。VDD供應與VSS相比較高的電位。單元高度亦稱為軌跡高度。常見軌跡高度係7.5T、6.5T或5.5T，其中T係在標準單元上方延續的金屬線的最小節距。目前需要按比例縮小到4.5T或4T以進一步最小化半導體元件的尺寸。為了減小單元高度，已提出其中垂直堆疊p型FET及n型FET的互補FET(CFET)。
如第1圖所示，在CFET中，第一閘極全包圍場效電晶體(GAA FET)11在基板上方設置，並且第二GAA FET 12在第一GAA FET 11之上設置。第一GAA FET 11包括第一源極11S及第一汲極11D，並且第二GAA FET 12包括第二源極12S及第二汲極12D。在一些實施 例中，第一GAA FET的源極/汲極與第二GAA FET的源極/汲極電氣分離。包括閘極介電層及閘電極層的閘極結構10G通常在第一及第二GAA FET的通道區域周圍形成。在一些實施例中，第一GAA FET 11係第一導電類型(例如，n型)FET，並且第二GAA FET 12係與第一導電類型不同的第二導電類型(例如，p型)。在其他實施例中，第一及第二GAA FET具有相同導電類型。
第二(上部)GAA FET 12的源極耦接到第一電源供應線，例如，Vdd，且第一(底部)GAA FET 11的源極耦接到第二電源供應線，例如，Vss。注意到，電源供應線由相鄰單元共享(沿著第10A圖至第14D圖所示的Y方向)。
第2A圖至第14D圖圖示了根據本揭示的實施例的用於CFET的各種電源供應線(電源軌)佈置。
第2A圖、第2B圖及第2C圖圖示了根據本揭示的一實施例的垂直佈置的互補FET(CFET)的示意圖。第2A圖係根據本揭示的一實施例的CFET的立體圖，第2B圖係平面圖且第2C圖係橫截面圖。第2A圖至第2C圖圖示了使用CFET的CMOS反相器電路。在以下結構中，可能避免深觸點(例如，將源極或汲極連接到位於CFET之下的埋入電源供應線的觸點)。因此，可以減小寄生通孔電阻，並且可以避免形成具有高深寬比的深通孔(通常很困難)。
在一些實施例中，用於將功率供應到CFET的電 源供應線(電源軌)Vdd 310(例如，正電位)及Vss 320(例如，負或接地電位)的一個位於CFET之下，且電源供應線的另一個位於CFET之上。
在第2A圖至第2C圖中，CFET包括NMOS 111及在NMOS 111之上設置的PMOS 112。NMOS 111包括具有通道區域及源極/汲極區域的鰭或接線110、纏繞在鰭110的通道區域周圍的閘極結構120、纏繞在鰭110的源極區域周圍的源極觸點130以及纏繞在鰭110的汲極區域周圍的汲極觸點135。PMOS 112包括具有通道區域及源極/汲極區域的鰭或接線210、纏繞在鰭210的通道區域周圍的閘極120、纏繞在鰭210的源極區域周圍的源極觸點230以及纏繞在鰭210的汲極區域周圍的汲極觸點235。閘極120由NMOS 111及PMOS 112共享。
在一些實施例中，鰭110、210係由結晶半導體材料製成，諸如Si、SiGe、Ge、SiGeSn、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。在某些實施例中，使用Si。
在一些實施例中，閘極120包括閘極介電層、一或多個功函數調節層及主體閘電極層。在一些實施例中，閘極介電層包括一或多層介電材料，諸如氧化矽、氮化矽、或高介電常數介電材料、其他適宜介電材料、及/或其組合。高介電常數介電材料的實例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適宜的高介電 常數介電材料、及/或其組合。在一些實施例中，閘極介電層包括在通道層與介電材料之間形成的介面層。閘極介電層可由CVD、ALD或任何適宜方法形成。在一個實施例中，閘極介電層使用高度保形的沉積製程(諸如ALD)形成，以便確保在每個通道層周圍形成具有均勻厚度的閘極介電層。在一個實施例中，閘極介電層的厚度係在從約1nm至約6nm的範圍中。
閘電極層在閘極介電層上形成以圍繞每個通道層。閘電極層包括一或多層導電材料，諸如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適宜材料、及/或其組合。閘電極層可由CVD、ALD、電鍍、或其他適宜方法形成。
在本揭示的某些實施例中，一或多個功函數調節層設置在閘極介電層上。功函數調節層係由導電材料製成，諸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的單層，或者兩種或多種此等材料的多層。功函數調節層可藉由ALD、PVD、CVD、電子束蒸發、或其他適宜製程來形成。
在一些實施例中，NMOS 111的汲極觸點135及PMOS 112的源極觸點230由桿觸點125連接。在其他實施例中，不使用桿觸點，並且NMOS 111的汲極觸點135及PMOS 112的源極觸點230直接連接、或形成為單一連續層。
如第2A圖至第2C圖所示，NMOS 111的源極觸點130經由底部通孔觸點330耦接到電源供應線VSS，而PMOS 112的汲極觸點235經由頂部通孔觸點340耦接到電源供應線Vdd 310。在一些實施例中，電源供應線Vss 320位於NMOS 111之下，並且電源供應線Vdd 310位於PMOS 112之上。在一些實施例中，底部通孔觸點330的垂直長度(高度)實質上與頂部通孔觸點340的垂直長度(高度)相同。在一些實施例中，底部通孔觸點330的垂直長度(高度)係頂部通孔觸點340的高度的約0.5倍至2倍。在其他實施例中，底部通孔觸點330的垂直長度(高度)係頂部通孔觸點340的高度的約0.8倍至1.2倍。當尺寸差超出此等範圍時，通孔觸點的一個將為深觸點，並且因此寄生通孔電阻將增加，且需要形成具有高深寬比的深通孔(通常為困難的)。
在一些實施例中，如第2A圖所示，訊號線350、360及370設置在CFET上方。在一些實施例中，訊號線350經由通孔觸點342耦接到PMOS 112的源極觸點230，並且訊號線360經由通孔觸點344耦接到CFET的閘極(閘電極)120。在一些實施例中，訊號線360係反相器的輸入，且訊號線340係反相器的輸出。
在一些實施例中，電源供應線310以及訊號線350、360及370在相同金屬接線位準(M0)中形成，並且頂部通孔觸點340及通孔觸點342、344在相同通孔位準中形成。
在一些實施例中，NMOS 111的底部通孔觸點330、源極觸點130及汲極觸點135，PMOS 112的源極觸點230及汲極觸點235，桿觸點125，頂部通孔觸點340及/或通孔觸點342、344係由相同導電材料、或不同導電材料製成。導電材料係一或多層Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN、或任何其他適宜材料。在一些實施例中，在形成導電材料之前，矽化物層在鰭的源極/汲極區域上方形成。矽化物層包括一或多種WSi、CoSi、NiSi、TiSi、MoSi及TaSi。在一些實施例中，電源供應線310以及訊號線350、360及370係由一或多層Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN、或任何其他適宜材料製成。
在一些實施例中，如第2B圖及第2C圖所示，兩個鰭110及兩個鰭210分別水平佈置，並且由閘極120纏繞在周圍。在一些實施例中，每閘極的鰭數量可係三或多個，且直至10個。
在一些實施例中，NMOS 111的通道係由與PMOS 112的通道相同的材料製成，例如，Si。在其他實施例中，NMOS 111的通道係由與PMOS 112的通道不同的材料製成。在一些實施例中，NMOS 111的通道係由Si製成，並且PMOS 112的通道係由SiGe製成。
在第2A圖至第2C圖中，因為電源供應線的一個(例如，Vss 320)形成為埋入電源供應線，可能減小單元高度。
第3A圖、第3B圖及第3C圖圖示了根據本揭示的另一實施例的CFET的示意圖。第3A圖係根據本揭示的一實施例的CFET的立體圖，第3B圖係平面圖且第3C圖係橫截面圖。與關於第2A圖至第2C圖描述的以上實施例相同或類似的材料、構造、尺寸及/或製程可在以下實施例中採用，且可省略其詳細解釋。
在第3A圖至第3C圖中，CFET包括NMOS 111及在NMOS 111之下設置的PMOS 112。NMOS 111包括具有通道區域及源極/汲極區域的鰭110、纏繞在鰭的通道區域周圍的閘極120、纏繞在鰭的源極區域周圍的源極觸點130以及纏繞在鰭的汲極區域周圍的汲極觸點135。PMOS 112包括具有通道區域及源極/汲極區域的鰭210、纏繞在鰭的通道區域周圍的閘極120、纏繞在鰭的源極區域周圍的源極觸點230以及纏繞在鰭的汲極區域周圍的汲極觸點235。閘極由NMOS 111及PMOS 112共享。在一些實施例中，閘極包括閘極介電層、一或多個功函數調節層、及主體閘電極層。在一些實施例中，NMOS 111的汲極觸點135及PMOS 112的源極觸點230由桿觸點125連接。在其他實施例中，不使用桿觸點，並且NMOS 111的汲極觸點135及PMOS 112的源極觸點230直接連接、或形成為單一連續層。
如第3A圖至第3C圖所示，NMOS 111的源極觸點130經由頂部通孔觸點340耦接到電源供應線Vss 320，而PMOS 112的汲極觸點235經由底部通孔觸點 330耦接到電源供應線Vdd 310。電源供應線Vss 320位於NMOS 111之上，並且電源供應線Vdd 310位於PMOS 112之下。在一些實施例中，底部通孔觸點330的垂直長度(高度)係頂部通孔觸點340的高度的約0.5倍至2倍。當尺寸差超出此等範圍時，通孔觸點的一個將為深觸點，並且因此寄生通孔電阻將增加，且需要形成具有高深寬比的深通孔(通常為困難的)。在其他實施例中，底部通孔觸點330的垂直長度(高度)係頂部通孔觸點340的高度的約0.8倍至1.2倍。在第3A圖至第3C圖中，因為電源供應線的一個(例如，Vdd 310)形成為埋入電源供應線，可能減小單元高度。
第4圖圖示了根據本揭示的另一實施例的CFET的立體圖。與關於第2A圖至第3C圖描述的以上實施例相同或類似的材料、構造、尺寸及/或製程可在以下實施例中採用，且可省略其詳細解釋。
在第4圖中，CFET包括NMOS 111及在NMOS 111之上設置的PMOS 112。NMOS 111包括具有通道區域及源極/汲極區域的鰭110、纏繞在鰭的通道區域周圍的閘極120、纏繞在鰭的源極區域周圍的源極觸點130以及纏繞在鰭的汲極區域周圍的汲極觸點135。PMOS 112包括具有通道區域及源極/汲極區域的鰭210、纏繞在鰭的通道區域周圍的閘極120、纏繞在鰭的源極區域周圍的源極觸點230以及纏繞在鰭的汲極區域周圍的汲極觸點235。閘極由NMOS 111及PMOS 112共享。在一些實施例中， 閘極包括閘極介電層、一或多個功函數調節層、及主體閘電極層。在一些實施例中，NMOS 111的汲極觸點135及PMOS 112的源極觸點230由桿觸點125連接。在其他實施例中，不使用桿觸點，並且NMOS 111的汲極觸點135及PMOS 112的源極觸點230直接連接、或形成為單一連續層。
如第4圖所示，NMOS 111的源極觸點130耦接到在與源極觸點130相同的接線層中設置的電源供應線Vss 320，而PMOS 112的汲極觸點235經由頂部通孔觸點340耦接到電源供應線Vdd 310。電源供應線Vss 320位於與NMOS 111相同的位準(源極/汲極觸點層)且直接連接到NMOS 111的源極(鰭110的源極區域)，並且電源供應線Vdd 310位於PMOS 112之上。利用此結構，可能移除通孔形成製程(例如，330)。在第4圖中，因為電源供應線的一個(例如，Vss 320)在與NMOS 111相同的位準處形成，可能減小單元高度。
在一些實施例中，電源供應線Vss 320係由與NMOS 111的源極/汲極觸點130相同的材料製成。在其他實施例中，電源供應線Vss 320係由與NMOS 111的源極/汲極觸點130不同的材料製成。在一些實施例中，電源供應線Vss 320係一或多層Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN、或任何其他適宜材料。
第5圖圖示了根據本揭示的另一實施例的CFET的立體圖。與關於第2A圖至第4圖描述的以上實施例相 同或類似的材料、構造、尺寸及/或製程可在以下實施例中採用，且可省略其詳細解釋。
在第5圖中，CFET包括NMOS 111及在NMOS 111之下設置的PMOS 112。NMOS 111包括具有通道區域及源極/汲極區域的鰭110、纏繞在鰭的通道區域周圍的閘極120、纏繞在鰭的源極區域周圍的源極觸點130以及纏繞在鰭的汲極區域周圍的汲極觸點135。PMOS 112包括具有通道區域及源極/汲極區域的鰭210、纏繞在鰭的通道區域周圍的閘極120、纏繞在鰭的源極區域周圍的源極觸點230以及纏繞在鰭的汲極區域周圍的汲極觸點235。閘極由NMOS 111及PMOS 112共享。在一些實施例中，閘極包括閘極介電層、一或多個功函數調節層、及主體閘電極層。在一些實施例中，NMOS 111的汲極觸點135及PMOS 112的源極觸點230由桿觸點125連接。在其他實施例中，不使用桿觸點，並且NMOS 111的汲極觸點135及PMOS 112的源極觸點230直接連接、或形成為單一連續層。
如第5圖所示，NMOS 111的源極觸點130經由頂部通孔觸點340耦接到電源供應線Vss 320，而PMOS 112的汲極觸點235耦接到在與汲極觸點235相同的接線層中設置的電源供應線Vdd 310。電源供應線Vss 320位於NMOS 111之上，且電源供應線Vdd 310位於與PMOS 112相同的位準(源極/汲極觸點層)，並且直接連接到PMOS 112的汲極(鰭210的汲極區域)。 利用此結構，可能去除通孔形成製程(例如，330)。在第5圖中，因為電源供應線的一個(例如，Vdd 310)在與PMOS 112相同的位準處形成，可能減小單元高度。
在一些實施例中，電源供應線Vdd 310係由與PMOS 112的源極/汲極觸點235相同的材料製成。在其他實施例中，電源供應線Vss 320係由與NMOS 111的源極/汲極觸點130不同的材料製成。在一些實施例中，電源供應線Vss 320係一或多層Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN、或任何其他適宜材料。
第6圖圖示了根據本揭示的另一實施例的CFET的立體圖。與關於第2A圖至第5圖描述的以上實施例相同或類似的材料、構造、尺寸及/或製程可在以下實施例中採用，且可省略其詳細解釋。
在第6圖中，CFET包括NMOS 111及在NMOS 111之上設置的PMOS 112。NMOS 111包括具有通道區域及源極/汲極區域的鰭110、纏繞在鰭的通道區域周圍的閘極120、纏繞在鰭的源極區域周圍的源極觸點130以及纏繞在鰭的汲極區域周圍的汲極觸點135。PMOS 112包括具有通道區域及源極/汲極區域的鰭210、纏繞在鰭的通道區域周圍的閘極120、纏繞在鰭的源極區域周圍的源極觸點230以及纏繞在鰭的汲極區域周圍的汲極觸點235。閘極由NMOS 111及PMOS 112共享。在一些實施例中，閘極包括閘極介電層、一或多個功函數調節層、及主體閘電極層。在一些實施例中，NMOS 111的汲極觸點135 及PMOS 112的源極觸點230由桿觸點125連接。在其他實施例中，不使用桿觸點，並且NMOS 111的汲極觸點135及PMOS 112的源極觸點230直接連接、或形成為單一連續層。
如第6圖所示，NMOS 111的源極觸點130耦接到在與源極觸點130相同的層處設置的電源供應線Vss 320，並且PMOS 112的汲極觸點235耦接到在與汲極觸點235相同的層處設置的電源供應線Vdd 310。電源供應線Vss 320位於與NMOS 111相同的位準(源極/汲極觸點層)且直接連接到NMOS 111的源極(鰭110的源極區域)，並且電源供應線Vdd 310位於與PMOS 112相同的位準(源極/汲極觸點層)且直接連接到PMOS 112的汲極(鰭210的汲極區域)。利用此結構，可能去除通孔形成製程(例如，330及340)。在第6圖中，由於電源供應線Vdd 310及Vss 320分別在與PMOS 112及NMOS 111相同的位準處形成，故可以利用額外訊號線380並且可能減小單元高度，這是因為訊號線380與電源供應線相比較窄。
第7圖圖示了根據本揭示的另一實施例的CFET的立體圖。與關於第2A圖至第6圖描述的以上實施例相同或類似的材料、構造、尺寸及/或製程可在以下實施例中採用，且可省略其詳細解釋。
在第7圖中，CFET包括NMOS 111及在NMOS 111之下設置的PMOS 112。NMOS 111包括具有通道 區域及源極/汲極區域的鰭110、纏繞在鰭的通道區域周圍的閘極120、纏繞在鰭的源極區域周圍的源極觸點130以及纏繞在鰭的汲極區域周圍的汲極觸點135。PMOS 112包括具有通道區域及源極/汲極區域的鰭210、纏繞在鰭的通道區域周圍的閘極120、纏繞在鰭的源極區域周圍的源極觸點230以及纏繞在鰭的汲極區域周圍的汲極觸點235。閘極由NMOS 111及PMOS 112共享。在一些實施例中，閘極包括閘極介電層、一或多個功函數調節層、及主體閘電極層。在一些實施例中，NMOS 111的汲極觸點135及PMOS 112的源極觸點230由桿觸點125連接。在其他實施例中，不使用桿觸點，並且NMOS 111的汲極觸點135及PMOS 112的源極觸點230直接連接、或形成為單一連續層。
如第7圖所示，NMOS 111的源極觸點130耦接到在與源極觸點130相同的層處設置的電源供應線Vss 320，並且PMOS 112的汲極觸點235耦接到在與汲極觸點235相同的層處設置的電源供應線Vdd 310。電源供應線Vss 320位於與NMOS 111相同的位準(源極/汲極觸點層)且直接連接到NMOS 111的源極(鰭110的源極區域)，並且電源供應線Vdd 310位於與PMOS 112相同的位準(源極/汲極觸點層)且直接連接到PMOS 112的汲極(鰭210的汲極區域)。利用此結構，可能去除通孔形成製程(例如，330及340)。在第7圖中，由於電源供應線Vdd 310及Vss 320分別在與PMOS 112 及NMOS 111相同的位準處形成，可以利用額外訊號線380並且可能減小單元高度，這是因為訊號線380與電源供應線相比較窄。
第8圖圖示了根據本揭示的另一實施例的CFET的立體圖。與關於第2A圖至第7圖描述的以上實施例相同或類似的材料、構造、尺寸及/或製程可在以下實施例中採用，且可省略其詳細解釋。
在第8圖中，CFET包括NMOS 111及在NMOS 111之上設置的PMOS 112。NMOS 111包括具有通道區域及源極/汲極區域的鰭110、纏繞在鰭的通道區域周圍的閘極120、纏繞在鰭的源極區域周圍的源極觸點130以及纏繞在鰭的汲極區域周圍的汲極觸點135。PMOS 112包括具有通道區域及源極/汲極區域的鰭210、纏繞在鰭的通道區域周圍的閘極120、纏繞在鰭的源極區域周圍的源極觸點230以及纏繞在鰭的汲極區域周圍的汲極觸點235。閘極由NMOS 111及PMOS 112共享。在一些實施例中，閘極包括閘極介電層、一或多個功函數調節層、及主體閘電極層。在一些實施例中，NMOS 111的汲極觸點135及PMOS 112的源極觸點230由桿觸點125連接。在其他實施例中，不使用桿觸點，並且NMOS 111的汲極觸點135及PMOS 112的源極觸點230直接連接、或形成為單一連續層。
如第8圖所示，NMOS 111的源極觸點130經由底部通孔觸點330耦接到NMOS 111之下的電源供應 線Vss 320，而PMOS 112的汲極觸點235耦接到在與汲極觸點235相同的位準處設置的電源供應線Vdd 310。電源供應線Vdd 310位於與PMOS 112相同的位準(源極/汲極觸點層)且直接連接到PMOS 112的汲極(鰭210的汲極區域)，並且電源供應線Vss 320位於NMOS 111之下。利用此結構，可能移除通孔形成製程(例如，340)。
在一些實施例中，由於Vss 320及Vdd 310位於M0接線層(在CFET之上的第一金屬接線層)之下，額外接線(例如，訊號線380)可用於電氣連接(路由)的標準單元中，並且可能減小單元高度，這是因為訊號線380與電源供應線相比較窄。
第9圖圖示了根據本揭示的另一實施例的CFET的立體圖。與關於第2A圖至第8圖描述的以上實施例相同或類似的材料、構造、尺寸及/或製程可在以下實施例中採用，且可省略其詳細解釋。
在第9圖中，CFET包括NMOS 111及在NMOS 111之下設置的PMOS 112。NMOS 111包括具有通道區域及源極/汲極區域的鰭110、纏繞在鰭的通道區域周圍的閘極120、纏繞在鰭的源極區域周圍的源極觸點130以及纏繞在鰭的汲極區域周圍的汲極觸點135。PMOS 112包括具有通道區域及源極/汲極區域的鰭210、纏繞在鰭的通道區域周圍的閘極120、纏繞在鰭的源極區域周圍的源極觸點230以及纏繞在鰭的汲極區域周圍的汲極觸點235。閘極由NMOS 111及PMOS 112共享。在一些實施例中， 閘極包括閘極介電層、一或多個功函數調節層、及主體閘電極層。在一些實施例中，NMOS 111的汲極觸點135及PMOS 112的源極觸點230由桿觸點125連接。
如第9圖所示，NMOS 111的源極觸點130耦接到在與源極觸點130相同的位準處設置的電源供應線Vss 320，而PMOS 112的汲極觸點235經由底部通孔觸點330耦接到PMOS 112之下的電源供應線Vdd 310。電源供應線Vss 320位於與NMOS 111相同的位準(源極/汲極觸點層)且直接連接到NMOS 111的源極(鰭110的源極區域)，並且電源供應線Vdd 310位於PMOS 112之下。利用此結構，可能移除通孔形成製程(例如，340)。
在一些實施例中，由於Vss 320及Vdd 310位於M0接線層(在CFET之上的第一金屬接線層)之下，額外接線(例如，訊號線380)可用於電氣連接(路由或訊號線)的標準單元中，並且可能減小單元高度，這是因為訊號線380與電源供應線相比較窄。
第10A圖至第14D圖圖示了根據本揭示的實施例的M0接線佈局(俯視圖)。M0接線係在CFET之上的最低金屬接線層。在一些實施例中，CMOS單元係標準單元(單元程式庫)的一個並且具有標準單元高度。單元高度藉由例如鰭的數量及M0接線的數量來決定。
第10A圖圖示了在CFET之下埋入電源供應線Vdd 310及Vss 320二者的佈局。第10B圖對應於第2A圖至第2C圖及第3A圖至第3C圖，並且第10C圖對 應於第3A圖至第3C圖及第4圖。
在第10A圖中，單元高度H1係在一個標準單元中包括的訊號線沿著Y方向的節距T的四倍，這被稱為4T(軌跡)單元高度。在第10B圖中，藉由將電源供應線的一個(例如，Vdd 310)放置在M0層上，而將電源供應線的另一個(例如，VSS)放置在CFET之下，可能將單元高度H2從4T減小到3.5T。類似地，在第10C圖中，藉由將電源供應線的一個(例如，Vdd 310)放置在M0層上，而將電源供應線的另一個(例如，VSS)放置在與CFET的NMOS 111或PMOS 112相同的位準處，可能將單元高度從4T(軌跡)減小到3.5T。在一些實施例中，位於M0接線層處的電源供應線具有與剩餘訊號線相同的寬度。在其他實施例中，如第2A圖及第3A圖所示，位於M0接線層處的電源供應線具有與剩餘訊號線相比較寬的寬度，並且在此種情況下，單元高度H2係3.5T<H2
Figure 109111902-A0305-02-0024-1
4T。
與第10A圖類似，第11A圖圖示了在CFET之下埋入電源供應線Vdd 310及Vss 320二者的佈局。在第11B圖中，電源供應線的一個(例如，Vdd 310)在M0接線層處設置為額外接線，而電源供應線的另一個(例如，Vss 320)放置在CFET之下。在此種情況下，單元高度H3係4.5T。類似地，在第11C圖中，電源供應線的一個(例如，Vdd 310)在M0接線層處設置為額外接線，並且電源供應線的另一個(例如，Vss 320)在與CFET 的NMOS 111及PMOS 112相同的位準處設置。在此種情況下，單元高度H3係4.5T。
第12A圖圖示了在CFET之下埋入電源供應線Vdd 310及Vss 320的佈局。第12B圖對應於第2A圖至第2C圖及第3A圖至第3C圖，並且第12C圖對應於第3A圖及第4圖。
在第12A圖中，與第10A圖類似，單元高度H1係在一個標準單元中包括的訊號線沿著Y方向的節距T的四倍，這被稱為4T(軌跡)單元高度。在第12B圖中，電源供應線的一個(例如，Vdd 310)設置在M0層上，並且電源供應線的另一個(例如，VSS)放置在CFET之下。在一些實施例中，位於M0接線層處的電源供應線具有與剩餘訊號線相比較寬(例如，四倍)的寬度以維持在相鄰接線之間的空間，並且在此種情況下，單元高度H4係4T。類似地，在第12C圖中，電源供應線的一個(例如，Vdd 310)設置在M0層上，並且電源供應線的另一個(例如，Vss)放置在與CFET的NMOS 111或PMOS 112相同的位準處。當電源供應線的寬度係例如訊號線的寬度的四倍的時，單元高度H4係4T。
與第10A圖類似，第13A圖圖示了在CFET之下埋入電源供應線Vdd 310及Vss 320二者的佈局。在第13B圖中，電源供應線的一個(例如，Vdd 310)在M0接線層處設置為額外接線，而電源供應線的另一個(例如，Vss 320)放置在CFET之下。當電源供應線的寬度 係例如訊號線的寬度的四倍時，單元高度H5係4.5T。類似地，在第13C圖中，電源供應線的一個(例如，Vdd 310)在M0接線層處設置為額外接線，並且電源供應線的另一個(例如，Vss 320)在與CFET的NMOS 111或PMOS 112相同的位準處設置。當電源供應線的寬度係例如訊號線的寬度的四倍時，單元高度H5係4.5T。
第14A圖圖示了在具有3T單元高度(在一個單元中具有三個訊號線)的CFET之下埋入電源供應線Vdd 310及Vss 320二者的佈局。在第14B圖中，用於具有與訊號線相比較寬的寬度的電源供應線的一個(例如，Vdd 310)的額外電源供應線在M0接線層處設置，並且電源供應線的另一個(例如，Vss 320)在與CFET的NMOS 111或PMOS 112相同的位準處設置(參見第4圖及第5圖)。在一些實施例中，位於M0接線層處的額外電源供應線具有為訊號線寬度的四倍的寬度以維持在相鄰接線之間的空間。在此種情況下，單元高度係4T。在第14C圖中，電源供應線的一個(例如，Vdd 310)在與CFET的NMOS 111或PMOS 112相同的位準處設置，並且電源供應線的另一個(例如，Vss 320)在CFET之下設置(參見第8圖及第2A圖)，並且單元高度係4T。在第14D圖中，電源供應線均在與CFET的NMOS 111或PMOS 112相同的位準處設置(參見第6圖及第7圖)，並且單元高度係4T。
第15A圖至第28B圖圖示了根據本揭示的一實施 例的用於埋入電源供應接線的連續製造操作。將理解，額外操作可以在第15A圖至第28B圖所示的製程之前、期間、及之後提供，且可替代或消除下文所描述的一些操作而獲得本方法的額外實施例。操作/製程的順序係可互換的。除非另外說明，半導體層及基板係結晶的。與關於第1圖至第14D圖描述的以上實施例相同或類似的材料、構造、尺寸及/或製程可在以下實施例中採用，且可省略其詳細解釋。
如第15A圖所示，包括第一半導體層1022及第二半導體層1024的一或多個鰭結構1020在基板1010上方形成的鰭底部結構1026上方交替地堆疊。在一些實施例中，基板1010係由下列製成：適宜的元素半導體，諸如矽、金剛石或鍺；適宜的合金或化合物半導體，諸如第IV族化合物半導體(鍺矽(SiGe)、碳化矽(SiC)、碳化矽鍺(SiGeC)、GeSn、SiSn、SiGeSn)、第III-V族化合物半導體(例如，砷化鎵(GaAs)、砷化銦鎵(InGaAs)、砷化銦(InAs)、磷化銦(InP)、銻化銦(InSb)、磷化鎵砷(GaAsP)、或磷化鎵銦(GaInP))、或類似者。另外，基板1010可包括可針對效能增強而產生應變的磊晶層(epi-層)及/或可包括絕緣體上矽(SOI)結構。
在一些實施例中，兩個第二半導體層及兩個第一半導體層交替地在基板上方磊晶形成，並且隨後圖案化為鰭結構1020。
在一些實施例中，第一半導體層1022係由Si製 成，並且第二半導體層1024係由SiGe製成。在其他實施例中，第一半導體層1022係由SiGe製成，並且第二半導體層1024係由Si製成。在某些實施例中，第一半導體層1022係由SiGe製成，並且第二半導體層1024係由具有與第一半導體層1022不同的Ge濃度的SiGe製成。取決於設計及元件需求，第一半導體層1022的厚度在一些實施例中係在從約5nm至約30nm的範圍中，且在其他實施例中係在從約10nm至約20nm的範圍中。取決於設計及元件需求，第二半導體層1024的厚度在一些實施例中係在從約10nm至約50nm的範圍中，且在其他實施例中係在從約15nm至約30nm的範圍中。
鰭結構1020可藉由任何適宜方法圖案化。例如，鰭結構可使用一或多個光微影製程(包括雙圖案化或多圖案化製程)來圖案化。大體上，雙圖案化或多圖案化製程結合光微影及自對準製程，從而允許產生具有例如與可另外使用單個、直接光微影製程獲得的節距相比較小的節距的圖案。例如，在一個實施例中，虛設層在基板上方形成並且使用光微影製程圖案化。間隔件使用自對準製程在圖案化的虛設層旁邊形成。隨後移除虛設層，並且可隨後使用剩餘間隔件來圖案化鰭。
在其他實施例中，鰭結構1020可以藉由使用硬遮罩圖案1025作為蝕刻遮罩來圖案化。在一些實施例中，硬遮罩圖案1025包括第一遮罩層及在第一遮罩層上設置的第二遮罩層。在一些實施例中，第一遮罩層係由氧化矽 製成的墊氧化物層，其可以藉由熱氧化形成，並且第二遮罩層係由氮化矽(SiN)製成，其藉由化學氣相沉積(CVD)(包括低壓CVD(LPCVD)及電漿增強CVD(PECVD))、物理氣相沉積(PVD)、原子層沉積(ALD)、或其他適宜製程形成。藉由使用包括光微影及蝕刻的圖案化操作將所沉積的硬遮罩層圖案化為硬遮罩圖案1025。隨後，第一半導體層1022、第二半導體層1024及基板1010藉由使用硬遮罩圖案1025作為蝕刻遮罩來圖案化為在X方向上延伸的鰭結構1020。在第15A圖至第15C圖中，四個鰭結構1020在Y方向上佈置。但鰭結構的數量不限於且可為一個、兩個三個或者五個或多個。在一些實施例中，一或多個虛設鰭結構在鰭結構1020的兩側上形成，以在圖案化操作中改進圖案保真度。
隨後，如第15B圖所示，形成用於淺溝槽隔離(STI)的絕緣層以將鰭結構1020嵌入其中。絕緣層1030包括藉由LPCVD(低壓化學氣相沉積)、電漿CVD或可流動CVD形成的一或多層絕緣材料，例如，二氧化矽、氮氧化矽及/或氮化矽。在可流動CVD中，沉積可流動介電材料而非氧化矽。如其名稱表示，可流動介電材料可以在沉積期間「流動」以填充間隙或具有高深寬比的空間。通常，將各種化學試劑添加到含矽前驅物以允許沉積的膜流動。在一些實施例中，添加氮氫化物黏接劑。可流動介電前驅物(特別地可流動氧化矽前驅物)的實例包括矽酸鹽、矽氧烷、甲基倍半氧矽烷(MSQ)、氫倍半氧矽烷(HSQ)、 MSQ/HSQ、全氫矽氮烷(TCPS)、全氫-多晶矽氮烷(PSZ)、正矽酸四乙酯(TEOS)、或矽烷基胺，諸如三矽烷基胺(TSA)。在多操作製程中形成此等可流動氧化矽材料。在沉積可流動膜之後，此可流動膜經固化並且隨後退火以移除不期望的元素來形成氧化矽。當移除不期望的元素時，可流動膜緻密化並且收縮。在一些實施例中，進行多個退火製程。固化及退火可流動膜多於一次。可流動膜可由硼及/或磷摻雜。在一些實施例中，隔離絕緣層1030可以藉由一或多層SOG、SiO、SiON、SiOCN或氟摻雜的矽酸鹽玻璃(FSG)來形成。在一些實施例中，在形成隔離絕緣區域1030之前，一或多個襯墊層(未圖示)在基板1010以及鰭結構1020的底部的側壁上方形成。
接下來，如第15C圖所示，溝槽開口1035藉由使用一或多個微影及蝕刻操作在隔離絕緣層1030中形成。
在一些實施例中，如第16A圖所示，在溝槽開口中形成襯墊絕緣層1040之後，導電材料1050在溝槽開口中填充。襯墊層1040包括一或多種氧化矽、氮化矽、SiON、SiOC、SiOCN或任何其他適宜材料。導電材料1050包括藉由ALD、PVD、CVD、電鍍或任何其他適宜方法形成的一或多種導電材料，諸如摻雜多晶矽、W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt,、及Zr。在形成導電材料1050之後，執行平坦化操作，諸如化學機械研 磨(CMP)操作。
隨後，如第16B圖所示，導電材料1050向下凹陷至給定深度以形成上部開口1045。如第16C圖所示，上部開口1045用絕緣材料1055填充。絕緣材料1055包括一或多種氧化矽、氮化矽、SiON、SiOC、SiOCN或任何其他適宜材料。
如第17A圖及第17B圖所示，在形成絕緣材料1055之後，執行回蝕操作以暴露鰭結構1020的上部。在一些實施例中，使用單一蝕刻製程、或多個蝕刻製程(包括乾式蝕刻、化學蝕刻、或濕式清潔製程)凹陷隔離絕緣層1030、襯墊層1040及絕緣層1055。在一些實施例中，亦移除硬遮罩圖案1025。
如第17A圖所示，絕緣材料1055的部分餘留在導電材料1050上，這對應於埋入電源供應接線310或320。第17C圖圖示了在形成埋入電源供應接線1050(310或320)之後的平面圖。在一些實施例中，將埋入電源供應接線1050切割為用於不同電位的接線件。
接下來，如第18A圖至第18C圖所示，形成一或多個閘極結構1060。在一些實施例中，閘極結構1060係隨後用金屬閘電極替代的犧牲閘極結構。在一些實施例中，犧牲閘極結構1060包括結構閘極介電層1062及結構閘電極層1064。另外，閘極側壁間隔件1065在犧牲閘電極的相對側面上形成。
虛設閘極介電層的毯覆層在暴露的鰭結構上方形 成。虛設閘極介電層包括一或多層氧化矽、氮化矽及/或氮氧化矽。虛設閘電極層隨後在虛設閘極介電層上沉積，使得鰭結構完全嵌入虛設閘電極層中。虛設閘電極層包括矽，諸如多晶矽或非晶矽。在一些實施例中，虛設閘電極層經歷平坦化操作。虛設閘極介電層1062及虛設閘電極層1064使用CVD(包括LPCVD及PECVD)、PVD、ALD、或其他適宜製程沉積。隨後，遮罩層在虛設閘電極層上方形成。在一些實施例中，遮罩層包括墊SiN層及氧化矽遮罩層。接下來，如第18A圖及第18B圖所示，對遮罩層執行圖案化操作，藉此形成硬遮罩圖案，並且將虛設閘電極層圖案化為虛設閘電極。虛設閘極結構在鰭結構的一部分(將為通道區域)上方形成。虛設閘極結構定義CFET的通道區域。
如第19A圖及第19B圖所示，在形成虛設閘極結構1060之後，形成層間介電(ILD)層1080。在一些實施例中，在形成ILD層之前，形成蝕刻終止層(未圖示)。蝕刻終止層係由氮化矽或基於氮化矽的材料(例如，SiON、SiCN或SiOCN)製成。用於ILD層的材料包括化合物，包含Si、O、C及/或H，諸如氧化矽、SiCOH及SiOC。有機材料(諸如聚合物)可用於ILD層1080。在形成ILD層1080之後，執行平坦化操作，諸如回蝕操作及/或化學機械研磨(CMP)製程，以暴露犧牲閘電極層1064。
隨後，如第20A圖及第20B圖所示，移除犧牲閘電極1064及犧牲閘極介電層1062，藉此形成閘極空間 1068。犧牲閘極結構1064可以使用電漿乾式蝕刻及/或濕式蝕刻來移除。當犧牲閘電極1064係多晶矽時，濕式蝕刻劑(諸如TMAH溶液)可以用於選擇性移除犧牲閘電極1064。亦藉由濕式及/或乾式蝕刻移除虛設閘極介電層1062。
如第21A圖及第21B圖所示，在閘極空間1068中暴露鰭結構之後，移除第二半導體層1024，藉此形成半導體接線結構1022(第一半導體層)。
當第一半導體層1022係Si且第二半導體層1024係SiGe時，第二半導體層1024可以使用濕式蝕刻劑選擇性移除，濕式蝕刻劑諸如，但不限於，氫氧化銨(NH4OH)、四甲基氫氧化銨(TMAH)、乙二胺鄰苯二酚(EDP)、氫氧化鉀(KOH)溶液、氫氯酸(HCl)溶液、或熱氨溶液。如第21B圖所示，第二半導體層1024餘留在源極/汲極區域中。
隨後，如第22A圖至第22C圖所示，形成金屬閘極結構1090。在形成第一半導體層1022的半導體接線(鰭)作為通道區域之後，在每個通道區域(第一半導體層1022的接線或鰭)周圍形成閘極介電層1092，並且閘電極層在閘極介電層1092上形成。
在某些實施例中，閘極介電層1092包括一或多層介電材料，諸如氧化矽、氮化矽、或高介電常數介電材料、其他適宜介電材料、及/或其組合。高介電常數介電材料的實例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、 HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適宜的高介電常數介電材料、及/或其組合。在一些實施例中，閘極介電層1092包括在通道層與介電材料之間形成的介面層(未圖示)。閘極介電層1092可藉由CVD、ALD或任何適宜方法形成。在一個實施例中，閘極介電層1092使用高度保形的沉積製程(諸如ALD)形成，以便確保在每個通道層周圍形成具有均勻厚度的閘極介電層。
閘電極層1096在閘極介電層1092上形成以圍繞每個通道層。閘電極層1096包括一或多層導電材料，諸如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適宜材料、及/或其組合。閘電極層1096可藉由CVD、ALD、電鍍、或其他適宜方法形成。閘電極層1096亦在第一ILD層1080的上表面上方沉積，並且隨後例如藉由使用CMP平坦化第一ILD層1080上方形成的閘極介電層1092及閘電極層1096，直至露出第一ILD層1080的頂表面。
在本揭示的某些實施例中，一或多個功函數調節層1094插入閘極介電層1092與閘電極層1096之間。功函數調節層1094係由導電材料製成，諸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、或TiAlC的單層，或者兩種或多種此等材料的多層。對於n通道FET而言，一或多種TaN、TaAlC、TiN、 TiC、Co、TiAl、HfTi、TiSi及TaSi用作功函數調節層1094，並且對於p通道FET而言，一或多種TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co用作功函數調節層1094。功函數調節層1094可藉由ALD、PVD、CVD、電子束蒸發、或其他適宜製程形成。
在形成金屬閘極結構之後，第二ILD層藉由CVD或其他適宜方法在第一ILD層1080上方形成。第二ILD層的材料可以與第一ILD層相同或不同。在以下圖式中，第一ILD層1080及第二ILD層的組合被稱為ILD層1085。
隨後，如第23A圖及第23B圖所示，圖案化ILD層1085以藉由使用一或多個微影及蝕刻操作來暴露鰭結構的源極/汲極區域的部分，用於形成開口1088。
隨後，如第24A圖及第24B圖所示，移除源極/汲極區域中的第二半導體層1024。當第一半導體層1022係Si且第二半導體層1024係SiGe時，第二半導體層1024可以使用濕式蝕刻劑選擇性移除，濕式蝕刻劑諸如，但不限於，NH4OH、TMAH、EDP、KOH溶液、HCl溶液、或熱氨溶液。在一些實施例中，內部間隔件1100在金屬閘極結構的端面上形成。
另外，移除絕緣材料層1055，並且隨後如第25A圖及第25B圖所示，在開口中形成一或多個導電材料層1200作為源極/汲極電極，以與半導體接線(鰭)(在一些實施例中係NMOS的鰭110)的源極/汲極區域接觸。 第25C圖係平面圖。導電材料層1200亦與埋入電源供應接線1050接觸，並且因此，NMOS的源極電氣連接到埋入電源供應接線1050。在一些實施例中，導電材料層(源極/汲極電極)1200係一或多層Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN、或任何其他適宜材料。在一些實施例中，如第25D圖所示，導電層(源極/汲極電極)1200在NMOS的汲極區域上方形成。
隨後，如第26A圖及第26B圖所示，絕緣層1300在源極/汲極電極1200上方形成。絕緣層1300係一或多種氧化矽、氮氧化矽、氮化矽、低介電常數材料或任何其他適宜的絕緣材料。
接下來，如第27A圖所示，藉由使用一或多個微影操作圖案化絕緣層1300以形成開口，並且開口用一或多個導電材料層1350填充以與NMOS的鰭110(第一半導體層1022)的源極/汲極區域及PMOS的鰭210(第一半導體層1022)的源極/汲極區域接觸。
另外，如第27B圖所示，藉由使用一或多個微影操作圖案化絕緣層1300以形成開口，並且開口用一或多個導電材料層1400填充以與PMOS的鰭210(第一半導體層1022)的源極/汲極區域接觸。
當如第25D圖所示源極/汲極觸點1200在NMOS的鰭110的源極及汲極區域二者上形成時，如第28A圖及第28B圖所示，源極汲極觸點1350與源極/汲極觸點1200接觸而形成。
本文描述的各個實施例或實例提供了優於現有技術的若干優點。例如，在本揭示中，由於垂直堆疊不同導電類型的GAA FET，並且電源供應線Vdd及Vss設置在垂直方向上的不同位準處，可能減小半導體元件(諸如SRAM)的面積。
將理解，本文不一定論述所有優點，不需要針對所有實施例或實例的特定優點，且其他實施例或實例可提供不同優點。
根據本揭示的一個態樣，具有標準單元的半導體元件包括第一電源供應線、第二電源供應線、在基板上方設置的第一閘極全包圍場效電晶體(GAA FET)、以及在第一GAA FET之上設置的第二GAA FET。第一電源供應線及第二電源供應線的一個位於第一GAA FET之下，並且第一電源供應線及第二電源供應線的另一個位於第二GAA FET之上。在以上及以下實施例的一或多個中，位於第一GAA FET之下的第一電源供應線及第二電源供應線的一個經由底部通孔觸點耦接到第一GAA FET。在以上及以下實施例的一或多個中，位於第二GAA FET之上的第一電源供應線及第二電源供應線的另一個經由頂部通孔觸點耦接到第二GAA FET。在以上及以下實施例的一或多個中，第一GAA FET係n型FET，且第二GAA FET係p型FET，第一電源供應線係VSS，且第二電源供應線係VDD，並且第一電源供應線位於第一GAA FET之下，且第二電源供應線位於第二GAA FET之上。在以上及以 下實施例的一或多個中，第一GAA FET係p型FET，且第二GAA FET係n型FET，第一電源供應線係VDD且第二電源供應線係VSS，並且第一電源供應線位於第一GAA FET之下，且第二電源供應線位於第二GAA FET之上。在以上及以下實施例的一或多個中，第一GAA FET及第二GAA FET共享閘極，且標準單元係反相器電路。
根據本揭示的另一態樣，具有標準單元的半導體元件包括第一電源供應線、第二電源供應線、在基板上方設置的第一閘極全包圍場效電晶體(GAA FET)、以及在第一GAA FET之上設置的第二GAA FET。第一電源供應線及第二電源供應線的一個位於與第一GAA FET相同的位準，並且第一電源供應線及第二電源供應線的另一個位於第二GAA FET之上。在以上及以下實施例的一或多個中，位於第二GAA FET之上的第一電源供應線及第二電源供應線的另一個經由頂部通孔觸點耦接到第二GAA FET。在以上及以下實施例的一或多個中，第一GAA FET係n型FET，且第二GAA FET係p型FET，第一電源供應線係VSS，且第二電源供應線係VDD，並且第一電源供應線位於與第一GAA FET相同的位準，且第二電源供應線位於第二GAA FET之上。在以上及以下實施例的一或多個中，第一GAA FET包括與第一GAA FET的源極接觸的源極觸點，且第一電源供應線直接連接到源極觸點。在以上及以下實施例的一或多個中，第一GAA FET係p型FET，且第二GAA FET係n型FET，第一電源 供應線係VDD且第二電源供應線係VSS，並且第一電源供應線位於與第一GAA FET相同的位準，且第二電源供應線位於第二GAA FET之上。在以上及以下實施例的一或多個中，第一GAA FET包括與第一GAA FET的汲極接觸的汲極觸點，並且第一電源供應線直接連接到汲極觸點。在以上及以下實施例的一或多個中，第一GAA FET及第二GAA FET共享閘極，且標準單元係反相器電路。根據本揭示的另一態樣，具有標準單元的半導體元件包括第一電源供應線、第二電源供應線、在基板上方設置的第一閘極全包圍場效電晶體(GAA FET)、以及在第一GAA FET之上設置的第二GAA FET。第一電源供應線及第二電源供應線的一個位於與第一GAA FET相同的位準，並且第一電源供應線及第二電源供應線的另一個位於與第二GAA FET相同的位準。在以上及以下實施例的一或多個中，第一GAA FET係n型FET，且第二GAA FET係p型FET，第一電源供應線係VSS且第二電源供應線係VDD，並且第一電源供應線位於與第一GAA FET相同的位準，並且第二電源供應線位於與第二GAA FET相同的位準。在以上及以下實施例的一或多個中，第一GAA FET包括與第一GAA FET的源極接觸的源極觸點，第二GAA FET包括與第二GAA FET的汲極接觸的汲極觸點，第一電源供應線直接連接到源極觸點，並且第二電源供應線直接連接到汲極觸點。在以上及以下實施例的一或多個中，第一GAA FET係p型FET，且第二GAA FET係n型 FET，第一電源供應線係VDD且第二電源供應線係VSS，並且第一電源供應線位於與第一GAA FET相同的位準，且第二電源供應線位於與第二GAA FET相同的位準。在以上及以下實施例的一或多個中，第一GAA FET包括與第一GAA FET的汲極接觸的汲極觸點，第二GAA FET包括與第一GAA FET的源極接觸的源極觸點，第一電源供應線直接連接到汲極觸點，並且第二電源供應線直接連接到源極觸點。在以上及以下實施例的一或多個中，第一GAA FET及第二GAA FET共享閘極，且標準單元係反相器電路。在以上及以下實施例的一或多個中，第一GAA FET的通道係由與第二GAA FET的通道相同的材料製成。
根據本揭示的另一態樣，具有標準單元的半導體元件包括第一電源供應線、第二電源供應線、在基板上方設置的第一閘極全包圍場效電晶體(GAA FET)、以及在第一GAA FET之上設置的第二GAA FET。第一電源供應線及第二電源供應線的一個位於第一GAA FET之下，並且第一電源供應線及第二電源供應線的另一個位於與第二GAA FET相同的位準。在以上及以下實施例的一或多個中，位於第一GAA FET之下的第一電源供應線及第二電源供應線的一個經由底部通孔觸點耦接到第一GAA FET。在以上及以下實施例的一或多個中，第一GAA FET係n型FET，且第二GAA FET係p型FET，第一電源供應線係VSS，且第二電源供應線係VDD，並且第一電源供 應線位於第一GAA FET之下，且第二電源供應線位於與第二GAA FET相同的位準。在以上及以下實施例的一或多個中，第二GAA FET包括與第二GAA FET的汲極接觸的汲極觸點，並且第二電源供應線直接連接到源極觸點。在以上及以下實施例的一或多個中，第一GAA FET係p型FET，且第二GAA FET係n型FET，第一電源供應線係VDD且第二電源供應線係VSS，並且第一電源供應線位於第一GAA FET之下，且第二電源供應線位於與第二GAA FET相同的位準。在以上及以下實施例的一或多個中，第二GAA FET包括與第二GAA FET的源極接觸的源極觸點，並且第二電源供應線直接連接到源極觸點。在以上及以下實施例的一或多個中，第一GAA FET及第二GAA FET共享閘極，且標準單元係反相器電路。
根據本揭示的另一態樣，具有標準單元的半導體元件包括第一電源供應線、第二電源供應線、在基板上方設置的第一閘極全包圍場效電晶體(GAA FET)、以及在第一GAA FET之上設置的第二GAA FET。第一電源供應線及第二電源供應線位於彼此垂直的不同位準。
根據本揭示的另一態樣，在製造具有標準單元的半導體元件的方法中，埋入電源線在基板上方設置的隔離絕緣層中的兩個鰭結構之間形成，形成包括第一閘極全包圍FET(GAA FET)及在第一GAA FET上方堆疊的第二GAA FET的垂直堆疊的互補MOS FET(CFET)，上部電源線在CFET上方形成，第一GAA FET的源極連接到 埋入電源線，並且第二GAA FET的源極連接到上部電源線。
上文概述了若干實施例或實例的特徵，使得熟習此項技術者可更好地理解本揭示的態樣。熟習此項技術者應瞭解，可輕易使用本揭示作為設計或修改其他製程及結構的基礎，以便實施本文所介紹的實施例或實例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示的精神及範疇，且可在不脫離本揭示的精神及範疇的情況下產生本文的各種變化、替代及更改。
110:鰭或接線
111:NMOS
112:PMOS
120:閘極結構
125:桿觸點
130:源極觸點
135:汲極觸點
210:鰭或接線
230:源極觸點
235:汲極觸點
310:電源供應線Vdd
320:電源供應線Vss
330:底部通孔觸點
340:頂部通孔觸點
342:通孔觸點
344:通孔觸點
350:訊號線
360:訊號線
370:訊號線

Claims (10)

  1. 一種具有一標準單元的半導體元件，包含：一第一電源供應線；一第二電源供應線；在一基板上方設置的一第一閘極全包圍場效電晶體(GAA FET)；以及在該第一GAA FET之上設置的一第二GAA FET，其中：該第一GAA FET及該第二GAA FET共享一閘極，以及該第一電源供應線及該第二電源供應線位於彼此垂直的不同位準，該第一電源供應線及該第二電源供應線的一個位於該第一GAA FET之下，並且該第一電源供應線及該第二電源供應線的另一個位於該第二GAA FET之上。
  2. 如請求項1所述之半導體元件，其中位於該第一GAA FET之下的該第一電源供應線及該第二電源供應線的該一個經由一底部通孔觸點耦接到該第一GAA FET。
  3. 如請求項2所述之半導體元件，其中該底部通孔觸點接觸位於該第一GAA FET之下的該第一電源供應線及該第二電源供應線的該個的一頂面。
  4. 如請求項1所述之半導體元件，其中位於該第二GAA FET之上的該第一電源供應線及該第二電源供應線的該另一個經由一頂部通孔觸點耦接到該第二GAA FET。
  5. 一種具有一標準單元的半導體元件，包含：一第一電源供應線；一第二電源供應線；在一基板上方設置的一第一閘極全包圍場效電晶體(GAA FET)；以及在該第一GAA FET之上設置的一第二GAA FET，其中：該第一GAA FET及該第二GAA FET共享一閘極，該第一電源供應線及該第二電源供應線位於彼此垂直的不同位準，該第一電源供應線及該第二電源供應線的一個位於與該第一GAA FET相同的一位準，該第一電源供應線及該第二電源供應線的該另一個位於該第二GAA FET之上，位於該第二GAA FET之上的該第一電源供應線及該第二電源供應線的該另一個經由一頂部通孔觸點耦接到該第二GAA FET，且該頂部通孔觸點接觸位於該第二GAA FET之上的該第一電源供應線及該第二電源供應線的該另一個的一底面。
  6. 一種具有一標準單元的半導體元件，包含：一第一電源供應線；一第二電源供應線；在一基板上方設置的一第一閘極全包圍場效電晶體(GAA FET)；以及 在該第一GAA FET之上設置的一第二GAA FET，其中：該第一GAA FET及該第二GAA FET共享一閘極，該第一電源供應線及該第二電源供應線位於彼此垂直的不同位準，該第一電源供應線及該第二電源供應線的一個位於與該第一GAA FET相同的一位準，並且該第一電源供應線及該第二電源供應線的該另一個位於與該第二GAA FET相同的一位準。
  7. 如請求項6所述之半導體元件，其中：該第一GAA FET係一n型FET，且該第二GAA FET係一p型FET，該第一電源供應線供應與該第二電源供應線相比較低的一電位，並且該第一電源供應線位於與該第一GAA FET相同的該位準且該第二電源供應線位於與該第二GAA FET相同的該位準。
  8. 如請求項6所述之半導體元件，其中該第一電源供應線及該第二電源供應線相對於該閘極位於同側。
  9. 一種具有一標準單元的半導體元件，包含：一第一電源供應線；一第二電源供應線；在一基板上方設置的一第一閘極全包圍場效電晶體(GAA FET)；以及 在該第一GAA FET之上設置的一第二GAA FET，其中：該第一GAA FET及該第二GAA FET共享一閘極，該第一電源供應線及該第二電源供應線位於彼此垂直的不同位準，該第一電源供應線及該第二電源供應線的一個位於該第一GAA FET之下，並且該第一電源供應線及該第二電源供應線的該另一個位於與該第二GAA FET相同的一位準。
  10. 如請求項9所述之半導體元件，其中位於該第一GAA FET之下的該第一電源供應線及該第二電源供應線的該個經由一底部通孔觸點耦接到該第一GAA FET，且該底部通孔觸點接觸位於該第一GAA FET之下的該第一電源供應線及該第二電源供應線的該個的一頂面。
TW109111902A 2019-04-15 2020-04-09 具有標準單元的半導體元件及其製造方法 TWI740447B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962834117P 2019-04-15 2019-04-15
US62/834,117 2019-04-15
US16/797,890 US11063045B2 (en) 2019-04-15 2020-02-21 Semiconductor device and method of manufacturing the same
US16/797,890 2020-02-21

Publications (2)

Publication Number Publication Date
TW202042310A TW202042310A (zh) 2020-11-16
TWI740447B true TWI740447B (zh) 2021-09-21

Family

ID=72748106

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109111902A TWI740447B (zh) 2019-04-15 2020-04-09 具有標準單元的半導體元件及其製造方法

Country Status (3)

Country Link
US (2) US11063045B2 (zh)
CN (1) CN111834361B (zh)
TW (1) TWI740447B (zh)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11126775B2 (en) 2019-04-12 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. IC layout, method, device, and system
DE102020109326B4 (de) 2019-04-12 2024-07-25 Taiwan Semiconductor Manufacturing Co. Ltd. Ic-vorrichtung, verfahren zum herstellen und verfahren zum herstellen eines layout-diagramms
US11488947B2 (en) * 2019-07-29 2022-11-01 Tokyo Electron Limited Highly regular logic design for efficient 3D integration
US11469321B2 (en) * 2020-02-27 2022-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
US11646318B2 (en) * 2020-09-30 2023-05-09 Tokyo Electron Limited Connections from buried interconnects to device terminals in multiple stacked devices structures
WO2022094041A1 (en) * 2020-10-30 2022-05-05 Tokyo Electron Limited High precision 3d metal stacking for a plurality of 3d devices
US20220173039A1 (en) * 2020-11-30 2022-06-02 Qualcomm Incorporated Self-aligned low resistance buried power rail through single diffusion break dummy gate
US11923364B2 (en) 2020-12-04 2024-03-05 Tokyo Electron Limited Double cross-couple for two-row flip-flop using CFET
CN114695261A (zh) * 2020-12-28 2022-07-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US12374623B2 (en) 2021-01-18 2025-07-29 Samsung Electronics Co., Ltd. Stacked semiconductor device architecture
US12051692B2 (en) * 2021-02-16 2024-07-30 Intel Corporation Integrated circuit structure with front side signal lines and backside power delivery
US12062658B2 (en) * 2021-03-31 2024-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming an integrated circuit having transistor gates over an interconnection structure
KR102866471B1 (ko) * 2021-06-24 2025-09-29 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US11764154B2 (en) * 2021-07-30 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Power rail and signal line arrangement in integrated circuits having stacked transistors
KR20230045654A (ko) * 2021-09-27 2023-04-05 삼성전자주식회사 3차원 반도체 소자 및 그의 제조 방법
TW202329256A (zh) * 2021-10-21 2023-07-16 日商東京威力科創股份有限公司 半導體裝置的製造方法及半導體裝置
CN116072675B (zh) * 2021-11-03 2025-11-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US12131996B2 (en) 2022-03-28 2024-10-29 Samsung Electronics Co., Ltd. Stacked device with backside power distribution network and method of manufacturing the same
US12278184B2 (en) * 2022-03-31 2025-04-15 International Business Machines Corporation Vertically-stacked field effect transistor cell
KR20230165572A (ko) 2022-05-27 2023-12-05 삼성전자주식회사 반도체 장치 및 그의 제조 방법
KR20240006243A (ko) 2022-07-06 2024-01-15 삼성전자주식회사 반도체 장치
TWI855710B (zh) * 2022-11-30 2024-09-11 美商萬國商業機器公司 具有電源條形成之延遲中線閘極切割
US20240321337A1 (en) * 2023-03-20 2024-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Power control circuit for memory circuit based on complementary field effect transistor devices
KR20240154268A (ko) * 2023-04-18 2024-10-25 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법
US20240355726A1 (en) * 2023-04-19 2024-10-24 Taiwan Semiconductor Manufacturing Company Limited Back-end-of-line cmos inverter having twin channels and one gate electrode and methods of forming the same
EP4543166A1 (en) * 2023-09-27 2025-04-23 Samsung Electronics Co., Ltd Integrated circuit devices including lower interconnect metal layers at cell boundaries and methods of forming the same
US12494430B2 (en) 2023-09-27 2025-12-09 Samsung Electronics Co., Ltd. Integrated circuit devices including lower interconnect metal layers at cell boundaries and methods of forming the same
WO2025079233A1 (ja) * 2023-10-13 2025-04-17 株式会社ソシオネクスト 半導体装置
WO2025079232A1 (ja) * 2023-10-13 2025-04-17 株式会社ソシオネクスト 半導体装置
WO2025243156A1 (ja) * 2024-05-23 2025-11-27 株式会社半導体エネルギー研究所 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201735182A (zh) * 2015-12-26 2017-10-01 英特爾股份有限公司 使用共享共閘極之堆疊電晶體構建的動態邏輯

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4904815B2 (ja) * 2003-10-09 2012-03-28 日本電気株式会社 半導体装置及びその製造方法
CN109075126B (zh) * 2016-05-06 2023-01-31 株式会社索思未来 半导体集成电路装置
KR102548835B1 (ko) * 2016-08-26 2023-06-30 인텔 코포레이션 집적 회로 디바이스 구조체들 및 양면 제조 기술들
EP3324436B1 (en) 2016-11-21 2020-08-05 IMEC vzw An integrated circuit chip with power delivery network on the backside of the chip
EP3343614A3 (en) * 2016-12-29 2018-10-31 IMEC vzw Standard cell for vertical transistors
US10453752B2 (en) * 2017-09-18 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a gate-all-around semiconductor device
US10103247B1 (en) * 2017-10-17 2018-10-16 Globalfoundries Inc. Vertical transistor having buried contact, and contacts using work function metals and silicides
US10790271B2 (en) * 2018-04-17 2020-09-29 International Business Machines Corporation Perpendicular stacked field-effect transistor device
WO2020065916A1 (ja) * 2018-09-28 2020-04-02 株式会社ソシオネクスト 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201735182A (zh) * 2015-12-26 2017-10-01 英特爾股份有限公司 使用共享共閘極之堆疊電晶體構建的動態邏輯

Also Published As

Publication number Publication date
US20210343715A1 (en) 2021-11-04
CN111834361B (zh) 2024-05-24
CN111834361A (zh) 2020-10-27
TW202042310A (zh) 2020-11-16
US11664380B2 (en) 2023-05-30
US11063045B2 (en) 2021-07-13
US20200328212A1 (en) 2020-10-15

Similar Documents

Publication Publication Date Title
TWI740447B (zh) 具有標準單元的半導體元件及其製造方法
US20230282720A1 (en) High Speed Semiconductor Devices
US12376356B2 (en) Semiconductor devices with backside power rail and methods of fabrication thereof
TWI722291B (zh) 半導體裝置及其製造方法
US10943832B2 (en) Semiconductor device and manufacturing method thereof
US11177179B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
US10679988B2 (en) Semiconductor device including FinFETS having different channel heights and manufacturing method thereof
US12074168B2 (en) Semiconductor device and method of manufacturing the same
US12154975B2 (en) Method of manufacturing a semiconductor device and semiconductor device
CN113555340A (zh) 半导体元件
CN115566044A (zh) 半导体装置结构
TW202027170A (zh) 半導體元件及其製造方法
US12142647B2 (en) Self-aligning backside contact process and devices thereof