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CN111211089A - 集成电路结构及其制造方法 - Google Patents

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CN111211089A CN201911058980.XA CN201911058980A CN111211089A CN 111211089 A CN111211089 A CN 111211089A CN 201911058980 A CN201911058980 A CN 201911058980A CN 111211089 A CN111211089 A CN 111211089A
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Abstract

本公开涉及集成电路结构及其制造方法。一种集成电路结构包括：体半导体区域；第一半导体条带，在体半导体区域上方并连接到体半导体区域；以及电介质层，其中包括氧化硅。在氧化硅中掺杂碳原子。电介质层包括：水平部分，在体半导体区域的顶表面上方并与体半导体区域的顶表面接触；以及垂直部分，连接到水平部分的一端。垂直部分与第一半导体条带的下部的侧壁接触。第一半导体条带的顶部突出高于垂直部分的顶表面以形成半导体鳍。水平部分和垂直部分具有相同的厚度。栅极堆叠在半导体鳍的侧壁和顶表面上延伸。

Description

集成电路结构及其制造方法
技术领域
本公开涉及集成电路结构及其制造方法。
背景技术
随着集成电路的不断缩小以及对集成电路速度的越来越高的要求，晶 体管需要具有更高的驱动电流以及越来越小的尺寸。由此开发出鳍式场效 应晶体管(FinFET)。FinFET包括在衬底上方的垂直半导体鳍。半导体 鳍用于形成源极区域和漏极区域，并在源极区域和漏极区域之间形成沟道 区域。形成浅沟槽隔离(STI)区域以限定半导体鳍。FinFET还包括栅极 堆叠，其被形成在半导体鳍的侧壁和顶表面上。
在STI区域和相应的FinFET的形成中，首先形成STI区域，并然后 进行凹陷以形成半导体鳍，基于其形成FinFET。STI区域的形成可包括形 成隔离衬垫(liner)，并然后使用可流动化学气相沉积在隔离衬垫上方形 成氧化物区域。
发明内容
根据本公开的一个实施例，提供了一种集成电路结构，包括：体半导 体区域；第一半导体条带，在所述体半导体区域上方并连接到所述体半导 体区域；电介质层，包括氧化硅，其中，在所述氧化硅中掺杂碳原子，并 且其中，所述电介质层包括：水平部分，在所述体半导体区域的顶表面上 方并与所述体半导体区域的顶表面接触；以及垂直部分，连接到所述水平 部分的一端，其中，所述垂直部分与所述第一半导体条带的下部的侧壁接 触，其中，所述第一半导体条带的顶部突出高于所述垂直部分的顶表面以 形成半导体鳍，并且所述水平部分和所述垂直部分具有相同的厚度；以及 栅极堆叠，在所述半导体鳍的侧壁和顶表面上延伸。
根据本公开的另一实施例，提供了一种集成电路结构，包括：体半导 体衬底；以及隔离区域，位于所述体半导体衬底上方并与所述体半导体衬 底接触，其中，所述隔离区域包括：电介质衬垫，包括氧化硅，其中，在 所述氧化硅中掺杂碳原子；以及电介质区域，填充所述电介质衬垫的相对 的垂直部分之间的区域，其中，所述电介质区域包括氧化硅，并且其中没 有碳。
根据本公开的又一实施例，提供了一种用于制造集成电路结构的方法， 包括：蚀刻半导体衬底以形成沟槽；通过原子层沉积(ALD)循环形成第 一电介质层，其中，所述第一电介质层延伸到所述沟槽中，并且其中，所 述ALD循环包括：将六氯乙硅烷(HCD)脉冲到所述半导体衬底；清除 所述HCD；在清除所述HCD之后，将三乙胺脉冲到所述半导体衬底；以及清除所述三乙胺；对所述第一电介质层执行退火工艺；以及对所述第一 电介质层执行平坦化工艺，其中，经退火的第一电介质层的剩余部分形成 隔离区域的一部分。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式 中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种 特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸 可能被任意增大或减小。
图1、2、3A、3B、4、5A、5B、6A、6B、6C、7-12、13A、13B和 13C是根据一些实施例的浅沟槽隔离(STI)区域和鳍式场效应晶体管 (FinFET)的形成中的中间阶段的透视图和截面图。
图14示出了根据一些实施例的SiNOC膜的形成中的原子层沉积 (ALD)循环。
图15示出了根据一些实施例的由多个ALD循环形成的中间结构。
图16示出了根据一些实施例的在执行低温湿法退火工艺和高温湿法 退火工艺之后的示意性结构。
图17示出了根据一些实施例的干法退火工艺之后的氧化硅的示意性 化学结构。
图18和图19分别示出了根据一些实施例的六氯乙硅烷(HCD)的化 学结构和三乙胺的符号。
图20至图22是根据一些实施例的STI区域和FinFET的形成中的中 间阶段的透视图。
图23至图26是根据一些实施例的STI区域和FinFET的形成中的中 间阶段的透视图。
图27至图29示出了根据一些实施例的一些实验结果。
图30示出了根据一些实施例的用于形成STI区域和FinFET的工艺流 程。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施 例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些 仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上 方或之上形成第一特征可以包括其中以直接接触的方式形成第一特征和第 二特征的实施例，并且还可以包括其中可以在第一特征和第二特征之间形 成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外， 本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性 和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的 关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、 “低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或 特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些 空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同 朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本 文中所用的空间相关描述符同样可能被相应地解释。
提供了浅沟槽隔离(STI)区域、鳍式场效应晶体管(FinFET)及其 形成方法。根据一些实施例示出了STI区域和FinFET的形成中的中间阶 段。讨论了一些实施例的一些变型。在各种视图和说明性实施例中，相同 的附图标记用于表示相同的元件。根据本公开的一些实施例，形成STI区 域包括形成SiOCN膜(其可以是SiOCNH膜)，并然后执行退火工艺以将SiOCN膜转换为氧化硅层。SiOCN膜和所得的氧化硅层具有良好的抗 氧化性，并且可以保护STI区域之间的半导体条带不被氧化。所讨论的实 施例的概念还可以应用于其他结构的结构和处理，包括但不限于其中填充 氧化硅的任何其他间隙填充工艺，以及其中可以形成氧化硅层的任何其他 工艺。本文讨论的实施例是为了提供能够制作或使用本公开的主题的示例， 并且本领域普通技术人员将容易理解在保持在不同实施例的预期范围内的 情况下可以进行的修改。下面的附图中的相同的参考标号和字符表示相同 的组件。尽管可以将方法实施例讨论为以特定顺序执行，但是可以以任何 逻辑顺序执行其他方法实施例。
图1、2、3A、3B、4、5A、5B、6A、6B、6C、7-12、13A、13B和 13C示出了根据本公开一些实施例的STI区域和FinFET的部件的形成中的 中间阶段的透视图和截面图。相应的工艺还示意性地反映在图30中所示 的工艺流程200中。
图1示出了初始结构的透视图。初始结构包括晶圆10，其包括衬底 20。衬底20还可以包括衬底(部分)20-1。衬底20-1可以是半导体衬底， 其可以是硅衬底、硅锗衬底、或由其他半导体材料形成的衬底。衬底20-1 也可以是体衬底或绝缘体上半导体衬底。
根据本公开的一些实施例，所示区域是p型器件区域，其中将形成诸 如p型鳍式场效应晶体管(FinFET)之类的p型晶体管。可以在衬底20-1 的顶部上外延生长外延半导体层20-2。相应的工艺在图30中所示的工艺 流程200中被示为工艺202。在整个说明书中，外延半导体层20-2和衬底 20-1被统称为衬底20。外延半导体层20-2可以由硅锗(SiGe)或锗(其中不含硅)形成。外延半导体层20-2中的锗原子百分比可以高于衬底部分 20-1中的锗原子百分比(如果有的话)。根据本公开的一些实施例，(当 由SiGe形成时)外延半导体层20-2中的原子百分比在约30％和100％之 间的范围内。外延半导体层20-2还可以由SiP、SiC、SiPC、SiGeB、或 III-V族化合物半导体(例如，InP、GaAs、AlAs、InAs、InAlAs、InGaAs 等)形成，或者包括上述项形成的层。外延半导体层20-2也可以基本上不 含硅，例如，硅百分比低于约1％。
根据本公开的一些实施例，所示器件区域是p型器件区域，其中将形 成诸如p型FinFET之类的p型晶体管。因此，可以形成外延半导体层20- 2。在同一晶圆和同一器件管芯中，可以形成n型FinFET，并且用于形成 n型FinFET的相应器件区域可以在其中形成外延层20-2。
可以在半导体衬底20上形成衬里(pad)层22和掩模层24。衬里层 22可以是由氧化硅形成的薄膜。根据本公开的一些实施例，在热氧化工艺 中形成衬里氧化物层22，其中，半导体衬底20的顶表面层被氧化。衬里 层22用作半导体衬底20和掩模层24之间的粘附层。衬里层22还可以用 作蚀刻掩模层24的蚀刻停止层。根据本公开的一些实施例，掩模层24例如使用低压化学气相沉积(LPCVD)由氮化硅形成。根据本公开的其他实 施例，掩模层24通过等离子体增强化学气相沉积(PECVD)等方法形成。 掩模层24在随后的光刻工艺期间用作硬掩模。
参考图2，掩模层24和衬里层22被蚀刻，暴露下面的半导体衬底20。 暴露的半导体衬底20然后被蚀刻，形成沟槽31。相应的工艺在图30中所 示的工艺流程200中被示为工艺204。半导体衬底20的在相邻的沟槽31 之间的部分在下文中被称为半导体条带30，其覆盖连接到半导体衬底20 的下面的主体部分。沟槽31可以具有彼此平行(在晶圆10的俯视图中观 察)的条带形状。尽管在图2中示出了一个半导体条带30，但多个半导体 条带30(参考图3B)可以形成为彼此平行，并且沟槽31将多个半导体条 带30彼此分开。根据其中形成外延半导体层20-2的一些实施例，沟槽31 的底部可以低于衬底部分20-1和外延半导体层20-2之间的界面23。
参考图3A和图3B，根据一些实施例沉积硅层32。相应的工艺在图 30中所示的工艺流程200中被示为工艺205。根据其他实施例，省略了沉 积硅层32的步骤。沉积可以通过共形沉积工艺来执行，例如，低压化学 气相沉积(LPCVD)、化学气相沉积(CVD)等。硅层32可以不含或基 本上不含其他元素，例如，锗、碳等。例如，硅层32中硅的原子百分比 可高于约95％。硅层32可以被形成为晶体硅层或多晶硅层，这可以例如 通过调整沉积工艺中的温度和生长速率来实现。硅层32的厚度可以在约
Figure BDA0002257348200000061
和约
Figure BDA0002257348200000062
之间的范围内。
当在前面的步骤中形成外延层20-2时，形成硅层32。在没有形成外 延层20-2并且整个半导体条带30由硅形成的区域中，可以或可以不形成 硅层32。在图3A中，使用虚线示出硅层32以指示根据各种实施例它可以 或可以不被形成。
图3A和图3B还分别示出了电介质层34的生长/沉积的中间阶段的透 视图和截面图。相应的工艺在图30中所示的工艺流程200中被示为工艺 206。晶圆10被放置在原子层沉积(ALD)室(未示出)中，在其中执行 ALD循环以生长电介质层34。ALD工艺是共形沉积工艺。因此，电介质 层34的水平部分的厚度T1(图3B)等于电介质层34的垂直部分的厚度 T2。根据一些实施例，厚度T1和T2可以在约
Figure BDA0002257348200000063
和约
Figure BDA0002257348200000064
之间的范围 内。
图3B示出了图3A中的参考横截面3B-3B的截面图，其中，多个紧 密定位的半导体条带30被形成为一组，并且通过窄沟槽31A彼此分开。 根据一些实施例，窄沟槽31A具有较小宽度W1，其可以小于约
Figure BDA0002257348200000065
或者在约
Figure BDA0002257348200000066
和约
Figure BDA0002257348200000067
之间的范围内。例如，在紧密定位的半导体条 带30的组的相对外侧上还可以存在宽沟槽31B。宽沟槽31B的宽度W2大于宽度W1，例如，比率W2/W1大于约2.0。宽度W2还可以大于约
Figure BDA0002257348200000068
Figure BDA0002257348200000069
沟槽31A和31B统称为沟槽31。
在图14和图15中示出了电介质层34(如图3A和图3B所示)在其 形成期间的中间化学结构。图14示出了用于沉积电介质层34的第一ALD 工艺。图14中所示的中间结构使用附图标记112、114、116和118来标识 以彼此区分由不同步骤产生的结构。晶圆10包括基层110，其可以表示包 括3A和3B中的衬底20、半导体条带30和硅层32(或者衬里层22和硬 掩模24(如果没有形成硅层32的话))的暴露的特征。图14中的初始结 构被称为结构112。在所示的示例中，基层110被示为包括硅，其可以是 晶体硅、非晶硅、多晶硅等的形式。基层110还可以包括其他类型的含硅 化合物，例如，氧化硅、氮化硅、碳氧化硅、氮氧化硅等。根据本公开的 一些实施例，由于形成天然氧化物并暴露于水分，在含硅基层110的表面 处形成Si-OH键。
再次参考图14，在工艺130中，将六氯乙硅烷(HCD)引入/脉冲 (pulse)到在其中放置晶圆10(图3A和3B)的ALD室中。相应的工艺 在图30中所示的工艺流程200中被示为工艺208。HCD具有化学式 (SiCl3)2，并且图18示出了HCD分子的化学式。化学式表明HCD分子 包括与彼此键合的两个硅原子键合的氯原子。当HCD被脉冲进入ALD室 时，晶圆10可以被加热，例如，加热到在约550℃和约670℃之间的范 围内的温度。结构112中所示的OH键断裂，并且硅原子以及键合到它们 的氯原子键合到氧原子以形成O-Si-Cl键。所得到的结构被称为结构114。 根据本公开的一些实施例，在引入HCD时，不接通等离子体。HCD气体 可以在ALD室中保持约20秒和约25秒之间的时间段。根据一些实施例， ALD室的压力可以在约100Pa和约150Pa之间的范围内。
接下来，从ALD室清除HCD。相应的清除工艺在图30中所示的工艺 流程200中也被示为工艺208。在工艺132中，可以将包括与烷基键合的 氮原子的工艺气体脉冲到ALD室中。例如，可以脉冲三乙胺。相应的工 艺在图30中所示的工艺流程200中被示为工艺210。三乙胺可具有化学式 N(CH2CH3)3，其包括与三个乙基(CH2CH3)键合的氮原子。图19示出 了根据一些实施例的三乙胺的符号。该符号表明三乙胺包括与三个乙基键 合的氮原子，并且连接到氮(N)原子的到每个“<”符号代表乙基 (CH2CH3，或与CH3分子键合的CH2分子)。通过三乙胺的引入/脉冲， 晶圆10的温度也保持升高，例如，在约550℃和约670℃之间的范围内。 温度也可以保持与用于脉冲HCD的工艺中的温度相同。根据本公开的一 些实施例，在引入三乙胺时，不接通等离子体。在三乙胺的脉冲期间， ALD室可具有在约800Pa和约1000Pa之间的范围内的压力。
结构114与三乙胺反应。所得的结构被称为结构116，如图14所示。 在反应期间，结构114中的Si-Cl键断裂，使得氮原子(例如，三乙胺中 的)可与硅原子键合。硅原子可以与三个氮原子键合，并且每个氮原子进 一步键合到两个乙基。三乙胺可以在ALD室中保持约5秒和约15秒之间 的范围内的时间段，并然后从ALD室中清除。相应的清除工艺在图30中 所示的工艺流程200中也被示为工艺210。
接下来，如图14中的工艺134所示，将氧(O2)脉冲到ALD室中。 相应的工艺在图30中所示的工艺流程200中被示为工艺212。在工艺212 期间，结构116与氧反应以产生结构118。结构116中的烷基(例如，乙 基)有助于将Si-N键转化为Si-O键，例如，结构116中的一些Si-N键断 裂，并且硅原子键合到氧原子。一些氮原子以及它们的键合乙基也可以保 持与硅原子键合。一些氧原子可以键合到两个硅原子以在一些硅原子之间 产生交联(cross-link)。根据本公开的一些实施例，在引入氧时，不接通 等离子体。在脉冲氧期间，ALD室可以具有约800Pa和约1000Pa之间的 范围内的压力。氧可以在ALD室中保持约5秒和约15秒之间的时间段， 并然后从ALD室中清除。相应的清除工艺在图30中所示的工艺流程200 中也被示为工艺212。
在上面讨论的工艺中，工艺130和132可以被组合称为ALD循环136， 并且ALD循环136使得生长原子层，其包括硅原子和相应的键合的氮原 子和乙基。此外，工艺130、132和134还可以被组合称为ALD循环138， 其中ALD循环138使得生长原子层，其包括硅原子和相应的键合的氮原 子和乙基，以及键合氧原子。根据一些实施例，由ALD循环138产生的 原子层具有约
Figure BDA0002257348200000081
的厚度。
在工艺134完成之后，重复ALD循环138，使得沉积多个原子层以形 成电介质层34，如图3A和3B所示。在随后的ALD循环中，在先前的 ALD循环中形成的Si-O键和Si-N键可能断裂，并且可能由于HCD的脉 冲而形成Si-Cl键。然后可以用Si-N键和相应的乙基取代Si-Cl键。然后 可以使用氧来形成Si-O键，其取代一些Si-N键。图15示出了所得电介质 层34的化学结构。
重复ALD循环138，直到所得的电介质层34具有期望厚度为止。应 理解，取决于电介质层34的期望厚度，可沉积许多原子层。根据本公开 的一些实施例，电介质层34的厚度可以例如在约
Figure BDA0002257348200000082
和约
Figure BDA0002257348200000083
之间的范 围内。所沉积的电介质层34是SiNOC层，其由于烷基中存在氢而也是SiNOCH层。
根据本公开的一些实施例，在ALD循环138之后，所得的电介质层 34具有在约1％和约15％之间的范围内的碳(原子)百分比。电介质层34 中的氮原子百分比不能过高或过低。如果氮原子百分比过高，则半导体条 带30可能在后续工艺中弯曲。如果氮原子百分比过低，则所得的电介质 层34和所得的氧化硅层不具有足够的抗氧化性，并且在随后的退火工艺 期间中不能充分保护半导体条带30免受氧化。例如，电介质层34中的氮 (原子)百分比可以在约5％和约20％之间的范围内。电介质层34中的大 部分其他元素是硅和氧，其硅与氧的原子比可以是约1.5：2至约1：2.5， 并且可以是例如约1：2。例如，硅的原子百分比可以在约20％和约40％ 之间的范围内。氧的原子百分比可以在约50％和约70％之间的范围内。
在电介质层34的沉积(生长)之后，执行退火工艺。相应的工艺在 图30中所示的工艺流程200中被示为工艺214。根据本公开的一些实施例， 退火工艺包括低温湿法退火工艺、高温湿法退火工艺、以及干法退火工艺。 可以使用蒸汽(H2O)作为工艺气体来执行低温工艺和高温湿法退火工艺。 可以使用氮(N2)、氩等作为载气来执行干法退火工艺。下面参考图16 和17讨论退火工艺。
根据本公开的一些实施例，首先执行低温湿法退火工艺。相应的工艺 在图30中所示的工艺流程200中被示为工艺216。低温湿法退火工艺在相 对低的温度下进行，例如，在约300℃和约450℃的范围内。低温湿法退 火工艺可持续约3小时和约5小时之间的范围内的时间段。低温退火期间 的压力可以是约1个大气压。低温湿法退火工艺具有两个功能。第一个功 能是驱动水/蒸汽(H2O)分子渗透到电介质层34中。第二个功能是将电 介质层34中的Si-N-C键、Si-CH3键和Si-N-Si键部分转换成Si-OH键。控 制温度足够高以引起至少部分转换。另一方面，低温退火的温度不能过高。 否则，电介质层34的表面层将扩展而阻碍水分子渗透到电介质层34的内 部。因此，根据实验结果，选择在约300℃和约450℃之间的温度范围。
在低温湿法退火工艺之后，执行高温湿法退火工艺。相应的工艺在图 30中所示的工艺流程200中被示为工艺218。高温湿法退火工艺在比低温 湿法退火工艺的温度更高的相对高温度下执行。例如，高温湿法退火工艺 的温度可以在约450℃和约650℃之间的范围内。高温湿法退火工艺可持 续约1.5小时和约2.5小时之间的范围内的时间段。高温退火工艺的压力 可以是约1个大气压。温度足够高以有效地将电介质层34中的Si-C-N键 转换成Si-OH键，如图16中示意性所示。另一方面，温度不能过高而造 成半导体材料的过度氧化。例如，当半导体条带30包括SiGe时，高温退 火工艺的温度应低于约650℃。否则，SiGe可能被氧化。硅也可能在高于 约650℃的温度下被氧化，尽管速率较低。因此，高温湿法退火工艺的温 度可以在约500℃和约650℃之间的范围内，或者在约500℃和约600℃ 之间的范围内，以获得高转换率并且仍具有一些工艺余量。
高温湿法退火工艺使得Si-N键和Si-O键断裂。附接于N原子的烷基 也与氮原子一起断裂。OH基附接于断裂的键。所得到的化学结构可以在 图16中示意性地示出。在高温湿法退火工艺期间，电介质层34扩展，并 且体积中的扩展率可高达约10％。
在高温湿法退火工艺之后，执行干法退火工艺以形成氧化硅。相应的 工艺在图30中所示的工艺流程200中被示为工艺220。可以使用诸如氮 (N2)、氩等之类的无氧工艺气体作为工艺气体。干法退火温度不能过高 或过低。如果温度过低，则OH键可能无法充分断裂，并且Si-OH到Si- O-Si的转换率低。如果温度过高，则半导体条带30(例如，SiGe)可能与 周围的材料混合。根据本公开的一些实施例，干法退火工艺在约600℃和 约800℃之间的范围内的温度下执行。干法退火工艺可持续约0.5小时和 约1.5小时之间的范围内的时间段。压力可以是约1个大气压。载气可用 于带走产生的H2O蒸汽。载气可以是氮、氩等。
在干法退火工艺中，OH键和Si-O键(图16)断裂，并且断裂的H 和OH结合以形成H2O分子。氧原子(由于H原子的损失，其键变为悬空 的)可以与Si键合以形成Si-O-Si键，并且形成氧化硅(SiO2)。所得到 的电介质层在下文中被称为氧化硅层34’，如图4所示。在完成干法退火 工艺之后，在氧化硅层34’中可能存在少量的碳和氮原子剩下，碳和氮中 的每一个的原子百分比小于约1％，并且可能在约0.5％和约1.0％之间。这 与使用常规方法形成的其中可能不存在碳的STI区域不同。此外，由于碳 和氮原子是所沉积的电介质层34的残留原子，因此碳和氮原子的分布可 以基本上是平面的。此外，由于HCD包括氯原子，因此电介质层34包括 氯原子，并且因此氧化硅层34’也可能在其中包括少量氯原子，例如，小 于约1％，并且可能在约0.5％和约1.0％之间。
参考图5A和图5B，剩余的沟槽31填充有电介质层(区域)40。相 应的工艺在图30中所示的工艺流程200中被示为工艺222。电介质层40 可以是使用例如ALD、高密度等离子体化学气相沉积(HDPCVD)或化 学气相沉积(CVD)形成的沉积氮化硅层、含碳电介质等。还可以使用可 流动化学气相沉积(FCVD)、旋涂等形成电介质层40。将电介质层40沉 积到高于氧化硅层34’的顶表面的水平。电介质层40在其中可以不含碳、 不含氯，并且在其中可以或可以不包括氮原子。当包括氮时，氮的原子百 分比高于氧化硅层34’中的氮的原子百分比。例如，电介质区域40中氮的 原子百分比可高于约30％。此外，由于形成方法，电介质区域40可以具 有比氧化硅层34’的密度更小的密度。
电介质层40的形成可以包括退火工艺，其还可以涉及例如使用水蒸 汽的湿法退火。在包括用于将电介质层34转换成氧化硅层34’的退火工艺 的上述退火工艺期间，SiOCN层34和所得的转换的氧化硅层34’具有良好 的防止半导体条带30被氧化的能力。这种能力被称为抗氧化性。
然后执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦 化工艺以去除包括氧化硅层34’和电介质层40的电介质材料的过量部分。 相应的工艺在图30中所示的工艺流程200中也被示为工艺222。(一种或 多种)电介质材料的剩余部分为STI区域。可以使用硬掩模30作为CMP 停止层来执行平坦化工艺。
在后续工艺中，如图6A、6B和6C所示，在前面的工艺中形成的STI 区域42被凹陷，使得半导体条带30的顶部突出高于氧化硅层34’的顶表 面34S(图6B和图6C)，以形成突出的鳍44。相应的工艺在图30中所 示的工艺流程200中被示为工艺224。电介质区域的凹陷可以使用干法蚀 刻工艺来执行，其中，HF3和NH3被用作蚀刻气体。根据本公开的替代实 施例，使用湿法蚀刻工艺执行电介质层34的凹陷。例如，蚀刻化学品可 包括HF溶液。还去除硬掩模24和衬里氧化物层22(图5A和图5B)。 根据本公开的一些实施例，突出的鳍44的底部处于高于外延层20-2(如 果被形成)的底表面23的水平。
根据一些实施例，氧化硅层34’和电介质区域40两者都被凹陷，如图 6B所示。根据替代实施例，如图6C所示，氧化硅层34’被凹陷，并且电 介质区域40未被蚀刻，使得虚设电介质鳍45突出高于氧化硅层34’的剩 余部分的顶表面34S。当氧化硅层34’足够厚时可以形成虚设电介质鳍45， 以允许随后形成的栅极堆叠和栅极间隔件填充到突出的半导体鳍44和虚 设电介质鳍45之间的空间中。根据这些实施例，氧化硅层34’的厚度T3 可以增加到例如大于约
Figure RE-GDA0002385078290000121
并且可以在约
Figure RE-GDA0002385078290000122
和约
Figure RE-GDA0002385078290000123
之间的范围 内。由于电介质层34的共形沉积，当窄沟槽31A被电介质层34填充时， 宽沟槽31B(图3B)未被完全填充。这使得当氧化硅层34’较厚时可以填 充电介质层40，并且使得可以形成虚设电介质鳍45。当FinFET的尺寸非 常小时，虚设鳍的产生有助于改善FinFET的器件性能。
在上面说明的实施例中，半导体鳍可以通过任何合适的方法来形成。 例如，半导体鳍可以使用一个或多个光刻工艺进行图案化，包括双图案化 或多图案化工艺。通常，双图案化或多图案化工艺组合光刻和自对准工艺， 允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图 案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺对其 进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后 去除牺牲层，然后可以使用剩余的间隔件或心轴来图案化鳍。
参考图7，虚设栅极堆叠46被形成为交叉突出的鳍44。虚设栅极堆 叠46可包括虚设栅极电介质48以及在虚设栅极电介质48上方的虚设栅极 电极50。虚设栅极电介质48可由氧化硅或其他电介质材料形成。虚设栅 极电极50可以例如使用多晶硅或非晶硅形成，并且也可以使用其他材料。 每个虚设栅极堆叠46还可以包括在虚设栅极电极50上方的一个(或多个) 硬掩模层52。硬掩模层52可以由氮化硅、氧化硅、碳氮化硅、或其多个 层形成。虚设栅极堆叠46可以跨单个或多个突出的鳍44和/或STI区域42。 虚设栅极堆叠46还具有垂直于突出的鳍44的长度方向的长度方向。虚设 栅极堆叠46的形成可以包括沉积虚设栅极电介质层、在虚设栅极电介质 层上方沉积栅极电极层、沉积硬掩模层、以及图案化堆叠层以形成虚设栅 极堆叠46。
接下来，参考图8，在虚设栅极堆叠46的侧壁上形成栅极间隔件54。 栅极间隔件54的形成可以包括沉积覆盖电介质层，并执行各向异性蚀刻 以去除电介质层的水平部分，将栅极间隔件54保留在虚设栅极堆叠46的 侧壁上。根据本公开的一些实施例，栅极间隔件54由诸如SiO2、SiOC、 SiOCN等之类的含氧电介质材料(氧化物)形成。根据本公开的一些实施例，栅极间隔件54还可以包括非氧化物电介质材料，例如，氮化硅。
然后执行蚀刻工艺以蚀刻突出的鳍44的未被虚设栅极堆叠46和栅极 间隔件54覆盖的部分，产生图9中所示的结构。突出的鳍44的凹陷可以 通过各向异性蚀刻工艺来执行，因此突出的鳍44的直接在虚设栅极堆叠 46和栅极间隔件54下面的部分受到保护，并且不被蚀刻。根据一些实施 例，经凹陷的半导体条带30的顶表面可以低于STI区域42的顶表面42A。 之前被突出的鳍44的蚀刻部分占据的空间在下文中被称为凹槽60。凹槽 60包括STI区域42之间的一些部分(如图9所示)，以及高于STI区域 42并且在栅极堆叠46之间的一些部分。在凹陷过程中，硅层32的高于凹 槽60的底表面60A的部分也被蚀刻，因此可以暴露氧化硅层34’的侧壁。 如果氧化硅层34’非常薄，则氧化硅层34’的暴露部分也可能在凹槽60的 形成中被消耗。底表面60A还可以高于界面23、与界面23齐平、或低于 界面23。因此，可能或可能不存在直接位于凹槽60下方的外延半导体层 20-2的剩余部分。
接下来，通过从凹槽60选择性地生长半导体材料来形成外延区域 (源极/漏极区域)62，产生图10中的结构。根据本公开的一些实施例， 外延区域62包括硅锗、硅或硅碳。取决于所得的FinFET是p型FinFET 还是n型FinFET，随着外延的进行，可以原位掺杂p型或n型杂质。例如， 当所得的FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、GeB等。 相反，当所得的FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳 磷(SiCP)等。根据本公开的替代实施例，外延区域62由III-V族化合物 半导体形成，例如，GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、 AlAs、AlP、GaP、其组合、或其多个层。在外延区域62完全填充凹槽60 之后，外延区域62开始水平扩展，并且可以形成小平面。
在外延工艺之后，外延区域62可以被进一步注入p型或n型杂质以形 成源极和漏极区域，其也使用附图标记62来表示。根据本公开的替代实 施例，当外延区域62在外延期间原位掺杂有p型或n型杂质时，跳过注入 工艺。
图11示出了在形成接触蚀刻停止层(CESL)66和层间电介质(ILD) 68之后的结构的透视图。CESL 66可以由氮化硅、碳氮化硅等形成。例如， CESL 66可以使用诸如ALD或CVD之类的共形沉积方法来形成。ILD 68 可以包括使用例如FCVD、旋涂、CVD或其他沉积方法形成的电介质材料。 ILD 68还可以由含氧电介质材料形成，其可以是基于氧化硅的材料，例如， 氧化硅、正硅酸乙酯(TEOS)氧化物、等离子体增强CVD(PECVD)氧 化物(SiO2)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂 的磷硅酸盐玻璃(BPSG)等。执行诸如化学机械抛光(CMP)工艺或机 械研磨工艺之类的平坦化工艺以使ILD 68、虚设栅极堆叠46和栅极间隔 件54的顶表面彼此齐平。在ILD 68的形成中，可以采用退火工艺。
接下来，在一个或多个蚀刻工艺中蚀刻虚设栅极堆叠46，其包括硬掩 模层52、虚设栅极电极50和虚设栅极电介质48，使得在栅极间隔件54 的相对部分之间形成沟槽70，如图12所示。可以使用例如干法蚀刻来执 行蚀刻工艺。
接下来，参考图13A，形成(替换)栅极堆叠72，其包括栅极电介质 74和(替换金属)栅极电极76。栅极堆叠72的形成包括形成/沉积多个层， 并然后执行平坦化工艺，例如，CMP工艺或机械研磨工艺。栅极电介质 74延伸到沟槽70中(图12)。根据本公开的一些实施例，栅极电介质74 包括界面层(IL)作为它们的下部。在突出的鳍44的暴露表面上形成IL。 IL可以包括氧化物层，例如，氧化硅层。栅极电介质74还可以包括在IL 上方形成的高k电介质层。高k电介质层可包括高k介电材料，例如，HfO2、ZrO2、HfZrOx、HfSiOx、HfSiON、ZrSiOx、HfZrSiOx、Al2O3、 HfAlOx、HfAlN、ZrAlOx、La2O3、TiO2、Yb2O3、氮化硅等。栅极电极76 可以包括多个层，包括但不限于氮化钛硅(TSN)层、氮化钽(TaN)层、 氮化钛(TiN)层、钛铝(TiAl)层、附加的TiN和/或TaN层、以及填充 金属。这些层中的一些层限定了相应的FinFET的功函数。此外，p型 FinFET的金属层和n型FinFET的金属层可以彼此不同，使得金属层的功 函数适合于相应的p型或n型FinFET。填充金属可包括铝、铜或钴。由此 形成FinFET 80。
图13B示出了FinFET 80的截面图，其中，栅极堆叠72包括与STI区 域42重叠的栅极电介质74和栅极电极76，并且与氧化硅层34’的顶表面 34S接触。图13C示出了FinFET 80的截面图，其中，栅极堆叠72包括与 STI区域42和虚设电介质鳍45重叠的栅极电介质74和栅极电极76，并且 与氧化硅层34’的顶表面34S接触。
图20至图22示出了根据替代实施例的STI区域和FinFET的形成中 的中间阶段的截面图。这些实施例类似于图1、2、3A、3B、4、5A、5B、 6A、6B、6C、7-12、3A、13B和13C中所示的前述实施例中的实施例， 除了整个STI区域由电介质层34’形成，并且未形成隔离衬垫。除非另有 说明，否则这些实施例中的组件的材料和形成工艺与前述实施例中由相同 的附图标记表示的相同的组件基本上相同。因此，可以在前述实施例的讨 论中找到关于图20至图22(以及图23至图26)中所示的组件的形成工 艺和材料的细节。
这些实施例的初始步骤与图1、2、3A和3B中所示基本上相同，其中 已形成电介质层34的一部分。继续该形成直到沟槽31完全充满电介质层 34为止。接下来，执行退火工艺(图30中的工艺214)，使得所沉积的 电介质层34被转换成氧化硅层34’，如图20所示。氧化硅层34’的形成工 艺与前述实施例中讨论的基本相同，在此不再赘述。氧化硅层34’填充整个沟槽31(图2、3A和3B)。如图20所示，氧化硅层34’的顶表面34S’ 高于硬掩模24的顶表面。在氧化硅层34’的形成中，低温退火工艺可允许 水分子深入渗透到电介质层34中，并且高温退火工艺使所得到的电介质 层34扩展。由于电介质层34将完全填充沟槽31(图3B)，因此从相邻 半导体条带30生长的电介质层34的部分将最终彼此接触，并且可在其间 形成接缝。高温退火工艺允许从相邻的突出的半导体鳍生长的电介质层34 的部分在电介质层34扩展时彼此紧密接触。在随后的干法退火工艺中， 更有效地建立交联以交联从相邻的突出的半导体鳍生长的电介质层34的 部分。因此，在沟槽31中的氧化硅层34’的所得部分中，基本上没有接缝 和空隙。
接下来，对图20中所示的结构执行平坦化工艺，并形成STI区域42。 因此，STI区域42的整体由氧化硅层34’形成。然后，STI区域42可以被 凹陷，并且半导体条带30的顶部形成突出的鳍44，如图21所示。图22 示出了栅极堆叠46的形成。后续工艺基本上与图8-12、13A、13B和13C 中所示的相同，这里不再重复。所得到的结构也类似于图13A、13B和 13C中所示的结构，除了整个STI区域42是由均匀的氧化硅34’形成，其 中具有少量的碳(例如，低于约1原子百分比)。
图23至图26示出了根据替代实施例的STI区域和FinFET的形成中 的中间阶段的截面图。这些实施例类似于图1、2、3A、3B、4、5A、5B、 6A、6B、6C、7-12、13A、13B和13C中所示的前述实施例中的实施例， 除了通过沉积形成隔离衬垫，并且在隔离衬垫上方形成电介质层34’。这 些实施例的初始步骤基本上与图1和2中所示的相同。接下来，如图23所 示，可以(或可以不)形成硅层32。然后形成隔离衬垫35。隔离衬垫35 可以使用ALD、CVD、LPCVD等由氧化硅形成。隔离衬垫35可以形成为 (如所沉积的)氧化硅，而没有转换和退火的过程。隔离衬垫35还可以 由其他材料形成，例如，氮化硅。
接下来，如图24所示，在隔离衬垫35上方形成氧化硅层34’。该形 成过程基本上与前述实施例中所讨论的相同，并且在此不再重复。氧化硅 层34’填充整个剩余的沟槽31(图23)。如图24所示，氧化硅层34’的顶 表面34S’高于硬掩模24的顶表面。在氧化硅层34’的形成中，低温退火工 艺可允许水分子渗透到电介质层34中，并且高温退火工艺使所得到的电介质层34扩展。这允许从相邻的突出的半导体鳍生长的共形电介质层34 彼此紧密接触，并使随后的干法退火工艺中的交联更有效。因此，在所得 的包括氧化硅层34’和电介质层35的STI区42中，没有接缝和空隙。
接下来，对图24中所示的结构执行平坦化工艺，并形成STI区域42。 然后，STI区域42可以被凹陷，并且半导体条带30的顶部形成突出的鳍 44，如图25所示。图26示出了栅极堆叠46的形成。后续工艺基本上与图 8-12、13A、13B和13C中所示的相同，这里不再重复。所得到的结构也 类似于图13A、13B和13C中所示的结构，除了STI区域42包括电介质隔 离衬垫35和覆盖的氧化硅层34’。此外，氧化硅层34’可以在其中具有少 量的碳(例如，低于约1原子百分比)。
图27、28和29是从样品晶圆获得的实验结果，其中，Y轴表示元素 Si、Ge、O、N和C的信号强度(量)，其分别由线150、152、154、156 和158示出。X轴表示样品中的不同区域。在用于形成电介质区域40(图 5B)的FCVD工艺和退火工艺之后测量样品。图27示出了从第一样品获 得的结果，该第一样品具有使用LPCVD沉积的
Figure BDA0002257348200000171
硅层32和使用常规 LPCVD形成的
Figure BDA0002257348200000177
氧化硅层。标记区域140、142和144分别对应于半导 体条带36(例如，图3B)、硅层32和所沉积的氧化硅层。图28示出了 从第二样品获得的结果，该第二样品具有使用LPCVD沉积的
Figure BDA0002257348200000172
硅层 32和使用图30中的工艺206(包括ALD循环但没有退火工艺)形成的
Figure BDA0002257348200000173
Figure BDA0002257348200000174
SiOCN层34。标记区域140、142和146分别对应于半导体条带36(例 如，图3B)、硅层32和SiOCN层34(图3A)。图29示出了从第三样 品获得的结果，该第三样品具有使用LPCVD沉积的
Figure BDA0002257348200000175
硅层32和根据 本公开的一些实施例(包括ALD循环和退火工艺)形成的
Figure BDA0002257348200000176
氧化硅层 34’。标记区域140、142和148分别对应于半导体条带36(例如，图 3B)、硅层32和氧化硅34’(图5A)。在形成SiOCN层34之后并且在 用于将其转换为氧化硅层34’的退火工艺之前获得第二样品，而在退火工 艺之后获得第三样品。
图27、28和29中的硅层的厚度分别标记为T4、T5和T6。观察到厚 度T5等于T6，表明在退火工艺和随后的FCVD中硅层32的厚度没有减 小。这证明SiOCN层34和所转换的氧化硅层34’具有良好的抗氧化性， 并且可以防止硅层32和下面的半导体条带36(SiGe，例如，图3B)被氧 化。作为比较，厚度T4(图27)小于厚度T6，表明使用常规LPCVD形 成的氧化硅层的抗氧化性不如本公开的实施例的层34和34’那样好。
本公开的实施例具有一些有利特征。在本公开的实施例中，通过形成 SiOCN层(其也是SiOCNH层)并将SiOCN层转换为氧化硅层来形成 STI区域。根据本公开的实施例形成的SiOCN层和所得的氧化硅层是致密 的，并且具有优异的抗氧化能力。因此，可以消除或至少减少由STI区域 的形成而引起的半导体条带的不期望的氧化。
根据本公开的一些实施例，一种集成电路结构包括：体半导体区域； 第一半导体条带，在体半导体区域上方并连接到体半导体区域；电介质层， 包括氧化硅，其中，在氧化硅中掺杂碳原子，并且其中，电介质层包括： 水平部分，在体半导体区域的顶表面上方并与体半导体区域的顶表面接触； 以及垂直部分，连接到水平部分的一端，其中，垂直部分与第一半导体条 带的下部的侧壁接触，其中，第一半导体条带的顶部突出高于垂直部分的 顶表面以形成半导体鳍，并且水平部分和垂直部分具有相同的厚度；以及 栅极堆叠，在半导体鳍的侧壁和顶表面上延伸。在实施例中，集成电路结 构的电介质层中的碳原子百分比低于约1％。在实施例中，集成电路结构 包括电介质层，电介质层中还包括氯。在实施例中，集成电路结构还包括 电介质区域，与水平部分重叠并接触水平部分，其中，电介质区域包括氧 化硅，并且其中没有碳。在实施例中，集成电路结构包括电介质区域的顶 部突出高于垂直部分的顶表面以形成虚设电介质鳍，并且其中，栅极堆叠 进一步在虚设电介质鳍的侧壁和顶表面上延伸。在实施例中，集成电路结 构还包括第二半导体条带和第三半导体条带，在体半导体区域上方并连接 到体半导体区域；以及隔离区域，在第二半导体条带和第三半导体条带之 间并与第二半导体条带和第三半导体条带二者接触，其中，整个隔离区域 由与电介质层相同的均匀电介质材料形成，并且其中，隔离区域中没有接 缝。
根据本公开的一些实施例，一种集成电路结构包括：体半导体衬底； 以及隔离区域，位于体半导体衬底上方并与体半导体衬底接触，其中，隔 离区域包括：电介质衬垫，包括氧化硅，其中，在氧化硅中掺杂碳原子； 以及电介质区域，填充电介质衬垫的相对的垂直部分之间的区域，其中， 电介质区域包括氧化硅，并且其中没有碳。在实施例中，集成电路结构包 括电介质区域还包括选自由氮原子、氯原子、及其组合组成的组的原子。 在实施例中，集成电路结构还包括半导体条带，其具有与电介质衬垫的侧 壁接触的侧壁，其中，半导体条带的顶部突出高于隔离区域的顶表面以形 成半导体鳍。在实施例中，集成电路结构包括该隔离区域还包括在电介质 区域上方并且与电介质区域连接的突出部分，并且其中，突出部分和电介 质区域由相同的电介质材料形成。在实施例中，集成电路结构还包括半导体鳍，位于隔离区域的一侧上，其中，突出部分的顶表面与半导体鳍的顶 表面基本上共面。在实施例中，集成电路结构还包括接触蚀刻停止层，位 于突出部分上方并与突出部分接触；以及层间电介质，与接触蚀刻停止层 重叠并与接触蚀刻停止层接触。
根据本公开的一些实施例，一种方法包括：蚀刻半导体衬底以形成沟 槽；通过ALD循环形成第一电介质层，其中，第一电介质层延伸到沟槽 中，并且其中，ALD循环包括：将HCD脉冲到半导体衬底；清除HCD； 在清除HCD之后，将三乙胺脉冲到半导体衬底；以及清除三乙胺；对第 一电介质层执行退火工艺；以及对第一电介质层执行平坦化工艺，其中， 第一电介质层的剩余部分形成隔离区域的一部分。在实施例中，ALD循环 还包括：在清除三乙胺之后，将氧(O2)脉冲到半导体衬底；并且清除氧。 在实施例中，该方法还包括重复包括脉冲氧的ALD循环。在实施例中， 退火工艺包括：在第一温度下执行的低温湿法退火工艺；在高于第一温度 的第二温度下执行的高温湿法退火工艺；以及在高于第一温度的第三温度下执行的干法退火工艺。在实施例中，该方法还包括：在第一电介质层上 方形成第二电介质层，其中，使用与形成第一电介质层的方法不同的方法 来执行形成第二电介质层。在实施例中，使用可流动化学气相沉积来执行 形成第二电介质层。在实施例中，该方法还包括：在沉积第一电介质层之 前，使用与形成第一电介质层的方法不同的方法来沉积延伸到沟槽中的隔 离衬垫。在实施例中，第一电介质层填充整个沟槽。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解 本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开 作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或 实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到， 这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公 开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种集成电路结构，包括：体半导体区域；第一半导体条带， 在所述体半导体区域上方并连接到所述体半导体区域；电介质层，包括氧 化硅，其中，在所述氧化硅中掺杂碳原子，并且其中，所述电介质层包括： 水平部分，在所述体半导体区域的顶表面上方并与所述体半导体区域的顶 表面接触；以及垂直部分，连接到所述水平部分的一端，其中，所述垂直 部分与所述第一半导体条带的下部的侧壁接触，其中，所述第一半导体条 带的顶部突出高于所述垂直部分的顶表面以形成半导体鳍，并且所述水平 部分和所述垂直部分具有相同的厚度；以及栅极堆叠，在所述半导体鳍的 侧壁和顶表面上延伸。
示例2.根据示例1所述的集成电路结构，其中，所述电介质层中的碳 原子百分比低于约1％。
示例3.根据示例1所述的集成电路结构，其中，所述电介质层中还包 括氯。
示例4.根据示例1所述的集成电路结构，还包括电介质区域，与所述 水平部分重叠并接触所述水平部分，其中，所述电介质区域包括氧化硅， 并且其中没有碳。
示例5.根据示例4所述的集成电路结构，其中，所述电介质区域的顶 部突出高于所述垂直部分的所述顶表面以形成虚设电介质鳍，并且其中， 所述栅极堆叠进一步在所述虚设电介质鳍的侧壁和顶表面上延伸。
示例6.根据示例1所述的集成电路结构，还包括：第二半导体条带和 第三半导体条带，在所述体半导体区域上方并连接到所述体半导体区域； 以及隔离区域，在所述第二半导体条带和所述第三半导体条带之间并与所 述第二半导体条带和所述第三半导体条带二者接触，其中，整个所述隔离 区域由与所述电介质层相同的均匀电介质材料形成，并且其中，所述隔离 区域中没有接缝。
示例7.一种集成电路结构，包括：体半导体衬底；以及隔离区域，位 于所述体半导体衬底上方并与所述体半导体衬底接触，其中，所述隔离区 域包括：电介质衬垫，包括氧化硅，其中，在所述氧化硅中掺杂碳原子； 以及电介质区域，填充所述电介质衬垫的相对的垂直部分之间的区域，其 中，所述电介质区域包括氧化硅，并且其中没有碳。
示例8.根据示例7所述的集成电路结构，其中，所述电介质区域还包 括选自由如下各项组成的组的原子：氮原子、氯原子、及其组合。
示例9.根据示例7所述的集成电路结构，还包括半导体条带，所述半 导体条带具有与所述电介质衬垫的侧壁接触的侧壁，其中，所述半导体条 带的顶部突出高于所述隔离区域的顶表面以形成半导体鳍。
示例10.根据示例7所述的集成电路结构，其中，所述隔离区域还包 括在所述电介质区域上方并且与所述电介质区域连接的突出部分，并且其 中，所述突出部分和所述电介质区域由相同的电介质材料形成。
示例11.根据示例10所述的集成电路结构，还包括半导体鳍，位于所 述隔离区域的一侧上，其中，所述突出部分的顶表面与所述半导体鳍的顶 表面基本上共面。
示例12.根据示例10所述的集成电路结构，还包括：接触蚀刻停止层， 位于所述突出部分上方并与所述突出部分接触；以及层间电介质，与所述 接触蚀刻停止层重叠并与所述接触蚀刻停止层接触。
示例13.一种用于制造集成电路结构的方法，包括：蚀刻半导体衬底 以形成沟槽；通过原子层沉积(ALD)循环形成第一电介质层，其中，所 述第一电介质层延伸到所述沟槽中，并且其中，所述ALD循环包括：将 六氯乙硅烷(HCD)脉冲到所述半导体衬底；清除所述HCD；在清除所 述HCD之后，将三乙胺脉冲到所述半导体衬底；以及清除所述三乙胺； 对所述第一电介质层执行退火工艺；以及对所述第一电介质层执行平坦化 工艺，其中，经退火的第一电介质层的剩余部分形成隔离区域的一部分。
示例14.根据示例13所述的方法，其中，所述ALD循环还包括：在 清除所述三乙胺之后，将氧(O2)脉冲到所述半导体衬底；以及清除所述 氧。
示例15.根据示例14所述的方法，还包括重复包括脉冲氧的所述 ALD循环。
示例16.根据示例13所述的方法，其中，所述退火工艺包括：在第一 温度下执行的低温湿法退火工艺；在高于所述第一温度的第二温度下执行 的高温湿法退火工艺；以及在高于所述第一温度的第三温度下执行的干法 退火工艺。
示例17.根据示例13所述的方法，还包括：在经退火的第一电介质层 上方形成第二电介质层，其中，形成所述第二电介质层是使用与用于形成 所述第一电介质层的方法不同的方法来执行的。
示例18.根据示例17所述的方法，其中，形成所述第二电介质层是使 用可流动化学气相沉积来执行的。
示例19.根据示例13所述的方法，还包括：在沉积所述第一电介质层 之前，使用与用于形成所述第一电介质层的方法不同的方法来沉积延伸到 所述沟槽中的隔离衬垫。
示例20.根据示例13所述的方法，其中，所述第一电介质层填充整个 所述沟槽。

Claims (10)

1.一种集成电路结构，包括：
体半导体区域；
第一半导体条带，在所述体半导体区域上方并连接到所述体半导体区域；
电介质层，包括氧化硅，其中，在所述氧化硅中掺杂碳原子，并且其中，所述电介质层包括：
水平部分，在所述体半导体区域的顶表面上方并与所述体半导体区域的顶表面接触；以及
垂直部分，连接到所述水平部分的一端，其中，所述垂直部分与所述第一半导体条带的下部的侧壁接触，其中，所述第一半导体条带的顶部突出高于所述垂直部分的顶表面以形成半导体鳍，并且所述水平部分和所述垂直部分具有相同的厚度；以及
栅极堆叠，在所述半导体鳍的侧壁和顶表面上延伸。
2.根据权利要求1所述的集成电路结构，其中，所述电介质层中的碳原子百分比低于约1％。
3.根据权利要求1所述的集成电路结构，其中，所述电介质层中还包括氯。
4.根据权利要求1所述的集成电路结构，还包括电介质区域，与所述水平部分重叠并接触所述水平部分，其中，所述电介质区域包括氧化硅，并且其中没有碳。
5.根据权利要求4所述的集成电路结构，其中，所述电介质区域的顶部突出高于所述垂直部分的所述顶表面以形成虚设电介质鳍，并且其中，所述栅极堆叠进一步在所述虚设电介质鳍的侧壁和顶表面上延伸。
6.根据权利要求1所述的集成电路结构，还包括：
第二半导体条带和第三半导体条带，在所述体半导体区域上方并连接到所述体半导体区域；以及
隔离区域，在所述第二半导体条带和所述第三半导体条带之间并与所述第二半导体条带和所述第三半导体条带二者接触，其中，整个所述隔离区域由与所述电介质层相同的均匀电介质材料形成，并且其中，所述隔离区域中没有接缝。
7.一种集成电路结构，包括：
体半导体衬底；以及
隔离区域，位于所述体半导体衬底上方并与所述体半导体衬底接触，其中，所述隔离区域包括：
电介质衬垫，包括氧化硅，其中，在所述氧化硅中掺杂碳原子；以及
电介质区域，填充所述电介质衬垫的相对的垂直部分之间的区域，其中，所述电介质区域包括氧化硅，并且其中没有碳。
8.根据权利要求7所述的集成电路结构，其中，所述电介质区域还包括选自由如下各项组成的组的原子：氮原子、氯原子、及其组合。
9.根据权利要求7所述的集成电路结构，还包括半导体条带，所述半导体条带具有与所述电介质衬垫的侧壁接触的侧壁，其中，所述半导体条带的顶部突出高于所述隔离区域的顶表面以形成半导体鳍。
10.一种用于制造集成电路结构的方法，包括：
蚀刻半导体衬底以形成沟槽；
通过原子层沉积(ALD)循环形成第一电介质层，其中，所述第一电介质层延伸到所述沟槽中，并且其中，所述ALD循环包括：
将六氯乙硅烷(HCD)脉冲到所述半导体衬底；
清除所述HCD；
在清除所述HCD之后，将三乙胺脉冲到所述半导体衬底；以及
清除所述三乙胺；对所述第一电介质层执行退火工艺；以及
对所述第一电介质层执行平坦化工艺，其中，经退火的第一电介质层的剩余部分形成隔离区域的一部分。
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