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TWI629790B - 半導體元件及其製作方法 - Google Patents

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TWI629790B
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Abstract

本發明揭露一種製作半導體元件的方法。首先提供一基底，該基底上設有至少一鰭狀結構，其中該鰭狀結構包含一上半部以及一下半部，然後去除鰭狀結構之部分下半部，形成一磊晶層於基底上並環繞鰭狀結構之下半部，將鰭狀結構之下半部轉換為磊晶層，以及去除部分磊晶層。

Description

半導體元件及其製作方法
本發明是關於一種半導體元件及其製作方法，尤指一種於N型金氧半導體(NMOS)區域形成上半部為矽而下半部為鍺化矽的鰭狀結構，以及於PMOS區域形成上半部為鍺化矽而下半部為矽的鰭狀結構。
近年來，隨著場效電晶體(field effect transistors,FETs)元件尺寸持續地縮小，習知平面式(planar)場效電晶體元件之發展已面臨製程上之極限。為了克服製程限制，以非平面(non-planar)之場效電晶體元件，例如鰭狀場效電晶體(fin field effect transistor,Fin FET)元件來取代平面電晶體元件已成為目前之主流發展趨勢。由於鰭狀場效電晶體元件的立體結構可增加閘極與鰭狀結構的接觸面積，因此，可進一步增加閘極對於載子通道區域的控制，從而降低小尺寸元件面臨的汲極引發能帶降低(drain induced barrier lowering,DIBL)效應，並可以抑制短通道效應(short channel effect,SCE)。再者，由於鰭狀場效電晶體元件在同樣的閘極長度下會具有更寬的通道寬度，因而可獲得加倍的汲極驅動電流。甚而，電晶體元件的臨界電壓(threshold voltage)亦可藉由調整閘極的功函數而加以調控。
然而，在現行的鰭狀場效電晶體元件製程中，鰭狀結構的 設計仍存在許多瓶頸，除了影響通道區載子的遷移率之外又影響元件的整體電性表現。因此如何改良現有鰭狀場效電晶體製程即為現今一重要課題。
本發明較佳實施例揭露一種製作半導體元件的方法。首先提供一基底，該基底上設有至少一鰭狀結構，其中該鰭狀結構包含一上半部以及一下半部，然後去除鰭狀結構之部分下半部，形成一磊晶層於基底上並環繞鰭狀結構之下半部，將鰭狀結構之下半部轉換為磊晶層，以及去除部分磊晶層。
本發明另一實施例揭露一種半導體元件，其包含一基底具有一N型金氧半導體(NMOS)區域以及一P型金氧半導體(PMOS)區域，一第一鰭狀結構設於NMOS區域上以及一第二鰭狀結構設於PMOS區域上。其中第一鰭狀結構與第二鰭狀結構分別包含一上半部與一下半部且該上半部及該下半部包含不同材料。
12‧‧‧基底
14‧‧‧鰭狀結構
16‧‧‧硬遮罩
18‧‧‧上半部
20‧‧‧下半部
22‧‧‧淺溝隔離
24‧‧‧側壁子
26‧‧‧磊晶層
28‧‧‧淺溝隔離
32‧‧‧基底
34‧‧‧NMOS區域
36‧‧‧PMOS區域
38‧‧‧鰭狀結構
40‧‧‧鰭狀結構
42‧‧‧硬遮罩
44‧‧‧上半部
46‧‧‧下半部
48‧‧‧側壁子
50‧‧‧絕緣層
52‧‧‧磊晶層
54‧‧‧淺溝隔離
第1圖至第7圖為本發明第一實施例製作一半導體元件之方法示意圖。
第8圖至第14圖為本發明第二實施例製作一半導體元件之方法示意圖。
請參照第1圖至第7圖，第1圖至第7圖為本發明第一實 施例製作一半導體元件之方法示意圖。如第1圖所示，首先提供一基底12，例如一矽基底，其上定義有一電晶體區，例如一N型金氧半導體(NMOS)區域。基底12上具有至少一鰭狀結構14與一硬遮罩16設於其上，以及一由氧化矽所構成的絕緣層(圖未示)環繞鰭狀結構14與硬遮罩，其中絕緣層的頂部較佳與硬遮罩16頂部齊平。在本實施例中，鰭狀結構14的數量雖以三根為例，但不侷限於此。
鰭狀結構14的形成方式可包含先形成一圖案化遮罩(圖未示)於基底12上，再經過一蝕刻製程，將圖案化遮罩之圖案轉移至基底12中。接著，對應三閘極電晶體元件及雙閘極鰭狀電晶體元件結構特性的不同，而可選擇性去除或留下圖案化遮罩，並利用沈積、化學機械研磨(chemical mechanical polishing,CMP)及回蝕刻製程而形成一環繞鰭狀結構14之絕緣層。除此之外，鰭狀結構14之形成方式另也可以是先製作一圖案化硬遮罩層(圖未示)於基底12上，並利用磊晶製程於暴露出於圖案化硬遮罩層之基底12上成長出半導體層，此半導體層即可作為相對應的鰭狀結構14。同樣的，另可以選擇性去除或留下圖案化硬遮罩層，並透過沈積、CMP及回蝕刻製程形成一絕緣層以包覆住鰭狀結構14之底部。
在本實施例中，各鰭狀結構14具有一上半部18與一下半部20，其中上半部18與下半部20較佳具有約略相同的高度，藉此將鰭狀結構14平均分隔為上下兩部分。接著於絕緣層形成後進行一回蝕刻製程，利用硬遮罩16為蝕刻遮罩去除部分絕緣層，使剩餘的絕緣層僅環繞鰭狀結構14的下半部20，或絕緣層頂部約略切齊於鰭狀結構14上半部18與下半部20的交界處以形成一淺溝隔離22。
如第2圖所示，接著形成一側壁子24於硬遮罩16上以及鰭狀結構14的上半部18側壁。形成側壁子24的方式可先覆蓋一由氮化矽所構成的介電材料於硬遮罩16、鰭狀結構14以及淺溝隔離22上，然後以回蝕刻製程去除部分介電材料以形成側壁子24。在本實施例中，側壁子24與硬遮罩16較佳為相同材料所構成，例如均由氮化矽所構成，但不排除使用不同材料來分別形成側壁子24與硬遮罩16，此實施例也屬本發明所涵蓋的範圍。
然後如第3圖所示，先利用蝕刻完全去除淺溝隔離22以暴露出鰭狀結構14下半部20，接著進行另一乾蝕刻製程或濕蝕刻製程，例如等向性蝕刻、側向蝕刻等，利用側壁子24為遮罩去除鰭狀結構14的部分下半部20，使鰭狀結構14的上半部18寬度大於下半部20寬度。在本實施例中，所去除的鰭狀結構14下半部20寬度至少大於上半部18一半的寬度，但不侷限於此。
隨後如第4圖所示，利用選擇性磊晶成長製程形成一磊晶層26於基底12上並環繞鰭狀結構14的下半部，其中磊晶層26較佳包含鍺化矽等不同材料，或包含摻質的矽層，且摻質的型態較佳為P型，用來作為此N型金氧半導體(NMOS)的抗接面擊穿(anti-punch-through)層以避免漏電，但不侷限於此。
如第5圖所示，接著進行一熱處理，例如一升溫退火製程，利用大於800℃的溫度將鰭狀結構14的下半部20轉換為磊晶層26，其中原本由純矽所構成的鰭狀結構14下半部20較佳藉由此熱處理完全轉化為由鍺化矽所構成的磊晶層26。換句話說，原本鰭狀結構14下半部20在熱處理進行後較佳與周圍的磊晶層26融為一 體，而形成一由純矽所構成的鰭狀結構14上半部18跨在由鍺化矽所構成的磊晶層26上之結構。
如第6圖所示，然後再利用側壁子24為遮罩進行一非等向性蝕刻製程去除部分磊晶層26，使磊晶層26與鰭狀結構14上半部18一同構成柱狀並同時暴露出部分基底14表面。值得注意的是，由於去除部分磊晶層26時剩餘的磊晶層26較佳貼齊側壁子24，在理想情況下剩餘的磊晶層26或鰭狀結構14下半部20的寬度較佳大於上半部18的寬度，例如約寬一圈側壁子24的厚度。
如第7圖所示，接著先去除側壁子24，並沉積一絕緣層(圖未示)於基底12上並圍繞鰭狀結構14，其中絕緣層較佳由氧化矽所構成，但不侷限於此。然後進行一平坦化製程，例如以化機械研磨方式去除部分絕緣層及硬遮罩16，使剩餘的絕緣層表面與鰭狀結構14表面齊平。最後再以回蝕刻製程去除部分絕緣層，使剩餘的絕緣層僅環繞鰭狀結構14的下半部20，或絕緣層頂部約略切齊於鰭狀結構14上半部18與下半部20的交界處以形成一淺溝隔離28。之後可依據製程需求進行後續閘極結構、側壁子以及源極/汲極區域等電晶體元件的製程，在此不另加贅述。至此即完成本發明第一實施例之一半導體元件的製作。
請接著參照第8圖至第14圖，第8圖至第14圖為本發明第二實施例製作一半導體元件之方法示意圖。如第8圖所示，首先提供一基底32，例如一矽基底，其上定義有一NMOS區域34與一PMOS區域36。基底32上具有複數個鰭狀結構38、40分別設於NMOS區域34及PMOS區域36、一硬遮罩42設於各鰭狀結構38、 40上以及一由氧化矽所構成的絕緣層50環繞鰭狀結構38、40與硬遮罩42，其中絕緣層50的頂部較佳與硬遮罩42頂部齊平。在本實施例中，各鰭狀結構38、40具有一上半部44與一下半部46，其中上半部44與下半部46較佳具有約略相同的高度，藉此將各鰭狀結構38、40平均分隔為上下兩半部分。另外，NMOS區域34的鰭狀結構38上半部44與下半部46均由純矽所構成，而PMOS區域36的鰭狀結構40上半部44與下半部46則分別由不同材料所構成，例如本實施例之PMOS區域36的鰭狀結構40上半部44由鍺化矽所構成的磊晶所構成而下半部46則由純矽所構成。
在本實施例中，形成第8圖中鰭狀結構38、40的方式可先提供一由純矽所構成的基底32，利用遮罩去除PMOS區域36的部分基底32，再以磊晶成長方式形成一由鍺化矽所構成的磊晶層於PMOS區域36的基底32上並使NMOS區域34的基底12表面與PMOS區域36的磊晶層約略齊平，然後覆蓋一由氮化矽所構成的硬遮罩42於NMOS區域34的基底32及PMOS區域的磊晶層上。接著進行一微影暨蝕刻製程，利用一圖案化光阻(圖未示)為遮罩去除部分NMOS區域34的部分硬遮罩42與部分基底32以及PMOS區域36的部分硬遮罩42、部分磊晶層與部分基底32以形成第8圖中的鰭狀結構38、40。
接著如第9圖所示，進行一微影暨蝕刻製程，例如先形成一圖案化光阻(圖未示)並覆蓋PMOS區域36，然後以蝕刻方式去除部分NMOS區域34的部分絕緣層50至約略鰭狀結構38上半部44與下半部46的交界處以暴露出鰭狀結構38上半部44。隨後形成一側壁子48於NMOS區域34的硬遮罩42上以及鰭狀結構38的上半 部44側壁。形成側壁子48的方式可比照前述實施例先覆蓋一由氮化矽所構成的介電材料於硬遮罩42、鰭狀結構38以及絕緣層50上，然後以回蝕刻製程去除部分介電材料以形成側壁子48。在本實施例中，側壁子48與硬遮罩42較佳為相同材料所構成，例如均由氮化矽所構成，但不排除使用不同材料來分別形成側壁子48與硬遮罩42，此實施例也屬本發明所涵蓋的範圍。
如第10圖所示，先利用蝕刻完全去除NMOS區域34的絕緣層50以暴露出鰭狀結構38下半部46及部分基底32表面，然後進行另一乾蝕刻製程或溼蝕刻製程，例如等向性蝕刻、側向蝕刻等，利用側壁子48為遮罩去除鰭狀結構38的部分下半部46，使鰭狀結構38的上半部44寬度大於下半部46寬度。如同第一實施例，所去除的鰭狀結構38下半部46寬度至少大於上半部44一半的寬度，但不侷限於此。
隨後如第11圖所示，利用選擇性磊晶成長製程形成一磊晶層52於基底32上並環繞NMOS區域34的鰭狀結構38下半部46，其中磊晶層52較佳包含鍺化矽等不同材料，或包含摻質的矽層，且摻質的型態較佳為P型，用來作為此N型金氧半導體(NMOS)的抗接面擊穿(anti-punch-through)層以避免漏電，但不侷限於此。
如第12圖所示，接著進行一熱處理，例如一升溫退火製程，利用大於800℃的溫度將NMOS區域34的鰭狀結構38下半部46轉換為磊晶層52，其中原本由純矽所構成的鰭狀結構38下半部46較佳藉由此熱處理完全轉化為由鍺化矽所構成的磊晶層52。換句話說，原本鰭狀結構38下半部46在熱處理進行後較佳與周圍的磊 晶層52融為一體，以形成一由純矽所構成的鰭狀結構38上半部44跨在由鍺化矽所構成的磊晶層52上之結構。
如第13圖所示，然後再利用側壁子48為遮罩進行一蝕刻製程去除部分磊晶層52，使磊晶層52與鰭狀結構38上半部44一同構成柱狀並同時暴露出部分基底32表面。如同前述實施例，由於去除部分磊晶層52時剩餘的磊晶層52較佳貼齊側壁子48，在理想情況下剩餘的磊晶層52或鰭狀結構40下半部46的寬度較佳大於上半部44的寬度，例如約寬一圈側壁子48的厚度。
如第14圖所示，接著先去除側壁子48，並沉積一絕緣層(圖未示)於基底32上並覆蓋NMOS區域34的鰭狀結構38及PMOS區域36的鰭狀結構40與絕緣層50，其中絕緣層較佳由氧化矽所構成，但不侷限於此。然後進行一平坦化製程，例如以化機械研磨方式去除部分絕緣層及NMOS區域34的硬遮罩42，使剩餘的絕緣層表面與NMOS區域34及PMOS區域36的鰭狀結構38、40表面齊平。最後再以回蝕刻製程去除部分絕緣層，使剩餘的絕緣層僅環繞鰭狀結構38、40的下半部46，或絕緣層頂部約略切齊於鰭狀結構38、40上半部44與下半部46的交界處以形成一淺溝隔離54。之後可依據製程需求進行後續閘極結構、側壁子以及源極/汲極區域等電晶體元件的製程，在此不另加贅述。至此即完成本發明第二實施例之一半導體元件的製作。
請再參照第14圖，其另揭露一種半導體元件結構，其包含一基底，至少一鰭狀結構38設於基底32的NMOS區域34上，以及至少一鰭狀結構40設於基底32的PMOS區域36上，其中NMOS 區域34上的鰭狀結構38與PMOS區域36上的鰭狀結構40各包含一上半部44與一下半部46，且各區域34、36的上半部44及下半部46均分別包含不同材料。
更具體而言，NMOS區域34的鰭狀結構38上半部44及PMOS區域36的鰭狀結構40下半部46包含相同材料，且NMOS區域34的鰭狀結構38下半部46及PMOS區域36的鰭狀結構40上半部44包含相同材料，或在本實施例中，NMOS區域34的鰭狀結構38上半部44與PMOS區域36的鰭狀結構40下半部46較佳由矽所構成而NMOS區域34的鰭狀結構38下半部46與PMOS區域36的鰭狀結構40上半部44較佳由鍺化矽所構成。
綜上所述，本發明較佳揭露一種於基底上形成上半部與下半部為不同材料所構成之鰭狀結構。以製作NMOS電晶體為例，本發明較佳先於基底上形成一由純矽所構成的鰭狀結構，然後去除鰭狀結構的部分下半部，形成一磊晶層環繞鰭狀結構被削薄的下半部，將鰭狀結構下半部完全轉換為磊晶層，然後再去除部分磊晶層使剩餘的磊晶層與鰭狀結構上半部一同構成柱狀之鰭狀結構。另外以所形成的CMOS電晶體為例，本發明NMOS區域的鰭狀結構上半部及PMOS區域的鰭狀結構下半部較佳均由矽所構成，而NMOS區域的鰭狀結構下半部及PMOS區域的鰭狀結構上半部則均為鍺化矽所構成。藉由此製程設計，本發明可提升通道區載子遷移率，進而改善整個元件在電性上的整體表現。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (11)

  1. 一種製作半導體元件的方法，包含：提供一基底，該基底上設有至少一鰭狀結構，其中該鰭狀結構包含一上半部以及一下半部；去除該鰭狀結構之部分該下半部；形成一磊晶層於該基底上並環繞該鰭狀結構之該下半部；將該鰭狀結構之該下半部轉換為該磊晶層；以及去除部分該磊晶層。
  2. 如申請專利範圍第1項所述之方法，其中該鰭狀結構包含一硬遮罩設於其上，且該方法另包含：形成一絕緣層並環繞該鰭狀結構；利用該硬遮罩去除部分該絕緣層以形成一第一淺溝隔離；形成一側壁子於該硬遮罩上且位於該鰭狀結構之該上半部旁；於去除該鰭狀結構之部分該下半部之前完全去除該第一淺溝隔離。
  3. 如申請專利範圍第2項所述之方法，另包含：於去除該磊晶層之後去除該側壁子；沈積一絕緣層於該基底上；平坦化該絕緣層；去除該硬遮罩；以及回蝕刻該絕緣層以形成一第二淺溝隔離。
  4. 如申請專利範圍第2項所述之方法，其中該硬遮罩及該側壁子包 含氮化矽。
  5. 如申請專利範圍第1項所述之方法，另包含於形成該磊晶層後進行一升溫退火製程以將該鰭狀結構之該下半部轉換為該磊晶層。
  6. 如申請專利範圍第1項所述之方法，其中該鰭狀結構包含矽。
  7. 如申請專利範圍第1項所述之方法，其中該磊晶層包含鍺化矽。
  8. 如申請專利範圍第7項所述之方法，其中該半導體元件包含一NMOS電晶體。
  9. 一種半導體元件，包含：一基底，其包含一N型金氧半導體(NMOS)區域以及一P型金氧半導體(PMOS)區域；一第一鰭狀結構設於該NMOS區域上，其中該第一鰭狀結構包含一上半部與一下半部且該上半部及該下半部包含不同材料；以及一第二鰭狀結構設於該PMOS區域上，其中該第二鰭狀結構包含一上半部與一下半部且該上半部及該下半部包含不同材料，其中該第一鰭狀結構之該上半部以及該第二鰭狀結構之該下半部包含相同材料，且該第一鰭狀結構之該下半部以及該第二鰭狀結構之該上半部包含相同材料。
  10. 如申請專利範圍第9項所述之半導體元件，其中該第一鰭狀結構之上半部包含矽且該第一鰭狀結構之下半部包含鍺化矽。
  11. 如申請專利範圍第9項所述之半導體元件，其中該第二鰭狀結構之上半部包含鍺化矽且該第二鰭狀結構之下半部包含矽。
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