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TWI625862B - 積體晶片及製造深溝槽電容的方法 - Google Patents

積體晶片及製造深溝槽電容的方法 Download PDF

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TWI625862B
TWI625862B TW105143981A TW105143981A TWI625862B TW I625862 B TWI625862 B TW I625862B TW 105143981 A TW105143981 A TW 105143981A TW 105143981 A TW105143981 A TW 105143981A TW I625862 B TWI625862 B TW I625862B
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顏翠玲
倪其聰
張瑞鴻
羅耀聘
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台灣積體電路製造股份有限公司
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Abstract

本揭露係關於一種具有深溝槽電容之積體晶片及其形成方法。深溝槽電容具有起伏狀側壁以定義曲形凹陷。在一些實施方式中，積體晶片包含基材、介電材料層與導電材料層。基材具有溝槽，溝槽具有起伏狀側壁，起伏狀側壁定義複數曲形凹陷。介電材料層係保形地墊在起伏狀側壁，導電材料層係藉由介電材料層與基材分隔。介電材料層係用以作為電容介電質，電容介電質係介於第一電極與第二電極之間，第一電極包含導電材料層，且第二電極係設置於基材內。導電材料層之起伏狀側壁增加導電材料層之內表面的表面積，從而增加每單位深度下之電容的電容值。

Description

積體晶片及製造深溝槽電容的方法
本揭露之一些實施方式係關於一種製造深溝槽電容的方法及應用其之積體晶片。
半導體工業持續地嘗試縮小半導體元件之表面積，以將更多元件設置於相同尺寸的基材上。垂直式元件結構可大幅地減少半導體元件對表面積的需求。一般而言，應用於積體晶片之垂直元件的類型係深溝槽電容。深溝槽電容包含一或多個延伸至半導體基材內之溝槽的電容電極。電容電極可被用於多種用途，舉例而言，像是去耦電容，用於從電路之一部分濾除電路之另一部分(例如：內連接結構)的雜訊。
依據本揭露之一些實施方式，一種積體晶片包含基材、介電材料層與導電材料層。基材具有溝槽，溝槽具有複數起伏狀側壁，起伏狀側壁定義複數曲形凹陷。介電材料層係保形地墊在起伏狀側壁。導電材料層係藉由介電材料層與基材分隔，且導電材料層具有複數側壁，側壁包含複數曲形突起。 介電材料層係用以作為電容介電質，電容介電質係介於第一電極與第二電極之間，第一電極包含導電材料層，且第二電極係設置於基材內。
依據本揭露之一些實施方式，一種積體晶片包含基材、導電摻雜區、介電材料層與導電材料層。基材具有溝槽，溝槽具有複數起伏狀內表面，起伏狀內表面係從基材之頂面延伸至基材內的下方位置。溝槽定義開口與下方空腔，開口沿著基材之頂面設置，且下方空腔具有一寬度，此寬度係大於開口之寬度。導電摻雜區係圍繞溝槽。介電材料層係保形地墊在起伏狀內表面。導電材料層係設置於溝槽內且藉由介電材料層與基材分隔。
依據本揭露之一些實施方式，一種形成深溝槽電容的方法，包含以下步驟。選擇性蝕刻基材以形成溝槽，且溝槽具有複數起伏狀內表面，起伏狀內表面定義複數曲形凹陷。形成介電材料層於溝槽內，且介電材料層係保形地墊在起伏狀內表面。形成導電材料層於溝槽內，導電材料層係藉由介電材料層與基材分隔。導電材料層係用以作為電容介電質，電容介電質係介於第一電極與第二電極之間，第一電極包含導電材料層，且第二電極係排列於基材內。
100、200、300、400、500、600、700‧‧‧積體晶片
101‧‧‧深溝槽電容
102、802‧‧‧基材
102u、902u‧‧‧頂面
104、808‧‧‧導電摻雜區
106、302、402、502‧‧‧溝槽
108‧‧‧曲形凹陷
110、304、702、1102‧‧‧介電材料層
112‧‧‧導電材料
114‧‧‧曲形突起
204、206‧‧‧長度
208‧‧‧深度
302s‧‧‧側壁
303、904‧‧‧開口
306、704、1202‧‧‧導電材料層
308、408‧‧‧底面
310‧‧‧法線
404‧‧‧第一區域
406‧‧‧第二區域
410、412‧‧‧剖面視圖
501a‧‧‧第一深溝槽電容
501b‧‧‧第二深溝槽電容
504a、602a‧‧‧第一介電材料層
504b、602b‧‧‧第二介電材料層
506a、604a‧‧‧第一導電材料層
506b、604b‧‧‧第二導電材料層
606a、606b‧‧‧層間介電層
606、706、1302‧‧‧介電結構
608a、708a‧‧‧第一導電接觸
608b、708b‧‧‧第二導電接觸
610、710、1306‧‧‧金屬內連接線
704a‧‧‧第一部分
704b‧‧‧第二部分
706a、1302a‧‧‧第一層間介電層
706b、1302b‧‧‧第二層間介電層
708c‧‧‧第三導電接觸
804‧‧‧摻雜物
806‧‧‧第一遮罩層
902‧‧‧第二遮罩層
902s‧‧‧起伏狀側壁
800、900、1000、1100、1200、1300‧‧‧剖面視圖
1304a、1304b‧‧‧導電接觸
1400‧‧‧方法
1402、1404、1406、1408、1410‧‧‧步驟
A、B、C、D‧‧‧點
d‧‧‧深度
d1‧‧‧第一深度
d2‧‧‧第二深度
E1‧‧‧第一電極/第一電容電極
E2‧‧‧第二電極/第二電容電極
h‧‧‧高度
W1、W1’‧‧‧寬度
W2、W2’‧‧‧寬度
Φ‧‧‧跨越角度
θ1‧‧‧第一角度
θ2‧‧‧第二角度
θh‧‧‧非零度角
閱讀以下詳細敘述並搭配對應之圖式，可了解本揭露之多個樣態。需留意的是，圖式中的多個特徵並未依照該業界領域之標準作法繪製實際比例。事實上，所述之特徵的尺 寸可任意的增加或減少以利於討論的清晰性。
第1圖為依據本揭露之一些實施方式之具有深溝槽電容之積體晶片之剖面示意圖，其中深溝槽電容係位於溝槽內且包含起伏狀側壁以定義複數曲形凹陷。
第2圖為依據本揭露之另一些實施方式之具有深溝槽電容之積體晶片之剖面示意圖，其中深溝槽電容係位於溝槽內且包含起伏狀側壁。
第3圖為依據本揭露之另一些實施方式之具有深溝槽電容之積體晶片之剖面示意圖，其中深溝槽電容係位於溝槽內且包含起伏狀側壁。
第4A-4C圖為依據本揭露之一些實施方式之具有深溝槽電容之積體晶片之剖面示意圖，其中深溝槽電容係位於溝槽內且包含起伏狀內表面。
第5-7圖為依據本揭露之一些實施方式之具有深溝槽電容之積體晶片之剖面示意圖，其中深溝槽電容係位於溝槽內且包含起伏狀內表面。
第8-13圖為依據本揭露之一些實施方式於不同步驟形成深溝槽電容的剖面示意圖，其中深溝槽電容係位於溝槽內且包含起伏狀側壁。
第14圖為依據本揭露之一些實施方式之形成深溝槽電容的流程圖，其中深溝槽電容係位於溝槽內且包含起伏狀側壁。
以下將以圖式及詳細說明清楚說明本揭露之精 神，任何所屬技術領域中具有通常知識者在瞭解本揭露之實施方式後，當可由本揭露所教示之技術，加以改變及修飾，其並不脫離本揭露之精神與範圍。舉例而言，敘述「第一特徵形成於第二特徵上方或上」，於實施方式中將包含第一特徵及第二特徵具有直接接觸；且也將包含第一特徵和第二特徵為非直接接觸，具有額外的特徵形成於第一特徵和第二特徵之間。此外，本揭露在多個範例中將重複使用元件標號以及/或文字。重複的目的在於簡化與釐清，而其本身並不會決定多個實施方式以及/或所討論的配置之間的關係。
此外，方位相對詞彙，如「在...之下」、「下面」、「下」、「上方」或「上」或類似詞彙，在本文中為用來便於描述繪示於圖式中的一個元件或特徵至另外的元件或特徵之關係。方位相對詞彙除了用來描述裝置在圖式中的方位外，其包含裝置於使用或操作下之不同的方位。當裝置被另外設置(旋轉90度或者其他面向的方位)，本文所用的方位相對詞彙同樣可相應地進行解釋。
深溝槽電容係形成於延伸至半導體基材內的溝槽中。一般而言，深溝槽電容的形成係藉由蝕刻基材以形成溝槽，此溝槽可於後續製程中填充導電材料與介電材料。隨著積體晶片之元件的尺寸縮小，深溝槽之深度可能會導致一些問題。舉例而言，多層式三維積體晶片基材在連接之前往往會被薄型化。然而，深溝槽可能會抑制基材的薄型化製程，從而增加位於堆疊基材之間之層間連接結構的長度。此外，雖然深溝槽電容之垂直側壁可允許電容有適當的尺寸，但隨著電容之間 的距離減少，矽密度將隨之減少，從而導致基材的結構強度降低。此降低的結構強度可能會導致積體晶片失效，這樣的失效將會對積體電路製造商帶來成本的增加。
本揭露係關於一種具有深溝槽電容之積體晶片及其形成方法。深溝槽電容係設置於具有起伏狀側壁之溝槽內，起伏狀側壁會定義複數曲形凹陷。曲形凹陷增加位於溝槽內之深溝槽電容之電容電極的表面積，以使得電容於每單位深度下具有較大的電容值。在一些實施方式中，積體晶片包含基材，基材具有溝槽，且溝槽具有起伏狀側壁，這些起伏狀側壁定義複數曲形凹陷。介電材料層係保形地墊在起伏狀側壁上。導電材料層係設置於溝槽內，且係藉由介電材料層與基材分隔。介電材料層係用以作為電容介電質，電容介電質係介於第一電極與第二電極之間，第一電極包含導電材料層，且第二電極係排列於基材內。
第1圖為依據本揭露之一些實施方式之具有深溝槽電容101之積體晶片100之剖面示意圖，其中深溝槽電容101係位於溝槽內且包含起伏狀側壁以定義複數曲形凹陷。
積體晶片100包含基材102，基材102具有導電摻雜區104。在一些實施方式中，基材102包含具有第一摻雜類型(例如：N型)之半導體材料(例如：矽)。導電摻雜區104可具有不同於第一摻雜類型的第二摻雜類型(例如：P型)。電容元件係設置於溝槽106中，且從基材102之頂面102u延伸至導電摻雜區104內的下方位置。溝槽106具有多個起伏狀側壁，這些起伏狀側壁分別定義複數曲形凹陷108。
電容元件可包含介電材料層110，介電材料層110係設置於溝槽106內。在一些實施方式中，介電材料層110可保形地墊在溝槽106之起伏狀側壁上。導電材料112亦係設置於溝槽106內。導電材料112具有包含複數曲形突起114之側壁，曲形突起114係面對溝槽106之起伏狀側壁。在一些實施方式中，導電材料112係藉由介電材料層110而與基材102垂直且側向分隔。
在一些實施方式中，導電摻雜區104係用以作為深溝槽電容101之第一電容電極(E1)。導電材料112係用以作為第二電容電極(E2)，第二電容電極(E2)係藉由介電材料層110而與第一電容電極(E1)分隔，以給予深溝槽電容101電容值C。由於電容值C係基於第一電容電極(E1)與第二電容電極(E2)上的電荷所產生的，故電容值C係正比於溝槽106之內表面的表面積與導電材料112之外表面的表面積。溝槽106與導電材料112之起伏狀側壁增加溝槽106之內表面與導電材料112之外表面的表面積，從而增加深溝槽電容101於每單位深度下的電容值。換句話說，當具有平坦側壁之深溝槽電容與具有起伏狀側壁之深溝槽電容101具有相等的電容值時，具有起伏狀側壁之深溝槽電容101的深度比具有平坦側壁之深溝槽電容的深度更淺。藉由減少溝槽106之深度，深溝槽電容101可以較短時間形成，且較易整合至多層三維積體晶片結構。
第2圖為依據本揭露之另一些實施方式之具有深溝槽電容之積體晶片200之剖面示意圖，其中深溝槽電容係位於溝槽內且包含起伏狀側壁。
積體晶片200包含溝槽106，溝槽106係從基材102之頂面102u延伸至基材102內的下方位置。溝槽106包含多個起伏狀側壁，這些起伏狀側壁分別定義複數曲形凹陷108。在一些實施方式中，複數曲形凹陷108可包含弧形凹陷於溝槽106之側壁內，弧形凹陷具有實質上弧形剖面。弧形凹陷具有與弧形凹陷之長度成比例的表面積，故具有跨越角度Φ的內表面的弧形凹陷具有長度204，長度204係等於Φ/360°*h*3.14。舉例而言，具有高度h與跨越角度180°的半圓形弧形凹陷將具有長度204(沿著溝槽106之一側延伸，而位於點A與點B之間)，且長度204係等於180°/360°* h *3.14=1.57*h。
相較於直型側壁，位於起伏狀側壁內之曲形凹陷108增加沿著基材102之側面的側壁長度。舉例而言，對於具有半圓形弧形凹陷的弧形凹陷，溝槽106的側壁將具有長度206(位於點C與點D之間)，長度206係等於1.57倍的溝槽106的深度208(舉例而言，本揭露之起伏狀側壁使得具有約19微米之深度208之溝槽106的深溝槽電容，可提供與具有約30微米之深度之直型側壁的深溝槽電容相等的電容值)。由於電容值係定義為C=ε r ε 0‧A/d，A係電容電極之重疊面積，εr係介於電容電極之間的介電材料的靜電相對電容率，ε0係自由空間(free space)的電容率(ε0 8.854×10-12Fm-1)，且d係電容電極所分隔的距離，故長度206的增加可增加位於溝槽106內的深溝槽電容的電容值。因此，起伏狀側壁允許本揭露之位於溝槽106內之深溝槽電容於較小深度下，即可產生與位於直 型側壁之溝槽內的電容相等的電容值。
第3圖為依據本揭露之另一些實施方式之具有深溝槽電容之積體晶片300之剖面示意圖，其中深溝槽電容係位於溝槽內且包含起伏狀側壁。
積體晶片300包含複數溝槽302，溝槽302係分別從基材102之頂面102u延伸至基材102內的下方位置。在一些實施方式中，複數溝槽302係設置於導電摻雜區104內。在此實施方式中，介電材料層304係設置於複數溝槽302內，導電材料層306係設置於複數溝槽302內，且導電材料層306係藉由介電材料層304而與基材102分隔。
一或多溝槽302包含側壁302s以定義複數曲形凹陷。在一些實施方式中，一或多溝槽302亦包含具有曲形輪廓的底面308。一或多溝槽302係分別定義開口303與開口303下的下方的空腔，開口303係沿著基材102之頂面102u設置，且下方空腔係連通開口303。下方空腔具有延伸於相對兩側壁302s之間的寬度，此寬度係大致上隨著下方空腔至基材102之頂面102u的距離減少而增加的(例如：寬度係從W2至W2’)。在一些實施方式中，一或多溝槽302係沿著溝槽302之頂部向內彎曲(例如：朝向開口303)，使得開口303具有第一寬度W1，而下方空腔具有第二寬度W2或W2’，且第二寬度W2或W2’係大於第一寬度W1。溝槽之曲率導致溝槽從開口303側向向外突出，使得基材102沿著溝槽之相對側突出於溝槽。
在一些實施方式中，開口303之第一寬度W1係小於下方空腔的最小寬度(例如：W1<W2<W2’)。在一些實施方 式中，寬度W2’的範圍係介於約1/6倍至約1/7倍之溝槽302之深度d之間(例如：對於具有19微米之深度d的溝槽，W2’的範圍可介於約2.5微米至約3.5微米之間)。在一些實施方式中，寬度W2’的範圍係介於約1/8倍至約1/9倍之溝槽302之深度d之間(例如：對於具有19微米之深度d的溝槽，W2’的範圍可介於約2.0微米至約3.0微米之間)。在一些實施方式中，寬度W2’的範圍係介於約1/11倍至約1/12倍之溝槽302之深度d之間(例如：對於具有19微米之深度d的溝槽，W2’的範圍可介於約1.5微米至約2.5微米之間)。
在一些實施方式中，一或多溝槽302之側壁302s與一法線310相夾一角度，且法線係垂直於基材102之頂面102u。在一些實施方式中，側壁302s的側壁角係隨著溝槽302之深度d變化。在一些實施方式中，側壁302s之側壁角(與法線310之夾角)係隨著溝槽之深度增加而減少的。舉例而言，在一些實施方式中，側壁302s之頂部係與法線310相夾第一角度θ1，且側壁302s之底部係與法線310相夾第二角度θ2，第二角度θ2係小於第一角度θ1。
在此雖繪示積體晶片為包含具有導電摻雜區104之電極的電容，然而，於其他實施方式中，導電摻雜區104係可被省略的。舉例而言，於其他實施方式中，複數溝槽302可不被設置於導電摻雜區中。在此實施方式中，二或多層導電材料層係分別設置於多個溝槽302內。二或多導電材料層係藉由一或多介電材料層而分隔，且二或多導電材料層可用以作為電容電極。
第4A-4C圖為依據本揭露之一些實施方式之具有深溝槽電容之積體晶片400之剖面示意圖，其中深溝槽電容係位於溝槽內且包含起伏狀內表面。
積體晶片400包含延伸至基材102的複數溝槽402。複數溝槽402包含起伏狀內表面以定義複數曲形凹陷。在一些實施方式中，起伏狀內表面可包含起伏狀側壁。在一些實施方式中，起伏狀內表面亦可包含具有曲形輪廓之底面408，曲形輪廓係延伸於溝槽之相對兩側壁之間，以定義複數曲形凹陷(例如：弧形凹陷)。沿著複數溝槽402之底面408的曲形凹陷更增加溝槽之內表面的表面積，且增加位於溝槽內之導電材料306之外表面的表面積。
在一些實施方式中，複數曲形凹陷沿著溝槽之深度可具有不一致的深度。舉例而言，在一些實施方式中，複數曲形凹陷深入基材102之深度可隨著從基材102之頂面102u至曲形凹陷的距離增加而減少。舉例而言，如第4A圖與第4B圖之剖面視圖410所示，在第一區域404中，曲形凹陷可具有第一深度d1。如第4A圖與第4C圖之剖面視圖412所示，在位於第一區域404下的第二區域406中(例如：第二區域406係相對第一區域404遠離頂面102u)，曲形凹陷可具有第二深度d2。第二深度d2係小於第一深度d1。舉例而言，在一些實施方式中，第一深度d1的範圍可介於約100奈米至約500奈米之間，第二深度d2的範圍可介於約0奈米至約200奈米之間。
在一些實施方式中，複數溝槽402之起伏狀側壁之斜率係隨著曲形凹陷至基材102的深度減少而增加的(例 如：當凹陷之深度變小時，起伏狀側壁之側壁角與垂直頂面102u之法線相夾的角度會變小)。
第5圖為依據本揭露之一些實施方式之具有深溝槽電容之積體晶片500之剖面示意圖，其中深溝槽電容係位於溝槽內且包含起伏狀內表面。
積體晶片500包含複數溝槽502，溝槽502係設置於基材102內且具有起伏狀側壁以定義複數曲形凹陷。第一介電材料層504a係保形地沿著複數溝槽502之起伏狀側壁設置。第一導電材料層506a係保形地沿著第一介電材料層504a之外側壁設置，故第一介電材料層504a將第一導電材料層506a與基材102分隔。第二介電材料層504b係保形地沿著第一導電材料層506a的內表面設置。第二導電材料層506b係保形地沿著第二介電材料層504b之外側壁設置，故第二介電材料層504b將第一導電材料層506a與第二導電材料層506b分隔。
在一些實施方式中，積體晶片500包含第一深溝槽電容501a與第二深溝槽電容501b。深溝槽電容501a與深溝槽電容501b分別具有第一電極E1、第二電極E2與中介電容介電質。第一電極E1包含第一導電材料層506a，第二電極E2包含第二導電材料層506b，且中介電容介電質包含第二介電材料層504b。在一些實施方式中，第一介電材料層504a係可被省略。
第6圖為為依據本揭露之一些實施方式之具有深溝槽電容之積體晶片600之剖面示意圖，其中深溝槽電容係位於溝槽內且包含起伏狀內表面。
積體晶片600包含複數溝槽502，溝槽502具有起伏狀側壁以定義複數延伸至導電摻雜區之曲形凹陷。第一介電材料層602a係保形地沿著複數溝槽502之起伏狀側壁設置，且從複數溝槽502向外延伸至位於基材102上方的位置。第一導電材料層604a係保形地沿著第一介電材料層602a之內側壁設置，故第一介電材料層602a將第一導電材料層604a與基材102分隔。第一導電材料層604a亦係從複數溝槽502向外延伸至位於基材102與第一介電材料層602a上方的位置。
在一些實施方式中，第二介電材料層602b係保形地沿著第一導電材料層604a之內側壁設置，且從複數溝槽502向外延伸至位於基材102上方的位置。第二導電材料層604b係保形地沿著第二介電材料層602b之內側壁設置，故第二介電材料層602b將第二導電材料層604b與第一導電材料層604a分隔。第二導電材料層604b亦係從複數溝槽502向外延伸至位於基材102上方的位置。
後段製程(back-end-of-the-line；BEOL)金屬化堆疊係設置於基材102上。後端製程金屬化堆疊包含複數金屬內連接層，金屬內連接層係設置於具有一或多層間介電層606a-606b之介電結構606內。在多個實施方式中，一或多層間介電層606a-606b可包含氧化物、超低介電係數介電材料及/或低介電係數介電材料(例如：氧碳化矽)。在一些實施方式中，複數金屬內連接層可包含設置於第一層間介電層606a內之第一導電接觸608a與第二導電接觸608b。第一導電接觸608a係電性耦接至導電摻雜區104，且第二導電接觸608b係電 性耦接至第二導電材料層604b，從而形成以串聯形式連接之兩個深溝槽電容。複數金屬內連接層更包含金屬內連接線610，金屬內連接線610係設置於第二層間介電層606b內且電性耦接至一或多導電接觸608a-608c上。在其他實施方式中，額外接觸可被設置於第一層間介電層606a內以形成替代性連接類型(例如，並聯連接、或去耦電容等)。
第7圖為依據本揭露之一些實施方式之具有深溝槽電容之積體晶片700之剖面示意圖，其中深溝槽電容係位於溝槽內且包含起伏狀內表面。
積體晶片700包含位於基材102內複數溝槽402，溝槽402具有起伏狀側壁以定義複數曲形凹陷。介電材料層702係保形地沿著起伏狀側壁設置。介電材料層702係從複數溝槽402向外延伸至位於基材102上方的位置。導電材料層704係保形地沿著介電材料層702之內側壁設置，故介電材料層702將導電材料層704與基材102分隔。導電材料層704亦係從複數溝槽402向外延伸至位於基材102與介電材料層702上方的位置。
複數金屬內連接層係設置於基材102上之介電結構706內。複數金屬內連接層包含導電接觸708a-708c與金屬內連接線710，導電接觸708a-708c係設置於第一層間介電層706a內，且金屬內連接線710係設置於第一層間介電層706a上的第二層間介電層706b內。在一些實施方式中，位於基材102上之導電材料層704係藉由介電結構706而側向分離，以形成導電材料之第一部分704a與導電材料之第二部分704b。在 此些實施方式中，第一導電接觸708a係電性耦接至導電摻雜區104，第二導電接觸708b係電性耦接至導電材料之第一部分704a，且第三導電接觸708c係電性耦接至導電材料之第二部分704b，從而形成以並聯形式連接之兩個深溝槽電容。在其他實施方式中，額外接觸可設置於第一層間介電層706a內以形成替代性連接類型(例如，串聯連接、或去耦電容等)。
第8-13圖為依據本揭露之一些實施方式於不同步驟形成深溝槽電容的剖面示意圖，其中深溝槽電容係位於溝槽內且包含起伏狀側壁。本揭露在第8-13圖之實施方式中將重複使用上述之實施方式之元件標號以及/或文字，以簡化與幫助讀者的理解。雖然第8圖至第13圖繪示於不同步驟下形成深溝槽電容的剖面示意圖，但本揭露圖中所示之結構並不限於以下的形成方法。相對地，以下的形成方法與前述之結構可為相互獨立的。
參照第8圖之剖面視圖800，導電摻雜區808可被形成於基材802。在多個實施方式中，基材802可為任何類型之半導體基體(例如：矽、矽鍺、或絕緣層覆矽)，例如：半導體晶圓及/或晶圓上之一或多個晶粒，亦可為任何其他類型之半導體及/或與其相關之磊晶層。在一些實施方式中，導電摻雜區808係藉由佈植製程而選擇性地將摻雜物質(例如：硼、磷、或砷等)佈植於基材802所形成。在一些實施方式中，基材802係依據第一遮罩層806(例如，光阻層、硬遮罩層等)而被選擇性地佈植。在一些實施方式中，在完成佈植製程後，摻雜物804係藉由高溫熱退火而被驅入進基材802中。
參照第9圖之剖面視圖900，第二遮罩層902係形成於基材802上。第二遮罩層902可具有一或多個開口904，開口904係對應於隨後將被形成於基材802中的溝槽。在一些實施方式中，一或多個開口904可位於導電摻雜區808上。在其他實施方式中，一或多個開口904可不位於導電摻雜區上。在一些實施方式中，第二遮罩層902可包含硬遮罩層。在一些實施方式中，舉例而言，硬遮罩層可包含氮化物、氧化物、鈦、鋁、鉭、鋯、鉿或其組合。
參照第10圖之剖面視圖1000，一或多溝槽302係形成於基材102之頂面102u內。一或多溝槽302可藉由使用多道蝕刻製程之選擇性蝕刻基材102所形成。一或多溝槽302係分別定義沿著基材102之頂面102u設置之開口與下方空腔。此空腔具有延伸於相對兩側壁之間的寬度，此寬度係大致上隨著下方空腔至基材102之頂面102u的距離減少而增加的(例如：寬度係從W2至W2’)。在一些實施方式中，一或多溝槽302係沿著溝槽302之頂部向內彎曲，使得開口303具有第一寬度W1，而下方空腔具有大於第一寬度W1之第二寬度W2或W2’。
第二遮罩層902包含起伏狀側壁902s以定義複數曲形凹陷。位於第二遮罩層902內之開口具有延伸於相對兩起伏狀側壁902s之間的寬度。開口之寬度係大致上隨著開口至第二遮罩層902之頂面902u之距離減少而增加。舉例而言，當位於第二遮罩層902之開口的寬度隨著複數曲形凹陷而變化，此開口寬度大致上從寬度W1增加至上方位置的寬度W1’。在一些 實施方式中，一或多個溝槽302之沿著基材102與第二遮罩層902之間的介面之寬度係大於第二遮罩層902之開口寬度。
在一些實施方式中，起伏狀側壁902s可與法線310相夾一非零度角θh，法線310係垂直於基材102之頂面102u。一或多溝槽302包含相對於法線310以非零度角θ1傾斜之起伏狀側壁。在一些實施方式中，非零度角θh大於第二非零度角θ1。在一些實施方式中，一或多溝槽302之相對側壁之斜率可隨著側壁至基材之頂面102u之距離增加而增加(亦即，相對於法線310之角度θ1係隨著側壁至基材之頂面102u之距離增加而減少的)。
在一些實施方式中，用以形成複數溝槽302之多道蝕刻製程可包含多道乾式蝕刻製程。多道乾式蝕刻製程包含複數循環，複數循環分別執行以下步驟。將基材暴露於蝕刻劑中以在基材內形成曲形凹陷，隨後在基材上形成保護層。每一循環可於基材102之側壁內形成一曲形凹陷。舉例而言，第一循環可於側壁內形成第一曲形凹陷，第二循環可於第一曲形凹陷下方之側壁內形成第二曲形凹陷等。在一些實施方式中，蝕刻劑可包含使用蝕刻化學作用之乾式蝕刻劑，例如四氟化碳(tetrafluoromethane；CF4)、六氟化硫(sulfur hexafluoride；SF6)及/或三氟化氮(nitrogen trifluoride；NF3)。在一些實施方式中，保護層可藉由將暴露基材於聚合物氣體中(例如，C4F8)所形成。在一些實施方式中，在一循環內，第一氣體可被導入於製程腔室以於第一時間週期執行蝕刻，製程腔室係被 排氣，隨後可在原處(亦即，不破壞真空的情況下)將第二氣體物質導入製程腔室以在隨後時間週期形成保護層。
在一些實施方式中，在多道蝕刻製程完成後，第二遮罩層902可被移除。在其他實施方式中(未繪示於圖中)，在多道蝕刻製程完成後，第二遮罩層902可被保留在適當位置。在此些實施方式中，額外層(例如：導電材料層、介電材料層、或層間介電層等)可隨後被形成於第二遮罩層902上。
參照第11圖之剖面視圖1100，介電材料層1102係保形地沿著一或多溝槽302之起伏狀側壁設置。因為介電材料層1102係保形地沿著起伏狀側壁所形成，故介電材料層1102亦具有起伏狀側壁。在多個實施方式中，舉例而言，介電材料層304可包含氧化物或氮化物。在一些實施方式中，介電材料層1102可藉由使用諸如物理氣相沉積(physical vapor deposition；PVD)製程、化學氣相沉積(chemical vapor deposition；CVD)製程、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition；PE-CVD)製程、或原子層沉積製程等之沉積(atomic layer deposition；ALD)製程所形成。在其他實施方式中，介電材料層1102可使用熱製程而形成。
在一些實施方式中，介電材料層1102亦可沿著基材102之頂面102u而形成。在此些實施方式中，蝕刻製程可用以圖案化位於基材102上的介電材料層1102。蝕刻製程可包含形成遮罩層(例如：藉由微影製程所形成之圖案化光阻層)，且隨後使用遮罩層蝕刻介電材料層1102。在一些其他實施方式 中，在沉積完成之後，平坦化製程可被執行於介電材料層1102上。在一些實施方式中，平坦化製程可包含化學機械研磨(chemical mechanical polishing；CMP)製程。
參照第12圖之剖面視圖1200，導電材料層1202係保形地沿著介電材料層1102之起伏狀側壁而形成。因為導電材料層1202係保形地沿著介電材料層1102之起伏狀側壁而形成，故導電材料層1202亦具有起伏狀側壁。在多個實施方式中，導電材料層1202可包含諸如銅、鋁、或鎢等金屬。在其他實施方式中，導電材料層1202可包含摻雜多晶矽。在一些實施方式中，導電材料層1202可藉由沉積製程(例如：電漿增強化學氣相沉積、化學氣相沉積、物理氣相沉積、原子層沉積等)及/或鍍敷製程(例如：電鍍、化學鍍等等)而形成。
在一些實施方式中，導電材料層1202亦可被形成於基材102與介電材料層1102之上表面上。在此些實施方式中，蝕刻製程可用以圖案化導電材料層1202。在一些其他實施方式中，在沉積完成後，平坦化製程(例如：化學機械研磨製程)可被執行於導電材料層1202上。
參照第13圖之剖面視圖1300，複數導電接觸1304a-1304b可被形成於位於基材102上之介電結構1302內。在一些實施方式中，複數導電接觸1304a-1304b可藉由沉積第一層間介電層1302a於基材102上而形成。第一層間介電層1302a係選擇性蝕刻以形成接觸孔。隨後，接觸孔係被填充導電材料(例如：鎢)以形成複數導電接觸1304a-1304b。複數金屬內連接線1306係隨後形成於位於第一層間介電層 1302a上之第二層間介電層1302b中。在一些實施方式中，第一層間介電層1302a可藉由物理氣相沉積技術(例如：物理氣相沉積、化學氣相沉積、電漿增強化學氣相沉積、或原子層沉積等)而沉積。在一些實施方式中，複數導電接觸1304a-1304b可藉由沉積製程及/或鍍敷製程(例如：電鍍、或化學鍍等)而形成。
第14圖為依據本揭露之一些實施方式之形成深溝槽電容的流程圖，其中深溝槽電容係位於溝槽內且包含起伏狀側壁。
雖然方法1400係依據下述之一系列的步驟或事件而繪示與描述的，但不應以此些步驟或事件之順序限制本揭露。舉例而言，一些步驟可於不同順序執行，及/或除了本揭露所描述之步驟或事件，其他步驟或事件亦可同時發生。此外，並非需要所有圖示之步驟才可實施本揭露所描述之一或多個態樣或實施方式。另外，本揭露所描述之一或多個步驟可被執行於在一或多個分開的步驟及/或階段。
在步驟1402中，在一些實施方式中，導電摻雜區可被形成於基材內。第8圖繪示對應於步驟1402之一些實施方式之剖面視圖800。
在步驟1404中，基材係被選擇性地蝕刻以形成具有起伏狀內表面的溝槽，起伏狀內表面具有圓齒(scalloped)輪廓以定義複數曲形凹陷。在一些實施方式中，起伏狀內表面可包含側壁以定義第一複數連續連接之曲形凹陷。在其他實施方式中，起伏狀內表面可包含側壁以定義第一複數離散(亦 即，非連續)連接之曲形凹陷。在一些實施方式中，起伏狀內表面可包含連接在相對兩側壁之間的底表面以定義第二複數曲形凹陷。第9圖至第10圖繪示對應於步驟1404之一些實施方式之剖面視圖900與剖面視圖1000。
在步驟1406中，介電材料層係形成於溝槽內。第11圖繪示對應於步驟1406之一些實施方之剖面視圖1100。
在步驟1408中，導電材料層係形成於溝槽內之藉由介電材料層與基材分隔的位置。導電材料層係經由介電材料層而與導電摻雜區分隔，以利於在溝槽內形成深溝槽電容。第12圖繪示對應於步驟1408之一些實施方之剖面視圖1200。
在一些實施方式中，步驟1406與步驟1408可被交替地執行以形成介電材料與導電材料之複數交替層。在一些實施方式中，複數介電材料層及/或導電材料層可為相同介電材料及/或導電材料，但在其他實施方式中，複數介電材料層及/或導電材料層可為不同介電材料及/或導電材料。
在步驟1410中，金屬內連接層係形成於位於基材上之介電結構中。金屬內連接層係電性耦接至一或多導電材料層及/或導電摻雜區。第13圖繪示對應於步驟1410之一些實施方式之剖面視圖1300。
因此，本揭露係關於具有深溝槽電容之積體晶片，深溝槽電容係設置於包含相對之起伏狀側壁的溝槽內，且此起伏狀側壁具有複數曲面。
上述已概述數個實施方式的特徵，因此熟習此技藝者可更了解本揭露之態樣。熟悉此技藝者應了解到，其可輕 易地利用本揭露做為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施方式相同之目的及/或達到相同的優點。熟悉此技藝者也應了解到，這類均等架構並未脫離本揭露之精神和範圍，且熟悉此技藝者可在不脫離本揭露之精神和範圍下，進行各種之更動、取代與潤飾。

Claims (9)

  1. 一種積體晶片，包含：一基材，具有一溝槽，該溝槽之一底面包含一曲形面，該曲形面延伸於該溝槽之複數起伏狀側壁之間，且該曲形面具有一或多曲形凹陷，該溝槽包含一第一起伏狀側壁與一第二起伏狀側壁，該第一起伏狀側壁之側壁角與該第二起伏狀側壁之側壁角係依據該溝槽之一深度變化；一介電材料層，保形地墊在該第一起伏狀側壁與該第二起伏狀側壁；以及一導電材料層，藉由該介電材料層與該基材分隔，且該導電材料層具有複數側壁，該些側壁包含複數曲形突起，其中該介電材料層係用以作為一電容介電質，該電容介電質係介於一第一電極與一第二電極之間，該第一電極包含該導電材料層，且該第二電極係設置於該基材內。
  2. 如申請專利範圍第1項所述之積體晶片，其中該些曲形凹陷深入該基材之深度係隨著該些曲形凹陷至該基材之一頂面的距離增加而減少；或其中該些起伏狀側壁與一法線相夾一非零度角，該法線係垂直於該基材之一頂面。
  3. 如申請專利範圍第1項所述之積體晶片，其中該溝槽包含一開口與一下方空腔，該開口係沿著該基材之一頂面設置，且該下方空腔係連通該開口；以及其中該開口具有一寬度，該寬度係小於該下方空腔之一寬度，其中該下 方空腔具有一寬度，該下方空腔之該寬度係隨著該下方空腔至該基材之該頂面的距離減少而增加的。
  4. 如申請專利範圍第1項所述之積體晶片，其中該些曲形凹陷沿著該溝槽之一深度具有不一致的深度，其中該些起伏狀側壁之斜率係隨著該些曲形凹陷之深度減少而增加。
  5. 如申請專利範圍第1項所述之積體晶片，更包含：一導電摻雜區，設置於該基材內且圍繞該溝槽，其中該第二電極包含該導電摻雜區；一第二介電材料層，保形地墊在該導電材料層；以及一第二導電材料層，保形地墊在該第二介電材料層，其中該第二電極包含該第二導電材料層；或一第一導電接觸，設置於一層間介電層內且電性耦接至該第一電極；以及一第二導電接觸，設置於該層間介電層內且電性耦接至該第二電極。
  6. 一種積體晶片，包含：一基材，具有一溝槽，該溝槽具有複數起伏狀內表面，該些起伏狀內表面係從該基材之一頂面延伸至該基材內的一下方位置，其中該溝槽定義一開口與一下方空腔，該開口沿著該基材之該頂面設置，且該下方空腔具有一寬度，該寬度係大於該開口之一寬度，該溝槽之一底面包含一曲形面，該 曲形面延伸於該溝槽之複數起伏狀側壁之間，且該曲形面具有一或多曲形凹陷，該溝槽包含一第一起伏狀側壁與一第二起伏狀側壁，該第一起伏狀側壁之側壁角與該第二起伏狀側壁之側壁角係依據該溝槽之一深度變化；一導電摻雜區，圍繞該溝槽；一介電材料層，保形地墊在該些起伏狀內表面；以及一導電材料層，設置於該溝槽內且藉由該介電材料層與該基材分隔。
  7. 如申請專利範圍第6項所述之積體晶片，其中該溝槽係沿著該溝槽之一頂部向內彎曲，使得該基材沿著該溝槽之相對側突出於該溝槽。
  8. 一種形成深溝槽電容的方法，包含：選擇性蝕刻一基材，以形成一溝槽，該溝槽具有複數起伏狀內表面，該溝槽之一底面包含一曲形面，該曲形面延伸於該溝槽之複數起伏狀側壁之間，且該曲形面具有一或多曲形凹陷，該溝槽包含一第一起伏狀側壁與一第二起伏狀側壁，該第一起伏狀側壁之側壁角與該第二起伏狀側壁之側壁角係依據該溝槽之一深度變化；形成一介電材料層於該溝槽內，其中該介電材料層係保形地墊在該些起伏狀內表面；以及形成一導電材料層於該溝槽內，該導電材料層係藉由該介電材料層與該基材分隔，其中該導電材料層係用以作為一電容介電質，該電容介電質係介於一第一電極與一第二電極 之間，該第一電極連接該導電材料層，且該第二電極係設置於該基材內。
  9. 如申請專利範圍第8項所述之形成深溝槽電容的方法，其中該些起伏狀內表面包含複數側壁與一底面，該些側壁具有複數第一曲形凹陷，該些起伏狀內表面的該底面連接該些側壁且具有複數第二曲形凹陷。
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