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TWI621273B - 具有可調整臨界電壓之高壓空乏型mos元件及其製造方法 - Google Patents

具有可調整臨界電壓之高壓空乏型mos元件及其製造方法 Download PDF

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TWI621273B
TWI621273B TW106114092A TW106114092A TWI621273B TW I621273 B TWI621273 B TW I621273B TW 106114092 A TW106114092 A TW 106114092A TW 106114092 A TW106114092 A TW 106114092A TW I621273 B TWI621273 B TW I621273B
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Tsung-Yi Huang
黃宗義
Ching-Yao Yang
楊清堯
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Richtek Technology Corporation
立錡科技股份有限公司
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Abstract

一種具有可調整臨界電壓之高壓空乏型MOS元件，包含: 第一導電型井區；第二導電型通道區，用以於非空乏狀態下使高壓空乏型MOS元件導通操作，且於空乏狀態下使高壓空乏型MOS元件不導通操作；第二導電型連接區，鄰接於第二型通道區；第一導電型閘極，用以控制高壓空乏型MOS元件之導通與不導通；第二導電型輕摻雜擴散區，鄰接於第二導電型通道區；第二導電型源極；第二導電型汲極，不與第一導電型閘極相鄰接。其中第一導電型閘極具有第一導電型或/及第二導電型之雜質摻雜，且第一導電型閘極之淨摻雜濃度根據目標臨界電壓而決定。

Description

具有可調整臨界電壓之高壓空乏型MOS元件及其製造方法
本發明係有關一種高壓空乏型金屬氧化物半導體(Metal Oxide Semiconductor,MOS)元件，特別是指一種具有可調整臨界電壓(threshold voltage)之高壓空乏型MOS元件。本發明也有關於製造具有可調整臨界電壓之高壓空乏型MOS元件之製造方法。
一般而言，應用於例如但不限於電源供應電路等高壓電路，通常會需要不同臨界電壓之相同導電型之MOS元件，以利於高壓電路設計。第1圖揭示一種先前技術之高壓MOS元件(MOS元件1)，其中MOS元件1包含MOS元件1A與1B，MOS元件1A與1B為相同導電型之MOS元件(例如皆為NMOS)，二者之結構相似，其差別處在於MOS元件1A與1B之閘極介電層138A與138B之厚度不同(例如第1圖中MOS元件1B之閘極介電層138B之厚度較大)，使得MOS元件1A與1B可具有不同之臨界電壓。
第2圖則揭示另一種先前技術之高壓MOS元件(MOS元件2)，MOS元件2A與2B之差別在於第一導電型井區12A與12B之雜質摻雜(doping)濃度不同，使得MOS元件2A與2B可具有不同之臨界電壓。
第1與2圖中所示之先前技術，其缺點在於皆需以額外的光罩與製程步驟才能定義與製作出不同厚度的絕緣層或是具有不同雜質摻雜濃度的導電型井區，而形成具有複數種臨界電壓之相同導電型高壓MOS元件，成本因而提高。
本發明相較於第1與2圖之先前技術，不需額外之光罩與製程步驟，即可於同一基板中形成具有複數種臨界電壓之相同導電型高壓空乏型MOS元件，因而可降低成本。
就其中一個觀點言，本發明提供了一種具有可調整臨界電壓之高壓空乏型金屬氧化物半導體(Metal Oxide Semiconductor,MOS)元件，形成於一半導體基板，其中該半導體基板，於一縱向上，具有相對之一上表面與一下表面，該高壓空乏型MOS元件包含：一第一導電型井區，形成於該半導體基板中，且於該縱向上，位於該上表面下方並接觸於該上表面；一第二導電型通道區，形成於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，其中該第二導電型通道區於一非空乏狀態下，該高壓空乏型MOS元件導通操作，且於一空乏狀態下，該高壓空乏型MOS元件不導通操作；一第二導電型連接區，形成於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，鄰接於該第二導電型通道區；一第一導電型閘極，形成於該上表面上，於該縱向上，該第一導電型閘極堆疊並接觸於該上表面上，且位於並接觸該第二導電型通道區之至少一部分區域正上方，用以控制該第二導電型通道區為該空乏狀態或該非空乏狀態；一第二導電型輕摻雜擴散區，形成於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，並位於該第一導電型閘極之一間隔層正下方，且於該橫向上，鄰接 於該第二導電型通道區；一第二導電型源極，形成於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，鄰接於該第二導電型輕摻雜擴散區；以及一第二導電型汲極，形成於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，鄰接於該第二導電型連接區，且不與該第一導電型閘極相鄰接；其中該第二導電型連接區之雜質摻雜濃度低於該第二導電型汲極之雜質摻雜濃度；其中該第一導電型閘極具有第一導電型或/及第二導電型之雜質摻雜，且該第一導電型閘極之一淨摻雜濃度根據一目標臨界電壓而決定。
在一較佳實施例中，該基板更具有一高壓MOS元件，與該高壓空乏型MOS元件，利用對應相同的製程步驟，形成一第一導電型井區、一第二導電型源極、以及一第二導電型汲極，且該高壓MOS元件具有一第二導電型閘極。
在一較佳實施例中，該高壓空乏型MOS元件更包含一場氧化區，形成於該上表面上，且堆疊並接觸於部分該第二導電型連接區之正上方，其中該第一導電型閘極靠近該第二導電型汲極側之部分區域，於該縱向上堆疊且接觸於至少一部分該場氧化區之正上方。
就另一個觀點言，本發明也提供了一種具有可調整臨界電壓之高壓空乏型金屬氧化物半導體(Metal Oxide Semiconductor,MOS)元件製造方法，包含以下步驟：提供一半導體基板，且於一縱向上，具有相對之一上表面與一下表面；形成一第一導電型井區於該半導體基板中，且於該縱向上，位於該上表面下方並接觸於該上表面；形成一第二導電型通道區於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，其中當該第二導電型通道區於一非空乏狀態下，該高壓空乏型MOS元件導通操作，且於一空乏狀態下，該高壓空乏型MOS元件不導通操作；形成一第二導電型連接區於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上， 鄰接於該第二導電型通道區；形成一第一導電型閘極於該上表面上，且於該縱向上，該第一導電型閘極堆疊並接觸於該上表面上，且位於並接觸該第二導電型通道區之至少一部分區域正上方，用以控制該第二導電型通道區為該空乏狀態或該非空乏狀態；形成一第二導電型輕摻雜擴散區於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，並位於該第一導電型閘極之一間隔層正下方，且於該橫向上，鄰接於該第二導電型通道區；形成一第二導電型源極於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，鄰接於該第二導電型輕摻雜擴散區；以及形成一第二導電型汲極於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，鄰接於該第二導電型連接區，且不與該第一導電型閘極相鄰接；其中該第二導電型連接區之雜質摻雜濃度低於該第二導電型汲極之雜質摻雜濃度；其中該第一導電型閘極具有第一導電型或/及第二導電型之雜質摻雜，且該第一導電型閘極之一淨摻雜濃度根據一目標臨界電壓而決定。
在一較佳實施例中，該基板更具有一高壓MOS元件，與該高壓空乏型MOS元件，利用對應相同的製程步驟，形成一第一導電型井區、一第二導電型源極、以及一第二導電型汲極，且該高壓MOS元件具有一第二導電型閘極。
在一較佳實施例中，該第一導電型閘極利用與該半導體基板中之一電晶體元件之一第一導電型源極或一第一導電型汲極相同之一微影步驟(lithography step)以及相同之一離子植入步驟形成。
在一較佳實施例中，該高壓空乏型MOS元件製造方法更包含以下步驟：形成一場氧化區於該上表面上，且堆疊並接觸於部分該第二導電型連接區之正上方，其中於該第一導電型閘極靠近該第二導電型汲極側之部分區域，該縱向上堆疊且接觸於至少一部分該場氧化區之正上方。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
1,1A,1B,2,2A,2B‧‧‧金屬氧化物半導體元件
3,3A,3B4,5,6,61,62‧‧‧金屬氧化物半導體元件
11‧‧‧半導體基板
11’‧‧‧上表面
11”‧‧‧下表面
12,12A,12B‧‧‧第一導電型井區
13,13A,13B‧‧‧閘極
14,14A,14B‧‧‧第二導電型源極
15,15A,15B‧‧‧第二導電型通道區
16,16A,16B‧‧‧第二導電型連接區
17,17A,17B‧‧‧第二導電型汲極
18‧‧‧場氧化區
19,19A,19B‧‧‧第二導電型輕摻雜擴散區
135,135A,135B‧‧‧閘極間隔層
136,136A,136B‧‧‧閘極間隔層
137,137A,137B‧‧‧閘極導電層
138,138A,138B‧‧‧介電層
21,22,23‧‧‧光阻層
第1圖顯示一種先前技術之金屬氧化物半導體元件之剖面示意圖。
第2圖顯示一種先前技術之金屬氧化物半導體元件之剖面示意圖。
第3圖顯示本發明之具有可調整臨界電壓高壓空乏型金屬氧化物半導體元件之一實施例之剖面示意圖。
第4圖顯示本發明之具有可調整臨界電壓高壓空乏型金屬氧化物半導體元件之一實施例之剖面示意圖。
第5圖顯示本發明之具有可調整臨界電壓高壓空乏型金屬氧化物半導體元件之一實施例之剖面示意圖。
第6A-6I圖顯示本發明之具有可調整臨界電壓高壓空乏型金屬氧化物半導體元件製造方法之一實施例之剖面示意圖。
本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參閱第3圖，圖中所示為本發明之具有可調整臨界電壓之高壓空乏型金屬氧化物半導體(Metal Oxide Semiconductor,MOS)元件的一種實施例(高壓空乏型MOS元件3A與3B)，高壓空乏型MOS元件3A與3B皆為空乏型(depletion mode)高壓MOS元件。其中高壓空乏型MOS元件3A與3B形成於同一半導體基板11，其於一縱向(如圖中之虛線箭號方向，下同)上，具有相對之一上表 面11’與一下表面11”，高壓空乏型MOS元件3A與3B分別包含：第一導電型井區12A與12B、第二導電型通道區15A與15B、第二導電型連接區16A與16B、閘極13A與13B、第二導電型輕摻雜擴散區19A與19B、第二導電型源極14A與14B、以及第二導電型汲極17A與17B。需說明的是，前述之「第一導電型」與「第二導電型」係指於高壓空乏型MOS元件中，以不同導電型之雜質摻雜於半導體組成區域(例如但不限於前述之井區、源極、汲極與閘極等區域)內，使得半導體組成區域成為第一或第二導電型(例如但不限於第一導電型為P型，而第二導電型為N型，或反之亦可)。
請繼續參閱第3圖，第一導電型井區12A與12B，形成於半導體基板11中，且於該縱向上，位於該上表面11’下方並接觸於該上表面11’；在一實施例中，第一導電型井區12A與12B可互相鄰接，換言之，高壓空乏型MOS元件3A與3B可形成於同一井區內。
第二導電型通道區15A與15B，分別形成於第一導電型井區12A與12B中，且於該縱向上，位於該上表面11’下方並接觸於該上表面11’，其中第二導電型通道區15A與15B分別用以於一非空乏(non-depleted)狀態下使該高壓空乏型MOS元件3A與3B導通操作，且於一空乏(depleted)狀態下使MOS元件3A與3B不導通操作。
第二導電型連接區16A與16B，分別形成於第一導電型井區12A與12B中，且於該縱向上，位於該上表面11’下方並接觸於該上表面11’，且於一橫向(如圖中之實線箭號方向，下同)上，分別鄰接於第二導電型通道區15A與15B。
閘極13A與13B，形成於該上表面11’上，於該縱向上，該閘極13A與13B堆疊並鄰接於該上表面11’上，且分別位於並接觸第二導電型通道區15A與15B各自之至少一部分區域正上方，分別用以控制第二導電型通道區15A與15B為該空乏狀態或該非空乏狀態。
第二導電型輕摻雜擴散區19A與19B，形成於第一導電型井區12A與12B中，且於該縱向上，位於該上表面11’下方並接觸於該上表面11’，並位於閘極13A與13B之一間隔層135A與135B正下方，且於該橫向上，分別鄰接於第二導電型通道區15A與15B，以避免高壓空乏型MOS元件3A與3B導通操作時，發生通道不導通的狀況，且可改善短通道效應(short channel effect)。
第二導電型源極14A與14B，分別形成於第一導電型井區12A與12B中，且於該縱向上，位於該上表面11’下方並接觸於該上表面11’，且於該橫向上，第二導電型源極14A與14B分別鄰接於第二導電型輕摻雜擴散區19A與19B；第二導電型汲極17A與17B，分別形成於第一導電型井區12A與12B中，且於該縱向上，位於該上表面11’下方並接觸於該上表面11’，且於該橫向上，分別與第二導電型連接區16A與16B鄰接，且不與閘極13A與13B相鄰接；其中第二導電型連接區16A與16B之雜質摻雜濃度分別皆低於第二導電型汲極17A與17B之雜質摻雜濃度。
在一實施例中，高壓空乏型MOS元件3A之閘極13A之雜質摻雜為第二導電型，而高壓空乏型MOS元件3B之閘極13B之雜質摻雜為第一導電型，由於閘極13A與閘極13B雜質摻雜為不同導電型，因此其工作函數(work function)亦不相同，使得高壓空乏型MOS元件3A與3B可具有不同之臨界電壓，換言之，本發明可在同一基板中，形成具有複數種臨界電壓之高壓空乏型MOS元件。其中所述之閘極雜質摻雜係指於圖中所示之閘極導電層137A與137B中，摻雜第一導電型雜質及/或第二導電型雜質。
此外需說明的是，所謂的高壓MOS元件，係指於正常操作時，施加於汲極的電壓高於一特定之電壓，例如5V；一般而言，高壓MOS元件的汲極與閘極間，具有第二導電型連接區(如第3圖中16A與16B所示意之區域)，將汲極(如第3圖中17A與17B)與閘極(如第3圖中13A與13B)分隔，且第二導電型連接區 之橫向長度根據正常操作時所承受的操作電壓而調整。此外，高壓空乏型MOS元件3A可以由高壓增強型MOS元件取代，此種組合亦屬於本發明的範圍。
在一實施例中，可於同一高壓空乏型MOS元件之閘極上同時摻雜不同導電型之雜質，舉例而言，請參閱第4圖，圖中顯示本發明之高壓空乏型MOS元件的一種實施例(高壓空乏型MOS元件4)之剖面圖，MOS元件4與上述之高壓空乏型MOS元件3B類似，其不同之處在於高壓空乏型MOS元件4之閘極導電層137同時具有雜質摻雜為第一導電型與第二導電型之閘極雜質摻雜，且其中閘極導電層137之淨雜質型態為第一導電型。需說明的是，其中第一導電型與第二導電型之閘極雜質摻雜濃度可依需求而調整，而使得高壓空乏型MOS元件4之臨界電壓更具可調整性。此外，在一較佳實施例中，同時具有雜質摻雜為第一導電型與第二導電型之閘極雜質摻雜之閘極導電層137中，於橫向、縱向以及寬度方向上，皆無顯著之第一導電型與第二導電型之接面(例如P-N接面)。
值得注意的是，本發明之高壓空乏型MOS元件，可藉由前述不同型式或濃度的雜質摻雜，使得高壓空乏型MOS元件可具有可調整之臨界電壓。在一較佳實施例中，於同一基板中，本發明之高壓空乏型MOS元件可具有複數種臨界電壓之高壓空乏型MOS元件，因此可大幅增加高壓電路設計之彈性，且本發明調整臨界電壓之方式，在一較佳實施例中，可使用一般的高壓空乏型MOS元件製程步驟與光罩組合，因而可以較低的成本，在單一基板中，形成具有複數種臨界電壓之高壓空乏型MOS元件，其製程步驟之細節將詳述於後。
請參閱第5圖，圖中顯示本發明之高壓空乏型MOS元件的一種實施例(高壓空乏型MOS元件5)，高壓空乏型MOS元件5與上述之高壓空乏型MOS元件3B及4類似，其不同之處在於高壓空乏型MOS元件5更包含場氧化區18，形成於該上表面11’上，且堆疊並接觸於部分該第二導電型連接區16之正上方，其中，閘極13靠近該第二導電型汲極17側之部分區域，於該縱向上堆疊且接觸於 至少一部分場氧化區18之正上方(在本實施例之圖式中，閘極13靠近該第二導電型汲極17側之部分區域，於該縱向上堆疊且接觸於全部場氧化區18之正上方)。本實施例說明了，根據本發明的教示，本發明之高壓空乏型MOS元件還可結合應用於例如高壓空乏型MOS元件5等高壓空乏型MOS元件中，其中高壓空乏型MOS元件5由於具有場氧化區18，因此能承受較高的電壓。此外，場氧化區18並不限於如圖所示之區域氧化(local oxidation of silicon,LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation,STI)結構(未示出)。
第6A-6I圖顯示根據本發明之具有可調整臨界電壓之高壓空乏型金屬氧化物半導體元件6(包含元件61與62)製造方法的剖視示意圖。首先，如第6A圖所示，提供半導體基板11，其中，半導體基板11例如但不限於為P型矽基板，當然亦可以為其他半導體基板。半導體基板11於一縱向(如圖中之虛線箭號方向)上，具有相對之一上表面11’與一下表面11”。接著，如第6B圖所示，形成第一導電型井區12A與12B，形成於半導體基板11中，且於該縱向上，位於該上表面11’下方並接觸於該上表面11’；形成第一導電型井區12A與12B的方法，例如但不限於以微影製程、離子植入製程、與熱製程形成(未示出)，此為本領域中具有通常知識者所熟知，在此不予贅述。在一實施例中，第一導電型井區12A與12B可互相鄰接，亦即，高壓空乏型MOS元件61與62可形成於同一井區內。
接下來，如第6C圖所示，形成場氧化區18於半導體基板11上，以定義高壓空乏型MOS元件61與62之區域，且在後續製程中所形成之閘極13A與13B、第二導電型源極14A與14B、第二導電型通道區15A與15B、第二導電型連接區16A與16B、第二導電型汲極17A與17B等皆分別形成於如圖所示之高壓空乏型MOS元件3A與3B之區域內。其中，場氧化區18為如圖所示之區域氧化(local oxidation of silicon,LOCOS)結構或淺溝槽絕緣(shallow trench isolation,STI)結構(未示出)。
接下來，如第6D圖所示，分別形成第二導電型通道區15A與15B於第一導電型井區12A與12B中，且於該縱向上，位於該上表面11’下方並接觸於該上表面11’，其中第二導電型通道區15A與15B分別用以於一非空乏(non-depleted)狀態下使該高壓空乏型MOS元件61與62導通操作，且於一空乏(depleted)狀態下使高壓空乏型MOS元件3A與3B不導通操作。
接下來，如第6E圖所示，形成第二導電型連接區16A與16B於第一導電型井區12A與12B中，且於該縱向上，位於該上表面11’下方並接觸於該上表面11’，且於該橫向上，分別鄰接於第二導電型通道區15A與15B。
接下來，如第6F圖所示，形成閘極13A與13B於該上表面11’上，於該縱向上，該閘極13A與13B堆疊並接觸於該上表面11’上，且分別位於並接觸第二導電型通道區15A與15B各自之至少一部分區域正上方，用以控制該第二導電型通道區15A與15B為該空乏狀態或該非空乏狀態。
接下來，如第6G圖所示，以介電層138A與138B、閘極導電層137A與137B以及光阻層21作為遮罩，以定義第二導電型輕摻雜擴散區19A與19B的離子植入區，並以離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入定義的區域內以形成第二導電型輕摻雜擴散區19A與19B，且於該橫向上，分別鄰接於第二導電型通道區15A與15B。
接下來，如第6H圖所示，以閘極13A、場氧化區18以及光阻層22作為遮罩，以定義第二導電型源極14A與14B與第二導電型汲極17A與17B的離子植入區，並以離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入定義的區域內以形成第二導電型源極14A與14B與第二導電型汲極17A與17B。其中，於該橫向上，第二導電型源極14A與14B分別鄰接於第二導電型輕摻雜擴散區19A與19B，而第二導電型汲極17A與17B則分別鄰接於第二導電型連 接區16A與16B；且其中第二導電型汲極17A與17B不與閘極13A與13B相鄰接，使得高壓空乏型MOS元件61與62可操作於較高之電壓。
此外值得注意的是，在本實施例中，閘極13A之第二導電型閘極雜質摻雜亦在本步驟中形成。當然，閘極13A之第二導電型閘極雜質摻雜，亦可與第二導電型源極14A與14B與第二導電型汲極17A與17B之形成步驟分開，而以不同於第二導電型源極14A與14B與第二導電型汲極17A與17B之第二導電型雜質之濃度或其他參數而形成之。
需說明的是，在一實施例中，第二導電型通道區15A與15B可以光罩定義第二導電型雜質離子植入區域，使得第二導電型通道區15A與15B分別鄰接於第二導電型輕摻雜擴散區19A與19B以及第二導電型連接區16A與16B，但未鄰接於第二導電型源極14A與14B與第二導電型汲極17A與17B，以使本發明之高壓空乏型MOS元件可操作於較高之電壓下。而在一實施例中，第二導電型通道區15A與15B則不需以光罩定義第二導電型雜質離子植入區域，以節省成本，在此情況下，部分之第二導電型通道區15A與15B可能會重疊於部分之第二導電型輕摻雜擴散區19A與19B、第二導電型連接區16A與16B、第二導電型源極14A與14B、以及第二導電型汲極17A與17B。
接下來，如第6I圖所示，以光阻層23作為遮罩，以定義形成閘極13B之第一導電型閘極雜質摻雜區域，並以離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入定義的區域內以使閘極13B具有第一導電型之閘極雜質摻雜。在一較佳實施例中，第一導電型雜質摻雜至閘極13B之步驟可與半導體基板11中之一電晶體元件(例如一第一導電型MOS元件，未示出)之一第一導電型源極或一第一導電型汲極(未示出)之形成步驟同時進行，因此本發明可在不增加光罩數目以及製程步驟的情況下，仍可提供具有複數種臨界電壓之同導電型之高壓空乏型MOS元件，可大幅增加高壓電路設計之彈性且不增加成本。當然， 閘極13B之第一導電型雜質摻雜亦可與第一導電型MOS元件之第一導電型源極與汲極之形成步驟分開，而以不同於第一導電型MOS元件之源極與汲極之第一導電型雜質之濃度或其他參數而形成之。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。所說明之各個實施例，並不限於單獨應用，亦可以組合應用；舉其中一例，具有「第一導電型閘極雜質摻雜」、「第二導電型閘極雜質摻雜」、與同時具有「第一與第二導電型閘極雜質摻雜」之高壓空乏型MOS元件，其中之二者或以上可以並用，而使得本發明之高壓空乏型MOS元件具有多種臨界電壓高壓空乏型MOS元件之組合。此外，在本發明之相同精神下，熟悉本技術者可以思及各種等效變化以及各種組合，例如，本發明亦可應用於其他型式之高壓或非高壓MOS元件中。由此可知，在本發明之相同精神下，熟悉本技術者可以思及各種等效變化以及各種組合，其組合方式甚多，在此不一一列舉說明。因此，本發明的範圍應涵蓋上述及其他所有等效變化。

Claims (7)

  1. 一種具有可調整臨界電壓之高壓空乏型金屬氧化物半導體 (Metal Oxide Semiconductor, MOS)元件形成於一半導體基板，其中該半導體基板，於一縱向上，具有相對之一上表面與一下表面，該高壓空乏型MOS元件包含： 一第一導電型井區，形成於該半導體基板中，且於該縱向上，位於該上表面下方並接觸於該上表面； 一第二導電型通道區，形成於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，其中當該第二導電型通道區於一非空乏狀態下，該高壓空乏型MOS元件導通操作，且於一空乏狀態下，該高壓空乏型MOS元件不導通操作； 一第二導電型連接區，形成於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，鄰接於該第二導電型通道區； 一第一導電型閘極，形成於該上表面上，於該縱向上，該第一導電型閘極堆疊並接觸於該上表面上，且位於並接觸該第二導電型通道區之至少一部分區域正上方，用以控制該第二導電型通道區為該空乏狀態或該非空乏狀態； 一第二導電型輕摻雜擴散區，形成於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，並位於該第一導電型閘極之一間隔層正下方，且於該橫向上，鄰接於該第二導電型通道區； 一第二導電型源極，形成於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，鄰接於該第二導電型輕摻雜擴散區；以及 一第二導電型汲極，形成於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，鄰接於該第二導電型連接區，且不與該第一導電型閘極相鄰接；其中該第二導電型連接區之雜質摻雜濃度低於該第二導電型汲極之雜質摻雜濃度； 其中該第一導電型閘極具有第一導電型或/及第二導電型之雜質摻雜，且該第一導電型閘極之一淨摻雜濃度根據一目標臨界電壓而決定。
  2. 如申請專利範圍第1項之高壓空乏型MOS元件，其中該基板更具有一高壓MOS元件，與該高壓空乏型MOS元件，利用對應相同的製程步驟，形成一第一導電型井區、一第二導電型源極、以及一第二導電型汲極，且該高壓MOS元件具有一第二導電型閘極。
  3. 如申請專利範圍第1項之高壓空乏型MOS元件，更包含一場氧化區，形成於該上表面上，且堆疊並接觸於部分該第二導電型連接區之正上方，其中該第一導電型閘極靠近該第二導電型汲極側之部分區域，於該縱向上堆疊且接觸於至少一部分該場氧化區之正上方。
  4. 一種具有可調整臨界電壓之高壓空乏型金屬氧化物半導體 (Metal Oxide Semiconductor, MOS)元件製造方法，包含以下步驟： 提供一半導體基板，且於一縱向上，具有相對之一上表面與一下表面； 形成一第一導電型井區於該半導體基板中，且於該縱向上，位於該上表面下方並接觸於該上表面； 形成一第二導電型通道區於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，其中當該第二導電型通道區於一非空乏狀態下，該高壓空乏型MOS元件導通操作，且於一空乏狀態下，該高壓空乏型MOS元件不導通操作； 形成一第二導電型連接區於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，鄰接於該第二導電型通道區； 形成一第一導電型閘極於該上表面上，且於該縱向上，該第一導電型閘極堆疊並接觸於該上表面上，且位於並接觸該第二導電型通道區之至少一部分區域正上方，用以控制該第二導電型通道區為該空乏狀態或該非空乏狀態； 形成一第二導電型輕摻雜擴散區於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，並位於該第一導電型閘極之一間隔層正下方，且於該橫向上，鄰接於該第二導電型通道區； 形成一第二導電型源極於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，鄰接於該第二導電型輕摻雜擴散區；以及 形成一第二導電型汲極於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，鄰接於該第二導電型連接區，且不與該第一導電型閘極相鄰接；其中該第二導電型連接區之雜質摻雜濃度低於該第二導電型汲極之雜質摻雜濃度； 其中該閘極具有第一導電型或/及第二導電型之雜質摻雜，且該閘極之一淨摻雜濃度根據一目標臨界電壓而決定。
  5. 如申請專利範圍第4項之高壓空乏型MOS元件製造方法，其中該基板更具有一高壓MOS元件，與該高壓空乏型MOS元件，利用對應相同的製程步驟，形成一第一導電型井區、一第二導電型源極、以及一第二導電型汲極，且該高壓MOS元件具有一第二導電型閘極。
  6. 如申請專利範圍第4項之高壓空乏型MOS元件製造方法，其中該第一導電型閘極利用與該半導體基板中之一電晶體元件之一第一導電型源極或一第一導電型汲極相同之一微影步驟(lithography step)以及相同之一離子植入步驟形成。
  7. 如申請專利範圍第4項之高壓空乏型MOS元件製造方法，更包含: 形成一場氧化區於該上表面上，且堆疊並接觸於部分該第二導電型連接區之正上方，其中該第一導電型閘極靠近該第二導電型汲極側之部分區域，於該縱向上堆疊且接觸於至少一部分該場氧化區之正上方。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11869972B2 (en) 2018-11-26 2024-01-09 Etron Technology, Inc. Reduced-form-factor transistor with self-aligned terminals and adjustable on/off-currents and manufacture method thereof
CN111554680B (zh) 2018-12-10 2023-09-05 钰创科技股份有限公司 统一集成电路系统
US11616128B2 (en) 2019-04-19 2023-03-28 Etron Technology, Inc. Transistor structure with reduced leakage current and adjustable on/off current
CN115547931B (zh) * 2022-12-05 2023-02-14 合肥晶合集成电路股份有限公司 半导体器件的制作方法、半导体器件以及晶体管

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW441029B (en) * 1998-01-28 2001-06-16 Ibm High voltage field effect transistors with selective gate depletion
TW201301512A (zh) * 2011-06-20 2013-01-01 United Microelectronics Corp 高壓半導體元件
TW201407689A (zh) * 2012-08-07 2014-02-16 Richtek Technology Corp 高壓空乏型金屬氧化物半導體元件之製造方法
TW201543684A (zh) * 2014-05-06 2015-11-16 Macronix Int Co Ltd 半導體元件、其製造方法與其操作方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62217666A (ja) * 1986-03-18 1987-09-25 Nippon Denso Co Ltd Ｍｉｓトランジスタ
US5122474A (en) * 1988-06-23 1992-06-16 Dallas Semiconductor Corporation Method of fabricating a CMOS IC with reduced susceptibility to PMOS punchthrough
US5923984A (en) * 1997-04-21 1999-07-13 Advanced Micro Devices, Inc. Method of making enhancement-mode and depletion-mode IGFETS with different gate materials
KR100278285B1 (ko) * 1998-02-28 2001-01-15 김영환 씨모스 이미지센서 및 그 제조방법
US6830976B2 (en) * 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
TWI361490B (en) * 2003-09-05 2012-04-01 Renesas Electronics Corp A semiconductor device and a method of manufacturing the same
US7407850B2 (en) * 2005-03-29 2008-08-05 Texas Instruments Incorporated N+ poly on high-k dielectric for semiconductor devices
JP5114829B2 (ja) * 2005-05-13 2013-01-09 ソニー株式会社 半導体装置およびその製造方法
GB2451116A (en) * 2007-07-20 2009-01-21 X Fab Uk Ltd Polysilicon devices
US7902606B2 (en) * 2008-01-11 2011-03-08 International Business Machines Corporation Double gate depletion mode MOSFET
WO2010023722A1 (ja) * 2008-08-26 2010-03-04 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
US8088656B2 (en) * 2009-08-14 2012-01-03 International Business Machines Corporation Fabricating ESD devices using MOSFET and LDMOS
US8421162B2 (en) * 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
JP5478295B2 (ja) * 2010-02-19 2014-04-23 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US8581716B2 (en) * 2010-09-13 2013-11-12 Michael Wright Vehicle crash hazard notice system
US8143130B1 (en) * 2010-10-22 2012-03-27 Richtek Technology Corporation, R.O.C. Method of manufacturing depletion MOS device
US9236376B2 (en) * 2011-03-21 2016-01-12 Infineon Technologies Americas Corp. Power semiconductor device with oscillation prevention
US8436418B2 (en) * 2011-06-20 2013-05-07 United Microelectronics Corp. High-voltage semiconductor device with electrostatic discharge protection
US8878310B2 (en) * 2012-01-20 2014-11-04 Texas Instruments Incorporated Flatband shift for improved transistor performance
TWI476926B (zh) * 2012-12-25 2015-03-11 Richtek Technology Corp 橫向雙擴散金屬氧化物半導體元件製造方法
JP2014207361A (ja) * 2013-04-15 2014-10-30 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR101467703B1 (ko) * 2013-10-10 2014-12-02 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
US20150200295A1 (en) * 2014-01-10 2015-07-16 Cypress Semiconductor Corporation Drain Extended MOS Transistors With Split Channel
US10490438B2 (en) * 2014-03-07 2019-11-26 Toshiba Memory Corporation Non-volatile semiconductor memory device and manufacturing method of p-channel MOS transistor
US20160187414A1 (en) * 2014-12-30 2016-06-30 United Microelectronics Corp. Device having finfets and method for measuring resistance of the finfets thereof
US9831340B2 (en) * 2016-02-05 2017-11-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and associated fabricating method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW441029B (en) * 1998-01-28 2001-06-16 Ibm High voltage field effect transistors with selective gate depletion
TW201301512A (zh) * 2011-06-20 2013-01-01 United Microelectronics Corp 高壓半導體元件
TW201407689A (zh) * 2012-08-07 2014-02-16 Richtek Technology Corp 高壓空乏型金屬氧化物半導體元件之製造方法
TW201543684A (zh) * 2014-05-06 2015-11-16 Macronix Int Co Ltd 半導體元件、其製造方法與其操作方法

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