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TWI635617B - 高壓金屬氧化物半導體元件及其製造方法 - Google Patents

高壓金屬氧化物半導體元件及其製造方法 Download PDF

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TWI635617B
TWI635617B TW106115549A TW106115549A TWI635617B TW I635617 B TWI635617 B TW I635617B TW 106115549 A TW106115549 A TW 106115549A TW 106115549 A TW106115549 A TW 106115549A TW I635617 B TWI635617 B TW I635617B
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Tsung-Yi Huang
黃宗義
Chu-feng CHEN
陳巨峰
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Richtek Technology Corporation
立錡科技股份有限公司
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Abstract

一種高壓MOS元件，包含：第一導電型井區、第二導電型本體區、閘極、複數第一導電型源極區域、第一導電型汲極、以及第二導電型本體連接區。其中複數第一導電型源極區域於寬度方向大致平行排列，且各鄰近之兩第一導電型源極區域之間於寬度方向不相鄰接。；第二導電型本體連接區大致沿著寬度方向延伸，而與至少二第一導電型源極區域重疊，使得第二導電型本體連接區包括至少第一區域與第二區域，其中第一區域與至少一第一導電型源極區域重疊，且第二區域與任何第一導電型源極區域不重疊，且於橫向上，第二導電型本體連接區不與閘極鄰接。

Description

高壓金屬氧化物半導體元件及其製造方法
本發明係有關一種高壓金屬氧化物(Metal Oxide Semiconductor,MOS)半導體元件，特別是指一種具有複數源極區域之高壓金屬氧化物半導體元件。本發明也有關於高壓金屬氧化物半導體元件之製造方法。
第1A與1B圖分別顯示一種先前技術之高壓金屬氧化物半導體元件(N型高壓MOS元件1)之上視圖與對應之剖面圖。如第1A與1B圖所示，高壓MOS元件1形成於半導體基板11，其中該半導體基板11於縱向上，具有相對之上表面11’與下表面11”。高壓MOS元件1包含：N型井區12、P型本體區16、閘極13、N型源極14、N型汲極17、以及P型本體連接區18。其中N型源極14形成於P型本體區16中，且於P型本體區16中，具有本體連接區18，用以偏壓P型本體區16。一般而言，如圖所示，N型源極14與P型本體連接區18之布局方式，會與閘極13之寬度方向平行，其中N型源極14與閘極13鄰接，而P型本體連接區18鄰接或不鄰接於N型源極14，且一般而言不鄰接於閘極13。
第1A與1B圖中所示之先前技術，其缺點在於，當如第1A與1B圖中之N型高壓金屬氧化物半導體元件1用於一開關陣列時(例如以 第1A圖中之單位間距D進行鏡像複製而成為開關陣列，亦即，與另一MOS元件共用N型源極14以及P型本體連接區18)，其單位間距D相對較大，因此N型高壓MOS元件1之單位面積之電阻相對較大，因而會增加成本或是降低效率。
本發明相較於第1圖之先前技術，具有較小之單位間距，因此其單位面積之電阻較小，因而可降低成本或是增加效率。
就其中一個觀點言，本發明提供了一種高壓金屬氧化物半導體(Metal Oxide Semiconductor,MOS)元件，形成於一半導體基板，其中該半導體基板於一縱向上，具有相對之一上表面與一下表面，包含：一第一導電型井區，形成於該半導體基板中，且於該縱向上，位於該上表面下方並連接於該上表面；一第二導電型本體區，形成於該第一導電型井區中，且於該縱向上，位於該上表面下方並連接於該上表面；一閘極，形成於該上表面上，於該縱向上，部分該閘極堆疊並連接於部分該第二導電型本體區之正上方；複數第一導電型源極區域，形成於該第二導電型本體區中，其中各該第一導電型源極區域於該縱向上，位於該上表面下方並接觸於該上表面，且於一橫向上鄰接於該閘極，其中該複數第一導電型源極區域於一寬度方向大致平行排列且各鄰近之兩該第一導電型源極區域之間於該寬度方向至少部分不相鄰接；一第一導電型汲極，形成於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，與該第一導電型源極區域由該第二導電型本體區以及該第一導電型井區隔開；以及一第二導電型本體連接區，形成於該第二導電型本體區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且該第二導電 型本體連接區大致上沿著該寬度方向上延伸，而與至少二該第一導電型源極區域重疊，使得該第二導電型本體連接區包括至少一第一區域與一第二區域，其中該第一區域與至少一該第一導電型源極區域重疊，且該第二區域與任何該第一導電型源極區域不重疊，且於該寬度方向上，該第二區域連接於該第一區域，且於該橫向上，該第二導電型本體連接區不與該閘極鄰接。
在一較佳實施例中，該高壓MOS元件更包含一場氧化區，形成於該上表面上，且堆疊連接於部分該第一導電型井區之正上方，其中於該橫向上，靠近該第一導電型汲極側之部分該閘極，堆疊且連接於至少部分該場氧化區之正上方。
在一較佳實施例中，該高壓MOS元件更包含一第一導電型輕摻雜擴散區，形成於該第二導電型本體區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該寬度方向上，至少部分該第一導電型輕摻雜擴散區連接於兩鄰近之該第一導電型源極區域之間，且於該橫向上，與該第一導電型汲極由該第二導電型本體區以及該第一導電型井區隔開。
就另一個觀點言，本發明也提供了一種金屬氧化物半導體(Metal Oxide Semiconductor,MOS)元件製造方法，包含：提供一半導體基板，於一縱向上，具有相對之一上表面與一下表面；形成一第一導電型井區於該半導體基板中，且於該縱向上，位於該上表面下方並連接於該上表面；形成一第二導電型本體區於該第一導電型井區中，且於該縱向上，位於該上表面下方並連接於該上表面；形成一閘極於該上表面上，於該縱向上，部分該閘極堆疊並連接於部分該第二導電型本體區之正上方；形成複數第一導電型源極區域於該第二導電型本體區中，其中各該第一導電型源 極區域於該縱向上，位於該上表面下方並接觸於該上表面，且於一橫向上鄰接於該閘極，其中該複數第一導電型源極區域於一寬度方向大致平行排列且各鄰近之兩該第一導電型源極區域之間於該寬度方向不相鄰接；形成一第一導電型汲極於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，與該第一導電型源極區域由該第二導電型本體區以及該第一導電型井區隔開；以及形成一第二導電型本體連接區於該第二導電型本體區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且該第二導電型本體連接區大致上沿著該寬度方向上延伸，而與至少二該第一導電型源極區域重疊，使得該第二導電型本體連接區包括至少一第一區域與一第二區域，其中該第一區域與至少一該第一導電型源極區域重疊，且該第二區域與任何該第一導電型源極區域不重疊，且於該寬度方向上，該第二區域連接於該第一區域，且於該橫向上，該第二導電型本體連接區不與該閘極鄰接。
在一較佳實施例中，該MOS元件製造方法更包含以下步驟：形成一場氧化區於該上表面上，且堆疊連接於該第一導電型井區之正上方，其中於該橫向上，靠近該第一導電型汲極側之部分該閘極，堆疊且連接於至少部分該場氧化區之正上方。
在一較佳實施例中，該MOS元件製造方法更包含以下步驟：形成一第一導電型輕摻雜擴散區於該第二導電型本體區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該寬度方向上，至少部分該第一導電型輕摻雜擴散區連接於兩鄰近之該第一導電型源極區域之間，且於該橫向上，與該第一導電型汲極由該第二導電型本體區以及該第一導電型井區隔開。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
1,2,3,4,5‧‧‧高壓MOS元件
11‧‧‧半導體基板
11’‧‧‧上表面
11”‧‧‧下表面
12‧‧‧第一導電型井區
13‧‧‧閘極
14‧‧‧第一導電型源極區域
16‧‧‧第二導電型本體區
17‧‧‧第一導電型汲極
18‧‧‧第二導電型本體連接區
18A‧‧‧第一區域
18B‧‧‧第二區域
19,19’‧‧‧第一導電型輕摻雜擴散區
19A‧‧‧第一導電型輕摻雜定義區
20,20’‧‧‧場氧化區
21,23‧‧‧光阻層
A-A’‧‧‧剖線
B-B’‧‧‧剖線
D‧‧‧間距
第1A與1B圖分別顯示一種先前技術之高壓金屬氧化物半導體元件之上視示意圖與對應之剖面示意圖。
第2A、2B與2C圖分別顯示本發明之高壓金屬氧化物半導體元件的一種實施例之上視示意圖與對應之第一剖面及第二剖面示意圖。
第3A、3B與3C圖分別顯示本發明之高壓金屬氧化物半導體元件的一種實施例之上視示意圖與對應之第一剖面及第二剖面示意圖。
第4A、4B與4C圖分別顯示本發明之高壓金屬氧化物半導體元件的一種實施例之上視示意圖與對應之第一剖面及第二剖面示意圖。
第4D圖顯示本發明之高壓金屬氧化物半導體元件的一種實施例之上視示意圖。
第5A-5G”圖顯示根據本發明之高壓金屬氧化物半導體元件製造方法的上視或剖視示意圖。
本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參閱第2A、2B與2C圖，圖中分別顯示本發明之高壓金屬氧化物半導體元件的一種實施例(高壓MOS元件2)之上視圖與對應之第一剖面圖(對應於上視圖之剖線A-A’)及第二剖面圖(對應於上視圖之剖線B-B’)。如第2A、2B與2C圖所示，高壓MOS元件2形成於一半導體基板 11，其於一縱向上(如第2B或2C圖中之虛線箭號方向，下同)，具有相對之一上表面11’與一下表面11”；高壓MOS元件2包含第一導電型井區12，第二導電型本體16，閘極13，複數第一導電型源極區域14，第一導電型汲極17，以及第二導電型本體連接區18。第一導電型井區12，形成於半導體基板11中，且於縱向上，位於上表面11’下方並連接於該上表面11’；第二導電型本體區16形成於第一導電型井區12中，且於縱向上，位於上表面11’下方並連接於該上表面11’；閘極13形成於上表面11’上，且於縱向上，部分閘極13堆疊並連接於部分第二導電型本體區16之正上方，需說明的是，閘極13在縱向垂直投影與第二導電型本體區16重疊之處，係為高壓MOS元件2之通道區；複數第一導電型源極區域14形成於第二導電型本體區16中，其中各第一導電型源極區域14於縱向上，位於上表面11’下方並接觸於該上表面11’，且於一橫向上(如第2B或2C圖中之實線箭號方向，下同)鄰接於閘極13，其中複數第一導電型源極區域14於一寬度方向(如第2A圖中「寬度方向」之箭號所示，下同)大致平行排列且各鄰近之兩該第一導電型源極區域14之間於寬度方向至少部分不相鄰接；如第2A圖所示，在一較佳實施例中，各鄰近之兩該第一導電型源極區域14之間於寬度方向不相鄰接。
請繼續參閱第2A、2B與2C圖，第一導電型汲極17形成於第一導電型井區12中，且於縱向上，位於上表面11’下方並接觸於上表面11’，且於橫向上，與第一導電型源極區域14由第二導電型本體區16以及第一導電型井區12隔開，且與第二導電型本體區16由第一導電型井區12隔開；第二導電型本體連接區18形成於第二導電型本體區16中，且於縱向上，位於上表面11’下方並接觸於上表面11’，且大致上沿著寬度方向上延伸，而與至少二該第一導電型源極區域14重疊，使得第二導電型本體連接區18包括 至少一第一區域18A與一第二區域18B，其中第一區域18A與至少一第一導電型源極區域14重疊(如第2A與2B圖所示)，且第二區域18B與任何第一導電型源極區域14不重疊(如第2A與2C圖所示)，且於寬度方向上，第二區域18A連接於第一區域18B，且於橫向上，第二導電型本體連接區18不與閘極13鄰接。在一較佳實施例中，如第2A圖所示，第二導電型本體連接區18為一大致上沿著寬度方向而平行於閘極13之長方形區域。
需說明的是，前述之「第一導電型」與「第二導電型」係指於高壓MOS元件中，以不同導電型之雜質摻雜於半導體組成區域(例如但不限於前述之井區、本體區、本體連接區、源極、汲極與閘極等區域)內，使得半導體組成區域成為第一或第二導電型(例如但不限於第一導電型為N型，而第二導電型為P型，或反之亦可)。
此外需說明的是，所謂的高壓MOS元件，係指於正常操作時，施加於汲極的電壓高於一特定之電壓，例如5V；本實施例中，高壓MOS元件的汲極17與通道區之間，以第一導電型井區12隔開，且第一導電型井區12與汲極17之橫向距離根據正常操作時所承受的操作電壓而調整，因而可操作於前述較高之特定電壓。而在一實施例中，高壓MOS元件的汲極與閘極間，具有第一導電型連接區，將汲極與閘極分隔，且第一導電型連接區之橫向長度根據正常操作時所承受的操作電壓而調整。
值得注意的是，本發明優於先前技術的其中一個技術特徵，在於：根據本發明，以第2A、2B與2C圖所示之實施例為例，第一導電型源極區域14與第二導電型本體連接區18相較於先前技術，不需要考慮沿著相同方向(寬度方向與橫向)的對準問題，因此不需要考慮第一導電型源極區域14與第二導電型本體連接區18間的對準誤差而增加單位間距D。此外，在一實施例中，本發明之高壓MOS元件(例如高壓MOS元件2) 可用於一開關陣列，例如以第2A圖中之單位間距D進行鏡像複製而成為開關陣列，亦即，與另一MOS元件共用複數第一導電型源極區域14以及第二導電型本體連接區18，在此情況下，根據本發明，藉由將複數第一導電型源極區域14進行如上述於寬度方向大致平行排列方式，其單位間距D也可較先前技術小，因此本發明之高壓MOS元件之單位面積之電阻較小，因而可降低成本或是提高效率。而如上述第二導電型本體連接區18之排列方式，則可使得高壓MOS元件2之有效通道寬度不致於受到太大的影響，整體而言仍可降低單位面積之電阻。此外，在一實施例中，如第2A圖中之高壓MOS元件2之左側可為場氧化區，而不與另一MOS元件共用源極區域與本體連接區。
請參閱第3A至3C圖，圖中分別顯示本發明之高壓金屬氧化物半導體元件(Metal Oxide Semiconductor,MOS)元件的一種實施例(高壓MOS元件3)之上視圖(第3A圖)與第一剖面圖(第3B圖，對應於上視圖第3A圖之剖線A-A’)及第二剖面圖(第3C圖，對應於上視圖第3A圖之剖線B-B’)，高壓MOS元件3相似於前述之高壓MOS元件2，本實施例中，高壓MOS元件3更包含場氧化區20’，形成於上表面11’上，且堆疊連接於部分該第一導電型井區12之正上方，其中於橫向上，靠近第一導電型汲極17側之部分閘極13，堆疊且連接於至少部分該場氧化區20’之正上方。本實施例中，靠近該第一導電型汲極17側之部分閘極13，於該縱向上堆疊且接觸於全部場氧化區20’之正上方。本實施例說明了，根據本發明的教示，本發明之高壓MOS元件還可結合應用於例如具有場氧化區20’之類型的高壓MOS元件中，其中高壓MOS元件3由於具有場氧化區20’，因此能承受較高的電壓。此外，場氧化區20’並不限於如圖所示之區域氧化(local oxidation of silicon,LOCOS)結構，亦可為淺溝槽絕緣(shallow trench isolation,STI)結構。
請參閱第4A至4C圖，圖中分別顯示本發明之高壓金屬氧化物半導體的一種實施例(高壓MOS元件4)之上視圖(第4A圖)與第一剖面圖(第4B圖，對應於上視圖第4A圖之剖線A-A’)及第二剖面圖(第4C圖，對應於上視圖第4A圖之剖線B-B’)，高壓MOS元件4相似於前述之高壓MOS元件2，本實施例中，高壓MOS元件4更包含第一導電型輕摻雜擴散區19，形成於第二導電型本體區16中，且於縱向上，位於上表面11’下方並接觸於該上表面11’，且於寬度方向上，至少部分第一導電型輕摻雜擴散區19連接於兩鄰近之第一導電型源極區域14之間，且於橫向上，與閘極13鄰接(如第4C圖所示)，且與第一導電型汲極17由第二導電型本體區16以及第一導電型井區12隔開。在一實施例中，第一導電型輕摻雜擴散區19與兩鄰近之第一導電型源極區域14之間非第二導電型本體連接區18之區域完全重疊，例如第4A圖中所示之第一導電型輕摻雜擴散區19；而在另一實施例中，第一導電型輕摻雜擴散區19可與兩鄰近之第一導電型源極區域14之間非第二導電型本體連接區18之部分區域重疊，例如第4D圖中之第一導電型輕摻雜擴散區19’。
值得注意的是，在複數第一導電型源極區域14如前所述之排列下，藉由於兩鄰近之第一導電型源極區域14之間形成第一導電型輕摻雜擴散區19，可更進一步增加高壓MOS元件4之有效通道寬度，整體而言可有效降低單位面積之電阻。
第5A-5G”圖顯示根據本發明之高壓MOS元件(高壓MOS元件5)製造方法的上視或剖視示意圖。首先，如第5A圖所示，提供半導體基板11，其中，半導體基板11例如但不限於為P型矽基板，當然亦可以為其 他半導體基板。半導體基板11於一縱向(如圖中之虛線箭號方向)上，具有相對之一上表面11’與一下表面11”。接著，如第5B圖所示，形成第一導電型井區12於半導體基板11中，且於縱向上，位於上表面11’下方並連接於該上表面11’；其中，形成第一導電型井區12的方法，例如但不限於以微影製程、離子植入製程、與熱製程形成，此為本領域中具有通常知識者所熟知，在此不予贅述。接著並形成場氧化區20，用以定義高壓MOS元件5之作用區。
接下來，請參閱第5C與5C’圖，圖中分別顯示高壓MOS元件5之上視圖(第5C圖)與剖面圖(第5C’圖，對應於上視圖第5C圖之剖線A-A’)，如圖所示，以光阻層21作為遮罩，以定義第二導電型本體區16的離子植入區，並以離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入定義的區域內以形成第二導電型本體區16於第一導電型井區12中，且於縱向上，位於上表面11’下方並連接於該上表面11’。
接下來，請參閱第5D與5D’圖，圖中分別顯示高壓MOS元件5之上視圖(第5D圖)與剖面圖(第5D’圖，對應於上視圖第5D圖之剖線A-A’)，如圖所示，形成閘極13於上表面11’上，且於縱向上，部分閘極13堆疊並連接於部分第二導電型本體區16之正上方。
接下來，請參閱第5E與5E’圖，圖中分別顯示高壓MOS元件5之上視圖(第5E圖)與剖面圖(第5E’圖，對應於上視圖第5E圖之剖線A-A’)，如圖所示，以閘極13、場氧化區20以及光阻層21作為遮罩，以定義第一導電型輕摻雜擴散定義區19A的離子植入區，並以離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入定義的區域內以形成第一導電型輕摻雜擴散定義區19A於第二導電型本體區16中，且於縱向上， 位於上表面11’下方並接觸於該上表面11’，其中第一導電型輕摻雜擴散定義區19A用以形成前述之第一導電型輕摻雜擴散區19，細節詳述於後。
接下來，請參閱第5F、5F’與5F”圖，圖中分別顯示高壓MOS元件5之上視圖(第5F圖)與第一剖面圖(第5F’圖，對應於上視圖第5A圖之剖線A-A’)及第二剖面圖(第5F”圖，對應於上視圖第5A圖之剖線B-B’)，如圖所示，以閘極13、場氧化區20以及光阻層21作為遮罩，以定義複數第一導電型源極區域14與第一導電型汲極17的離子植入區，並以離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入定義的區域內以形成複數第一導電型源極區域14於第二導電型本體區16中，且形成第一導電型汲極17於第一導電型井區12中。其中複數第一導電型源極區域14於寬度方向大致平行排列且各鄰近之兩該第一導電型源極區域14之間於寬度方向不相鄰接；如第5F與5F”圖所示，在一較佳實施例中，各鄰近之兩該第一導電型源極區域14之間於寬度方向不相鄰接。其中，第一導電型汲極17於縱向上，位於上表面11’下方並接觸於上表面11’，且於橫向上，與第一導電型源極區域14由第二導電型本體區16以及第一導電型井區12隔開。
接下來，如第5G、5G’與5G”圖所示，以光阻層23作為遮罩，以定義第二導電型本體連接區18的離子植入區，並以離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入定義的區域內以形成第二導電型本體連接區18於第二導電型本體區16中，且於縱向上，位於上表面11’下方並接觸於上表面11’，且大致上沿著寬度方向上延伸，而與至少二該第一導電型源極區域14重疊，使得第二導電型本體連接區18包括至少一第一區域18A與一第二區域18B，其中第一區域18A與至少一第一導電型源極區域14重疊(如第5G與5G’圖所示)，且第二區域18B與任何第一導電型源極區域14不重疊(如第5G與5G”圖所示)，且於寬度方向上，第二區域18A連 接於第一區域18B，且於橫向上，第二導電型本體連接區18不與閘極13鄰接。在一較佳實施例中，如第5G圖所示，第二導電型本體連接區18為一大致上沿著寬度方向而平行於閘極13之長方形區域。
需說明的是，在一實施例中，第一導電型源極區域14與第二導電型本體連接區18之雜質摻雜濃度皆遠高於第一導電型輕摻雜擴散定義區19A之雜質摻雜濃度，因此，於第5G、5G’與5G”圖之步驟之後，原第一導電型輕摻雜擴散定義區19A將形成如第5G、5G’與5G”圖所示之第一導電型輕摻雜擴散區19，且於寬度方向上，至少部分第一導電型輕摻雜擴散區19連接於兩鄰近之第一導電型源極區域14之間，且於橫向上，與閘極13鄰接(如第5G與5G”圖所示)，且與第一導電型汲極17由第二導電型本體區16以及第一導電型井區12隔開(如第5G”圖所示)。在一實施例中，第一導電型輕摻雜擴散區19與兩鄰近之第一導電型源極區域14之間非第二導電型本體連接區18之區域完全重疊，例如第5G圖中之第一導電型輕摻雜擴散區19。
在一實施例中，如第4A至4C圖中之高壓MOS元件4之第一導電型輕摻雜擴散區19可省略，因此第5E圖中形成第一導電型輕摻雜擴散定義區19A之步驟可省略，而如第5F、5F’與5F”5G、5G’與5G”圖中之第一導電型輕摻雜擴散定義區19A以及第一導電型輕摻雜擴散區19亦因而省略，在省略上述步驟之情況下，將形成如第2A至2C圖中之高壓MOS元件2。而在一實施例中，第一導電型輕摻雜擴散區19亦可於第5E-5E”之步驟中以光阻層定義離子植入區而直接形成，在此情況下，第一導電型輕摻雜擴散定義區19A與第一導電型輕摻雜擴散區19大致為相同之區域。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之 權利範圍。所說明之各個實施例，並不限於單獨應用，亦可以組合應用；舉其中一例，如高壓MOS元件3中所包含之「場氧化區20」和高壓MOS元件4所包含之「第一導電型輕摻雜擴散區19」可以並用，使高壓MOS元件同時具有此二種區域所達成之特性。此外，在本發明之相同精神下，熟悉本技術者可以思及各種等效變化以及各種組合，例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如臨界電壓調整區、深井區、或是埋層等；再如，微影技術並不限於光罩技術，亦可包含電子束微影技術。本發明的範圍應涵蓋上述及其他所有等效變化。以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。

Claims (6)

  1. 一種高壓金屬氧化物半導體 (Metal Oxide Semiconductor, MOS)元件，形成於一半導體基板，其中該半導體基板於一縱向上，具有相對之一上表面與一下表面，包含： 一第一導電型井區，形成於該半導體基板中，且於該縱向上，位於該上表面下方並連接於該上表面； 一第二導電型本體區，形成於該第一導電型井區中，且於該縱向上，位於該上表面下方並連接於該上表面； 一閘極，形成於該上表面上，於該縱向上，部分該閘極堆疊並連接於部分該第二導電型本體區之正上方； 複數第一導電型源極區域，形成於該第二導電型本體區中，其中各該第一導電型源極區域於該縱向上，位於該上表面下方並接觸於該上表面，且於一橫向上鄰接於該閘極，其中該複數第一導電型源極區域於一寬度方向大致平行排列且各鄰近之兩該第一導電型源極區域之間於該寬度方向不相鄰接； 一第一導電型汲極，形成於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，與該第一導電型源極區域由該第二導電型本體區以及該第一導電型井區隔開；以及 一第二導電型本體連接區，形成於該第二導電型本體區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且該第二導電型本體連接區大致上沿著該寬度方向上延伸，而與至少二該第一導電型源極區域重疊，使得該第二導電型本體連接區包括至少一第一區域與一第二區域，其中該第一區域與至少一該第一導電型源極區域重疊，且該第二區域與任何該第一導電型源極區域不重疊，且於該寬度方向上，該第二區域連接於該第一區域，且於該橫向上，該第二導電型本體連接區不與該閘極鄰接。
  2. 如申請專利範圍第1項之高壓MOS元件，更包含一場氧化區，形成於該上表面上，且堆疊連接於部分該第一導電型井區之正上方，其中於該橫向上，靠近該第一導電型汲極側之部分該閘極，堆疊且連接於至少部分該場氧化區之正上方。
  3. 如申請專利範圍第1項之高壓MOS元件，更包含一第一導電型輕摻雜擴散區，形成於該第二導電型本體區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該寬度方向上，至少部分該第一導電型輕摻雜擴散區連接於兩鄰近之該第一導電型源極區域之間，且於該橫向上，與該第一導電型汲極由該第二導電型本體區以及該第一導電型井區隔開。
  4. 一種金屬氧化物半導體 (Metal Oxide Semiconductor, MOS)元件製造方法，包含： 提供一半導體基板，於一縱向上，具有相對之一上表面與一下表面； 形成一第一導電型井區於該半導體基板中，且於該縱向上，位於該上表面下方並連接於該上表面； 形成一第二導電型本體區於該第一導電型井區中，且於該縱向上，位於該上表面下方並連接於該上表面； 形成一閘極於該上表面上，於該縱向上，部分該閘極堆疊並連接於部分該第二導電型本體區之正上方； 形成複數第一導電型源極區域於該第二導電型本體區中，其中各該第一導電型源極區域於該縱向上，位於該上表面下方並接觸於該上表面，且於一橫向上鄰接於該閘極，其中該複數第一導電型源極區域於一寬度方向大致平行排列且各鄰近之兩該第一導電型源極區域之間於該寬度方向不相鄰接； 形成一第一導電型汲極於該第一導電型井區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該橫向上，與該第一導電型源極區域由該第二導電型本體區以及該第一導電型井區隔開；以及 形成一第二導電型本體連接區於該第二導電型本體區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且該第二導電型本體連接區大致上沿著該寬度方向上延伸，而與至少二該第一導電型源極區域重疊，使得該第二導電型本體連接區包括至少一第一區域與一第二區域，其中該第一區域與至少一該第一導電型源極區域重疊，且該第二區域與任何該第一導電型源極區域不重疊，且於該寬度方向上，該第二區域連接於該第一區域，且於該橫向上，該第二導電型本體連接區不與該閘極鄰接。
  5. 如申請專利範圍第4項之MOS元件製造方法，更包含以下步驟: 形成一場氧化區於該上表面上，且堆疊連接於該第一導電型井區之正上方，其中於該橫向上，靠近該第一導電型汲極側之部分該閘極，堆疊且連接於至少部分該場氧化區之正上方。
  6. 如申請專利範圍第4項之MOS元件製造方法，更包含以下步驟:形成一第一導電型輕摻雜擴散區於該第二導電型本體區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且於該寬度方向上，至少部分該第一導電型輕摻雜擴散區連接於兩鄰近之該第一導電型源極區域之間，且於該橫向上，與該第一導電型汲極由該第二導電型本體區以及該第一導電型井區隔開。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180138307A1 (en) * 2016-11-17 2018-05-17 Globalfoundries Inc. Tunnel finfet with self-aligned gate
JP2018125518A (ja) * 2017-02-03 2018-08-09 ソニーセミコンダクタソリューションズ株式会社 トランジスタ、製造方法
TWI644438B (zh) * 2017-10-16 2018-12-11 立錡科技股份有限公司 高壓金屬氧化物半導體元件及其製造方法
CN111725319B (zh) * 2020-06-23 2022-05-10 杰华特微电子股份有限公司 半导体器件及其制造方法
CN114078969B (zh) * 2020-10-12 2025-03-21 台积电(中国)有限公司 横向扩散的mosfet及其制造方法
JP2024076158A (ja) * 2022-11-24 2024-06-05 ルネサスエレクトロニクス株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130069153A1 (en) * 2011-09-17 2013-03-21 Richtek Technology Corporation, R.O.C. High Voltage Device and Manufacturing Method Thereof
US20150079755A1 (en) * 2012-12-25 2015-03-19 Richtek Technology Corporation, R.O.C Double diffused metal oxide semiconductor device and manufacturing method thereof

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8581338B2 (en) * 2011-05-12 2013-11-12 United Microelectronics Corp. Lateral-diffused metal oxide semiconductor device (LDMOS) and fabrication method thereof
KR101800371B1 (ko) * 2011-05-27 2017-11-23 삼성전자주식회사 반도체 장치
US8686502B2 (en) * 2012-03-19 2014-04-01 Texas Instruments Incorporated Schottky diode integrated into LDMOS
US9224861B2 (en) * 2013-05-09 2015-12-29 Freescale Semiconductor, Inc. Semiconductor device with notched gate
US9601614B2 (en) * 2015-03-26 2017-03-21 Nxp Usa, Inc. Composite semiconductor device with different channel widths

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130069153A1 (en) * 2011-09-17 2013-03-21 Richtek Technology Corporation, R.O.C. High Voltage Device and Manufacturing Method Thereof
US20150079755A1 (en) * 2012-12-25 2015-03-19 Richtek Technology Corporation, R.O.C Double diffused metal oxide semiconductor device and manufacturing method thereof

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