TWI620358B - 記憶體結構及其製造方法 - Google Patents
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Abstract
在此提供一種記憶體結構及其製造方法。這種記憶體結構包括一基板及一電阻。基板具有一溝槽。電阻設置於該溝槽中。電阻包括一主體及二連接部。主體包括一底部及二頂部。底部位於溝槽中，頂部彼此分開地位於底部上。連接部分別位於二頂部上。連接部的電阻係數小於主體的電阻係數。
Description
本發明是有關於一種半導體結構及其製造方法，特別是有關於一種記憶體結構及其製造方法。
電阻廣泛地應用於各種半導體裝置中。舉例來說，在記憶體裝置中所使用的電阻包括阻抗值較高的電阻以及阻抗值較低的電阻。一般來說，在二維的記憶體裝置中，以浮閘型的電阻作為阻抗值較高的電阻，並以控制閘型的電阻作為阻抗值較低的電阻。使用於三維記憶體裝置中的電阻，特別是阻抗值較高的電阻，則仍在發展中。
本發明提供一種包括新型電阻的記憶體結構及其製造方法。此種電阻的製造方法可與記憶體的陣列區的製造方法整合。
根據一些實施例，一種記憶體結構包括一基板及一電阻。基板具有一溝槽。電阻設置於該溝槽中。電阻包括一主體及二連接部。主體包括一底部及二頂部。底部位於溝槽中，頂部彼此分開地位於底部上。連接部分別位於二頂部上。連接部的電
阻係數(resistivity)小於主體的電阻係數。
根據一些實施例，一種記憶體結構的製造方法包括下列步驟。首先，在一基板中形成一溝槽。形成一電阻的一主體。該主體包括一底部及二頂部。底部位於溝槽中，頂部彼此分開地位於底部上。接著，在主體的二頂部上分別形成電阻的二連接部。連接部的電阻係數低於主體的電阻係數。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
102‧‧‧基板
104‧‧‧電阻
106‧‧‧主體
108‧‧‧底部
110、112‧‧‧頂部
114、116‧‧‧連接部
118‧‧‧介電層
120、122‧‧‧接點
202‧‧‧基板
204‧‧‧氧化物層
206‧‧‧光阻
208‧‧‧介電層
210‧‧‧主體材料層
212‧‧‧保護層
214‧‧‧主體
216‧‧‧底部
218、220‧‧‧頂部
222‧‧‧光阻
224‧‧‧覆蓋層
226‧‧‧覆蓋層
228‧‧‧第一介電材料層
230‧‧‧金屬層
232‧‧‧連接材料層
234、236‧‧‧連接部
238‧‧‧第二介電材料層
240‧‧‧接點
242‧‧‧阻障層
244‧‧‧金屬層
302‧‧‧電阻
304、306‧‧‧連接部
308‧‧‧接點
402‧‧‧電阻
404、406‧‧‧連接部
408‧‧‧接點
L1、L2、L3‧‧‧長度
T‧‧‧溝槽
W‧‧‧寬度
第1圖為根據本發明實施例的記憶體結構的示意圖。
第2A~11C圖為根據本發明實施例的記憶體結構製造方法的各個步驟的示意圖。
第12A~12B圖為根據本發明一實施例的記憶體結構的電阻配置的示意圖。
第13A~13B圖為根據本發明另一實施例的記憶體結構的電阻配置的示意圖。
請參照第1圖，其繪示根據本發明實施例的記憶體結構。這種記憶體結構包括一基板102及一電阻104。基板102可以是矽基板。基板102具有一溝槽T。
電阻104設置於溝槽T中。在此，電阻104可有部分凸出於溝槽T之外，但仍屬於「設置於溝槽T中」這個特徵所
包括的範圍。電阻104包括一主體106及二連接部114、116。主體106包括一底部108及二頂部110、112。底部108位於溝槽T中。頂部110、112彼此分開地位於底部108上。在一實施例中，如此的配置使得主體106具有一剖面實質上為U形形狀。連接部114、116分別位於頂部110、112上。連接部114、116的電阻係數小於主體106的電阻係數。
在一實施例中，主體106是由摻雜量為1016cm-3~1020cm-3的摻雜多晶矽所形成(可為p型或n型)，連接部114、116是由金屬矽化物所形成，例如CoSi、NiSi、TiSi等等。此時，金屬矽化物的電阻值相對於摻雜多晶矽的電阻值可忽略不計。因此，電阻104的有效長度基本上為連接部114到底部108之間的長度L1、頂部110、112之間的長度L2、及底部108到連接部116之間的長度L3加總的長度，而電阻104的有效寬度基本上為溝槽的寬度W。如此一來，可藉由調整這些尺寸來改變電阻104的電阻值。
在一實施例中，記憶體結構還可包括一介電層118，位於電阻104與基板102之間。介電層118可以具有氧化物-氮化物-氧化物(ONO)結構。在一實施例中，介電層118記憶體結構還可包括二接點120、122，分別位於連接部114、116上。
第2A~11C圖繪示根據本發明實施例的記憶體結構製造方法的各個步驟，其中以「B」及「C」所指示的圖分別是取自由「A」所指示的圖中的1-1’線及2-2’線的剖面圖。
請參照第2A~2B圖，在一基板202中形成溝槽T。
具體來說，基板202可包括陣列區及周邊區，而溝槽T是形成在周邊區。基板202可例如是矽基板。可在基板上形成一氧化物層204，溝槽T亦貫穿氧化物層204。溝槽T例如可利用光阻206以蝕刻方式來形成。
接著，形成一電阻的一主體214(示於第5A~5B圖)。主體214包括一底部216及二頂部218、220。底部216位於溝槽T中。頂部218、220彼此分開地位於底部216上。
請參照第3A~3B圖，在基板202上及溝槽T中形成一主體材料層210。在一實施例中，若是在周邊區形成電阻的製程與在陣列區形成記憶體陣列的製程同步進行，則在形成主體材料層210之前，可先在基板202上及溝槽T中共形形成一介電層208。介電層208可以具有氧化物-氮化物-氧化物(ONO)結構，藉由沉積來形成。主體材料層210可以是由摻雜矽所形成。舉例來說，主體材料層210可以是由摻雜量為1016cm-3~1020cm-3的p型或n型摻雜多晶矽所形成。主體材料層210可以藉由沉積來形成。
在沉積介電層208及主體材料層210時，可能在周邊區中並非預定形成電阻的區域也沉積了這二層，因此需要一移除步驟。或者，在陣列區及周邊區中並非預定形成電阻的區域可能進行其他處理。在這樣的時候，請參照第4A~4B圖，在預定形成電阻的區域上方以一保護層212避免受到結構損害。保護層212可例如是光阻。
請參照第5A~5B圖，圖案化主體材料層210，以形
成主體214的底部216及頂部218、220。這個圖案化步驟例如可利用光阻222以蝕刻方式來進行。在一實施例中，位於溝槽T中的主體材料層210，即使不用於構成電阻的底部216，也不會被移除。在本實施例中，底部216及頂部218、220是以一體的方式形成，底部216及頂部218、220之間不夾有其他的層。
再接著，在主體214的頂部218、220上分別形成電阻的二連接部234、236(示於第10A~10B圖)。連接部234、236的電阻係數低於主體214的電阻係數。
請參照第6A~6B圖，在基板202及主體214的頂部218、220上共形形成二覆蓋層224、226。覆蓋層224可為氧化物層，覆蓋層226可為氮化物(例如SiNx)層。
請參照第7A~7B圖，在覆蓋層224、226的凹入處形成一第一介電材料層228。第一介電材料層228可為氧化物層。第一介電材料層228例如可藉由沉積及化學機械研磨(Chemical Mechanical Polishing,CMP)來進行。化學機械研磨可在接觸到覆蓋層226時停止。
請參照第8A~8B圖，移除覆蓋層224、226的一部分，暴露出頂部218、220。這個移除步驟例如可藉由蝕刻來進行。
接著請參照第9A~9B圖，在暴露出的頂部218、220上沉積一金屬層230。金屬層230例如可為鈷(Co)層、鎳(Ni)層或鈦(Ti)層等等。
請參照第10A~10B圖，使暴露出的頂部218、220與金屬層230反應，在頂部218、220上形成一連接材料層232。
暴露出的頂部218、220與金屬層230例如可利用加熱等方式而進行反應。形成的連接材料層232為金屬矽化物層，例如CoSi層、NiSi層或TiSi層等等。連接材料層232構成電阻的二連接部234、236。之後，移除金屬層230。
請參照第11A~11C圖，可在連接材料層232上形成一第二介電材料層238，並形成貫穿二介電材料層238且分別連接主體214的連接部234、236的接點240。第二介電材料層238下可先形成一阻障層242，接點240亦貫穿阻障層242。第二介電材料層238可為氮化物(例如SiNx)層，阻障層242可為氧化物層。在第二介電材料層238上可再形成一金屬層244，用以連接接點240。
根據本發明實施例的記憶體結構製造方法如上所述，其中電阻的製程可以與陣列區的製程整合。如此一來，可縮短製造時間。
除了如第11A圖所示者之外，記憶體結構還可有其他型態的電阻配置。請參照第12A~12B圖，記憶體結構包括複數電阻302。電阻302並排設置。電阻302的任一者與其相鄰二者分別只以連接部304、306的其中一者相連接，以形成一串聯電路。具體來說，電阻302的連接部304兩兩相連，電阻302的連接部306兩兩相連，且相連的連接部304與相連的連接部306錯置排列。二接點308分別設置在串聯電路的二端。請參照第13A~13B圖，記憶體結構包括複數電阻402。電阻402並排設置。電阻402的任一者與其相鄰者以連接部404、406相連接，以形成並聯電路。具體來說，在此一實施例中，所有電阻402的連接
部404皆相連，所有電阻402的連接部406皆相連。二接點408分別設置在並聯電路的二端。
根據本發明的電阻，可藉由調整各部位的尺寸與間隔來調整電阻值。並且，由於電阻的主體是由摻雜多晶矽製成，具有穩定、較不受溫度影響、較不會出現空乏現象等優點。根據本發明的電阻特別適用於三維記憶體裝置，例如三維垂直閘NAND記憶體裝置。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
Claims (10)
- 一種記憶體結構，包括：一基板，包括一陣列區及一周邊區，並具有形成在該周邊區的一溝槽；以及一電阻，設置於該溝槽中，該電阻包括：一主體，包括一底部及二頂部，該底部位於該溝槽中，該二頂部彼此分開地位於該底部上；及二連接部，分別位於該二頂部上，該二連接部的電阻係數小於該主體的電阻係數。
- 如申請專利範圍第1項所述之記憶體結構，其中該主體是由摻雜量為1016cm-3~1020cm-3的摻雜多晶矽所形成，該二連接部是由金屬矽化物所形成。
- 如申請專利範圍第1項所述之記憶體結構，更包括：一介電層，位於該電阻與該基板之間。
- 如申請專利範圍第1項所述之記憶體結構，更包括：二接點，分別位於該二連接部上。
- 如申請專利範圍第1項所述之記憶體結構，包括複數該電阻，該些電阻並排設置，且該些電阻的任一者與其相鄰二者分別只以該二連接部的其中一者相連接，以形成一串聯電路。
- 如申請專利範圍第1項所述之記憶體結構，包括複數該電阻，該些電阻並排設置，且該些電阻的任一者與其相鄰者以該二連接部相連接，以形成並聯電路。
- 一種記憶體結構的製造方法，包括：在包括一陣列區及一周邊區的一基板的該周邊區中形成一 溝槽；形成一電阻的一主體，該主體包括一底部及二頂部，該底部位於該溝槽中，該二頂部彼此分開地位於該底部上；以及在該主體的該二頂部上分別形成該電阻的二連接部，該二連接部的電阻係數低於該主體的電阻係數。
- 如申請專利範圍第7項所述之記憶體結構的製造方法，其中形成該電阻的該主體的步驟包括：在該基板上及該溝槽中形成一主體材料層；以及圖案化該主體材料層。
- 如申請專利範圍第8項所述之記憶體結構的製造方法，更包括：在形成該主體材料層之前，在該基板上及該溝槽中共形形成一介電層。
- 如申請專利範圍第7項所述之記憶體結構的製造方法，其中形成該二連接部的步驟包括：在該基板及該主體的該二頂部上共形形成二覆蓋層；在該二覆蓋層的凹入處形成一第一介電材料層；移除該二覆蓋層的一部分，暴露出該二頂部；在暴露出的該二頂部上沉積一金屬層；使暴露出的該二頂部與該金屬層反應，在該二頂部上形成一連接材料層，該連接材料層構成該電阻的該二連接部。
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