CN116133400B - 半导体装置及其制造方法 - Google Patents

Abstract

本发明提供一种半导体装置及其制造方法。半导体装置包括基底、隔离结构、多个位线结构、多个字线结构、多个位线接触件以及多个接垫。基底包括胞元区和周边区。隔离结构设置于基底的胞元区中以界定多个主动区。位线结构彼此平行地设置在基底中，且各自在第一水平方向上延伸并跨过多个主动区。字线结构彼此平行地设置在基底上，且各自在第二水平方向上延伸。位线接触件设置在基底上以及所述字线结构之间，其中位线接触件的顶表面低于字线结构的顶表面。接垫设置在所述位线接触件的顶表面上且与位线接触件电连接。

Description

半导体装置及其制造方法

技术领域

本发明涉及一种半导体装置及其制造方法。

背景技术

存储器主要可分为诸如动态随机存取存储器(dynamic random access memory，DRAM)等的挥发性存储器(volatile memory)以及诸如闪存存储器(flash memory)等的非挥发性存储器(non-volatile memory)。一般而言，DRAM可包括具有用以存储载流子的存储节点(storage node)，其通常需要在DRAM的胞元区中形成将存储节点电接连至存储节点接触件(storage node contact)的存储接垫(storage pad)，以改善存储节点和存储节点接触件之间的对位问题。

然而，上述形成存储接垫的制作工艺通常需要多道光刻制作工艺来定义，且在形成的过程中也容易破坏到其他膜层中的结构、配线或是元件，如此将面临元件表现(deviceperformance)不佳、制作工艺良率不佳以及制造成本昂贵的问题。

发明内容

本发明提供一种半导体装置及其制造方法，其在形成过程中可省略至少一道光掩模且也不易破坏到其他膜层中的结构、配线或是元件，使得半导体装置具有至少以下优点：良好的制作工艺良率、具竞争力的成本以及良好的元件表现。

本发明一实施例提供一种半导体装置，其包括基底、隔离结构、多个位线结构、多个字线结构、多个位线接触件以及多个接垫。基底包括胞元区和周边区。隔离结构设置于基底的胞元区中以界定多个主动(有源)区。主动区中的每一者在长轴方向延伸。长轴方向是相对于第一水平方向和第二水平方向的对角方向，而第一水平方向垂直于第二水平方向。位线结构彼此平行地设置在基底中且各自在第一水平方向上延伸并跨过多个主动区。字线结构彼此平行地设置在基底上且各自在第二水平方向上延伸。位线接触件设置在基底上以及字线结构之间，其中位线接触件的顶表面低于字线结构的顶表面。接垫设置在位线接触件的顶表面上且与位线接触件电连接。

在一些实施例中，半导体装置还包括设置在字线结构上并环绕接垫的绝缘层。接垫包括被绝缘层环绕的第一部分以及在第一部分下方并位于字线结构的侧壁上的第二部分。第一部分的宽度在远离第二部分的方向上逐渐减少。

在一些实施例中，第一部分的宽度大于第二部分的宽度。

在一些实施例中，接垫的第二部分的宽度约等于位线接触件的宽度。

在一些实施例中，半导体装置还包括各自在第二水平方向上延伸且在第一水平方向上彼此间隔开来的多个挡墙结构。每个挡墙结构为蛇状图案且包括设置在字线结构上的多个弯曲部分以及连接多个弯曲部分的多个直线部分。挡墙结构的弯曲部分与接垫接触。

在一些实施例中，半导体装置，还包括设置在字线结构上且位于多个接垫之间以及多个挡墙结构之间的绝缘层。

在一些实施例中，接垫包括与挡墙结构接触的第一侧壁以及与绝缘层接触的第二侧壁。

本发明一实施例提供一种半导体装置的制造方法，其包括以下步骤：在基底的胞元区中形成隔离结构以界定多个主动区，其中主动区中的每一者在长轴方向延伸，长轴方向是相对于第一水平方向和第二水平方向的对角方向，而第一水平方向垂直于第二水平方向；在基底中形成彼此平行的多个位线结构，其中位线结构中的每一者在第一水平方向上延伸并跨过多个主动区；在基底上形成彼此平行的多个字线结构，其中字线结构中的每一者在第二水平方向上延伸；在基底上以及多个字线结构之间形成多个位线接触件图案；通过选择性外延生长以自位线接触件图案中的每一者的顶表面上形成外延图案；在字线结构上形成绝缘层，以覆盖外延图案的侧壁；以绝缘层为掩模，移除外延图案以及位于外延图案下方的位线接触件图案的一部分，以形成多个位线接触件以及暴露出位线接触件的顶表面、字线结构的侧壁以及绝缘层的侧壁的多个开口；以及于每个开口中形成与位线接触件电连接的接垫。

在一些实施例中，外延图案的宽度在远离位线接触件图案的顶表面的方向上逐渐减少。

在一些实施例中，外延图案在底表面处的宽度大于元线接触件图案的宽度。

在一些实施例中，半导体装置的制造方法还包括：在形成外延图案之前，在字线结构上方形成在第二水平方向上延伸且在第一水平方向上彼此间隔开来的多个挡墙结构。每个挡墙结构形成为蛇状图案且包括设置在字线结构上的多个弯曲部分以及连接多个弯曲部分的多个直线部分。在形成绝缘层之后，外延图案包括与绝缘层接触的侧壁以及与挡墙结构接触的侧壁。

在一些实施例中，绝缘层形成在多个接垫之间以及多个挡墙结构之间。

在一些实施例中，接垫包括与挡墙结构接触的第一侧壁以及与绝缘层接触的第二侧壁。

基于上述，在本发明实施例的半导体装置及其制造方法中，通过选择性外延生长以自位线接触件图案的顶表面上形成外延图案，并以绝缘层作为掩模来移除外延图案及其下方的位线接触件图案的一部分以形成位线接触件以及暴露出位线接触件的顶表面的开口，如此能够在省略至少一道光掩模的情况下，使接垫良好地形成于开口中，致使半导体装置及其制造方法具有至少以下优点：良好的制作工艺良率、具竞争力的成本以及良好的元件表现。

附图说明

图1为本发明一实施例的半导体装置的制造方法于胞元区中形成外延图案的上视示意图；

图2A到图6B为本发明一实施例的半导体装置的制造方法的剖面示意图；

图7为本发明另一实施例的半导体装置的制造方法于胞元区中形成外延图案的上视示意图；

图8A到图12B为本发明另一实施例的半导体装置的制造方法的剖面示意图。

符号说明

10:隔离结构

12:源极/漏极

14:栅极结构

16:介电层

18:绝缘图案

22:硅化物层

30:源极/漏极接触件

32:阻障层

34:导电层

100:基底

110:隔离结构

112:位线结构

120:字线结构

125:绝缘图案

130:位线接触件图案

132:位线接触件

135:挡墙结构

140、142:外延图案

150:绝缘层

160:硅化物层

170:接垫

172:阻障层

174:导电层

1000、2000:半导体装置

AA:主动区

CR:胞元区

D1:第一方向

D2:第二方向

OP1、OP11、OP2:开口

PR:周边区

具体实施方式

参照本实施例的附图以更全面地阐述本发明。然而，本发明也可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的参考号码表示相同或相似的元件，以下段落将不再一一赘述。

应当理解，当诸如元件被称为在另一元件「上」或「连接到」另一元件时，其可以直接在另一元件上或与另一元件连接，或者也可存在中间元件。若当元件被称为「直接在另一元件上」或「直接连接到」另一元件时，则不存在中间元件。如本文所使用的，「连接」可以指物理及/或电连接，而「电连接」或「耦合」可为二元件间存在其它元件。本文中所使用的「电连接」可包括物理连接(例如有线连接)及物理断接(例如无线连接)。

本文使用的「约」、「近似」或「实质上」包括所提到的值和在所属技术领域中具有通常知识者能够确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，「约」可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的「约」、「近似」或「实质上」可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。

使用本文中所使用的用语仅为阐述例示性实施例，而非限制本发明。在此种情形中，除非在上下文中另有解释，否则单数形式包括多数形式。

图1为本发明一实施例的半导体装置的制造方法于胞元区中形成外延图案的上视示意图。图2A到图6B为本发明一实施例的半导体装置的制造方法的剖面示意图。图2A中的(a)为图1沿剖线A-A’所截取的剖面示意图。图2A中的(b)为图1沿剖线B-B’所截取的剖面示意图。图2B为半导体装置的制造方法中与图2A所示出的胞元区对应的周边区的示意图。图1中的剖线A-A’例如是在第一方向D1延伸并位于两个位线结构112之间。图1中的剖线B-B’例如是沿着主动区AA的延伸方向延伸(如后述的长轴方向)并穿过主动区AA。为了便于说明，图1省略绘示了一些构件(例如绝缘图案125等)，并且图1所示出的剖线A-A’和剖线B-B’仅为示例性，剖面结构还是以图2A、图3A、图4A、图5A及图6A中所示的(a)和(b)为主。

请参照图1和图2A，在一些实施例中，半导体装置(例如图6A和图6B所示出的半导体装置1000)的制造方法可包括以下步骤。

首先，在基底100的胞元区CR中形成隔离结构110以界定多个主动区AA。在一些实施例中，主动区AA中的每一者可在长轴方向延伸。举例来说，主动区AA可例如为在长轴方向延伸的条状图案。在一些实施例中，长轴方向可为相对于第一水平方向D1和第二水平方向D2的对角方向。在一些实施例中，第一水平方向D1可垂直于第二水平方向D2。

基底100可为半导体基底。举例来说，基底100可为主体半导体基底(bulksemiconductor substrate)或绝缘体上半导体(semiconductor-on-insulator，SOI)基底等半导体基底。作为另一选择，基底100可为经掺杂(例如具有P型掺杂物或N型掺杂物)的半导体基底或未经掺杂的半导体基底，但本发明不以此为限。

隔离结构110可例如是浅沟槽隔离(shallow trench isolation；STI)结构，但不以此为限。在一些实施例中，基底100的周边区PR中也可形成隔离结构10以界定多个逻辑主动区。逻辑主动区可为后续形成有逻辑元件的区域。举例来说，如图2B所示的逻辑元件的栅极结构14和源极/漏极12可形成于逻辑主动区中。

接着，在基底100中形成彼此平行的多个位线结构112。在一些实施例中，位线结构112中的每一者可在第一水平方向D1上延伸并跨过多个主动区AA。在一些实施例中，位线结构112可经由以下步骤形成。首先，在基底100中形成位线沟槽(未示出)。接着，在位线沟槽的侧表面和底表面上形成介电层(未示出)。而后，在位线沟槽中形成设置在介电层上的位线(未示出)。位线可为单层结构或多层结构。位线可包括导电材料。举例来说，位线可包括经掺杂的多晶硅、金属材料(例如钨)、导电金属氮化物(例如WN、TiSiN、WSiN、TiN或TaN)或其组合。

然后，在基底100上形成彼此平行的多个字线结构120。在一些实施例中，字线结构120中的每一者可在第二水平方向D2上延伸。在一些实施例中，字线结构120可包括字线(未示出)、形成于字线的顶表面上的顶盖层(未示出)以及形成于字线的侧壁上和顶盖层的侧壁上的间隔件(未示出)。字线可为单层结构或多层结构。字线WL可包括导电材料。举例来说，字线可包括经掺杂的多晶硅、金属材料(例如钨)、导电金属氮化物(例如WN、TiSiN、WSiN、TiN或TaN)或其组合。顶盖层可包括绝缘材料(例如氮化硅)。间隔件可为单层结构或多层结构。间隔件可包括绝缘材料(例如氧化物、氮化物或其组合)。

而后，在基底100上以及字线结构120之间形成位线接触件图案130。位线接触件图案130的材料可为多晶硅。在一些实施例中，形成位线接触件图案130的方法可包括以下步骤。首先，在基底100上以及字线结构120之间的空间中形成覆盖字线结构120的两侧壁的绝缘层(未示出)。接着，图案化所述绝缘层以形成暴露出基底100的开口(未示出)。之后，在开口中填入导电材料(例如多晶硅)，以形成位线接触件图案130。在一些实施例中，位线接触件图案130可设置在字线结构120之间以及绝缘层经图案化后所形成的绝缘图案125之间。从上视的角度来看，位线接触件图案130可配置在字线结构120之间以及位线结构112之间。在一些实施例中，绝缘图案125的一部分可视为字线结构120的一部分，例如字线结构120的间隔件的一部分，但本发明不以此为限。

之后，通过选择性外延生长以自位线接触件图案130中的每一者的顶表面上形成彼此间隔开来的外延图案140。在一些实施例中，外延图案140的宽度在远离位线接触件图案130的顶表面的方向上逐渐减少。换句话说，外延图案140之间的间隔距离在远离位线接触件图案130的顶表面的方向上逐渐增加。在一些实施例中，外延图案140在底表面处的宽度大于位线接触件图案130的宽度。也就是说，外延图案140会形成于位线接触件图案130的顶表面上、部分绝缘图案125的顶表面上以及部分字线结构120的顶表面上。

请参照图2B，基底100的周边区PR中可形成有隔离结构10和源极/漏极12，而基底100的周边区PR上可形成有栅极结构14、介电层16以及绝缘图案18。隔离结构10、源极/漏极12、栅极结构14、介电层16以及绝缘图案18可经由上述制作工艺中的一些制作工艺同时形成或是经由其他制作工艺形成，本发明不以此为限。源极/漏极12可掺杂有P型掺杂物或N型掺杂物，但不以此为限。在一些实施例中，栅极结构14可包括形成于基底100的逻辑主动区上的栅极(未示出)、形成于栅极和基底100之间的栅介电层(未示出)以及形成于栅极的相对两侧壁上并朝向基底100延伸以覆盖栅介电层的相对两侧壁的间隙壁。栅极可包括诸如多晶硅或金属等常见的栅极材料。栅介电层可包括诸如二氧化硅或高介电常数(high-k)等常见的栅介电材料。间隙壁可包括诸如氧化硅等常见的间隙壁材料。介电层16可包括诸如二氧化硅等常见的介电材料。绝缘图案18可包括诸如氧化物或氮化物等常见的绝缘材料。

请参照图2A和图3A，在字线结构120和绝缘图案125上形成绝缘材料层(未示出)以覆盖外延图案140的侧壁。在一些实施例中，绝缘材料层可覆盖外延图案140的侧壁和顶表面。接着，对绝缘材料层和外延图案140进行平坦化制作工艺，以形成外延图案142和绝缘层150。在一些实施例中，可采用化学机械研磨(chemical-mechanical polishing，CMP)的方式来进行平坦化制作工艺。绝缘层150的材料可例如是氮化硅。请参照图2B和图3B，绝缘层150在周边区PR中还形成于介电层16上并覆盖绝缘图案18。

请参照图3A和图4A，以绝缘层150为掩模，移除其所暴露出的外延图案142以及位于外延图案142下方的位线接触件图案130的一部分，以形成多个位线接触件132以及暴露出位线接触件132的顶表面、字线结构120的侧壁、绝缘层150的侧壁和绝缘图案125的侧壁的多个开口OP1。位线接触件132的顶表面低于字线结构120的顶表面。在一些实施例中，可采用回蚀刻(etch back)的方式来移除外延图案142以及位于外延图案142下方的位线接触件图案130的一部分。

请参照图3B和图4B，绝缘层150在周边区PR中可作为掩模来避免其下的膜层受到上述移除外延图案142及部分位线接触件图案130的制作工艺的影响。

请参照图4A和图4B以及图5A和图5B，在周边区PR中的绝缘层150、绝缘图案18以及介电层16中形成暴露出源极/漏极12的多个开口OP2。

请参照图5A和图5B以及图6A和图6B，在开口OP1和开口OP2所暴露的位线接触件132和源极/漏极12的表面上分别形成硅化物层160和硅化物层22。硅化物层160和硅化物层22可包括硅化钴(CoSi_x)、硅化镍(NiSi_x)或硅化锰(MnSi_x)。接着，在开口OP1的硅化物层160上以及开口OP2中的硅化物层22上分别形成与位线接触件132和源极/漏极12电连接的接垫170和源极/漏极接触件30。

在一些实施例中，绝缘层150可设置在字线结构120上并环绕接垫170。接垫170可包括被绝缘层150环绕的第一部分以及在第一部分下方并位于字线结构120的侧壁上的第二部分。在一些实施例中，接垫170的第一部分的宽度在远离接垫170的第二部分的方向上逐渐减少。在一些实施例中，接垫170的第一部分的宽度大于接垫170的第二部分的宽度。在一些实施例中，接垫170的第二部分的宽度约等于位线接触件132的宽度。

在一些实施例中，如图6A所示，接垫170可包括阻障层172和导电层174。阻障层172可形成于开口OP1的侧壁和底表面上。导电层174可形成于阻障层172上并填满开口OP1。阻障层172可包括诸如Ti、TiN、Ta或TaN等常见的阻障层材料。导电层174可包括诸如钨等常见的导电材料。

在一些实施例中，如图6B所示，源极/漏极接触件30可包括阻障层32和导电层34。阻障层32可形成于开口OP2的侧壁和底表面上。导电层34可形成于阻障层32上并填满开口OP2。阻障层32可包括诸如Ti、TiN、Ta或TaN等常见的阻障层材料。导电层34可包括诸如钨等常见的导电材料。

在一些实施例中，在半导体装置1000为DRAM的情况下，接垫170可作为DRAM的存储接垫，以将后续形成于其上的存储节点(未示出)电连接至位线接触件132。

基于上述，半导体装置1000可通过选择性外延生长以自位线接触件图案130的顶表面上形成外延图案140，并以绝缘层150作为掩模来移除外延图案140及其下方的位线接触件图案130的一部分以形成位线接触件132以及暴露出位线接触件132的顶表面的开口OP1，如此可省略传统用来形成存储接垫的两道光掩模，并使得接垫170能够良好地形成于开口OP1中。

图7为本发明另一实施例的半导体装置的制造方法于胞元区中形成外延图案的上视示意图。图8A到图12B为本发明另一实施例的半导体装置的制造方法的剖面示意图。图8A中的(a)为图7沿剖线A-A’所截取的剖面示意图。图8A中的(b)为图7沿剖线B-B’所截取的剖面示意图。图8B为半导体装置的制造方法中与图8A所示出的胞元区对应的周边区的示意图。图7中的剖线A-A’例如是在第一方向D1延伸并位于两个位线结构112之间。图7中的剖线B-B’例如是沿着主动区AA的延伸方向延伸(如后述的长轴方向)并穿过主动区AA。为了便于说明，图7省略绘示了一些构件(例如绝缘图案125等)，并且图7所示出的剖线A-A’及剖线B-B’仅为示例性，剖面结构还是以图8A、图9A、图10A、图11A及图12A中所示的(a)和(b)为主。

半导体装置(例如图12A和图12B所示出的半导体装置2000)的制造方法可包括以下步骤。在半导体装置2000的制造方法中，相同或相似于半导体装置1000的构件的材料、结构和/或相对位置，以相同或相似的元件标号表示，于此不再重复赘述。

请参照图7和图8A，在形成位线接触件图案130后，在字线结构120上方形成在第二水平方向D2上延伸且在第一水平方向D1上彼此间隔开来的多个挡墙结构135。在一些实施例中，每个挡墙结构135可形成为蛇状图案且可包括设置在字线结构120上的多个弯曲部分以及连接多个弯曲部分的多个直线部分。

接着，通过选择性外延生长以自位线接触件图案130中的每一者的顶表面上形成外延图案140。外延图案140通过挡墙结构135彼此间隔开来，如此可避免外延图案140彼此接触而造成后续制作工艺中所形成的接垫170彼此接触而造成短路的问题。在一些实施例中，外延图案140可形成在挡墙结构135的弯曲部分的侧壁上。在一些实施例中，外延图案140可自挡墙结构135的弯曲部分的侧壁向远离该侧壁的方向成长而形成如图7所示般的形状(例如水滴形状)。在一些实施例中，如图7所示，外延图案140在第一方向D1上(例如同一行的外延图案140)位于挡墙结构135的同一侧的侧壁上。在一些实施例中，如图7所示，外延图案140在第二方向D2上(例如同一列的外延图案140)彼此交替地位于挡墙结构135的相对侧壁上。

请参照图8B，基底100的周边区PR中可形成有隔离结构10和源极/漏极12，而基底100的周边区PR上可形成有栅极结构14、介电层16以及绝缘图案18。隔离结构10、源极/漏极12、栅极结构14、介电层16以及绝缘图案18可经由上述制作工艺中的一些制作工艺同时形成或是经由其他制作工艺形成，本发明不以此为限。

请参照图8A和图9A，在字线结构120和绝缘图案125上形成绝缘材料层(未示出)以覆盖外延图案140的侧壁。在一些实施例中，绝缘材料层可覆盖外延图案140的侧壁和顶表面。接着，对绝缘材料层和外延图案140进行平坦化制作工艺(例如CMP)，以形成外延图案142和绝缘层150。在一些实施例中，外延图案140可包括与绝缘层150接触的侧壁以及与挡墙结构135接触的侧壁。在一些实施例中，挡墙结构135、外延图案142和绝缘层150的顶表面为共平面。请参照图8B和图9B，绝缘层150还形成于周边区PR中的介电层16上并覆盖绝缘图案18。

请参照图9A和图10A，以绝缘层150为掩模，移除其所暴露出的外延图案142以及位于外延图案142下方的位线接触件图案130的一部分，以形成多个位线接触件132以及暴露出位线接触件132的顶表面、字线结构120的侧壁、绝缘层150的侧壁和绝缘图案125的侧壁的多个开口OP11。位线接触件132的顶表面低于字线结构120的顶表面。在一些实施例中，可采用回蚀刻(etch back)的方式来移除外延图案142以及位于外延图案142下方的位线接触件图案130的一部分。

请参照图9B和图10B，绝缘层150在周边区PR中可作为掩模来避免其下的膜层受到上述移除外延图案142及部分位线接触件图案130的制作工艺的影响。

请参照图10A和图10B以及图11A和图11B，在周边区PR中的绝缘层150、绝缘图案18以及介电层16中形成暴露出源极/漏极12的多个开口OP2。

请参照图11A和图11B以及图12A和图12B，在开口OP11和开口OP2所分别暴露的位线接触件132和源极/漏极12的表面上形成硅化物层160和硅化物层22。接着，在开口OP11的硅化物层160上和开口OP2的硅化物层22上分别形成与位线接触件132和源极/漏极12电连接的接垫170和源极/漏极接触件30。在一些实施例中，挡墙结构135的弯曲部分可与接垫170接触。

在一些实施例中，绝缘层150可形成在接垫170之间以及多个挡墙结构135之间。在一些实施例中，接垫170可包括与挡墙结构135接触的第一侧壁以及与绝缘层150接触的第二侧壁。接垫170可包括被字线结构120环绕的第二部分以及在第二部分上方的第一部分。在一些实施例中，接垫170的第一部分的宽度在远离接垫170的第二部分的方向上逐渐减少。在一些实施例中，接垫170的第一部分的宽度大于接垫170的第二部分的宽度。在一些实施例中，接垫170的第二部分的宽度约等于位线接触件132的宽度。

在一些实施例中，如图12A所示，接垫170可包括阻障层172和导电层174。阻障层172可形成于开口OP11的侧壁和底表面上。导电层174可形成于阻障层172上并填满开口OP11。

在一些实施例中，如图12B所示，源极/漏极接触件30可包括阻障层32和导电层34。阻障层32可形成于开口OP2的侧壁和底表面上。导电层34可形成于阻障层32上并填满开口OP2。

在一些实施例中，在半导体装置2000为DRAM的情况下，接垫170可作为DRAM的存储接垫，以将后续形成于其上的存储节点(未示出)电连接至位线接触件132。

基于上述，半导体装置2000可通过选择性外延生长以自位线接触件图案130的顶表面上形成外延图案140，并以绝缘层150作为掩模来移除外延图案140及其下方的位线接触件图案130的一部分以形成位线接触件132以及暴露出位线接触件132的顶表面的开口OP11，如此可省略一道光掩模并使接垫170良好地形成于开口OP11中，致使半导体装置2000具有良好的制作工艺良率、制造成本以及元件表现。另一方面，在形成外延图案140之前，上述实施例通过挡墙结构135来避免选择性外延生长所形成的外延图案140彼此接触，使得后续形成的接垫170不会彼此接触而造成短路的问题。

综上所述，在本发明实施例的半导体装置及其制造方法中，通过选择性外延生长以自位线接触件图案的顶表面上形成外延图案，并以绝缘层作为掩模来移除外延图案及其下方的位线接触件图案的一部分以形成位线接触件以及暴露出位线接触件的顶表面的开口，如此能够在省略至少一道光掩模的情况下，使接垫良好地形成于开口中，致使半导体装置及其制造方法具有至少以下优点：良好的制作工艺良率、具竞争力的成本以及良好的元件表现。

Claims (13)

1.一种半导体装置，包括：

基底，包括胞元区和周边区；

隔离结构，设置于所述基底的所述胞元区中以界定多个主动区，其中多个所述主动区中的每一者在长轴方向延伸，所述长轴方向是相对于第一水平方向和第二水平方向的对角方向，所述第一水平方向垂直于所述第二水平方向；

多个位线结构，彼此平行地设置在所述基底中，且各自在所述第一水平方向上延伸并跨过多个所述主动区；

多个字线结构，彼此平行地设置在所述基底上，且各自在所述第二水平方向上延伸；

多个位线接触件，设置在所述基底上以及多个所述字线结构之间，其中所述位线接触件的顶表面低于所述字线结构的顶表面；以及

多个接垫，分别设置在多个所述位线接触件的所述顶表面上且与所述位线接触件电连接。

2.如权利要求1所述的半导体装置，还包括：

绝缘层，设置在多个所述字线结构上并环绕多个所述接垫，

其中所述接垫包括被所述绝缘层环绕的第一部分以及在所述第一部分下方并位于所述字线结构的侧壁上的第二部分，

其中所述第一部分的宽度在远离所述第二部分的方向上逐渐减少。

3.如权利要求2所述的半导体装置，其中所述第一部分的所述宽度大于所述第二部分的宽度。

4.如权利要求2所述的半导体装置，其中所述接垫的所述第二部分的宽度等于所述位线接触件的宽度。

5.如权利要求1所述的半导体装置，还包括：

多个挡墙结构，各自在所述第二水平方向上延伸且在所述第一水平方向上彼此间隔开来，其中每个所述挡墙结构为蛇状图案且包括设置在所述字线结构上的多个弯曲部分以及连接多个所述弯曲部分的多个直线部分，

其中所述挡墙结构的所述弯曲部分与所述接垫接触。

6.如权利要求5所述的半导体装置，还包括：

绝缘层，设置在多个所述字线结构上且位于多个所述接垫之间以及多个所述挡墙结构之间。

7.如权利要求6所述的半导体装置，其中所述接垫包括与所述挡墙结构接触的第一侧壁以及与所述绝缘层接触的第二侧壁。

8.一种半导体装置的制造方法，包括：

在基底的胞元区中形成隔离结构以界定多个主动区，其中多个所述主动区中的每一者在长轴方向延伸，所述长轴方向是相对于第一水平方向和第二水平方向的对角方向，所述第一水平方向垂直于所述第二水平方向；

在所述基底中形成彼此平行的多个位线结构，所述位线结构中的每一者在所述第一水平方向上延伸并跨过多个所述主动区；

在所述基底上形成彼此平行的多个字线结构，所述字线结构中的每一者在所述第二水平方向上延伸；

在所述基底上以及多个所述字线结构之间形成多个位线接触件图案；

通过选择性外延生长以自多个所述位线接触件图案中的每一者的顶表面上形成外延图案；

在多个所述字线结构上形成绝缘层，以覆盖所述外延图案的侧壁；

以所述绝缘层为掩模，移除所述外延图案以及位于所述外延图案下方的所述位线接触件图案的一部分，以形成多个位线接触件以及暴露出所述位线接触件的顶表面、所述字线结构的侧壁以及所述绝缘层的侧壁的多个开口；以及

在每个所述开口中形成与所述位线接触件电连接的接垫。

9.如权利要求8所述的半导体装置的制造方法，其中所述外延图案的宽度在远离所述位线接触件图案的所述顶表面的方向上逐渐减少。

10.如权利要求8所述的半导体装置的制造方法，其中所述外延图案在底表面处的宽度大于所述位线接触件图案的宽度。

11.如权利要求8所述的半导体装置的制造方法，还包括：

在形成所述外延图案之前，在所述字线结构上方形成在所述第二水平方向上延伸且在所述第一水平方向上彼此间隔开来的多个挡墙结构，其中每个所述挡墙结构形成为蛇状图案且包括设置在所述字线结构上的多个弯曲部分以及连接多个所述弯曲部分的多个直线部分，且

在形成所述绝缘层之后，所述外延图案包括与所述绝缘层接触的所述侧壁以及与所述挡墙结构接触的侧壁。

12.如权利要求11所述的半导体装置的制造方法，其中所述绝缘层形成在多个所述接垫之间以及多个所述挡墙结构之间。

13.如权利要求11所述的半导体装置的制造方法，其中所述接垫包括与所述挡墙结构接触的第一侧壁以及与所述绝缘层接触的第二侧壁。