TWI614871B - 用於積體電路裝置之靜電放電防護電路 - Google Patents

Abstract

一種雙擴散金屬氧化物半導體(DMOS)結構被組態為具有靜電放電(ESD)防護之一開路汲極輸出驅動器及該結構中固有之一反向電壓阻隔二極體，且無需用於該等ESD及反向電壓阻隔二極體防護之金屬連接。

Description

用於積體電路裝置之靜電放電防護電路 【相關專利申請案】

本申請案主張由Philippe Deval、Marija Fernandez及Patrick Besseux在2013年1月30日申請之標題為「ESD-Protection Circuit for Integrated Circuit Device」之共同擁有之美國臨時專利申請案第61/758,590號之優先權，且出於所有目的以引用方式併入本文中。

本發明係關於能夠(例如)介接至一區域互連網路(LIN)匯流排及類似物(例如，如用於汽車電子裝置中)之積體電路裝置內之一靜電放電防護電路，及更特定言之，本發明係關於在操縱、插入或自LIN匯流排及類似物移除時達成高靜電放電(ESD)穩固性，及在對該LIN匯流排及類似物操作時具有高靜電放電干擾(EMI)免疫性。

汽車電子產生之日益增加之重要性帶來越來越大的挑戰且需要低成本可靠電子系統及子系統(其等需要與感測器及致動器介接之輸入輸出裝置)。此等系統及子系統不絕緣且必須彼此通信。

在歷史上，已使用離散較小積體電路建立汽車電子產品。其等依賴專屬專用有線通信方案(至少對於諸多感測器系統而言)且將功率輸出直接有線連接至致動器。此引起大型印刷電路板(PCB)、大型引擎控制單元(ECU)外殼大小及過多的佈線束。佈線會帶來其他問題，此係因為佈線佔用空間、增加重量及費用，經受運載工具之電磁雜訊 且難於進行故障排除及維護。

幸運地是，運載工具網路標準及混合信號半導體程序之發展解決了此等問題且將新的可能性引進至整個運載工具之分散致能系統。運載工具網路標準化之趨勢包含控制器區域網路(CAN)及區域互連網路(LIN)架構之廣泛採用。

此等網路標準在橫跨汽車系統之效能與成本最優化之間提供一平衡。CAN對底盤、傳動系及主體中樞通信提供一高速網路，同時LIN響應對感測器及致動器子系統之降低成本且改良整個標準化之穩固性之一簡單網路之需求。CAN之廣泛使用及LIN之可用性與可將較小型汽車系統所需之所有功能性一起引至用於更先進系統之一單一積體電路(IC)或幾個IC上之混合信號半導體程序技術之發展相符合。

儘管LIN最初指標定為運載工具之主體電子器件，然其以新方式通過主體電子器件之外之實施方案證明其之值。在可用之汽車電子器件匯流排標準之中，LIN對通常專用於一單一系統之大多數感測器及致動器之通信需求提供最佳解決方案。其等可被視為子系統且藉由LIN良好服務，其已經定義以履行運載工具中之一子網路角色。每秒20千比特(kbps)之最大LIN指定資料速率對大多數感測器及致動器係足夠的。LIN為一時間觸發、主從網路，消除在同時報告裝置之中的仲裁需求。LIN係使用一單一有線通信匯流排而實施，其減少佈線及線束需求且因此幫助節省重量、空間及成本。

藉由LIN協會定義特定針對運載工具子網路應用程式之低成本實施方案而言，LIN標準良好地對準於現今混合信號半導體程序之集成化能力。LIN協定達成明顯成本減少，此係因為其相當簡單且經由一非同步串列介面(UART/SCI)操作，及從節點自身同步且可使用一晶片上RC振盪器而非晶體或陶瓷共振器。因此，矽實施方案係廉價的，使LIN非常適用於混合信號程序技術(通常用於製造用於汽車子系 統之信號調節及輸出IC)。

LIN主節點通常為LIN子網路至一CAN網路之一橋接節點，及各運載工具通常將具有若干個LIN子網路。主LIN節點具有較高的複雜性及控制性，而從LIN節點通常較簡單，其等能在單一IC子系統中實現集成化。透過使用標準運載工具網路架構，可建立僅需要三根電線(LIN、電池及接地)之一富有特徵及診斷系統。

出於可靠性及安全操作之明顯原因，對於所有LIN模組需要ESD(靜電放電)及EMI(電磁干擾)兩者之一非常高的免疫性。此高ESD及EMI免疫性特別應用於連接至外部世界(例如，電池接腳、LIN接腳等等)之一LIN模組之電節點(接腳)。然而，一CAN模組之接腳或曝露於ESD及EMI之任何其他接腳可需要類似防護。

連接至系統(外部世界)之一LIN模組之接腳在該模組被操縱或插入至該系統中時高度曝露於ESD放電。一LIN模組必須能藉由任一者安全安裝或移除。LIN及CAN說明需要電源範圍之外之匯流排電壓操作。因此，串聯反向阻隔二極體對於LIN及CAN匯流排輸出埠而言係強制性的。LIN及CAN說明需要匯流排埠之高能量ESD穩固性(8KV HBM/6KV iec61000.4)及高電壓範圍能力(+/-45V至+/-60V)。此引發匯流排驅動器及串聯反向阻隔二極體之非常大區域，其導致昂貴部件。減小LIN及CAN驅動器之佈局區域之任何解決方案將有益於節省製造成本。

因此，需要集成化一積體電路裝置之一外部電連接節點之ESD防護，其易於在製造期間實施且減少LIN及CAN驅動器之佈局區域，藉此節省製造及矽晶粒成本且提供一非常小型化結構中之自身防護驅動及反向阻隔能力。

根據一實施例，一種具有靜電放電防護之開路汲極輸出驅動器 胞元可包括：一N^-井；在該N^-井中擴散之一第一P^-主體，其中該第一P^-主體包括一第一P⁺擴散及一第一N⁺擴散；在該N^-井中擴散之一第二P^-主體，其中該第二P^-主體包括一第二P⁺擴散及一第二N⁺擴散；該第一P^-主體之一部分及該N^-井之一部分之上之一第一閘極及一第一絕緣氧化物，其中該第一閘極提供對該輸出驅動器胞元之控制；該第二P^-主體之一部分及該N^-井之一部分之上之一第二閘極及一第二絕緣氧化物；該第一P⁺擴散及該第一N⁺擴散可連接在一起以對該輸出驅動器胞元提供一源極及主體接點；及該第二P⁺擴散、該第二N⁺擴散及該第二閘極可連接在一起以對該輸出驅動器胞元提供一汲極；其中一靜電放電(ESD)及反向電壓防護二極體可形成於該第一P^-主體與第二P^-主體之間。

根據一進一步實施例，該第二閘極可透過一電阻器連接至該第二P⁺擴散及該第二N⁺擴散。根據一進一步實施例，該第二閘極可透過一觸發電路連接至該第二P⁺擴散及該第二N⁺擴散。根據一進一步實施例，該兩個P^-主體之區域之間之一N^-井區域產生一共同漂移區。根據一進一步實施例，該兩個P^-主體區域之間之該N^-井共同漂移區可不具有擴散接點，藉此使其之結構儘可能窄。根據一進一步實施例，一N⁺擴散接點可被插入至該N^-井共同漂移區中。根據一進一步實施例，一N⁺擴散接點可被插入至該N^-井共同漂移區中且提供對該N^-井共同漂移區之接達。根據一進一步實施例，一N⁺擴散接點可被插入至該N^-井共同漂移區中且可連接至一分散式基極連接。根據一進一步實施例，該第一P⁺擴散及該第一N⁺擴散可連接至一負電源。根據一進一步實施例，該第一P⁺擴散及該第一N⁺擴散可連接至一源極側分散式基極。

根據一進一步實施例，一第三P⁺擴散及一第三N⁺擴散可添加至該P^-主體。根據一進一步實施例，該第三P⁺擴散及該第三N⁺擴散可連接至一負電源。根據一進一步實施例，該第二P⁺擴散及該第二N⁺擴散 可連接至該開路汲極輸出。根據一進一步實施例，該第二P⁺擴散及該第二N⁺擴散可連接至一汲極側分散式基極。根據一進一步實施例，一第四P⁺擴散及一第四N⁺擴散可添加至該第二P^-主體。擴散可添加至該第一P^-主體，該第四P⁺擴散及該第四N⁺擴散可連接至該開路汲極輸出。

根據一進一步實施例，該N^-井可製造於一N型掩埋層(NBL)上。根據一進一步實施例，高電壓井可環繞該N^-井。根據一進一步實施例，該N^-井可製造於一P型結構上。根據一進一步實施例，該N^-井可製造於一P型晶圓上。根據一進一步實施例，該N^-井可製造於一掩埋氧化物(BOX)層上。

根據一進一步實施例，一種區域互連網路(LIN)匯流排驅動器可包括上文所描述之該開路汲極輸出驅動器胞元。

根據一進一步實施例，一種具有靜電放電防護之開始汲極輸出驅動器胞元可包括：一P^-井；在該P^-井中擴散之一第一N^-主體，其中該第一N^-主體包括一第一N⁺擴散及一第一P⁺擴散；在該P^-井中擴散之一第二N^-主體，其中該第二N^-主體包括一第二N⁺擴散及一第二P⁺擴散；該第一N^-主體之一部分及該P^-井之一部分之上之一第一閘極及一第一絕緣氧化物，其中該第一閘極提供對該輸出驅動器胞元之控制；該第二N^-主體之一部分及該P^-井之一部分之上之一第二閘極結構及一第二絕緣氧化物；該第一N⁺擴散及該第一P⁺擴散可連接在一起以對該輸出驅動器胞元提供一源極及主體接點；及該第二N⁺擴散、該第二P⁺擴散及該第二閘極可連接在一起以提供至該輸出驅動器胞元之一汲極連接；其中一靜電放電(ESD)及反向電壓防護二極體可形成於該第一N^-主體與第二N^-主體之間。

根據一進一步實施例，該第二閘極可透過一電阻器連接至該第二N⁺擴散及該第二P⁺擴散。根據一進一步實施例，該第二閘極可透過 一觸發電路連接至該第二N⁺擴散及該第二P⁺擴散。根據一進一步實施例，該兩個N^-主體區域之間之該P^-井區域產生一共同漂移區。根據一進一步實施例，該兩個N^-主體區域之間之該P^-井共同漂移區可不具有擴散接點，藉此使其之結構儘可能窄。根據一進一步實施例，一P⁺擴散接點可被插入至該P^-井共同漂移區中。根據一進一步實施例，一P⁺擴散接點可被插入至該P^-井共同漂移區中且提供對該P^-井共同漂移區之接達。根據一進一步實施例，一P⁺擴散接點可被插入至該P^-井漂移區中且可連接至一分散式基極連接。根據一進一步實施例，該第一P⁺擴散及該第一N⁺擴散可連接至一正電源。根據一進一步實施例，該第一P⁺擴散及該第一N⁺擴散可連接至一源極側分散式基極。

根據一進一步實施例，一第三P⁺擴散及一第三N⁺擴散可添加至該第一N^-主體。根據一進一步實施例，該第三P⁺擴散及該第三N⁺擴散可連接至一正電源。根據一進一步實施例，該第二P⁺擴散及該第二N⁺擴散可連接至該開路汲極輸出。根據一進一步實施例，該第二P⁺擴散及該第二N⁺擴散可連接至一汲極側分散式基極。根據一進一步實施例，一第四P⁺擴散及一第四N⁺擴散可添加至該第二N^-主體。根據一進一步實施例，該第四P⁺擴散及該第四N⁺擴散可連接至該開路汲極輸出。

根據一進一步實施例，該P^-井可製造於一N型掩埋層(NBL)上。根據一進一步實施例，高電壓井可環繞該P^-井。根據一進一步實施例，該P^-井可製造於一N型基板上。根據一進一步實施例，該P^-井可製造於一N型晶圓上。根據一進一步實施例，該P^-井可製造於一掩埋氧化物(BOX)層上。

根據又一實施例，一種用於一積體電路裝置之防護電路可包括：包括兩個源極區域及相關聯之閘極之一胞元，其中一第一源極區域可經組態以連接至一負電源電壓及其之閘極藉由一控制信號而驅 動，及其中該第二源極區域可與其之閘極連接，其中該第二源極區域充當該胞元之該汲極輸出。

根據一進一步實施例，該胞元可配置於一高電壓井內。根據一進一步實施例，一掩埋層可配置於該胞元之下。根據一進一步實施例，該第二源極區域可形成一反向阻隔二極體，及該第一源極區域可為與該反向阻隔二極體串聯耦合之一MOS電晶體之部分。根據一進一步實施例，該第一源極區域及該第二源極區域可配置於一第一導電類型之一井內且包括一第二導電類型之一主體，該第一導電類型及該第二導電類型之接觸區帶可嵌入於該第二導電類型之該主體中。根據一進一步實施例，一源極區域之該等接觸區帶可連接至一金屬層。根據一進一步實施例，該等接觸區帶可連接至具有金屬通孔之該金屬層。根據一進一步實施例，該第一閘極及該第二閘極可形成為一分裂閘極。

根據又一實施例，一種用於一積體電路裝置之防護電路可包括：包括具有一共同汲極區域及兩個源極區域及相關聯之閘極之兩個橫向MOS電晶體之一胞元，其中該兩個橫向MOS電晶體之一第一MOS電晶體可經組態以經由該第一源極區域連接至一電源電壓及其之閘極可藉由一控制信號而驅動，及其中該第二MOS電晶體可被連接為一二極體；其中該閘極可與該第二源極區域耦合；及其中該第二源極/主體區域充當該胞元之汲極輸出。

根據一進一步實施例，該共同汲極區域可保持不連接。根據一進一步實施例，該第二MOS電晶體可與該第一MOS電晶體串聯而形成一反向阻隔二極體。根據一進一步實施例，一共同汲極區域可經調適以提供對用作為該反向阻隔二極體之該第一MOS電晶體與該第二MOS電晶體之間之一中間點之接達。根據一進一步實施例，該胞元可配置於一高電壓井內。根據一進一步實施例，一掩埋層可配置於該胞 元之下。根據一進一步實施例，該第一源極區域及該第二源極區域可配置於一第一導電類型之一井內且包括一第二導電類型之一主體，該第一導電類型及該第二導電類型之接觸區帶可嵌入於該第二導電類型之該主體中。根據一進一步實施例，一源極區域之該等接觸區帶可連接至一金屬層。根據一進一步實施例，該等接觸區帶可連接至具有金屬通孔之該金屬層。根據一進一步實施例，該第一MOS電晶體及該第二MOS電晶體之該等閘極可形成為一分裂閘極。根據一進一步實施例，該電源電壓可為正的。根據一進一步實施例，該電源電壓可為負的。

根據另一實施例，一種具有靜電放電防護之開路汲極輸出驅動器胞元可包括：一N^-井；在該N^-井中擴散之一第一P^-主體，其中該第一P^-主體包括一第一P⁺擴散及一第一N⁺擴散；在該N^-井中擴散之一第二P^-主體，其中該第二P^-主體包括一第二P⁺擴散；該第一P^-主體之一部分及該N^-井之一部分之上之一閘極及一絕緣氧化物，其中該閘極提供對該輸出驅動器胞元之控制；及該第二P⁺擴散提供至該輸出驅動器胞元之一連接；其中一靜電放電(ESD)及反向電壓保護二極體可形成於該第一P^-主體與第二P^-主體之間。

根據一進一步實施例，一第二N⁺擴散可被實施至該第二P^-主體中。根據一進一步實施例，該第二P⁺擴散及該第二N⁺擴散可連接在一起以對該驅動器胞元之該輸出提供一連接。

根據又一實施例，一種具有靜電放電防護之開路汲極輸出驅動器胞元可包括：一P^-井；在該P^-井中擴散之一第一N^-主體，其中該N^-主體包括一第一P⁺擴散及一第一N⁺擴散；在該P^-井中擴散之一第二N^-主體，其中該第二N^-主體包括一第二N⁺擴散；該第一N^-主體之一部分及該P^-井之一部分之上之一閘極及一絕緣氧化物，其中該閘極提供對該輸出驅動器胞元之控制；及該第二N⁺擴散提供至該輸出驅動器胞元 之一連接；其中一靜電放電(ESD)及反向電壓防護二極體可形成於該第一N^-主體與第二N^-主體之間。

根據一進一步實施例，一第二P⁺擴散實施至該第二N^-主體中。根據一進一步實施例，該第二P⁺擴散及該第二N⁺擴散可連接在一起以對該驅動器胞元之該輸出提供一連接。

102a‧‧‧第一P^-主體

102b‧‧‧第二P^-主體

104a‧‧‧P⁺擴散

104b‧‧‧P⁺擴散

106a‧‧‧N⁺擴散

106b‧‧‧N⁺擴散/N⁺擴散區域源極/區域N⁺源極擴散/區域N⁺汲極擴散

108‧‧‧N⁺擴散

110a‧‧‧絕緣閘極/閘極端子

110b‧‧‧絕緣閘極

112‧‧‧中央汲極輸出端子

114‧‧‧N^-井

116‧‧‧N型掩埋層

118‧‧‧HV或深N^-井/HV N^-井壁

120a‧‧‧絕緣氧化物

120b‧‧‧絕緣氧化物

154a‧‧‧P⁺擴散

154b‧‧‧P⁺擴散

156a‧‧‧N⁺擴散

156b‧‧‧N⁺擴散

212‧‧‧汲極輸出連接

230‧‧‧外部端子

232‧‧‧外部端子/輸出

234‧‧‧反向阻隔二極體/浮動或偽浮動二極體

236‧‧‧HVnMOS裝置

240‧‧‧電阻器或觸發電路

244‧‧‧橫向PNP雙極電晶體/橫向PNP裝置

308‧‧‧汲極N⁺擴散

402a‧‧‧N^-主體

402b‧‧‧N^-主體

404a‧‧‧N⁺擴散/主體

404b‧‧‧N⁺擴散/主體

406a‧‧‧P⁺擴散/源極/P⁺擴散區域源極/區域P⁺源極擴散

406b‧‧‧P⁺擴散/源極/P⁺擴散區域汲極/區域P⁺汲極擴散

410a‧‧‧絕緣閘極

410b‧‧‧絕緣閘極

414‧‧‧深P^-井

416‧‧‧N型掩埋層

418‧‧‧HVN層/深N^-井

420a‧‧‧絕緣氧化物

420b‧‧‧絕緣氧化物

434‧‧‧串聯反向阻隔二極體

454a‧‧‧N⁺擴散

454b‧‧‧N⁺擴散

456a‧‧‧P⁺擴散

456b‧‧‧P⁺擴散

516‧‧‧掩埋氧化物層

518‧‧‧深溝渠隔離

本發明之一更完整理解可藉由參考結合附圖採取之下列描述而獲取，其中：圖1繪示一習知DMOS輸出驅動器胞元之一示意橫截面圖；圖2及圖2A繪示根據本發明之特定實例性實施例之阻隔輸出驅動器胞元之ESD防護及反向電壓二極體之示意橫截面圖；圖2B繪示根據本發明之另一特定實例性實施例之阻隔輸出驅動器胞元之一ESD防護及反向電壓二極體之一示意橫截面圖，其中強調一橫向PNP裝置；圖2C繪示根據本發明之又一特定實例性實施例之阻隔輸出驅動器胞元之一ESD防護及反向電壓二極體之一示意橫截面圖，其中一電阻器或一觸發電路將用作為反向電壓阻隔二極體之nDMOS之閘極連接至其之源極/主體(其為所提及裝置之輸出(開路汲極輸出))；圖2D及圖2E組合繪示根據本發明之另一特定實例性實施例之阻隔具有多指結構中之一分散式基極連接之輸出驅動器胞元之ESD防護及反向電壓二極體之一示意橫截面圖；圖3繪示根據本發明之另一特定實例性實施例之阻隔不具有一選用之輸出連接之輸出驅動器胞元之一ESD防護及反向電壓二極體之一示意橫截面圖；圖3A及圖3B組合繪示根據本發明之又一特定實例性實施例之阻隔具有一多指結構中之分散式基極連接之輸出驅動器胞元之一ESD防 護及反向電壓二極體之一示意性橫截面圖；圖4繪示根據本發明之又一特定實例性實施例之阻隔pDMOS輸出驅動器胞元之一ESD防護及反向電壓二極體之一示意性橫截面圖；圖4A及圖4B組合繪示根據本發明之又一特定實例性實施例之阻隔維護小型化汲極結構之具有一多指結構中之分散式基極連接之pDMOS輸出驅動器胞元之一ESD防護及反向電壓二極體之一示意性橫截面圖；圖5繪示根據本發明之又一特定實例性實施例之阻隔用於一SOI程序之nDMOS輸出驅動器胞元之一ESD防護及反向電壓二極體之一示意性橫截面圖；及圖6繪示根據本發明之又一特定實例性實施例之阻隔用於一SOI程序之pDMOS輸出驅動器胞元之一ESD防護及反向電壓二極體之一示意性橫截面圖。

儘管本發明易於以多種修改及替換形式呈現，然其之特定實例性實施例已展示於圖式中且在本文予以詳細描述。然而，應理解，特定實例性實施例之本文描述不意欲將本發明限於本文所揭示之特定形式，但相反，本發明意欲涵蓋如由隨附申請專利範圍所界定之所有修改及等效物。

根據各種實施例，一混合裝置可提供導致一極具成本效益解決方案之一極小型化結構中之自身防護驅動及反向電壓阻隔能力。根據各種實施例，一防護電路可基於一中央汲極雙擴散金屬氧化物半導體(DMOS)電晶體。該防護電路亦可作用於一絕緣體上矽(SOI)程序(CAN匯流排)中之nDMOS及pDMOS兩者及一塊體程序(LIN匯流排)之nDMOS。將在下文描述nDMOS(LIN匯流排)積體電路之特定實例性實施例。

根據各種實施例，可對LIN及CAN匯流排及需要類似防護之其他裝置提供一小型化及自身ESD防護輸出階段。LIN及CAN產品在ESD穩固性方面具有極高需求且需要其等LIN/CAN匯流排埠上之反向阻隔能力。兩個產品亦需要其等LIN/CAN匯流排埠上之高電壓能力(+/-45V至+/-60V)。此通常暗示需要大量待實施區域之複雜輸出結構：在大多數情況中，需要四個(4)獨立裝置：該驅動器加上其ESD防護及該反向阻隔二極體加上其專用ESD防護。所有此等裝置由於特定約束(高達極高矽溫度(>160℃)及極高ESD穩固性以用於防護之驅動器及反向阻隔二極體之HV能力及低壓降)而較大。此等裝置之間之路由進一步增加面積需求。

根據各種實施例，所提及之解決方案可包含本質上提供一SCR結構之一小型化佈局結構中之所有上述功能。因此，其對ESD非常有效，且因此受自身保護。該SCR結構可透過一反向阻隔二極體在驅動器之汲極內實施之方式而達成(參見圖3)。因此，在該驅動器與該反向阻隔二極體之間無需金屬路由。此外，可合併該驅動器之漂移區及該方向阻隔二極體。因此，該裝置之串聯電阻為非常低。此為此裝置提供一低壓降電壓。

現參考圖式，示意性地繪示特定實例性實施例之細節。圖式中之相同元件將藉由相同符號表示，及類似元件將藉由具有不同小寫字體字母下標之相同符號表示。

參考圖1，其描繪之一習知nDMOS輸出驅動器胞元之一示意性橫截面圖。一中央汲極nDMOS胞元可包括第一及第二P^-主體102(a,b)，各P^-主體102具有用於連接至該P^-主體102之一P⁺擴散104(a,b)及一N⁺擴散106(a,b)作為一源極，一N⁺擴散108作為一中央汲極，一薄絕緣氧化物120(a,b)，及該氧化物120(a,b)之上之絕緣閘極110(a,b)。通常，中央汲極nDMOS胞元100之源極(N⁺擴散)106及主體(P⁺擴散104)連接至 一負電源，而一中央汲極輸出端子112連接至該nDMOS胞元100之N⁺擴散108中央汲極，且可用作為一開路汲極驅動器輸出。該等P^-主體102被擴散至一N^-井114中，及該N^-井114係使用一N型掩埋層(NBL)116佈局而製造且在其之任一側具有HV或深N^-井118。使用該NBL 116顯著改良DMOS ESD效能。此係因為該NBL 116可在一ESD事件期間將電流通道自表面通道區域切換至塊體NBL，因此避免該通道區域中之區域高度破壞性ESD電流。

參考圖2及圖2A，其描繪根據本發明之特定實例性實施例之阻隔輸出驅動器胞元之ESD防護及反向電壓二極體之示意性橫截面圖。圖1中所展示之中央汲極N⁺擴散108可不使用及外部端子230之一者可連接至為主要源極之負電源，而一第二外部端子232變為一開路汲極輸出。根據一實施例，「未使用」裝置之本質汲極至主體二極體可作用為一反向阻隔二極體234。用作為一標準DMOS電晶體之DMOS電晶體之閘極110a保留小型化DMOS及反向阻隔二極體234之閘極端子110a，而用作為反向阻隔二極體234之DMOS電晶體之閘極110b可繫於現為開路汲極驅動器裝置之輸出232之其區域主體。可對需要HVnMOS裝置236汲極輸出與反向阻隔二極體234之間之一中間點之應用提供一選用之汲極輸出連接212。如上文所解釋，掩埋層可改良該效能。然而，該掩埋層為非強制性的且可被消除，如圖2A中所展示。因此，此技術亦應用於未使用一掩埋層之半導體製程。對於此等半導體製程，可無需環繞HV井。

任何HVMOS電晶體之本質汲極至主體接面具有本質上高於HV電晶體之最大操作電壓之一崩潰電壓。當此HVMOS電晶體為浮動時(其為SOI程序之DMOS電晶體之情況)，此本質二極體234可用作為一HV浮動二極體。在一塊體或標準CMOS(非SOI)程序中，該本質二極體可變為偽浮動。其亦可在一塊體(非SOI)程序中被視為一垂直PNP雙極 電晶體之射極-基極接面。

然而，此垂直PNP雙極電晶體之β倍數(電流增益)在最近程序中為非常低，且因此，此射極-基極接面可被視為浮動。根據一實施例，兩個HVDMOS電晶體可組合於其中汲極被合併而非透過金屬連接在一起之一反串聯組態中。此大大節省面積，此係因為DMOS至DMOS距離可為巨大的。

此外，設計者不一定抵抗獨立DMOS電晶體之兩個汲極之間之汲極至汲極金屬連接中之電流密度。一反串聯組態中之此等兩個HVDMOS電晶體可為具有一中央汲極之任何DMOS裝置所固有。通常，兩個主體/源極端子可透過一強勁金屬連接(如由佈局規定所必需)而繫在一起，構成全域源極/主體端子，兩個閘極繫在一起，構成閘極端子，及中央汲極為第三端子(參見圖1)。然而，該兩個主體/源極端子之一者可在與另一主體/源極端子完全斷開時用作為串聯反向阻隔二極體234(參見圖2)。此違反了該兩個主體/源極端子係透過一強勁金屬連接而繫在一起所必需之規定，但提供根據本文所描述之各種實施例之HVnMOS裝置236及反向阻隔二極體234。出於電原因，亦可斷開該兩個閘極。

參考圖2B，其描繪根據本發明之另一特定實例性實施例之阻隔輸出驅動器胞元之一ESD防護及反向二極體電壓之一示意性橫截面圖，其中強調一橫向PNP裝置。浮動或偽浮動二極體234亦可被視為一橫向PNP雙極電晶體244之射極-基極接面，其中N^-井為基極及主動nDMOS裝置之P^-主體為集極。新的HVnMOS裝置236及反向阻隔二極體234/橫向PNP 244本質上具有呈現其對閂鎖敏感之一PNPN(SCR)結構。在該反向阻隔二極體234/橫向PNP 244中流動之汲極電流可為此SCR結構之觸發電流。因此，設計師需要非常小心地驅動HVnMOS裝置236之閘極110a及反向阻隔二極體234/橫向PNP 244，且確保在其中 流動之電流始終低於SCR結構之觸發電流。乍看之下，限制該汲極電流似為此方法之一缺點。但特定言之，在反向阻隔二極體234/一橫向PNP雙極電晶體244之射極-基極接面中流動之此汲極電流實際上為該橫向PNP裝置244之基極電流。將此橫向PNP裝置244之集極電流(其由主動nDMOS之主體所收集)添加至主動nDMOS電流，藉此推進該裝置之整體驅動能力。因此，此新裝置相較於一標準nDMOS裝置而變得非常有效。此同樣適用於SOI程序中之nDMOS，然而在SOI程序中之pDMOS之情況中，雙極電晶體現為一NPN類型。因此，此限制在一ESD事件之情況中相較於關於整體驅動能力加上SCR結構之雙極增益之優點為較小：該SCR結構將極佳ESD穩固性授予給呈現其自身防護之此裝置。因此，該新的HVnMOS裝置236及反向阻隔二極體234節省ESD防護之面積。此外，該結構為對稱的且自身防護正及負ESD事件。

通常，一ESD防護將ESD電流旁通至接地接點(接腳)。用於實施該防護之一流行解決方案使用一寬增強nMOS裝置之汲極，該nMOS裝置具有繫至接地接腳之閘極、源極及主體節點。此裝置為「關」，此係因為其之閘極被短接至其之源極/主體節點。因此，此裝置似一標準ESD二極體。然而，此裝置常提供比一標準ESD二極體更好的靈活性及/或ESD穩固性。此為此裝置非常流行之原因。此ESD防護之常用名稱為接地閘極nMOS(「GGnMOS」)，此係因為此裝置之閘極以及其之源極/主體節點連接至接地接點(接腳)。在實踐中，該ESD防護將ESD電流旁通至一不同於接地節點(接腳)之節點(接腳)。通過類似於先前描述，基於寬nMOS裝置(具有一起繫於收集ESD電流之一電源節點(接腳)之其之閘極、源極及主體節點)之汲極之任何防護稱為一GGnMOS防護。

推而廣之，當一nDMOS電晶體具有繫在一起以用作為一ESD防 護電路之其之閘極及源極/主體節點時，可在本文使用術語「GGnDMOS」。類似地，當一pMOS或一pDMOS具有一起繫於一電源節點(接腳)以亦用作為ESD防護電路之其之閘極、源極及主體節點時，可在本文使用術語「GGpMOS」及「GGpDMOS」。

一些研究已展示，可藉由並非將該閘極直接連接至該源極/主體節點，而透過一電阻器或一觸發電路連接至該源極/主體節點而改良一GGnMOS及GGnDMOS(GGpMOS及GGpDMOS)之效率。此等研究為易取得之關於此技術在公用域中之資訊。

參考圖2C，其描繪根據本發明之又一特定實例性實施例之阻隔輸出驅動器胞元之一ESD防護及反向電壓二極體之一示意性橫截面圖，其中一電阻器或一觸發電路240將用作為反向電壓阻隔二極體之nDMOS之閘極連接至為所提及之裝置之輸出(開路汲極輸出)之其之源極/主體。藉由透過一電阻器或一觸發電路240將用作為反向阻隔二極體之該nDMOS之閘極110b連接至該輸出，而非僅將一短路導體連接於其間，將進一步改良用於負ESD事件之防護之穩固性。

當考量一nDMOS及反向阻隔裝置時，在一正ESD事件期間，新裝置之nDMOS區段充當用於標準HV ESD防護之一GGnDMOS裝置。汲極電壓增加直至其達到該防護之觸發(突返)臨限值。在達到該觸發點時，該nDMOS之汲極電流太小以致不能觸發SCR結構。但一旦該汲極電壓達到該觸發點，該汲極電流顯著增加且變得足夠大以觸發該SCR。自此角度，該SCR為「接通」而具有非常高的電導且夾緊以使ESD電流接地。

在一負ESD事件期間，事情被反轉。該新裝置之nDMOS區段變為正向偏壓二極體以及SCR裝置之觸發元件，而反向阻隔二極體變為主動GGnDMOS元件。此處，其真正充當一GGnDMOS ESD防護，此係因為其之閘極繫於其之源極/主體節點，如上文所描述。只要橫跨 該GGnDMOS裝置之電壓小於該SCR之觸發電壓，其之汲極電流小於該SCR之觸發電流且該SCR為「關」。但一旦達到該觸發電壓，該GGnDMOS之汲極電流突然增加「接通」該SCR。

參考圖2D及圖2E，其組合描繪根據本發明之另一特定實例性實施例之阻隔具有一多指結構中之一分散式基極連接之輸出驅動器胞元之ESD防護及反向電壓阻隔二極體之一示意性橫截面圖。通常，小型化結構將為較佳。然而，為進一步改良ESD穩固性，圖2D及圖2E展示一選用之輸出連接212可如何用於一起連接與各指相關聯之各個別橫向PNP 244之所有基極。此連接進一步稱為一多指結構中之一分散式基極連接，如Philippe Deval、Marija Fernandez及Patrick Besseux之標題為「Multi-Channel Homogenous Path for Enhancing Mutual Triggering of Electrostatic Discharge Fingers」之共同擁有之US公開案第2013/0020646 A1號中更完全描述且出於所有目的以引用方式併入本文中。至共同漂移區之選用之連接212為圖2B中所描述之橫向PNP裝置244之基極接點。該等多指之各指有此橫向PNP裝置存在。透過一堅固金屬分散式基極連接使該等PNP裝置244之各者之基極短接在一起確保食指觸發將在一ESD事件期間透過此分散式基極連接引發其他指。

參考圖3、圖3A及圖3B，其等描繪根據本發明之又一特定實例性實施例之阻隔不具有一選用之輸出連接(圖3)及具有一多指結構中之分散式基極連接(圖3A及圖3B)之輸出驅動器胞元之一ESD防護及反向電壓二極體之示意性橫截面圖。此等實施例可有利於無需對HVnMOS裝置236汲極輸出與反向阻隔二極體234之間之中間汲極N⁺擴散308之接達之應用。在此實施例中，可移除未使用之汲極N⁺擴散308且將P^-主體102之間之距離設定為一最小值。用於實施該分散式基極技術之另一方式描述於Philippe Deval、Marija Fernandez及Patrick Besseux之 標題為「Multi-Channel Homogenous Path for Enhancing Mutual Triggering of Electrostatic Discharge Fingers」之共同擁有之美國公開案第2013/0020646 A1號中，而維護小型化結構展示於圖3A及圖3B中。現可添加兩種分散式基極連接，一者用於源極側及一者用於汲極側。通常，當應用此方法時，將實施該兩種分散式基極連接以在正ESD事件與負ESD事件之間儘可能保持對稱。

在源極側上，N⁺擴散區域源極106a及P⁺擴散104a不再連接至負電源，但連接至源極側分散式基極連接。接近於區域N⁺源極擴散106a及P⁺擴散104a添加連接至負電源之一N⁺擴散156a及一P⁺擴散154a以實施至該負電源ESD電流之返回路徑。此結構之詳細操作描述於Philippe Deval、Marija Fernandez及Patrick Besseux之標題為「Multi-Channel Homogenous Path for Enhancing Mutual Triggering of Electrostatic Discharge Fingers」之共用擁有之US公開案第2013/0020646 A1號中。

在汲極側上，N⁺擴散區域汲極106b及P⁺擴散104b不再連接至汲極輸出但連接至汲極側分散式汲極連接。接近於該區域N⁺汲極擴散106b及P⁺擴散104b添加連接至該汲極輸出之一N⁺擴散156b及一P⁺擴散154b以收集輸出汲極電流。如上文所解釋，此結構在負ESD放電期間為主動。

一般技術者可將上文所描述之ESD改良技術之任何並聯組合應用於本發明之積體電路設計及優點中且在本文中預期。

乍看之下，該所提及之結構為對稱的且因此應具有ESD事件之相同正臨限值及負臨限值。然而，主動nDMOS區段及反向阻隔區段之閘極驅動為不同。該主動nDMOS具有透過一外部驅動器控制之其之閘極，而用於該反向阻隔區段中之nDMOS具有直接繫於為輸出之其之源極/主體或透過一電阻器或一觸發電路繫於其之源極/主體之其之閘極。因此，由用於主動區段中之nDMOS之閘極及由用於反向阻隔 區段中之nDMOS之閘極可見之阻抗為不同。積體電路設計之一般技術者將認識由用作為ESD防護之nMOS或nDMOS(pMOS或pDMOS)之閘極可見之阻抗對該防護之觸發點有輕微影響且具有本發明之優點。由於此閘極阻抗差異，正及負ESD事件之觸發電壓並非完全對稱但稍不同。

對於習知塊體程序，上述技術可僅應用於nDMOS。但對於三重井、多重井或SOI程序，其亦可應用於pDMOS。圖4展示及下列描繪描述可針對pDMOS如何實施此技術。

參考圖4，其描繪根據本發明之又一特定實例性實施例之阻隔pDMOS輸出驅動器胞元之一ESD防護及反向電壓二極體之一示意性橫截面圖。一深P^-井414可包括用作為N^-主體402(a,b)之第一淺N^-井及第二淺N^-井，各N^-主體402具有一N⁺擴散404(a,b)以連接至該N^-主體402(a,b)及一P⁺擴散406(a,b)作為一源極、一薄絕緣氧化物420(a,b)及該氧化物420(a,b)之上之一絕緣閘極410(a,b)。通常，圖4中所展示之pDMOS胞元之源極406a及主體404a可連接至一正電源，而主體404b(及源極406b)為串聯反向阻隔二極體434之陰極輸出。建立於深P^-井414之下之一N型掩埋層(NBL)416佈局使pDMOS胞元之底部與全域基板隔離，而HV N^-井(或深N^-井)418對其之任一側提供隔離。

在此，小型化結構亦可為較佳。然而，如上文所描述之nDMOS結構，可插入一P⁺擴散408(虛線)作為對反向阻隔二極體與pDMOS驅動器之間之中間點之一區域接達或作為在實施觸發技術時之一區域分散式基極接點，該觸發技術描述於Philippe Deval、Marija Fernandez及Patrick Besseux之標題為「Multi-Channel Homogenous Path for Enhancing Mutual Triggering of Electrostatic Discharge Fingers」之共同擁有之US公開案第2013/0020646 A1號中且出於所有目的以引用方式併入本文中。此現為一NPN裝置之基極接點(虛線)。

參考圖4A及圖4B，其組合繪示根據本發明之又一特定實例性實施例之阻隔維護小型化汲極結構之具有一多指結構中之分散式基極連接之pDMOS輸出驅動器胞元之一ESD防護及反向電壓二極體之一示意性橫截面圖。在此，藉由此替代方式亦可添加兩種分散式基極連接，一者用於源極側及一者用於汲極側。通常，當應用此方法時，將實施該兩種分散式基極連接以使正ESD事件與負ESD事件之間之行為儘可能保持對稱。

在源極側上，P⁺擴散區域源極406a及N⁺擴散404a不再連接至正電源但連接至源極側分散式基極連接。接近於該區域P⁺源極擴散406a及N⁺擴散404a添加連接至該正電源之一P⁺擴散456a及一N⁺擴散454a以實施至該正電源之ESD電流之返回路徑。此結構之詳細操作描述於Philippe Deval、Marija Fernandez及Patrick Besseux之標題為「Multi-Channel Homogenous Path for Enhancing Mutual Triggering of Electrostatic Discharge Fingers」之共用擁有之US公開案第2013/0020646 A1號中。此結構在一負ESD放電事件期間為主動。

在汲極側上，P⁺擴散區域汲極406b及N⁺擴散404b不再連接至汲極輸出但連接至汲極側分散式汲極連接。接近於該區域P⁺汲極擴散406b及N⁺擴散404b添加連接至該汲極輸出之一P⁺擴散456b及一N⁺擴散454b以收集輸出汲極電流。此結構在正ESD放電事件期間為主動。

再者，可在本文中應用且預期上文所描述之ESD改良技術之任何並聯組合。

關於塊體程序之上述描述意指當前所使用之P型晶圓。然而，在本發明之範疇之內預期，本發明之積體電路設計及優點之一般技術者可使塊體程序適於N型晶圓。

參考圖5，其描繪根據本發明之又一特定實例性實施例之阻隔用於一SOI程序之nDMOS輸出驅動器胞元之一ESD防護及反向電壓二極 體之一示意性橫截面圖。圖5中所展示之nDMOS輸出驅動器胞元實質上相同於圖2及圖3所展示及本文所描述之胞元而運行，但現今NBL 116以一掩埋氧化物(BOX)層516取代，而HV N^-井壁118以深溝渠隔離(DTI)518取代。

參考圖6，其描繪根據本發明之另一特定實例性實施例之阻隔用於一SOI程序之pDMOS輸出驅動器胞元之一ESD防護及反向電壓二極體之一示意性橫截面圖。圖6中所展示之pDMOS輸出驅動器胞元實質上相同於圖4所展示及本文所描述之胞元而運行，但現今NBL 116以BOX層516取代，而HV N^-井壁118以深溝渠隔離(DTI)518取代。

通常，小型化結構將為較佳。然而，為進一步改良ESD穩固性，可插入一區域分散式基極接點(虛線N⁺擴散308或P⁺擴散408)作為在實施觸發技術時之一區域分散式基極接點，該觸發技術描述於Philippe Deval、Marija Fernandez及Patrick Besseux之標題為「Multi-Channel Homogenous Path for Enhancing Mutual Triggering of Electrostatic Discharge Fingers」之共同擁有之US公開案第2013/0020646 A1號中，且出於所有目的以引用方式併入本文中。

閘極觸發改良技術以及上文針對非SOI裝置所描述之多指觸發改良技術之全部亦可應用於SOI裝置。

為簡潔之故，在上述圖及描述中，多指結構中之所提及之ESD解決方案之邊緣處之端子主體始終為源極主體端子。必須注意，取決於佈局規定及設計約束；一多指結構中之所提及之ESD解決方案之邊緣處之端子主體可為汲極端子或源極端子。

對於上文所描述之實施例之全部，一接地閘極組態中之一DMOS之固有汲極至主體二極體係用於實施反向阻隔二極體。該目的在於有益地增強一GGMOS在ESD事件期間之效能。然而，該DMOS始終為關且因此可被移除。因此對於反向阻隔nDMOS，可移除閘極110b及N⁺ 擴散106b或可僅移除閘極110b。此將助於節省製造面積，但ESD效能可能會受影響。當移除閘極110b及N⁺擴散106b兩者時，將達成較高的面積節省量。然而，保留N⁺擴散106b可助於保持良好的ESD效能。

類似地，對於反向阻隔pDMOS，可移除閘極410b及N⁺擴散406b兩者，或僅可移除閘極410b。再者，當移除閘極410b及P⁺擴散406b時，將達成較高的製造面積節省量。然而，保留P⁺擴散406b可助於保持良好的ESD效能。

使用一DMOS電晶體作為一浮動二極體234完全不尋常且甚至常在設計規定中被禁止。因此，習知設計將在程序中使用既有二極體。根據各種實施例，如提及之一防護電路違反此等設計規定以在ESD事件期間受益於GGnDMOS(GGpMOS)能力。為增加驅動能力、對稱SCR行為及非常小型化結構，進一步步驟(使用一中央汲極DMOS之汲極至主體接面之一者作為反向阻隔二極體)根據本文所描述之各種實施例甚至更不明顯。

全域串聯電阻，換言之，HVnMOS裝置236及反向阻隔二極體234之電阻為最小。矽可控整流器(SCR)行為為此結構固有且導致具有良好ESD穩固性之一自身防護胞元。此外，可提供正及負ESD事件之一對稱結構。HVnMOS裝置236與反向阻隔二極體234之間無需路由，可針對該HVnMOS裝置236及該反向阻隔二極體234提供一單一漂移區域，且該HVnMOS裝置236與反向阻隔二極體234無需間隔。此外，此佈局導致一非常小型化且具成本效益之結構。此結構與SOI程序相容且可藉由SOI製程應用於nDMOS及pDMOS兩者。

根據各種實施例可提供下列優點。一非常小型化混合ESD防護可藉由ESD自身防護胞元而提供且可包含一主要開路汲極驅動器輸出232及具有一最小汲極之反向阻隔二極體234，及反向阻隔二極體234具有一給定寬度(最小漂移間隔)之串聯電阻。該胞元針對正ESD事件 及負ESD事件兩者始終對稱。該防護電路可在具有經良好界定之DC行為及ESD穩固性之一非常具成本效益之胞元中非常小型化。

儘管本發明之實施例已參考本發明之實例性實施例而予以描繪、描述及界定，然此等參考不暗示對本發明之限制且不推斷此限制。可在形式及功能上對所揭示之標的進行大幅修改、替代及等效物，如相關技術及具有本發明之優點之一般技術者所想到。本發明之所描繪及所描述之實施例僅為實例性，且並非為本發明之範疇之詳盡性。

102a‧‧‧第一P^-主體

102b‧‧‧第二P^-主體

104a‧‧‧P⁺擴散

104b‧‧‧P⁺擴散

106a‧‧‧N⁺擴散

106b‧‧‧N⁺擴散

108‧‧‧N⁺擴散

110a‧‧‧絕緣閘極/閘極端子

110b‧‧‧絕緣閘極

114‧‧‧N^-井

116‧‧‧N型掩埋層

118‧‧‧HV或深N^-井

120a‧‧‧絕緣氧化物

120b‧‧‧絕緣氧化物

212‧‧‧汲極輸出連接

230‧‧‧外部端子

232‧‧‧外部端子/輸出

234‧‧‧反向阻隔二極體

236‧‧‧HVnMOS裝置

Claims (21)

1. 一種用於一積體電路裝置之防護電路，其包括：一胞元，其包括兩個源極區域及相關聯之閘極，其中一第一源極區域連接至一負電源電壓端子且其之閘極藉由一控制信號而驅動，及其中一第二源極區域與其之閘極連接，其中該第二源極區域與一汲極端子連接以充當該胞元之汲極輸出。
2. 如請求項1之防護電路，其包括：一第一導電類型之一井；其中第一源極包括在該井中擴散之一第二導電類型之一第一主體，其中該第一主體包括一第一P⁺擴散及一第一N⁺擴散；其中第二源極包括在該井中擴散之該第二導電類型之一第二主體，其中該第二主體包括該第一導電類型之一第二擴散；其中該等閘極配置於個別該主體之一部分及該井之一部分之上之一個別絕緣氧化物上；及其中該第二擴散提供至該輸出驅動器胞元之一連接；其中一靜電放電及反向電壓防護二極體形成於該第一與該第二主體之間。
3. 如請求項1之防護電路，其包括：一第一導電類型之一井；在該井中擴散之一第二導電類型之一第一主體，其中該第一主體包括一第一P⁺擴散及一第一N⁺擴散，該第一主體形成該第一源極區域；在該井中擴散之該第二導電類型之一第二主體，其中該第二主體包括一第二P⁺擴散及一第二N⁺擴散，該第二主體形成該第二源極區域； 其中該第一閘極係在該第一主體之一部分及該井之一部分之上之一第一絕緣氧化物上，其中該第一閘極提供對該輸出驅動器胞元之控制；其中該第二閘極係在該第二主體之一部分及該井之一部分之上之一第二絕緣氧化物上；該第一P⁺擴散及該第一N⁺擴散連接在一起以對該輸出驅動器胞元提供一源極及主體接點；及該第二P⁺擴散、該第二N⁺擴散及該第二閘極連接在一起以提供用於該輸出驅動器胞元之一汲極；其中一靜電放電(ESD)及反向電壓防護二極體形成於該第一與第二主體之間。
4. 如請求項3之防護電路，其中該第二閘極透過一電阻器連接至該第二P⁺擴散及該第二N⁺擴散。
5. 如請求項3之防護電路，其中該第二閘極透過一觸發電路連接至該第二P⁺擴散及該第二N⁺擴散。
6. 如請求項3之防護電路，其中該兩個主體之區域之間之該第一導電類型之一井區域產生一共同漂移區。
7. 如請求項6之防護電路，其中該兩個主體區域之間之該井共同漂移區不具有擴散接點。
8. 如請求項6之防護電路，其中該第一導電類型之一擴散接點被插入至該井共同漂移區中。
9. 如請求項8之防護電路，其中一N⁺擴散接點被插入至該N^-井共同漂移區中且提供對該N^-井共同漂移區之接達。
10. 如請求項8之防護電路，其中該擴散接點連接至一第一連接層。
11. 如請求項3之防護電路，其中該第一P⁺擴散及該第一N⁺擴散連接至一負或正電源端子。
12. 如請求項3之防護電路，其中該第一P⁺擴散及該第一N⁺擴散連接至一第二連接層。
13. 如請求項12之防護電路，其中該第一主體進一步包括一第三P⁺擴散及一第三N⁺擴散。
14. 如請求項13之防護電路，其中該第三P⁺擴散及該第三N⁺擴散連接至一負或正電源端子。
15. 如請求項3之防護電路，其中該第二P⁺擴散及該第二N⁺擴散連接至該開路汲極輸出。
16. 如請求項3之防護電路，其中該第二P⁺擴散及該第二N⁺擴散連接至一第三連接層。
17. 如請求項16之防護電路，其中該第二主體進一步包括連接至該汲極端子之一第四P⁺擴散及一第四N⁺擴散。
18. 如請求項3之防護電路，其進一步包括環繞該井之高電壓井及/或其中該井係製造於一N型掩埋層上。
19. 如請求項2至12中之一項之防護電路，其中該井製造於該第二導電類型之一基板上、該第二導電類型之一晶圓上或一掩埋氧化物(BOX)層上。
20. 如請求項1之防護電路，其中該第一及第二閘極係形成為一分裂閘極。
21. 一種區域互連網路(LIN)匯流排驅動器，其包括如請求項1之防護電路。