JP2016508671A - Ｅｓｄ自己保護を有するｄｍｏｓ半導体デバイスおよびそれを備えたｌｉｎバスドライバ - Google Patents

Abstract

二重拡散金属酸化物半導体（ＤＭＯＳ）二重構造が、ＥＳＤのための金属接続を要求しない静電放電（ＥＳＤ）保護と、逆電圧阻止ダイオード保護とを有するオープンドレイン出力ドライバとして構成される。一対のソースセル（１０２ｂ、１０４ｂ、１０６ｂ）のうちの１つは、オープンドレイン出力セルとして使用され、例えば、逆阻止ダイオード（２３４）を形成し、オン状態においてバイポーラ動作を達成し、内蔵構造、例えば、内蔵ＳＣＲが、ＥＳＤ自己保護のために使用される。逆阻止ダイオードに隣接するゲート電極（１１０ｂ）は、オープンドレイン出力端子（２３２）に接続される。

Description

（関連特許出願）
本願は、Ｐｈｉｌｉｐｐｅ Ｄｅｖａｌ，Ｍａｒｉｊａ ＦｅｒｎａｎｄｅｚおよびＰａｔｒｉｃｋ Ｂｅｓｓｅｕｘによる、“ＥＳＤ−Ｐｒｏｔｅｃｔｉｏｎ Ｃｉｒｃｕｉｔ ｆｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｄｅｖｉｃｅ”と題され、２０１３年１月３０日に出願された、共同所有の米国仮特許出願第６１／７５８，５９０号に対する優先権を主張するものであり、該仮特許出願は、あらゆる目的のために、参照により本明細書中に援用される。

本開示は、例えば、自動車エレクトロニクス内で使用されるようなローカルインターコネクトネットワーク（ＬＩＮ）バスおよび同等物とインターフェースをとること等が可能な集積回路デバイス内の静電放電保護回路に関し、より具体的には、取り扱われ、ＬＩＮバスおよび同等物の中に差し込まれたりまたはそこから除去されたりするとき、高静電放電（ＥＳＤ）ロバスト性を達成し、ＬＩＮバスおよび同等物上で動作するとき、高電磁干渉（ＥＭＩ）耐性を有することが可能な、集積回路デバイス内の静電放電保護回路に関する。

自動車内のエレクトロニクスのますます高まる重要性は、それとともに、高まる課題と、センサおよびアクチュエータとインターフェースをとる入力−出力デバイスを要求する、低コストかつ信頼性のあるエレクトロニクスシステムおよびサブシステムの必要性をもたらす。これらのシステムおよびサブシステムは、隔離されておらず、相互に通信しなければならない。

歴史的には、自動車エレクトロニクスは、離散した、より小型の集積回路を使用して構築されていた。これらは、少なくとも、多くのセンサシステムの場合、独自の専用ワイヤ通信方式に依拠し、直接、電力出力をアクチュエータに配線していた。これは、大型印刷回路基板（ＰＣＢ）、大型エンジン制御装置（ＥＣＵ）筐体サイズ、および過剰配線束につながっていた。配線は、それとともに、空間を消費し、重量および費用を追加し、車両の電磁雑音を被り、かつ修理および保守が困難であり得るため、他の問題ももたらす。

幸いにも、車両ネットワーク規格および混合信号半導体プロセスの進歩は、これらの問題を解決し、インテリジェントシステムを車両全体を通して分散させるための新しい可能性を導入しつつある。車両ネットワーク規格における傾向として、コントローラエリアネットワーク（ＣＡＮ）およびローカルインターコネクトネットワーク（ＬＩＮ）アーキテクチャの広範な採用が挙げられる。

これらのネットワーク規格は、自動車システムにわたる性能とコスト最適化との間の平衡を提供している。ＣＡＮは、シャーシ、パワートレイン、およびボディのバックボーン通信のための高速ネットワークを提供する一方、ＬＩＮは、規格化を通して、コストを削減し、ロバスト性を改善する、センサおよびアクチュエータサブシステムのための単純ネットワークの必要性に対処する。ＣＡＮの広範な使用およびＬＩＮの可用性は、単一集積回路（ＩＣ）上に、またはより高度なシステムな場合にはいくつかのＩＣ上に、より小型の自動車システムのために必要とされる全機能性を集約することができる、混合信号半導体プロセス技術の進歩と合致する。

ＬＩＮは、元々、車両のボディエレクトロニクス向けであったが、ボディエレクトロニクス以外の多くの実装を伴う新しい方法において、その価値を証明しつつある。利用可能な自動車エレクトロニクスバス規格の中でも、ＬＩＮは、通常、単一システム専用である、ほとんどのセンサおよびアクチュエータの通信ニーズのための最良の解決策を提供する。これらは、サブシステムとして見なされ得、ＬＩＮによって十分に対処され、車両内のサブネットワークの役割を充足すると定義されている。２０キロビット／秒（ｋｂｐｓ）の最大ＬＩＮ規定データレートは、ほとんどのセンサおよびアクチュエータにとって十分である。ＬＩＮは、時間トリガ式マスタ−スレーブネットワークであって、同時に報告を行うデバイス間の媒介の必要性を排除する。これは、単一ワイヤ通信バスを使用して実装され、配線およびハーネス要件を減少させ、したがって、重量、空間、およびコストの節約に役立つ。

ＬＩＮ Ｃｏｎｓｏｒｔｉｕｍによる車両サブネットワーク用途の低コスト実装のために具体的に定義されているため、ＬＩＮ規格は、今日の混合信号半導体プロセスの統合能力に良好に準拠する。ＬＩＮプロトコルは、非常に単純であって、非同期シリアルインターフェース（ＵＡＲＴ／ＳＣＩ）を介して動作し、スレーブノードが、自己同期し、結晶またはセラミック共振器の代わりに、オンチップＲＣ発振器を使用することができるため、有意なコスト削減を達成する。その結果、シリコン実装は、安価となり、ＬＩＮを、典型的には、自動車サブシステムのための信号調整および出力ＩＣを製造するために使用される、混合信号プロセス技術のために非常に好適なものとする。

ＬＩＮマスタノードは、通常、ＣＡＮネットワークに対するＬＩＮサブネットワークのブリッジノードであって、各車両は、典型的には、いくつかのＬＩＮサブネットワークを有するであろう。マスタＬＩＮノードは、より高い複雑性および制御を有する一方、スレーブＬＩＮノードは、典型的には、より単純であって、単一ＩＣサブシステム内へのその統合を可能にする。規格化された車両ネットワークアーキテクチャの使用を通して、３つのワイヤ（ＬＩＮ、バッテリ、および接地）のみを要求する、多機能かつ多診断システムを構築することが可能である。

信頼性および安全動作の明白な理由から、ＥＳＤ（静電放電）およびＥＭＩ（電磁気干渉）の両方に対する非常に高い耐性が、ＬＩＮモジュールの全てに対して要求される。本高ＥＳＤおよびＥＭＩ耐性は、特に、外界（例えば、バッテリピン、ＬＩＮピン等）に接続されるＬＩＮモジュールの電気ノード（ピン）に当てはまる。しかしながら、ＥＳＤおよびＥＭＩに暴露されるＣＡＮモジュールのピンまたは任意の他のピンは、類似保護を必要とし得る。

システム（外界）に接続されるＬＩＮモジュールのピンは、モジュールが、取り扱われる、またはシステムの中に差し込まれるとき、ＥＳＤ放電に非常に暴露される。ＬＩＮモジュールは、誰によっても、安全にインストールまたは除去されることが可能でなければならない。ＬＩＮおよびＣＡＮ仕様は、供給範囲外のバス電圧動作を要求する。したがって、直列逆阻止ダイオードが、ＬＩＮおよびＣＡＮバス出力ポートに必須である。ＬＩＮおよびＣＡＮ仕様は、バスポート上で高エネルギーＥＳＤロバスト性（８ＫＶ ＨＢＭ／６ＫＶ ｉｅｃ６１０００．４）および高電圧範囲能力（＋／−４５〜＋／−６０Ｖ）を要求する。これは、バスドライバおよび直列逆阻止ダイオードのために、非常に大きな面積を誘発し、コストがかかる部品をもたらす。ＬＩＮおよびＣＡＮドライバのレイアウト面積を縮小するための任意の解決策が、有益でありかつ加工コストを節約するであろう。

したがって、加工の間、実装が容易であって、ＬＩＮおよびＣＡＮドライバのレイアウト面積を縮小し、それによって、加工およびシリコンダイコストを節約し、非常にコンパクトな構造内に自己保護駆動および逆阻止能力を提供する、集積回路デバイスの外部電気接続ノードのＥＳＤ保護の統合の必要性が存在する。

ある実施形態によると、静電放電保護を有するオープンドレイン出力ドライバセルは、Ｎ−ウェルと、Ｎ−ウェル内に拡散される第１のＰ−ボディであって、第１のＰ＋拡散および第１のＮ＋拡散を備える、第１のＰ−ボディと、Ｎ−ウェル内に拡散される第２のＰ−ボディであって、第２のＰ＋拡散および第２のＮ＋拡散を備える、第２のＰ−ボディと、第１のＰ−ボディの一部およびＮ−ウェルの一部にわたる第１のゲートおよび第１の絶縁酸化物であって、第１のゲートは、出力ドライバセルの制御を提供する、第１のゲートおよび第１の絶縁酸化物と、第２のＰ−ボディの一部およびＮ−ウェルの一部にわたる第２のゲートおよび第２の絶縁酸化物とを備えてもよく、第１のＰ＋拡散および第１のＮ＋拡散は、ともに接続され、出力ドライバセルのためのソースおよびボディコンタクトを提供してもよく、第２のＰ＋拡散、第２のＮ＋拡散、および第２のゲートは、ともに接続され、出力ドライバセルのためのドレインを提供してもよく、静電放電（ＥＳＤ）および逆電圧保護ダイオードが、第１および第２のＰ−ボディ間に形成されてもよい。

さらなる実施形態によると、第２のゲートは、レジスタを通して、第２のＰ＋拡散および第２のＮ＋拡散に接続されてもよい。さらなる実施形態によると、第２のゲートは、トリガ回路を通して、第２のＰ＋拡散および第２のＮ＋拡散に接続されてもよい。さらなる実施形態によると、２つのＰ−ボディの領域間のＮ−ウェル領域は、共通ドリフト領域を作成する。さらなる実施形態によると、２つのＰ−ボディ領域間のＮ−ウェル共通ドリフト領域は、拡散コンタクトを有しておらず、それによって、その構造を可能な限り狭小化してもよい。さらなる実施形態によると、Ｎ＋拡散コンタクトは、Ｎ−ウェル共通ドリフト領域の中に挿入されてもよい。さらなる実施形態によると、Ｎ＋拡散コンタクトは、Ｎ−ウェル共通ドリフト領域の中に挿入され、Ｎ−ウェル共通ドリフト領域へのアクセスを提供してもよい。さらなる実施形態によると、Ｎ＋拡散コンタクトは、Ｎ−ウェル共通ドリフト領域の中に挿入されてもよく、分散ベース接続に接続されてもよい。さらなる実施形態によると、第１のＰ＋拡散および第１のＮ＋拡散は、負電源に接続されてもよい。さらなる実施形態によると、第１のＰ＋拡散および第１のＮ＋拡散は、ソース側分散ベースに接続されてもよい。

さらなる実施形態によると、第３のＰ＋拡散および第３のＮ＋拡散は、第１のＰ−ボディに追加されてもよい。さらなる実施形態によると、第３のＰ＋拡散および第３のＮ＋拡散は、負電源に接続されてもよい。さらなる実施形態によると、第２のＰ＋拡散および第２のＮ＋拡散は、オープンドレイン出力に接続されてもよい。さらなる実施形態によると、第２のＰ＋拡散および第２のＮ＋拡散は、ドレイン側分散ベースに接続されてもよい。さらなる実施形態によると、第４のＰ＋拡散および第４のＮ＋拡散が、第２のＰ−ボディに追加されてもよい。拡散は、第１のＰ−ボディに追加されてもよく、第４のＰ＋拡散および第４のＮ＋拡散は、オープンドレイン出力に接続されてもよい。

さらなる実施形態によると、Ｎ−ウェルは、Ｎ−型埋込層（ＮＢＬ）上に加工されてもよい。さらなる実施形態によると、高電圧ウェルは、Ｎ−ウェルを囲繞してもよい。さらなる実施形態によると、Ｎ−ウェルは、Ｐ−型基板上に加工されてもよい。さらなる実施形態によると、Ｎ−ウェルは、Ｐ−型ウエハ上に加工されてもよい。さらなる実施形態によると、Ｎ−ウェルは、埋込酸化物（ＢＯＸ）層上に加工されてもよい。

さらなる実施形態によると、ローカルインターコネクトネットワーク（ＬＩＮ）バスドライバは、本明細書に前述のオープンドレイン出力ドライバセルを備えてもよい。

別の実施形態によると、静電放電保護を有するオープンドレイン出力ドライバセルは、Ｐ−ウェルと、Ｐ−ウェル内に拡散される第１のＮ−ボディであって、第１のＮ＋拡散および第１のＰ＋拡散を備える、第１のＮ−ボディと、Ｐ−ウェル内に拡散される第２のＮ−ボディであって、第２のＮ＋拡散および第２のＰ＋拡散を備える、第２のＮ−ボディと、第１のＮ−ボディの一部およびＰ−ウェルの一部にわたる第１のゲートおよび第１の絶縁酸化物であって、第１のゲートは、出力ドライバセルの制御を提供する、第１のゲートおよび第１の絶縁酸化物と、第２のＮ−ボディの一部およびＰ−ウェルの一部にわたる第２のゲート構造および第２の絶縁酸化物とを備えてもよく、第１のＮ＋拡散および第１のＰ＋拡散は、ともに接続され、出力ドライバセルのためのソースおよびボディコンタクトを提供してもよく、第２のＮ＋拡散、第２のＰ＋拡散、および第２のゲートは、ともに接続され、出力ドライバセルへのドレイン接続を提供してもよく、静電放電（ＥＳＤ）および逆電圧保護ダイオードが、第１および第２のＮ−ボディ間に形成されてもよい。

さらなる実施形態によると、第２のゲートは、レジスタを通して、第２のＮ＋拡散および第２のＰ＋拡散に接続されてもよい。さらなる実施形態によると、第２のゲートは、トリガ回路を通して、第２のＮ＋拡散および第２のＰ＋拡散に接続されてもよい。さらなる実施形態によると、２つのＮ−ボディ領域間のＰ−ウェル領域は、共通ドリフト領域を作成する。さらなる実施形態によると、２つのＮ−ボディ領域間のＰ−ウェル共通ドリフト領域は、拡散コンタクトを有しておらず、それによって、その構造を可能な限り狭小化してもよい。さらなる実施形態によると、Ｐ＋拡散コンタクトは、Ｐ−ウェル共通ドリフト領域の中に挿入されてもよい。さらなる実施形態によると、Ｐ＋拡散コンタクトは、Ｐ−ウェル共通ドリフト領域の中に挿入され、Ｐ−ウェル共通ドリフト領域へのアクセスを提供してもよい。さらなる実施形態によると、Ｐ＋拡散コンタクトは、Ｐ−ウェル共通ドリフト領域の中に挿入されてもよく、分散ベース接続に接続されてもよい。さらなる実施形態によると、第１のＰ＋拡散および第１のＮ＋拡散は、正電源に接続されてもよい。さらなる実施形態によると、第１のＰ＋拡散および第１のＮ＋拡散は、ソース側分散ベースに接続されてもよい。

さらなる実施形態によると、第３のＰ＋拡散および第３のＮ＋拡散拡散が、第１のＮ−ボディに追加されてもよい。さらなる実施形態によると、第３のＰ＋拡散および第３のＮ＋拡散は、正電源に接続されてもよい。さらなる実施形態によると、第２のＰ＋拡散および第２のＮ＋拡散は、オープンドレイン出力に接続されてもよい。さらなる実施形態によると、第２のＰ＋拡散および第２のＮ＋拡散は、ドレイン側分散ベースに接続されてもよい。さらなる実施形態によると、第４のＰ＋拡散および第４のＮ＋拡散が、第２のＮ−ボディに追加されてもよい。さらなる実施形態によると、第４のＰ＋拡散および第４のＮ＋拡散は、オープンドレイン出力に接続されてもよい。

さらなる実施形態によると、Ｐ−ウェルは、Ｎ−型埋込層（ＮＢＬ）上に加工されてもよい。さらなる実施形態によると、高電圧ウェルは、Ｐ−ウェルを囲繞してもよい。さらなる実施形態によると、Ｐ−ウェルは、Ｎ−型基板上に加工されてもよい。さらなる実施形態によると、Ｐ−ウェルは、Ｎ−型ウエハ上に加工されてもよい。さらなる実施形態によると、Ｐ−ウェルは、埋込酸化物（ＢＯＸ）層上に加工されてもよい。

さらに別の実施形態によると、集積回路デバイスのための保護回路は、２つのソース領域および関連付けられたゲートを備えるセルを備えてもよく、第１のソース領域は、負電源電圧に接続されるように構成されてもよく、そのゲートは、制御信号によって駆動されてもよく、第２のソース領域は、そのゲートと接続されてもよく、第２のソース領域は、セルのドレイン出力として作用する。

さらなる実施形態によると、セルは、高電圧ウェル内に配列されてもよい。さらなる実施形態によると、埋込層は、セルの下に配列されてもよい。さらなる実施形態によると、第２のソース領域は、逆阻止ダイオードを形成してもよく、および第１のソース領域は、逆阻止ダイオードと直列に結合されたＭＯＳトランジスタの一部であってもよい。さらなる実施形態によると、第１および第２のソース領域は、第１の伝導性型のウェル内に配列され、その中に第１および第２の伝導性型のコンタクトゾーンが埋め込まれ得る、第２の伝導性型のボディを備えてもよい。さらなる実施形態によると、ソース領域のコンタクトゾーンは、金属層に接続されてもよい。さらなる実施形態によると、コンタクトゾーンは、金属ビアを用いて金属層に接続されてもよい。さらなる実施形態によると、第１および第２のゲートは、スプリットゲートとして形成されてもよい。

さらに別の実施形態によると、集積回路デバイスのための保護回路は、共通ドレイン領域および２つのソース領域および関連付けられたゲートを伴う２つの横型ＭＯＳトランジスタを備える、セルを備えてもよく、２つの横型ＭＯＳトランジスタの第１のＭＯＳトランジスタは、第１のソース領域を介して、供給電圧に接続されるように構成されてもよく、そのゲートは、制御信号によって駆動されてもよく、第２のＭＯＳトランジスタは、ダイオードとして接続されてもよく、ゲートは、第２のソース領域と結合されてもよく、第２のソース／ボディ領域は、セルのドレイン出力として作用する。

さらなる実施形態によると、共通ドレイン領域は、接続されないままであってもよい。さらなる実施形態によると、第２のＭＯＳトランジスタは、第１のＭＯＳトランジスタと直列の逆阻止ダイオードを形成してもよい。さらなる実施形態によると、共通ドレイン領域は、逆阻止ダイオードとして機能する、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの間の中間点へのアクセスを提供するように適合されてもよい。さらなる実施形態によると、セルは、高電圧ウェル内に配列されてもよい。さらなる実施形態によると、埋込層は、セルの下に配置されてもよい。さらなる実施形態によると、第１および第２のソース領域は、第１の伝導性型のウェル内に配列され、その中に第１および第２の伝導性型のコンタクトゾーンが埋め込まれ得る、第２の伝導性型のボティを備えてもよい。さらなる実施形態によると、ソース領域のコンタクトゾーンは、金属層に接続されてもよい。さらなる実施形態によると、コンタクトゾーンは、金属ビアを用いて金属層に接続されてもよい。さらなる実施形態によると、第１および第２のＭＯＳトランジスタのゲートは、スプリットゲートとして形成されてもよい。さらなる実施形態によると、供給電圧は、正であってもよい。さらなる実施形態によると、供給電圧は、負であってもよい。

別の実施形態によると、静電放電保護を有するオープンドレイン出力ドライバセルは、Ｎ−ウェルと、Ｎ−ウェル内に拡散される第１のＰ−ボディであって、第１のＰ＋拡散および第１のＮ＋拡散を備える、第１のＰ−ボディと、Ｎ−ウェル内に拡散される第２のＰ−ボディであって、第２のＰ＋拡散を備える、第２のＰ−ボディと、第１のＰ−ボディの一部およびＮ−ウェルの一部にわたるゲートおよび絶縁酸化物であって、ゲートは、出力ドライバセルの制御を提供する、ゲートおよび絶縁酸化物とを備えてもよく、第２のＰ＋拡散は、出力ドライバセルへの接続を提供し、静電放電（ＥＳＤ）および逆電圧保護ダイオードが、第１および第２のＰ−ボディ間に形成されてもよい。

さらなる実施形態によると、第２のＮ＋拡散は、第２のＰ−ボディの中に実装されてもよい。さらなる実施形態によると、第２のＰ＋拡散および第２のＮ＋拡散は、ともに接続され、ドライバセルの出力のための接続を提供してもよい。

さらに別の実施形態によると、静電放電保護を有するオープンドレイン出力ドライバセルは、Ｐ−ウェルと、Ｐ−ウェル内に拡散される第１のＮ−ボディであって、第１のＰ＋拡散および第１のＮ＋拡散を備える、第１のＮ−ボディと、Ｐ−ウェル内に拡散される第２のＮ−ボディであって、第２のＮ＋拡散を備える、第２のＮ−ボディと、第１のＮ−ボディの一部およびＰ−ウェルの一部にわたるゲートおよび絶縁酸化物であって、ゲートは、出力ドライバセルの制御を提供する、ゲートおよび絶縁酸化物とを備えてもよく、第２のＮ＋拡散は、出力ドライバセルへの接続を提供し、静電放電（ＥＳＤ）および逆電圧保護ダイオードは、第１および第２のＮ−ボディ間に形成されてもよい。

さらなる実施形態によると、第２のＰ＋拡散は、第２のＮ−ボディの中に実装されてもよい。さらなる実施形態によると、第２のＰ＋拡散および第２のＮ＋拡散は、ともに接続され、ドライバセルの出力のための接続を提供してもよい。

本開示のより完全な理解は、付随の図面と関連して検討される以下の説明を参照することによって得られ得る。
図１は、従来のＤＭＯＳ出力ドライバセルの概略断面立面図を図示する。 図２および２Ａは、本開示の具体的例示的実施形態による、ＥＳＤ保護および逆電圧ダイオード阻止出力ドライバセルの概略断面立面図を図示する。 図２および２Ａは、本開示の具体的例示的実施形態による、ＥＳＤ保護および逆電圧ダイオード阻止出力ドライバセルの概略断面立面図を図示する。 図２Ｂは、本開示の別の具体的例示的実施形態による、横型ＰＮＰデバイスが強調される、ＥＳＤ保護および逆電圧ダイオード阻止出力ドライバセルの概略断面立面図を図示する。 図２Ｃは、本開示のさらに別の具体的例示的実施形態による、レジスタまたはトリガ回路が、逆電圧阻止ダイオードとして使用されるｎＤＭＯＳのゲートを、提案されるデバイスの出力（オープンドレイン出力）である、そのソース／ボディに接続する、ＥＳＤ保護および逆電圧ダイオード阻止出力ドライバセルの概略断面立面図を図示する。 図２Ｄおよび２Ｅは、組み合わせて、本開示の別の具体的例示的実施形態による、マルチフィンガ構造における分散ベース接続を有する、ＥＳＤ保護および逆電圧ダイオード阻止出力ドライバセルの概略断面立面図を図示する。 図２Ｄおよび２Ｅは、組み合わせて、本開示の別の具体的例示的実施形態による、マルチフィンガ構造における分散ベース接続を有する、ＥＳＤ保護および逆電圧ダイオード阻止出力ドライバセルの概略断面立面図を図示する。 図３は、本開示の別の具体的例示的実施形態による、随意の出力接続を伴わない、ＥＳＤ保護および逆電圧ダイオード阻止出力ドライバセルの概略断面立面図を図示する。 図３Ａおよび３Ｂは、組み合わせて、本開示のさらに別の具体的例示的実施形態による、マルチフィンガ構造における分散ベース接続を有する、ＥＳＤ保護および逆電圧ダイオード阻止出力ドライバセルの概略断面立面図を図示する。 図３Ａおよび３Ｂは、組み合わせて、本開示のさらに別の具体的例示的実施形態による、マルチフィンガ構造における分散ベース接続を有する、ＥＳＤ保護および逆電圧ダイオード阻止出力ドライバセルの概略断面立面図を図示する。 図４は、本開示のさらに別の具体的例示的実施形態による、ＥＳＤ保護および逆電圧ダイオード阻止ｐＤＭＯＳ出力ドライバセルの概略断面立面図を図示する。 図４Ａおよび４Ｂは、組み合わせて、本開示のさらに別の具体的例示的実施形態による、コンパクトドレイン構造が維持される、マルチフィンガ構造における分散ベース接続を有する、ＥＳＤ保護および逆電圧ダイオード阻止ｐＤＭＯＳ出力ドライバセルの概略断面立面図を図示する。 図４Ａおよび４Ｂは、組み合わせて、本開示のさらに別の具体的例示的実施形態による、コンパクトドレイン構造が維持される、マルチフィンガ構造における分散ベース接続を有する、ＥＳＤ保護および逆電圧ダイオード阻止ｐＤＭＯＳ出力ドライバセルの概略断面立面図を図示する。 図５は、本開示のさらに別の具体的例示的実施形態による、ＳＯＩプロセスのためのＥＳＤ保護および逆電圧ダイオード阻止ｎＤＭＯＳ出力ドライバセルの概略断面立面図を図示する。 図６は、本開示の別の具体的例示的実施形態による、ＳＯＩプロセスのためのＥＳＤ保護および逆電圧ダイオード阻止ｐＤＭＯＳ出力ドライバセルの概略断面立面図を図示する。

本開示は、種々の修正および代替形態を被るが、その具体的例示的実施形態は、図面に示され、本明細書に詳細に説明される。しかしながら、具体的例示的実施形態の本明細書における説明は、本開示を本明細書に開示される特定の形態に限定することを意図するものではなく、対照的に、本開示は、添付の請求項によって定義されるような全修正および均等物を網羅するものであることを理解されたい。

種々の実施形態によると、ハイブリッドデバイスは、非常にコンパクトな構造内に自己保護駆動および逆電圧阻止能力を提供し、非常にコスト効率的解決策をもたらし得る。種々の実施形態によると、保護回路は、中央ドレイン二重拡散金属酸化物半導体（ＤＭＯＳ）トランジスタに基づいてもよい。保護回路はまた、シリコンオンインシュレータ（ＳＯＩ）プロセスにおけるｎＤＭＯＳおよびｐＤＭＯＳ（ＣＡＮバス）と、バルクプロセスを伴うｎＤＭＯＳ（ＬＩＮバス）の両方のために機能してもよい。具体的例示的実施形態は、ｎＤＭＯＳ（ＬＩＮバス）集積回路に関して本明細書で後述される。

種々の実施形態によると、コンパクトかつ自己ＥＳＤ保護出力段が、ＬＩＮおよびＣＡＮバスまたは類似保護を要求する他のデバイスのために提供されてもよい。ＬＩＮおよびＣＡＮ製品は、ＥＳＤロバスト性の観点から、非常に高い要件を有し、そのＬＩＮ／ＣＡＮバスポート上に逆阻止能力を必要とする。両製品とも、同様に、そのＬＩＮ／ＣＡＮバスポート上に高電圧能力（＋／−４５Ｖ〜＋／−６０Ｖ）を要求する。これは、通常、大面積が実装されることを要求する、複雑な出力構造を含意する。ほとんどの場合、４つの独立デバイスが、要求される。すなわち、ドライバおよびそのＥＳＤ保護と、逆阻止ダイオードおよびその専用ＥＳＤ保護である。これらのデバイスは全て、具体的制約（非常に高いシリコン温度（＞１６０℃）までのドライバおよび逆阻止ダイオードのためのＨＶ能力および低ドロップアウト、ならびに保護のための非常に高いＥＳＤロバスト性）のため大型である。これらのデバイス間のルーティングはさらに、面積要件を増加させる。

種々の実施形態による、提案される解決策は、本質的に、ＳＣＲ構造をもたらす、コンパクトレイアウト構造内に前述の機能の全てを含んでもよい。したがって、これは、ＥＳＤに対して非常に効率的であり、ひいては、自己保護のために非常に効率的である。ＳＣＲ構造は、逆阻止ダイオードがドライバのドレイン内側に実装される方法を通して達成されてもよい（図３参照）。したがって、金属ルーティングは、ドライバと逆阻止ダイオードとの間に要求されない。さらに、ドライバおよび逆阻止ダイオードのドリフト領域は、融合されてもよい。その結果、デバイスの直列抵抗は、非常に低くなる。これは、本デバイスに対して、低ドロップアウト電圧を提供する。

ここで図面を参照すると、具体的例示的実施形態の詳細が、図式的に図示される。図面中の同一要素は、同一番号によって表され、類似要素は、異なる小文字添え字を伴う同一番号によって表される。

図１を参照すると、描写されるのは、従来のｎＤＭＯＳ出力ドライバセルの概略断面立面図である。中央ドレインｎＤＭＯＳセルは、第１および第２のＰ−ボディ１０２（ａ，ｂ）を備えてもよく、各Ｐ−ボディ１０２は、ソースとしてのＰ−ボディ１０２およびＮ＋拡散１０６（ａ，ｂ）への接続のためのＰ＋拡散１０４（ａ，ｂ）と、中央ドレインとしてのＮ＋拡散１０８と、薄絶縁酸化物１２０（ａ，ｂ）と、酸化物１２０（ａ，ｂ）にわたる絶縁ゲート１１０（ａ，ｂ）とを有する。典型的には、中央ドレインｎＤＭＯＳセル１００のソース（Ｎ＋拡散）１０６およびボディ（Ｐ＋拡散）１０４は、負電源に接続される一方、中央ドレイン出力端子１１２は、ｎＤＭＯＳセル１００のＮ＋拡散１０８中央ドレインに接続され、オープンドレインドライバ出力として使用されてもよい。Ｐ−ボディ１０２は、Ｎ−ウェル１１４の中に拡散され、Ｎ−ウェル１１４は、Ｎ−型埋込層（ＮＢＬ）１１６レイアウトを使用して加工され、その両側にＨＶまたは深Ｎ−ウェル１１８を有する。ＮＢＬ１１６構造の使用は、ＤＭＯＳＥＳＤ性能を有意に改善する。これは、ＮＢＬ１１６が、ＥＳＤ事象の間、表面チャネル領域からバルクＮＢＬに電流通路を切り替え、したがって、チャネル領域内の局在化された高度に損傷を及ぼすＥＳＤ電流を回避することができるためである。

図２および２Ａを参照すると、描写されるのは、本開示の具体的例示的実施形態による、ＥＳＤ保護および逆電圧ダイオード阻止出力ドライバセルの概略断面立面図である。図１に示される中央ドレインＮ＋拡散１０８は、使用されなくてもよく、外部端子２３０のうちの１つは、主ソースである負電源に接続されてもよい一方、第２の外部端子２３２は、オープンドレイン出力となる。ある実施形態によると、「未使用」デバイスの真性ドレイン／ボディダイオードは、逆阻止ダイオード２３４として使用されてもよい。標準的ＤＭＯＳトランジスタとして使用されるＤＭＯＳトランジスタのゲート１１０ａは、コンパクトＤＭＯＳおよび逆阻止ダイオード２３４のゲート端子１１０ａのままである一方、逆阻止ダイオード２３４として使用されるＤＭＯＳトランジスタのゲート１１０ｂは、現時点では、オープンドレインドライバデバイスの出力２３２である、その局所ボディに結び付けられてもよい。随意のドレイン出力接続２１２は、ＨＶｎＭＯＳデバイス２３６ドレイン出力と逆阻止ダイオード２３４との間に中間点を要求する用途のために適用されてもよい。前述のように、埋込層は、性能を改善し得る。しかしながら、必須ではなく、図２Ａに示されるように、排除されてもよい。したがって、本技法は、埋込層を使用しない、半導体加工プロセスにも同様に適用される。そのような半導体加工プロセスの場合、周囲ＨＶ−ウェルは、いずれも要求されなくてもよい。

任意のＨＶＭＯＳトランジスタの真性ドレイン／ボディ接合は、ＨＶトランジスタの最大動作電圧より本質的に高い破壊電圧を有する。本ＨＶＭＯＳトランジスタが、フローティングするとき（ＳＯＩプロセスのＤＭＯＳトランジスタの場合）、本真性ダイオード２３４は、ＨＶフローティングダイオードとして使用されることができる。バルクまたは標準的ＣＭＯＳ（ＳＯＩではない）プロセスでは、真性ダイオードは、擬似フローティングとなり得る。また、これは、バルク（非ＳＯＩ）プロセスでは、垂直ＰＮＰバイポーラトランジスタのエミッタ−ベース接合と見なされ得る。

しかしながら、本垂直ＰＮＰバイポーラトランジスタのベータ因子（電流利得）は、直近のプロセスでは、非常に低く、したがって、本エミッタ−ベース接合は、フローティングと見なされ得る。ある実施形態によると、２つのＨＶＤＭＯＳトランジスタは、逆直列構成において組み合わせられてもよく、ドレインは、金属を通してともに接続されるのではなく、融合される。これは、ＤＭＯＳ／ＤＭＯＳ距離が巨大となり得るため、面積を劇的に節約する。

さらに、設計者は、独立ＤＭＯＳトランジスタの２つのドレイン間のドレイン／ドレイン金属接続内の電流密度に対処する必要はない。逆直列構成におけるそのような２つのＨＶＤＭＯＳトランジスタは、中央ドレインを伴う任意のＤＭＯＳデバイスに固有であり得る。通常、２つのボディ／ソース端子は、強固な金属接続（レイアウト規則によって要求されるように）を通してともに結び付けられ、全体的ソース／ボディ端子を作製し得、２つのゲートは、ともに結び付けられ、ゲート端子を作製し、中央ドレインは、第３の端子である（図１参照）。しかしながら、２つのボディ／ソース端子のうちの一方は、他方のボディ／ソース端子から完全に切断されると、直列逆阻止ダイオード２３４として使用され得る（図２参照）。これは、本明細書に説明される種々の実施形態による、２つのボディ／ソース端子が強固な金属接続を通してともに結び付けられるが、ＨＶｎＭＯＳデバイス２３６および逆阻止ダイオード２３４を提供することを要求する規則に違反する。電気的理由から、２つのゲートも同様に、切断され得る。

図２Ｂを参照すると、描写されるのは、本開示の別の具体的例示的実施形態による、横型ＰＮＰデバイスが強調される、ＥＳＤ保護および逆ダイオード電圧阻止出力ドライバセルの概略断面立面図である。フローティングまたは擬似フローティングダイオード２３４はまた、Ｎ−ウェルが、ベースであって、アクティブｎＤＭＯＳデバイスのＰ−ボディが、コレクタである、横型ＰＮＰバイポーラトランジスタ２４４のエミッタ−ベース接合と見なされ得る。新しいＨＶｎＭＯＳデバイス２３６および逆阻止ダイオード２３４／横型ＰＮＰ２４４は、本質的に、ラッチアップに敏感となる、ＰＮＰＮ（ＳＣＲ）構造を有する。逆阻止ダイオード２３４／横型ＰＮＰ２４４内を流動するドレイン電流は、本ＳＣＲ構造のトリガ電流であり得る。したがって、設計者は、ＨＶｎＭＯＳデバイス２３６および逆阻止ダイオード２３４／横型ＰＮＰ２４４のゲート１１０ａを非常に慎重に駆動し、その中を流動する電流が、常時、ＳＣＲ構造のトリガ電流より低いことを確実にする必要がある。一見、ドレイン電流を制限することは、本アプローチの短所と思われる。しかし、実際には、逆阻止ダイオード２３４／横型ＰＮＰバイポーラトランジスタ２４４のエミッタ−ベース接合内を流動する本ドレイン電流は、実際は、横型ＰＮＰデバイス２４４のベース電流である。アクティブｎＤＭＯＳのボティによって収集される、本横型ＰＮＰデバイス２４４のコレクタ電流は、アクティブｎＤＭＯＳ電流に追加され、それによって、デバイスの全体的駆動能力を増大させる。したがって、本新しいデバイスは、標準的ｎＤＭＯＳデバイスと比較して、非常に効率的となる。同じことは、ＳＯＩプロセスにおけるｎＤＭＯＳにも当てはまる一方、ＳＯＩプロセスにおけるｐＤＭＯＳの場合、バイポーラトランジスタは、ここでは、ＮＰＮ型である。したがって、本制限は、ＥＳＤ事象の場合の全体的駆動能力およびＳＣＲ構造に関するバイポーラ利得の利点と比較してわずかである。すなわち、ＳＣＲ構造は、本デバイスの優れたＥＳＤロバスト性をもたらし、自己保護性にする。したがって、新しいＨＶｎＭＯＳデバイス２３６および逆阻止ダイオード２３４は、ＥＳＤ保護の面積を節約する。さらに、構造は、対称であって、正および負ＥＳＤ事象の両方を自己保護する。

通常、ＥＳＤ保護は、ＥＳＤ電流を接地ノード（ピン）にバイパスする。保護を実装するための一般的解決策は、接地ピンに結び付けられるそのゲート、ソース、およびボディノードを有する、広拡張ｎＭＯＳデバイスのドレインを使用することである。そのようなデバイスは、そのゲートがそのソース／ボディノードに対して短絡されるため、「オフ」である。したがって、標準的ＥＳＤダイオードのようである。しかしながら、多くの場合、標準的ＥＳＤダイオードより優れた柔軟性および／またはＥＳＤロバスト性を提供する。これは、非常に一般的である理由である。そのようなＥＳＤ保護のために一般に使用される名称は、本デバイスのゲートが、そのソース／ボディノード同様に、接地ノード（ピン）に接続されるため、接地ゲートｎＭＯＳ（「ＧＧｎＭＯＳ」）である。実際は、ＥＳＤ保護は、ＥＳＤ電流を接地ノード（ピン）と異なるノード（ピン）にバイパスし得る。前述の説明同様に、ＥＳＤ電流を収集するであろう供給ノード（ピン）にともに結び付けられる、そのゲート、ソース、およびボディノードを有する、広幅ｎＭＯＳデバイスのドレインに基づくいかなる保護も、ＧＧｎＭＯＳ保護と呼ばれる。

延長線上で考えると、用語「ＧＧｎＤＭＯＳ」は、ｎＤＭＯＳトランジスタが、ＥＳＤ保護回路として機能するために、ともに結び付けられるそのゲートおよびソース／ボディノードを有するとき、本明細書で使用され得る。同様に、用語「ＧＧｐＭＯＳ」および「ＧＧｐＤＭＯＳ」は、ｐＭＯＳまたはｐＤＭＯＳが、ＥＳＤ保護回路としても機能するために、供給ノード（ピン）にともに結び付けられるそのゲート、ソース、およびボディノードを有するとき、本明細書で使用され得る。

いくつかの研究では、ＧＧｎＭＯＳおよびＧＧｎＤＭＯＳ（ＧＧｐＭＯＳおよびＧＧｐＤＭＯＳ）の効率が、ゲートをソース／ボディノードに直接ではなく、むしろ、レジスタまたはトリガ回路を通して接続することによって改良され得ることが示されている。これらの研究は、公有のそのような技法に関する情報について容易に利用可能である。

図２Ｃを参照すると、描写されるのは、本開示のさらに別の具体的例示的実施形態による、レジスタまたはトリガ回路２４０が、逆電圧阻止ダイオードとして使用されるｎＤＭＯＳのゲートを、提案されるデバイスの出力（オープンドレイン出力）である、そのソース／ボディに接続する、ＥＳＤ保護および逆電圧ダイオード阻止出力ドライバセルの概略断面立面図である。単に、短絡導体をその間に接続するのではなく、レジスタまたはトリガ回路２４０を通して、逆阻止ダイオードとして使用されるｎＤＭＯＳのゲート１１０ｂを出力に接続することによって、負ＥＳＤ事象のための保護のロバスト性をさらに改善するであろう。

正ＥＳＤ事象の間のｎＤＭＯＳおよび逆阻止デバイスを検討すると、新しいデバイスのｎＤＭＯＳ区分は、標準的ＨＶＥＳＤ保護のために使用されるＧＧｎＤＭＯＳデバイスとして作用する。ドレイン電圧は、保護のトリガ（スナップバック）閾値に到達するまで増加する。トリガ点に到達する前に、ｎＤＭＯＳのドレイン電流は、あまりに小さくて、ＳＣＲ構造をトリガすることができない。しかし、ドレイン電圧がトリガ点に到達するとすぐに、ドレイン電流は、劇的に増加し、ＳＣＲをトリガするために十分な大きさとなる。本時点から、ＳＣＲは、非常に高いコンダクタンスを伴って「オン」となり、ＥＳＤ電流を接地するためにクランプする。

負ＥＳＤ事象の間、物事が、反転される。新しいデバイスのｎＤＭＯＳ区分は、順方向バイアスダイオードならびにＳＣＲデバイスのトリガ要素となる一方、逆阻止ダイオードは、アクティブＧＧｎＤＭＯＳ要素となる。ここでは、これは、実際、そのゲートが、本明細書に前述されるように、そのソース／ボディノードに結び付けられるため、ＧＧｎＤＭＯＳ ＥＳＤ保護として作用する。ＧＧｎＤＭＯＳデバイスにわたる電圧が、ＳＣＲのトリガ電圧未満である限り、そのドレイン電流は、ＳＣＲのトリガ電流未満であって、ＳＣＲは、「オフ」である。しかし、トリガ電圧に到達するとすぐに、ＧＧｎＤＭＯＳのドレイン電流は、急増し、ＳＣＲを「オン」にする。

図２Ｄおよび２Ｅを参照すると、組み合わせて描写されるのは、本開示の別の具体的例示的実施形態による、マルチフィンガ構造における分散ベース接続を有する、ＥＳＤ保護および逆電圧阻止ダイオード出力ドライバセルの概略断面立面図である。通常、コンパクト構造が、好ましいであろう。しかしながら、ＥＳＤロバスト性をさらに改善するために、図２Ｄおよび２Ｅは、随意の出力接続２１２が、各フィンガと関連付けられた各個々の横型ＰＮＰ２４４の全ベースをともに接続するためにどのように使用され得るかを示す。本接続はさらに、Ｐｈｉｌｉｐｐｅ Ｄｅｖａｌ、Ｍａｒｉｊａ Ｆｅｒｎａｎｄｅｚ、およびＰａｔｒｉｃｋ Ｂｅｓｓｅｕｘによる共同所有の米国公開第２０１３／００２０６４６Ａ１号「Ｍｕｌｔｉ−Ｃｈａｎｎｅｌ Ｈｏｍｏｇｅｎｏｕｓ Ｐａｔｈ ｆｏｒ Ｅｎｈａｎｃｉｎｇ Ｍｕｔｕａｌ Ｔｒｉｇｇｅｒｉｎｇ ｏｆ Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ Ｆｉｎｇｅｒｓ」により完全に説明され、あらゆる目的のために、参照することによって本明細書に組み込まれるように、マルチフィンガ構造における分散ベース接続と呼ばれる。共通ドリフト領域への随意の接続２１２は、図２Ｂの中で説明される横型ＰＮＰデバイス２４４のベースコンタクトである。本横型ＰＮＰデバイスは、マルチフィンガのフィンガ毎に存在する。強固な金属分散ベース接続を通したＰＮＰデバイス２４４のそれぞれのベースをともに短絡させることは、第１のフィンガトリガが、ＥＳＤ事象の間、本分散ベース接続を通して他のフィンガを発火するであろうことを確実にする。

図３、３Ａ、および３Ｂを参照すると、描写されるのは、本開示のさらに別の具体的例示的実施形態による、随意の出力接続（図３）を伴わず、マルチフィンガ構造における分散ベース接続を有する（図３Ａおよび３Ｂ）、ＥＳＤ保護および逆電圧ダイオード阻止出力ドライバセルの概略断面立面図である。これらの実施形態は、ＨＶｎＭＯＳデバイス２３６ドレイン出力と逆阻止ダイオード２３４との間の中間ドレインＮ＋拡散３０８へのアクセスを要求しない用途に有利であり得る。本実施形態では、未使用ドレインＮ＋拡散３０８は、除去されてもよく、Ｐ−ボディ１０２間の距離は、最小に設定される。コンパクト構造を維持しながら、Ｐｈｉｌｉｐｐｅ Ｄｅｖａｌ、Ｍａｒｉｊａ Ｆｅｒｎａｎｄｅｚ、およびＰａｔｒｉｃｋ Ｂｅｓｓｅｕｘによる共同所有の米国公開第２０１３／００２０６４６Ａ１号「Ｍｕｌｔｉ−Ｃｈａｎｎｅｌ Ｈｏｍｏｇｅｎｏｕｓ Ｐａｔｈｆｏｒ Ｅｎｈａｎｃｉｎｇ Ｍｕｔｕａｌ Ｔｒｉｇｇｅｒｉｎｇ ｏｆ Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ Ｆｉｎｇｅｒｓ」に説明される分散ベース技法を実装するための別の方法は、図３Ａおよび３Ｂに示される。ここでは、ソース側に１つおよびドレイン側に１つの２つの分散ベース接続が、追加されてもよい。通常、本アプローチが適用されると、２つの分散ベース接続は、正および負ＥＳＤ事象間の挙動を可能な限り対称に保つために実装されるであろう。

ソース側では、Ｎ＋拡散ローカルソース１０６ａおよびＰ＋拡散１０４ａは、もはや負電源にではなく、ソース側分散ベース接続に接続される。負電源に接続されるＮ＋拡散１５６ａおよびＰ＋拡散１５４ａは、負電源へのＥＳＤ電流の戻り経路を実装するために、ローカルＮ＋ソース拡散１０６ａおよびＰ＋拡散１０４ａに近接して追加される。本構造の詳細な動作は、Ｐｈｉｌｉｐｐｅ Ｄｅｖａｌ、Ｍａｒｉｊａ Ｆｅｒｎａｎｄｅｚ、およびＰａｔｒｉｃｋ Ｂｅｓｓｅｕｘによる共同所有の米国公開第２０１３／００２０６４６Ａ１号「Ｍｕｌｔｉ−Ｃｈａｎｎｅｌ Ｈｏｍｏｇｅｎｏｕｓ Ｐａｔｈ ｆｏｒ Ｅｎｈａｎｃｉｎｇ Ｍｕｔｕａｌ Ｔｒｉｇｇｅｒｉｎｇ ｏｆ Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ Ｆｉｎｇｅｒｓ」に説明される。

ドレイン側では、Ｎ＋拡散ローカルドレイン１０６ｂおよびＰ＋拡散１０４ｂは、もはやドレイン出力にではなく、ドレイン側分散ドレイン接続に接続される。ドレイン出力に接続されるＮ＋拡散１５６ｂおよびＰ＋拡散１５４ｂは、出力ドレイン電流を収集するために、ローカルＮ＋ドレイン拡散１０６ｂおよびＰ＋拡散１０４ｂに近接して追加される。前述のように、本構造は、負ＥＳＤ放電の間、アクティブである。

前述のＥＳＤ改良技法の任意の並列組み合わせが、集積回路設計の当業者および本開示の利益を有する者によって適用されてもよく、本明細書に検討される。

一見、提案される構造は、対称であって、したがって、ＥＳＤ事象の場合、同一の正および負閾値を有するはずである。しかしながら、アクティブｎＤＭＯＳ区分および逆阻止区分のゲート駆動は、異なる。アクティブｎＤＭＯＳは、そのゲートを外部ドライバを通して制御させる一方、逆阻止区分内で使用されるｎＤＭＯＳは、そのゲートを、直接あるいはレジスタまたはトリガ回路を通した出力である、そのソース／ボディに結び付けさせる。したがって、アクティブ区分内で使用されるｎＤＭＯＳのゲートおよび逆阻止区分内で使用されるｎＤＭＯＳのゲートによって被られるインピーダンスは、異なる。集積回路設計の当業者および本開示の利益を有する者は、ＥＳＤ保護として使用されるｎＭＯＳまたはｎＤＭＯＳ（ｐＭＯＳまたはｐＤＭＯＳ）のゲートによって被られるインピーダンスが、保護のトリガ点に若干影響を及ぼすことを把握するであろう。本ゲートインピーダンス差異の結果、正および負ＥＳＤ事象に対するトリガ電圧は、完全に対称ではなく、若干異なるであろう。

従来のバルクプロセスの場合、前述の技法は、ｎＤＭＯＳのみに適用され得る。しかし、三重ウェル、マルチウェル、またはＳＯＩプロセスの場合、ｐＤＭＯＳにも同様に適用される。図４および以下の説明は、本技法がｐＤＭＯＳのためにどのように実装され得るかを図示および説明する。

図４を参照すると、描写されるのは、本開示のさらに別の具体的例示的実施形態による、ＥＳＤ保護および逆電圧ダイオード阻止ｐＤＭＯＳ出力ドライバセルの概略断面立面図である。深Ｐ−ウェル４１４は、Ｎ−ボディ４０２（ａ，ｂ）として使用される、第１および第２の浅Ｎ−ウェルを備えてもよく、各Ｎ−ボディ４０２は、ソース、薄絶縁酸化物４２０（ａ，ｂ）、および酸化物４２０（ａ，ｂ）にわたる絶縁ゲート４１０（ａ，ｂ）として、Ｎ−ボディ４０２（ａ，ｂ）およびＰ＋拡散４０６（ａ，ｂ）への接続のためのＮ＋拡散４０４（ａ，ｂ）を有する。典型的には、図４に示されるｐＤＭＯＳセルのソース４０６ａおよびボディ４０４ａは、正電源に接続され得る一方、ボディ４０４ｂ（および、ソース４０６ｂ）は、直列逆阻止ダイオード４３４のカソード出力である。深Ｐ−ウェル４１４の下方に構築されるＮ−型埋込層（ＮＢＬ）４１６レイアウトは、ｐＤＭＯＳセルの底部を全体的基板から隔離する一方、ＨＶ Ｎ−ウェル（または、深Ｎ−ウェル）４１８は、その両側に隔離を提供する。

ここでは、再び、コンパクト構造が、好ましくあり得る。しかしながら、ｎＤＭＯＳ構造に関して前述されたように、Ｐ＋拡散４０８（破線）が、同様に、Ｐｈｉｌｉｐｐｅ Ｄｅｖａｌ、Ｍａｒｉｊａ Ｆｅｒｎａｎｄｅｚ、およびＰａｔｒｉｃｋ Ｂｅｓｓｅｕｘによる共同所有の米国公開第２０１３／００２０６４６Ａ１号「Ｍｕｌｔｉ−Ｃｈａｎｎｅｌ Ｈｏｍｏｇｅｎｏｕｓ Ｐａｔｈ ｆｏｒ Ｅｎｈａｎｃｉｎｇ Ｍｕｔｕａｌ Ｔｒｉｇｇｅｒｉｎｇ ｏｆ Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ Ｆｉｎｇｅｒｓ」に説明され、あらゆる目的のために、参照することによって本明細書に組み込まれる、トリガ技法を実装するとき、逆阻止ダイオードとｐＤＭＯＳドライバとの間の中間点へのローカルアクセスとして、またはローカル分散ベースコンタクトとして、挿入されてもよい。これは、ここでは、ＮＰＮデバイス（破線）のベースコンタクトである。

図４Ａおよび４Ｂを参照すると、組み合わせて描写されるのは、本開示のさらに別の具体的例示的実施形態による、コンパクトドレイン構造が維持される、マルチフィンガ構造における分散ベース接続を有する、ＥＳＤ保護および逆電圧ダイオード阻止ｐＤＭＯＳ出力ドライバセルの概略断面立面図である。ここでは、再び、本代替方法を用いて、ソース側に１つおよびドレイン側に１つの２つの分散ベース接続が、追加されてもよい。通常、本アプローチが適用されるとき、２つの分散ベース接続は、正および負ＥＳＤ事象間の挙動を可能な限り対称に保つために、実装されるであろう。

ソース側では、Ｐ＋拡散ローカルソース４０６ａおよびＮ＋拡散４０４ａは、もはや正電源にではなく、ソース側分散ベース接続に接続される。正電源に接続されるＰ＋拡散４５６ａおよびＮ＋拡散４５４ａは、正電源へのＥＳＤ電流の戻り経路を実装するために、ローカルＰ＋ソース拡散４０６ａおよびＮ＋拡散４０４ａに近接して追加される。本構造の詳細な動作は、Ｐｈｉｌｉｐｐｅ Ｄｅｖａｌ、Ｍａｒｉｊａ Ｆｅｒｎａｎｄｅｚ、およびＰａｔｒｉｃｋ Ｂｅｓｓｅｕｘによる共同所有の米国公開第２０１３／００２０６４６Ａ１号「Ｍｕｌｔｉ−Ｃｈａｎｎｅｌ Ｈｏｍｏｇｅｎｏｕｓ Ｐａｔｈ ｆｏｒ Ｅｎｈａｎｃｉｎｇ Ｍｕｔｕａｌ Ｔｒｉｇｇｅｒｉｎｇ ｏｆ Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ Ｆｉｎｇｅｒｓ」に説明される。本構造は、負ＥＳＤ放電事象の間、アクティブである。

ドレイン側では、Ｐ＋拡散ローカルドレイン４０６ｂおよびＮ＋拡散４０４ｂは、もはやドレイン出力にではなく、ドレイン側分散ドレイン接続に接続される。ドレイン出力に接続されるＰ＋拡散４５６ｂおよびＮ＋拡散４５４ｂは、出力ドレイン電流を収集するために、ローカルＰ＋ドレイン拡散４０６ｂおよびＮ＋拡散４０４ｂに近接して追加される。本構造は、正ＥＳＤ放電事象の間、アクティブである。

再び、前述の説明されるＥＳＤ改良技法の任意の並列組み合わせが、適用されてもよく、本明細書で検討される。

バルクプロセスに関する前述の説明は、現在使用されているＰ−型ウエハを指す。しかしながら、集積回路設計の当業者および本開示の利益を有する者が、それらをＮ−型ウエハにも適合し得ることも検討され、本開示の範囲内である。

図５を参照すると、描写されるのは、本開示のさらに別の具体的例示的実施形態による、ＳＯＩプロセスのためのＥＳＤ保護および逆電圧ダイオード阻止ｎＤＭＯＳ出力ドライバセルの概略断面立面図である。図５に示されるｎＤＭＯＳ出力ドライバセルは、図２および３に示され、本明細書に説明されるセルと実質的に同一に機能するが、ここでは、ＮＢＬ１１６は、埋込酸化物（ＢＯＸ）層５１６によって置換される一方、ＨＶ Ｎ−ウェル壁１１８は、深トレンチ隔離（ＤＴＩ）５１８によって置換される。

図６を参照すると、描写されるのは、本開示の別の具体的例示的実施形態による、ＳＯＩプロセスのためのＥＳＤ保護および逆電圧ダイオード阻止ｐＤＭＯＳ出力ドライバセルの概略断面立面図である。図６に示されるｐＤＭＯＳ出力ドライバセルは、図４に示され、本明細書に説明されるセルと実質的に同一に機能するが、ここでは、ＮＢＬ１１６は、ＢＯＸ層５１６によって置換される一方、ＨＶ Ｎ−ウェル壁１１８は、深トレンチ隔離（ＤＴＩ）５１８によって置換される。

通常、コンパクト構造が、好ましいであろう。しかしながら、ＥＳＤロバスト性をさらに改善するために、ローカル分散ベースコンタクト（破線Ｎ＋拡散３０８またはＰ＋拡散４０８）が、同様に、Ｐｈｉｌｉｐｐｅ Ｄｅｖａｌ、Ｍａｒｉｊａ Ｆｅｒｎａｎｄｅｚ、およびＰａｔｒｉｃｋ Ｂｅｓｓｅｕｘによる共同所有の米国公開第２０１３／００２０６４６Ａ１号「Ｍｕｌｔｉ−Ｃｈａｎｎｅｌ Ｈｏｍｏｇｅｎｏｕｓ Ｐａｔｈ ｆｏｒ Ｅｎｈａｎｃｉｎｇ Ｍｕｔｕａｌ Ｔｒｉｇｇｅｒｉｎｇ ｏｆ Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ Ｆｉｎｇｅｒｓ」に説明され、あらゆる目的のために、参照することによって本明細書に組み込まれる、トリガ技法を実装するとき、ローカル分散ベースコンタクトとして挿入されてもよい。

非ＳＯＩデバイスのための本明細書に前述のゲートトリガ改良技法ならびに相互フィンガトリガ改良技法は全て、ＳＯＩデバイスに対しても同様に適用されてもよい。

便宜上、前述の図および説明では、マルチフィンガ構造内の提案されるＥＳＤ解決策の縁における終端ボディは、常時、ソースボディ終端である。レイアウト規則および設計制約に応じて、マルチフィンガ構造内の提案されるＥＳＤ解決策の縁における終端ボディは、ドレインまたはソース終端のいずれかであり得ることに留意されたい。

前述の実施形態の全てに対して、接地ゲート構成内のＤＭＯＳの真性ドレイン／ボディダイオードが、逆阻止ダイオードを実装するために使用される。その目的は、ＥＳＤ事象の間のＧＧＭＯＳの性能を有益に向上させることである。しかしながら、ＤＭＯＳは、常時、オフであって、したがって、除去されてもよい。したがって、逆阻止ｎＤＭＯＳの場合、ゲート１１０ｂおよびＮ＋拡散１０６ｂの両方またはゲート１１０ｂのみが、除去されてもよい。これは、加工面積の節約に役立つであろうが、ＥＳＤ性能に悩まされ得る。より高い面積節約は、ゲート１１０ｂおよびＮ＋拡散１０６ｂの両方が除去されるときに達成されるであろう。しかしながら、Ｎ＋拡散１０６ｂを保つことは、良好なＥＳＤ性能を保つことに役立ち得る。

同様に、逆阻止ｐＤＭＯＳの場合、ゲート４１０ｂおよびＮ＋拡散４０６ｂの両方またはゲート４１０ｂのみが、除去されてもよい。再び、より高い加工面積節約は、ゲート４１０ｂおよびＰ＋加工４０６ｂの両方が除去されるときに達成されるであろう。しかしながら、Ｐ＋拡散４０６ｂを保つことは、良好なＥＳＤ性能を保つことに役立ち得る。

ＤＭＯＳトランジスタのフローティングダイオード２３４としての使用は設計規則において、完全に普通ではなく、多くの場合、禁止されている。したがって、従来の設計は、プロセスにおいて、既存のダイオードを使用するであろう。種々の実施形態によると、提案されるような保護回路は、ＥＳＤ事象の間、ＧＧｎＤＭＯＳ（ＧＧｐＭＯＳ）能力から利益を享受するために、そのような設計規則に違反する。駆動能力、対称ＳＣＲ挙動、および非常にコンパクトな構造を得るために、中央ドレインＤＭＯＳのドレイン／ボディ接合のうちの１つを逆阻止ダイオードとして使用する、さらなるステップは、本明細書に説明される種々の実施形態に従って、なおいっそう非自明性である。

全体的直列抵抗、言い換えると、ＨＶｎＭＯＳデバイス２３６および逆阻止ダイオード２３４の抵抗は、最小である。シリコン制御整流素子（ＳＣＲ）挙動は、本構造に固有であって、良好なＥＳＤロバスト性を伴う自己保護セルをもたらす。さらに、正および負ＥＳＤ事象のための対称構造が、提供され得る。ＨＶｎＭＯＳデバイス２３６と逆阻止ダイオード２３４との間にルーティングは必要なく、単一ドリフト領域が、ＨＶｎＭＯＳデバイス２３６および逆阻止ダイオード２３４の両方のために提供され得、間隔は、ＨＶｎＭＯＳデバイス２３６と逆阻止ダイオード２３４との間に必要ない。さらに、本レイアウトは、非常にコンパクトかつコスト効率的な構造をもたらす。本構造は、ＳＯＩプロセスと互換性があり、ＳＯＩ加工プロセスを用いて、ｎＤＭＯＳおよびｐＤＭＯＳの両方に適用されてもよい。

以下の利点が、種々の実施形態に従って提供されてもよい。非常にコンパクトなハイブリッドＥＳＤ保護が、ＥＳＤ自己保護セルによって提供されてもよく、所与の幅（最小ドリフト間隔）に対して最小ドレインおよび逆阻止ダイオード２３４直列抵抗を有する、主要オープンドレインドライバ出力２３２および逆阻止ダイオード２３４を含んでもよい。セルは、正および負ＥＳＤ事象の両方に対して略対称である。保護回路は、明確なＤＣ挙動およびＥＳＤロバスト性を伴う、非常にコスト効果的なセル内で非常にコンパクトであり得る。

本開示の実施形態が、本開示の例示的実施形態を参照して描写、説明、および定義されたが、そのような参照は、本開示の制限を含意するものではなく、そのような制限が、推測されるものでもない。開示される主題は、当業者および本開示の利点を有する者に想起されるであろうような形態および機能における多数の修正、改変、および均等物が可能である。本開示の描写および説明される実施形態は、実施例にすぎず、本開示の範囲の包括的なものではない。

Claims (69)

1. 静電放電保護を有するオープンドレイン出力ドライバセルであって、
   Ｎ−ウェルと、
   前記Ｎ−ウェル内に拡散される第１のＰ−ボディであって、第１のＰ＋拡散および第１のＮ＋拡散を備える、第１のＰ−ボディと、
   前記Ｎ−ウェル内に拡散される第２のＰ−ボディであって、第２のＰ＋拡散および第２のＮ＋拡散を備える、第２のＰ−ボディと、
   前記第１のＰ−ボディの一部および前記Ｎ−ウェルの一部にわたる第１のゲートおよび第１の絶縁酸化物であって、前記第１のゲートは、前記出力ドライバセルの制御を提供する、第１のゲートおよび第１の絶縁酸化物と、
   前記第２のＰ−ボディの一部および前記Ｎ−ウェルの一部にわたる第２のゲートおよび第２の絶縁酸化物と、
   を備え、
   前記第１のＰ＋拡散および前記第１のＮ＋拡散は、ともに接続され、前記出力ドライバセルのためのソースおよびボディコンタクトを提供し、
   前記第２のＰ＋拡散、前記第２のＮ＋拡散、および前記第２のゲートは、ともに接続され、前記出力ドライバセルのためのドレインを提供し、
   静電放電（ＥＳＤ）および逆電圧保護ダイオードは、前記第１および第２のＰ−ボディ間に形成される、オープンドレイン出力ドライバセル。
2. 前記第２のゲートは、レジスタを通して、前記第２のＰ＋拡散および前記第２のＮ＋拡散に接続される、請求項１に記載のオープンドレイン出力ドライバセル。
3. 前記第２のゲートは、トリガ回路を通して、前記第２のＰ＋拡散および前記第２のＮ＋拡散に接続される、請求項１に記載のオープンドレイン出力ドライバセル。
4. 前記２つのＰ−ボディの領域間のＮ−ウェル領域は、共通ドリフト領域を作成する、請求項１に記載のオープンドレイン出力ドライバセル。
5. 前記２つのＰ−ボディ領域間のＮ−ウェル共通ドリフト領域は、拡散コンタクトを有さず、それによって、その構造を可能な限り狭小化する、請求項４に記載のオープンドレイン出力ドライバセル。
6. Ｎ＋拡散コンタクトが、前記Ｎ−ウェル共通ドリフト領域の中に挿入される、請求項４に記載のオープンドレイン出力ドライバセル。
7. Ｎ＋拡散コンタクトが、前記Ｎ−ウェル共通ドリフト領域の中に挿入され、前記Ｎ−ウェル共通ドリフト領域へのアクセスを提供する、請求項６に記載のオープンドレイン出力ドライバセル。
8. Ｎ＋拡散コンタクトが、前記Ｎ−ウェル共通ドリフト領域の中に挿入され、分散ベース接続に接続される、請求項６に記載のオープンドレイン出力ドライバセル。
9. 前記第１のＰ＋拡散および前記第１のＮ＋拡散は、負電源に接続される、請求項１に記載のオープンドレイン出力ドライバセル。
10. 前記第１のＰ＋拡散および前記第１のＮ＋拡散は、ソース側分散ベースに接続される、請求項１に記載のオープンドレイン出力ドライバセル。
11. 第３のＰ＋拡散および第３のＮ＋拡散をさらに備える、請求項１０に記載のオープンドレイン出力ドライバセル。
12. 前記第３のＰ＋拡散および前記第３のＮ＋拡散は、負電源に接続される、請求項１１に記載のオープンドレイン出力ドライバセル。
13. 前記第２のＰ＋拡散および前記第２のＮ＋拡散は、前記オープンドレイン出力に接続される、請求項１に記載のオープンドレイン出力ドライバセル。
14. 前記第２のＰ＋拡散および前記第２のＮ＋拡散は、ドレイン側分散ベースに接続される、請求項１に記載のオープンドレイン出力ドライバセル。
15. 第４のＰ＋拡散および第４のＮ＋拡散をさらに備える、請求項１４に記載のオープンドレイン出力ドライバセル。
16. 前記第４のＰ＋拡散および前記第４のＮ＋拡散は、前記オープンドレイン出力に接続される、請求項１５に記載のオープンドレイン出力ドライバセル。
17. 前記Ｎ−ウェルは、Ｎ−型埋込層（ＮＢＬ）上に加工される、請求項１に記載のオープンドレイン出力ドライバセル。
18. 前記Ｎ−ウェルを囲繞する高電圧ウェルをさらに備える、請求項１に記載のオープンドレイン出力ドライバセル。
19. 前記Ｎ−ウェルは、Ｐ−型基板上に加工される、請求項１に記載のオープンドレイン出力ドライバセル。
20. 前記Ｎ−ウェルは、Ｐ−型ウエハ上に加工される、請求項１に記載のオープンドレイン出力ドライバセル。
21. 前記Ｎ−ウェルは、埋込酸化物（ＢＯＸ）層上に加工される、請求項１に記載のオープンドレイン出力ドライバセル。
22. 請求項１に記載のオープンドレイン出力ドライバセルを備える、ローカルインターコネクトネットワーク（ＬＩＮ）バスドライバ。
23. 静電放電保護を有するオープンドレイン出力ドライバセルであって、
    Ｐ−ウェルと、
    前記Ｐ−ウェル内に拡散される第１のＮ−ボディであって、第１のＮ＋拡散および第１のＰ＋拡散を備える、第１のＮ−ボディと、
    前記Ｐ−ウェル内に拡散される第２のＮ−ボディであって、第２のＮ＋拡散および第２のＰ＋拡散を備える、第２のＮ−ボディと、
    前記第１のＮ−ボディの一部および前記Ｐ−ウェルの一部にわたる第１のゲートおよび第１の絶縁酸化物であって、前記第１のゲートは、前記出力ドライバセルの制御を提供する、第１のゲートおよび第１の絶縁酸化物と、
    前記第２のＮ−ボディの一部および前記Ｐ−ウェルの一部にわたる第２のゲート構造および第２の絶縁酸化物と、
    を備え、
    前記第１のＮ＋拡散および前記第１のＰ＋拡散は、ともに接続され、前記出力ドライバセルのためのソースおよびボディコンタクトを提供し、
    前記第２のＮ＋拡散、前記第２のＰ＋拡散、および前記第２のゲートは、ともに接続され、前記出力ドライバセルへのドレイン接続を提供し、
    静電放電（ＥＳＤ）および逆電圧保護ダイオードが、前記第１および第２のＮ−ボディ間に形成される、オープンドレイン出力ドライバセル。
24. 前記第２のゲートは、レジスタを通して、前記第２のＮ＋拡散および前記第２のＰ＋拡散に接続される、請求項２３に記載のオープンドレイン出力ドライバセル。
25. 前記第２のゲートは、トリガ回路を通して、前記第２のＮ＋拡散および前記第２のＰ＋拡散に接続される、請求項２３に記載のオープンドレイン出力ドライバセル。
26. 前記２つのＮ−ボディ領域間のＰ−ウェル領域は、共通ドリフト領域を作成する、請求項２３に記載のオープンドレイン出力ドライバセル。
27. 前記２つのＮ−ボディ領域間のＰ−ウェル共通ドリフト領域は、拡散コンタクトを有さず、それによって、その構造を可能な限り狭小化する、請求項２６に記載のオープンドレイン出力ドライバセル。
28. Ｐ＋拡散コンタクトは、前記Ｐ−ウェル共通ドリフト領域の中に挿入される、請求項２６に記載のオープンドレイン出力ドライバセル。
29. Ｐ＋拡散コンタクトは、前記Ｐ−ウェル共通ドリフト領域の中に挿入され、前記Ｐ−ウェル共通ドリフト領域へのアクセスを提供する、請求項２８に記載のオープンドレイン出力ドライバセル。
30. Ｐ＋拡散コンタクトは、前記Ｐ−ウェル共通ドリフト領域の中に挿入され、分散ベース接続に接続される、請求項２８に記載のオープンドレイン出力ドライバセル。
31. 前記第１のＰ＋拡散および前記第１のＮ＋拡散は、正電源に接続される、請求項２３に記載のオープンドレイン出力ドライバセル。
32. 前記第１のＰ＋拡散および前記第１のＮ＋拡散は、ソース側分散ベースに接続される、請求項２３に記載のオープンドレイン出力ドライバセル。
33. 第３のＰ＋拡散および第３のＮ＋拡散をさらに備える、請求項３２に記載のオープンドレイン出力ドライバセル。
34. 前記第３のＰ＋拡散および前記第３のＮ＋拡散は、正電源に接続される、請求項３３に記載のオープンドレイン出力ドライバセル。
35. 前記第２のＰ＋拡散および前記第２のＮ＋拡散は、前記オープンドレイン出力に接続される、請求項２３に記載のオープンドレイン出力ドライバセル。
36. 前記第２のＰ＋拡散および前記第２のＮ＋拡散は、ドレイン側分散ベースに接続される、請求項２３に記載のオープンドレイン出力ドライバセル。
37. 第４のＰ＋拡散および第４のＮ＋拡散をさらに備える、請求項３６に記載のオープンドレイン出力ドライバセル。
38. 前記第４のＰ＋拡散および前記第４のＮ＋拡散は、前記オープンドレイン出力に接続される、請求項３７に記載のオープンドレイン出力ドライバセル。
39. 前記Ｐ−ウェルは、Ｎ−型埋込層（ＮＢＬ）上に加工される、請求項２３に記載のオープンドレイン出力ドライバセル。
40. 前記Ｐ−ウェルを囲繞する高電圧ウェルをさらに備える、請求項２３に記載のオープンドレイン出力ドライバセル。
41. 前記Ｐ−ウェルは、Ｎ−型基板上に加工される、請求項２３に記載のオープンドレイン出力ドライバセル。
42. 前記Ｐ−ウェルは、Ｎ−型ウエハ上に加工される、請求項２３に記載のオープンドレイン出力ドライバセル。
43. 前記Ｐ−ウェルは、埋込酸化物（ＢＯＸ）層上に加工される、請求項２３に記載のオープンドレイン出力ドライバセル。
44. 集積回路デバイスのための保護回路であって、
    ２つのソース領域および関連付けられたゲートを備える、セルを備え、第１のソース領域は、負電源電圧に接続されるように構成され、そのゲートは、制御信号によって駆動され、前記第２のソース領域は、そのゲートと接続され、前記第２のソース領域は、前記セルのドレイン出力として作用する、保護回路。
45. 前記セルは、高電圧ウェル内に配列される、請求項４４に記載の保護回路。
46. 前記セルの下に配列される埋込層をさらに備える、請求項４５に記載の保護回路。
47. 前記第２のソース領域は、逆阻止ダイオードを形成し、前記第１のソース領域は、前記逆阻止ダイオードと直列に結合されたＭＯＳトランジスタの一部である、請求項４４に記載の保護回路。
48. 前記第１および第２のソース領域は、第１の伝導性型のウェル内に配列され、その中に前記第１および第２の伝導性型のコンタクトゾーンが埋め込まれる、第２の伝導性型のボディを備える、請求項４４に記載の保護回路。
49. ソース領域のコンタクトゾーンは、金属層に接続される、請求項４８に記載の保護回路。
50. 前記コンタクトゾーンは、金属ビアを用いて前記金属層に接続される、請求項４９に記載の保護回路。
51. 前記第１および第２のゲートは、スプリットゲートとして形成される、請求項４４に記載の保護回路。
52. 集積回路デバイスのための保護回路であって、
    共通ドレイン領域および２つのソース領域および関連付けられたゲートを伴う２つの横型ＭＯＳトランジスタを備える、セルであって、前記２つの横型ＭＯＳトランジスタの第１のＭＯＳトランジスタは、前記第１のソース領域を介して、供給電圧に接続されるように構成され、そのゲートは、制御信号によって駆動され、前記第２のＭＯＳトランジスタは、ダイオードとして接続される、セルを備え、
    前記ゲートは、前記第２のソース領域と結合され、
    前記第２のソース／ボディ領域は、前記セルのドレイン出力として作用する、
    保護回路。
53. 前記共通ドレイン領域は、接続されないままである、請求項５２に記載の保護回路。
54. 前記第２のＭＯＳトランジスタは、前記第１のＭＯＳトランジスタと直列の逆阻止ダイオードを形成する、請求項５２に記載の保護回路。
55. 共通ドレイン領域は、前記逆阻止ダイオードとして機能する、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間の中間点へのアクセスを提供するように適合される、請求項５４に記載の保護回路。
56. 前記セルは、高電圧ウェル内に配列される、請求項５２に記載の保護回路。
57. 前記セルの下に配列される埋込層をさらに備える、請求項５６に記載の保護回路。
58. 前記第１および第２のソース領域は、第１の伝導性型のウェル内に配列され、その中に前記第１および第２の伝導性型のコンタクトゾーンが埋め込まれる、第２の伝導性型のボディを備える、請求項５２に記載の保護回路。
59. ソース領域のコンタクトゾーンは、金属層に接続される、請求項５８に記載の保護回路。
60. 前記コンタクトゾーンは、金属ビアを用いて前記金属層に接続される、請求項５９に記載の保護回路。
61. 前記第１および第２のＭＯＳトランジスタのゲートは、スプリットゲートとして形成される、請求項５２に記載の保護回路。
62. 前記供給電圧は、正である、請求項５２に記載の保護回路。
63. 前記供給電圧は、負である、請求項５２に記載の保護回路。
64. 静電放電保護を有するオープンドレイン出力ドライバセルであって、
    Ｎ−ウェルと、
    前記Ｎ−ウェル内に拡散される第１のＰ−ボディであって、第１のＰ＋拡散および第１のＮ＋拡散を備える、第１のＰ−ボディと、
    前記Ｎ−ウェル内に拡散される第２のＰ−ボディであって、第２のＰ＋拡散を備える、第２のＰ−ボディと、
    前記第１のＰ−ボディの一部および前記Ｎ−ウェルの一部にわたるゲートおよび絶縁酸化物であって、前記ゲートは、前記出力ドライバセルの制御を提供する、ゲートおよび絶縁酸化物と、
    を備え、
    前記第２のＰ＋拡散は、前記出力ドライバセルへの接続を提供し、
    静電放電（ＥＳＤ）および逆電圧保護ダイオードは、前記第１および第２のＰ−ボディ間に形成される、オープンドレイン出力ドライバセル。
65. 第２のＮ＋拡散は、前記第２のＰ−ボディの中に実装される、請求項６４に記載の保護回路。
66. 前記第２のＰ＋拡散および前記第２のＮ＋拡散は、ともに接続され、前記ドライバセルの出力のための接続を提供する、請求項６５に記載の保護回路。
67. 静電放電保護を有するオープンドレイン出力ドライバセルであって、
    Ｐ−ウェルと、
    前記Ｐ−ウェル内に拡散される第１のＮ−ボディであって、第１のＰ＋拡散および第１のＮ＋拡散を備える、第１のＮ−ボディと、
    前記Ｐ−ウェル内に拡散される第２のＮ−ボディであって、第２のＮ＋拡散を備える、第２のＮ−ボディと、
    前記第１のＮ−ボディの一部および前記Ｐ−ウェルの一部にわたるゲートおよび絶縁酸化物であって、前記ゲートは、前記出力ドライバセルの制御を提供する、ゲートおよび絶縁酸化物と、
    を備え、
    前記第２のＮ＋拡散は、前記出力ドライバセルへの接続を提供し、
    静電放電（ＥＳＤ）および逆電圧保護ダイオードが、前記第１および第２のＮ−ボディ間に形成される、オープンドレイン出力ドライバセル。
68. 第２のＰ＋拡散は、前記第２のＮ−ボディの中に実装される、請求項６７に記載の保護回路。
69. 前記第２のＰ＋拡散および前記第２のＮ＋拡散は、ともに接続され、前記ドライバセルの出力のための接続を提供する、請求項６８に記載の保護回路。
    
    

Images