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TWI608485B - 電阻式記憶體的讀寫控制裝置 - Google Patents

電阻式記憶體的讀寫控制裝置 Download PDF

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TWI608485B
TWI608485B TW105117896A TW105117896A TWI608485B TW I608485 B TWI608485 B TW I608485B TW 105117896 A TW105117896 A TW 105117896A TW 105117896 A TW105117896 A TW 105117896A TW I608485 B TWI608485 B TW I608485B
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黃鵬如
張玲月
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Description

電阻式記憶體的讀寫控制裝置
本發明係涉及非揮發性記憶體(non-volatile memory)領域，更詳而言之，係指一種電阻式記憶體(resistive type memory)，也就是利用一會因電流通過方向不同而改變其電阻值特性的元件所組成的記憶體，例如磁阻式隨機存取記憶體(Magnetic random access memory；MRAM)或可變電阻式隨機存取記憶體(resistive random access memory；RRAM或ReRAM)的讀寫控制裝置。
電阻式記憶體(resistive type memory)是一種非揮發性記憶體(non-volatile memory)，其是以電阻特性儲存資料，例如MRAM之元件是以磁性穿隧接面(magnetic tunnel junction；MTJ)為主，主要利用電子的自旋特性，透過磁性結構中自由層的磁化方向不同所產生之電阻變化來記錄資料的「0」與「1」。
前述MRAM的基礎核心記憶元(bit cell)是由一個磁性穿隧界面(Magnetic Tunnel Junction，以下簡稱MTJ)元件及一個開關電晶體構成，該MTJ元件就如同一個可變電阻。對記憶元寫入資料「1」或「0」的動作是由通過MTJ元件的電流方向決定，例如電流由位元線(Bit Line；BL)流至源極線(Source Line；SL)，會使MTJ元件的電阻值變小，是為寫入資料「0」，電流由SL流至BL，會使MTJ元件的電阻值變大，是為寫入資料「1」。
如圖1A所示，其為現有電阻式記憶體的讀寫電路架構示意圖，該電路架構包括：用以決定對記憶元陣列10的某行某列的記憶元進行讀寫控制的位址解碼器11、SL驅動電路12、BL驅動電路13以及具有電流感測比較放大器(current Sense Amplifier；SA)的讀檢測單元14，該位址解碼器11的行選擇信號(CS0b~CSnb以及CS0~CSn)分別輸出到源極線選擇多工器組140以及位元線選擇多工器組141，該源極線選擇多工器組140以及位元線選擇多工器組141中的各選擇多工器係由PMOS及NMOS並聯所組成，由該位址解碼器11控制哪一個選擇多工器以及哪一條字元線被打開，以選擇被執行讀寫操作的記憶元。在此須提出說明的是，因應所欲傳遞的電壓信號包括：高準位信號(例如電源信號VDD)以及低準位信號(例如接地信號GND)，故於該圖1A中，該多工器採用前述PMOS及NMOS的並聯形式，但並不以此為限，若所欲傳遞的電壓信號只需在VDD-Vth以下時，則會採用NMOS的單一元件形式，換言之，端視實施型態而定。
如果欲對某一個記憶元寫入資料「0」，電流由位元線驅動電路13的電源端(即電源信號VDD)流經位元線驅動電路13的一PMOS電晶體，經過總位元線(Global BL)並通過位元線選擇多工器組141中的某一個選擇多工器，穿過選到的記憶元(透過字元線驅動電路15所輸出的字元線WL0~WLm以及前述行選擇信號進行選擇)，再經過源極線選擇多工器組140中的某一個多工器，最後經過總源極線(Global SL)到達源極線驅動電路12並經過一NMOS電晶體而到接地端(即接地信號GND)，如圖1A所示的寫入資料「0」的電流路徑WP0；相對的，如果欲對某一個記憶元寫入資料「1」，電流由源極線驅動電路12的電源端(即電源信號VDD)流經源極線驅動電路12的一PMOS電晶體，經過源極線選擇多工器組140中的某一個選擇多工器，穿過選到的記憶元，再經過位元線選擇多工器組141 中的某一個選擇多工器，最後到達BL驅動電路13並經過一NMOS電晶體而到接地端，如圖1B所示的寫入信號「1」的電流路徑WP1；還有，如圖1C所示，用以顯示對某行某列的記憶元進行讀取操作的電流路徑RP，如果欲讀取某一個記憶元儲存的資料，需將該記憶元所屬的源極線透過源極線選擇多工器組140中的某一個選擇多工器到達總源極線(Global SL)再經過一NMOS電晶體而到接地端，而該記憶元所屬的位元線則是經過位元線選擇多工器組141中的某一個選擇多工器到達總位元線(Global BL)再接到SA的一輸入端。電流路徑WP0及WP1由電源端到接地端，途中至少必需經過2個PMOS電晶體及2個NMOS電晶體，若是位元線選擇多工器組141及源極線選擇多工器組140使用2個以上的電晶體串接或是源極線驅動電路12及位元線驅動電路13設計得更複雜，則更可能會需要經過更多的MOS電晶體。
以MRAM為例，尺寸100nm的MTJ元件的寫入電流需大於600μA，若是電流路徑WP0及WP1流經的電晶體數越多，勢必要增大各個電晶體尺寸才可達到所需的電流大小。舉例而言，若是位元線選擇多工器組141中的各多工器由一個電晶體改為兩個電晶體串接，則這兩個電晶體皆必須增大為原本尺寸的兩倍，才可維持一樣的電流驅動能力，而增大尺寸也會增加讀寫路徑上的雜散電容，耗流也會因此增加，甚而記憶體讀寫速度會因此而下降。
因此，如何提出一種新的電阻式記憶體的讀寫電路，以克服習知電阻式記憶體讀寫電路存在的缺失，實已成為目前業界亟待攻克之難題。
鑒於上述習知技術的缺失，本發明之目的在於提出一種電阻式記憶體(resistive type Memory)的讀寫控制裝置，用以減少在進行寫入資料的過程中所流經電晶體的數量，因而有效減少耗電及降低成本。
為達上述及其他目的，本發明提出一種電阻式記憶體的讀寫控制裝置，該讀寫控制裝置包括：位址解碼器，用以輸出行選擇信號(CS0b~CSnb)以及列選擇信號；字元線驅動電路，用以依據該位址解碼器所輸出的列選擇信號來切換及選擇一字元線，以輸出字元線信號；位元線驅動電路，用以依據該位址解碼器所輸出的行選擇信號來切換及選擇一位元線，以輸出位元線信號，其包括：至少一第一邏輯單元、至少一個PMOS電晶體及一個NMOS電晶體串接所組成的第一電晶體組以及一與該第一電晶體組之NMOS電晶體之源極連接的導引電晶體，該第一邏輯單元的輸出端與該PMOS電晶體及NMOS電晶體之閘極連接，且該第一邏輯單元的一對輸入端分別是用以接收該行選擇信號(CS0b~CSnb)以及用以決定是否執行寫入資料「0」的控制信號(write0)，而該第一電晶體組的PMOS電晶體與NMOS電晶體的汲極相連接以作為該位元線；源極線驅動電路，用以依據該位址解碼器所輸出的行選擇信號來切換及選擇源極線及輸出源極線信號，其包括：至少一第二邏輯單元以及至少一個PMOS電晶體及一個NMOS電晶體串接所組成的第二電晶體組，該第二邏輯單元的輸出端與該第二電晶體組之PMOS電晶體與NMOS電晶體的閘極連接，該第二邏輯單元的一對輸入端分別用以接收該行選擇信號(CS0b~CSnb)以及用以決定是否執行寫入資料「1」的控制信號(write1)，而該第二電晶體組的PMOS電晶體與NMOS電晶體的汲極相連接以作為該源極線；至少一記憶元，該記憶元由串聯的一可變電阻元件與一第三電晶體組成，該第三電晶體的源極與該源極線連接，該可變電阻 元件相對於其與該第三電晶體之汲極連接的另一端則與該位元線連接，而該第三電晶體的閘極用以接收該字元線驅動電路所輸出的字元線信號；以及讀檢測單元，具有一感測比較放大器，該感測比較放大器的一輸入端與該位元線驅動電路的所有位元線相連之一總位元線連接；其中，於該第二邏輯單元接收到用以判斷需執行寫入資料「1」的控制信號(write1)以及該行選擇信號的輸入時，該第二邏輯單元連接的第二電晶體組之PMOS電晶體因而打開，而該第一邏輯單元接收到用以判斷不需執行寫入資料「0」的控制信號(write0)以及該行選擇信號的輸入時，該第一邏輯單元連接的第一電晶體組之NMOS電晶體因而打開，則寫入資料「1」的電流路徑為先通過第二電晶體組之該開啟的PMOS電晶體，經過該位址解碼器之列選擇信號所選到的記憶元，並流至第一電晶體組之該開啟的NMOS電晶體且通過該導引電晶體P而接地；或於該第一邏輯單元接收到用以判斷需執行寫入資料「0」的控制信號(write0)以及該行選擇信號的輸入時，該第一邏輯單元連接的第一電晶體組之PMOS電晶體因而打開，而該第二邏輯單元接收到用以判斷不需執行寫入資料「1」的控制信號(write1)以及該行選擇信號的輸入時，該第二邏輯單元連接的第二電晶體組之NMOS電晶體因而打開，則寫入資料「0」的電流路徑為先通過第一電晶體組之該開啟的PMOS電晶體，經過該位址解碼器之列選擇信號所選到的記憶元，並流至第二電晶體組之該開啟的NMOS電晶體而接地；或於該第二邏輯單元接收到用以判斷不需執行寫入資料「1」的控制信號(write1)以及該行選擇信號的輸入時，該第二邏輯單元連接的第二電晶體組之NMOS電晶體因而打開，而該第一邏輯單元接收到用以判斷不需執行寫入資料「0」的控制信號(write0)以及該行選擇信號的輸入時，該第一邏輯單元連接的第一電晶體組之NMOS電晶體因而打開，則讀取電流路徑為由該感測比較放大 器的一輸入端通過相應第一電晶體組之該開啟的NMOS電晶體，經過該位址解碼器之列選擇信號所選到的記憶元，並流至該第二電晶體組之該開啟的NMOS電晶體而接地。
本發明電阻式記憶體的讀寫控制裝置中，前述第一邏輯單元以及第二邏輯單元為NOR閘；再者，前述行選擇信號係由一位址解碼器所輸出，前述字元線驅動電路、位元線驅動電路、源極線驅動電路均受控於該位址解碼器，其中於該電阻式記憶體處於待機(standby)時，或該源極線及位元線並非該行選擇信號所選到的記憶元所屬的源極線及位元線時，該源極線驅動電路或位元線驅動電路會將該源極線以及位元線分別預充電到與電源信號VDD相同的電位。
再者，前述本發明的讀寫控制裝置於讀取資料時會將該位元線的位元線電壓控制在例如0.2V或0.2V以下。
此外，本發明電阻式記憶體的讀寫控制裝置另一實施例中，前述第一邏輯單元以及第二邏輯單元為NAND閘；且於該電阻式記憶體處於待機(standby)時，或該源極線及位元線並非該行選擇信號所選到的記憶元所屬的源極線及位元線時，該源極線驅動電路或位元線驅動電路會將該位元線以及源極線分別預放電到與接地信號GND相同的電位。
綜上所述，本發明電阻式記憶體的讀寫控制裝置以流經較少的電晶體來完成資料寫入的操作，且在執行資料讀寫操作前也一併考量到位元線(BL)和源極線(SL)間的電位關係以使記憶元的可變電阻元件不會因兩端電壓差而受損(stress)或是寫入錯誤資料；還有，本發明也一併考量到在讀取操作的過程時，BL經過位元線驅動電路至總位元線(Global BL)，再接至讀檢測單元的電流感測比較放大器的輸入端，不需要在讀取時，額外設計位元線選擇多工器組或源極 線選擇多工器組，精簡設計及佈局的複雜度，因此，本發明電阻式記憶體的讀寫控制裝置提供一種低耗電及低成本的電阻式記憶體讀寫架構。
10,25‧‧‧記憶元陣列
11,23‧‧‧位址解碼器(address decoder)
12,22,22’‧‧‧源極線驅動電路
13,21,21’‧‧‧位元線驅動電路
14‧‧‧讀檢測單元
140‧‧‧源極線選擇多工器組
141‧‧‧位元線選擇多工器組
15,20‧‧‧字元線驅動電路
26‧‧‧讀檢測單元
BL0~BLn‧‧‧位元線
BLD0~BLDn‧‧‧第一電晶體組
CS0~CSn‧‧‧行選擇信號
CS0b~CSnb‧‧‧行選擇信號
L01~L0n‧‧‧第一邏輯單元
L20~L2n‧‧‧第一邏輯單元
L10~L1n‧‧‧第二邏輯單元
L30~L3n‧‧‧第二邏輯單元
MC00~MCmn‧‧‧記憶元
P‧‧‧導引電晶體
RP‧‧‧進行讀取操作的電流路徑
SA‧‧‧電流感測比較放大器
SL0~SLn‧‧‧源極線
SLD0~SLDn‧‧‧第二電晶體組
WL0~WLm‧‧‧字元線
WP0‧‧‧寫入信號「0」的電流路徑
WP1‧‧‧寫入信號「1」的電流路徑
圖1A用以說明習知電阻式記憶體電路架構下執行寫入信號「0」的電流路徑示意圖；圖1B為習知電阻式記憶體電路架構下執行寫入信號「1」的電流路徑示意圖；圖1C為習知電阻式記憶體電路架構下執行讀取操作的電流路徑示意圖；圖2A用以說明本發明電阻式記憶體的讀寫控制裝置一實施例的電路架構示意圖以及執行寫入信號「0」的電流路徑示意圖；圖2B用以說明本發明電阻式記憶體的讀寫控制裝置一實施例的電路架構示意圖以及執行寫入信號「1」的電流路徑示意圖；圖2C用以說明本發明電阻式記憶體的讀寫控制裝置一實施例的電路架構示意圖以及執行讀取操作的電流路徑示意圖；圖3用以說明本發明電阻式記憶體的讀寫控制裝置另一實施例的電路架構示意圖。
以下內容將搭配圖式，藉由特定的具體實施例說明本發明之技術內容，熟悉此技術之人士可由本說明書所揭示之內容輕易地了解本發明之其他 優點與功效。本發明亦可藉由其他不同的具體實施例加以施行或應用。本說明書中的各項細節亦可基於不同觀點與應用，在不背離本發明之精神下，進行各種修飾與變更。尤其是，於圖式中各個元件的比例關係及相對位置僅具示範性用途，並非代表本發明實施的實際狀況。
首先，如圖2A~2C所示，其用以說明本發明電阻式記憶體的讀寫控制裝置一實施例的電路架構示意圖，本實施例中，本發明電阻式記憶體的讀寫控制裝置包括：字元線(WL)驅動電路20、位元線(BL)驅動電路21、源極線(SL)驅動電路22、位址解碼器(address decoder)23以及由複數行記憶元及複數列記憶元所構成的記憶元陣列25。該字元線驅動電路20、位元線驅動電路21、源極線驅動電路22的動作均受控於該位址解碼器23，如圖所示的複數個第一邏輯單元(L00、L01~L0n)的一輸入端所示的行選擇信號CS0b~CSnb則來自於該位址解碼器23所輸出，用以輸出行選擇信號來選擇對該記憶元陣列25中的某一行記憶元進行讀寫操作。該字元線驅動電路20提供複數條字元線(WL0~WLm)，係依據該位址解碼器23所輸出的列選擇信號來選擇某一字元線以對複數列記憶元中的某一列記憶元進行讀寫操作。
該位元線驅動電路21以及源極線驅動電路22作為資料寫入的控制單元，即該位元線驅動電路21及源極線驅動電路22用以控制電流方向由位元線流向源極線，以對複數行記憶元中的某一行記憶元寫入資料「0」，或者控制電流方向由源極線流向位元線，以對複數行記憶元中的某一行記憶元寫入資料「1」，同時也需依據前述該字元線驅動電路20所輸出的字元線(WL0~WLm)以及位址解碼器23所輸出的行選擇信號(CS0b~CSnb)，而與該位元線驅動電路21或該源極線驅動電路22共同決定對該記憶元陣列25中的某一記憶元進行寫入資料「0」或資料「1」的操作。
該位元線驅動電路21包括：複數對由一個PMOS電晶體及一個NMOS電晶體串接組成的複數個第一電晶體組(BLD0~BLDn)以及複數個第一邏輯單元(L00、L01~L0n)，各該第一邏輯單元(L00、L01~L0n)的輸出端分別與各該第一電晶體組(BLD0~BLDn)的PMOS電晶體及NMOS電晶體之閘極連接，各該第一邏輯單元(L00、L01~L0n)的一對輸入端分別用以接收前述行選擇信號(CS0b~CSnb)以及用以決定是否執行寫入資料「0」的控制信號write0，且各該對串接的第一電晶體組(BLD0~BLDn)的PMOS電晶體及NMOS電晶體的汲極相連接並作為各條位元線(BL0~BLn)，透過前述行選擇信號(CS0b~CSnb)以及用以決定是否執行寫入資料「0」的控制信號write0使各該位元線(BL0~BLn)輸出位元線信號。
源極線驅動電路22包括複數對由一個PMOS電晶體及一個NMOS電晶體串接組成的複數個第二電晶體組(SLD0~SLDn)以及複數個第二邏輯單元(L10、L11~L1n)，各該複數個第二邏輯單元(L10、L11~L1n)的輸出端分別與各該對第二電晶體組(SLD0~SLDn)的PMOS電晶體及NMOS電晶體之閘極連接，各該第二邏輯單元(L10、L11~L1n)的一對輸入端分別用以接收前述行選擇信號(CS0b~CSnb)以及用以決定是否執行寫入資料「1」的控制信號write1，且各該對串接的第二電晶體組(SLD0~SLDn)的PMOS電晶體及NMOS電晶體的汲極相連接並作為各條源極線(SL0~SLn)，透過前述行選擇信號(CS0b~CSnb)以及用以決定是否執行寫入資料「1」的控制信號write1使各該源極線(SL0~SLn)輸出源極線信號。
該記憶元陣列25中的各記憶元(MC00~MCmn)由串聯的一可變電阻元件與一第三電晶體組成，該第三電晶體的源極與該源極線(SL0~SLn)連接，各該可變電阻元件相對於其與該第三電晶體之汲極連接的另一端則與該位元線 (BL0~BLn)連接，而該第三電晶體的閘極用以接收該字元線驅動電路20所輸出的字元線(WL0~WLm)。
以圖2A~2C為例，本實施例中，依據下表1所示的真值表內容，前述第一邏輯單元(L00、L01~L0n)以及第二邏輯單元(L10、L11~L1n)均採用NOR閘。為減少寫入電流所流經的電晶體，本發明相較於先前電路架構(如圖1A~1C所示)，是將位元線選擇多工器組141與位元線驅動電路13整合，而整合為如圖2A所示的位元線驅動電路21，以及將源極線驅動電路12與源極線選擇多工器組140整合，而整合為如圖2A所示的源極線驅動電路22。於記憶體待機(standby)時，或者位元線(BL)或源極線(SL)尚未被選到時，會將BL和SL分別預充電到與電源信號VDD相同的電位，補充說明的是，前述BL是指如圖2A~2C所示與該第一電晶體組(BLD0~BLDn)的PMOS電晶體及NMOS電晶體的汲極相連接的位元線(BL0~BLn)，而前述SL是指與該第二電晶體組(SLD0~SLDn)的PMOS電晶體及NMOS電晶體的汲極相連接的源極線(SL0~SLn)。當欲對記憶元寫入資料「0」，如圖2A所示的寫入信號「0」的電流路徑WP0，電流由位元線驅動電路21的電源端VDD流經一PMOS電晶體，經過位址解碼器所選到的記憶元，並流至源極線驅動電路22的一NMOS電晶體到接地端GND。前述寫入資料「0」的電流路徑只經過1個PMOS電晶體以及1個NMOS電晶體，因此，藉由本發明電阻式記憶體的讀寫控制裝置可減少流經電晶體的數量。
相對的，當欲對記憶元寫入資料「1」，如圖2B所示的寫入信號「1」的電流路徑WP1，電流由源極線驅動電路22的電源端VDD流經一PMOS電晶體，經過由位址解碼器所選到的記憶元，並流至位元線驅動電路的一NMOS電晶體到所有位元線相連之一總位元線(Global BL)，再經過NMOS導引電晶體P(其受控於寫入脈衝信號write pulse)到接地信號GND。前述寫入資料「1」的電 流路徑只經過1個PMOS電晶體以及2個NMOS電晶體，因此，藉由本發明電阻式記憶體的讀寫控制裝置可減少流經電晶體的數量。
詳而言之，前述電流路徑WP1比電流路徑WP0多了一個NMOS電晶體，也就是在寫入資料「1」時才開啟的導引電晶體P，目的即是要使進行讀取操作的電流路徑RP不需額外增加選擇多工器的電路。更進一步來說，由於在讀取操作時，如圖2C所示的電流路徑RP，需將被選中的源極線(SL0~SLn其中之一)拉至接地信號GND，被選中的位元線(BL0~BLn其中之一)則是需接至SA的一輸入端，但為了省電及節省電路空間的需求，通常是多條位元線(BL0~BLn)對應一個SA，故一般而言，各位元線(BL0~BLn)需先通過選擇多工器接至總位元線(Global BL)才接至SA(如圖1C所示的電流路徑RP)；而就本發明的讀寫裝置在進行讀取操作時，各源極線(SL0~SLn)於選中時需拉至接地信號GND電位的部分則可由各自所屬的第二電晶體組(SLD0~SLDn)的電路實現，而各位元線(BL0~BLn)部分則可利用其所屬的第一電晶體組(BLD0~BLDn)的電路先將選擇到的位元線(BL0~BLn其中之一)接到總位元線(Global BL)，再接到SA做信號比較，也就是說，當本發明的讀寫裝置在接收到用以判斷需執行寫入資料「0」的控制信號write0為低準位時(即該讀寫裝置處於需執行寫入資料「1」或是讀取read的狀態)，會讓選擇到的位元線(BL0~BLn其中之一)的BL信號通過所屬的第一電晶體組(BLD0~BLDn其中一組)的一NMOS電晶體(其閘極接到所屬的第一邏輯單元的輸出端，該NMOS電晶體亦包括習知技術在進行讀取操作時的選擇多工器的功能)傳到總位元線(Global BL)。其中當本發明的讀寫裝置在接收到用以判斷需執行寫入資料「1」的控制信號(write1)為低準位時(即該讀寫裝置處於需執行寫入資料「0」或是讀取read的狀態)，該源極線驅動電路22 自第二電晶體組(SLD0~SLDn)依據該位址解碼器23所選擇的一個第二電晶體組並令其NMOS電晶體開啟，主要是將選中的源極線拉至接地信號GND。
由上可知，本發明相較於先前電路架構(如圖1A~1C所示)，於寫入信號「1」的電流路徑位於位元線處增設了前述導引電晶體P，此外，將執行讀取操作的讀檢測單元26的SA的一個輸入端與位元線驅動電路21中的第一電晶體組(BLD0~BLDn)的各NMOS電晶體的源極分別連接，也就是與總位元線連接，從而可取代先前技術的位元線選擇多工器組141以及位元線驅動電路13。因此不需要在讀取時，額外設計位元線選擇多工器組，精簡設計及避免了佈局的複雜度。
補充說明的是，前述將BL和SL分別預充電到與電源信號VDD相同的電位(亦可放電到如圖3實施例所述的與接地信號GND相同的電位)，如此情況下，可使WL打開時，同條WL上的其餘未選到的記憶元的BL及SL仍維持在同一電位，對可變電阻元件不會造成因可變電阻元件兩端電壓變化而受損(stress)或寫入錯誤資料。
再者，請參閱圖3，其用以說明本發明電阻式記憶體的讀寫控制裝置另一實施例的電路架構示意圖，為簡化文字說明，本實施例僅說明與前述實施例不同處。本實施例與前述圖2A~2C不同處乃因於記憶體待機(standby)時， 或者位元線(BL)或源極線(SL)尚未被選到時，將BL和SL分別預放電到與接地信號GND相同電位的實施態樣下，依據下表2所示的真值表內容，該第一邏輯單元(L20、L21~L2n)以及第二邏輯單元(L30、L31~L3n)均採用NAND閘。當欲對某一記憶元寫入資料「0」，電流由位元線驅動電路21’的電源端VDD流經PMOS電晶體，經過位址解碼器選到的記憶元，並流至源極線驅動電路22’的NMOS電晶體到接地信號GND。前述寫入資料「0」的電流路徑只經過1個PMOS電晶體以及1個NMOS電晶體，因此，藉由本發明電阻式記憶體的讀寫控制裝置可減少流經電晶體的數量。
相對的，以圖3所示的實施例而言，當欲對某一記憶元寫入資料「1」，電流由源極線驅動電路22’的電源端VDD流經PMOS電晶體，經過由位址解碼器所選到的記憶元，並流至位元線驅動電路21’的NMOS電晶體到總位元線(Global BL)，再經過NMOS導引電晶體P到接地信號GND。前述寫入資料「1」的電流路徑只經過1個PMOS電晶體以及2個NMOS電晶體，因此，藉由本發明電阻式記憶體的讀寫控制裝置可減少流經電晶體的數量。
補充說明的是，為避免讀取操作時，各記憶元(MC00~MCmn)中的可變電阻元件電壓過高造成誤寫的動作，甚至還會造成可靠度的問題，上述兩實施例中，即如上表1以及上表2所示在讀取操作時，需將位元線BL接至SA的輸入端(SA input)，且本發明的位元線的電壓VBL控制在例如0.2V或0.2V以下的 電壓，一般而言，電阻式記憶體的讀寫控制裝置還包括：讀檢測單元26以及電壓箝制電路(voltage clamp circuit)(在此未予以圖示)。該讀檢測單元26具有電流感測比較放大器(current sense amplifier；SA)，該電流感測比較放大器用來比較位元線(如圖2A~2C及圖3所示的位元線(BL0~BLn)的電流IBL及參考電流IREF，並將比較結果以邏輯信號0或1輸出至下一級，該參考電流IREF可由參考電流源產生或由參考記憶元而來，例如：當位元線電流IBL>參考電流IREF時，SA則輸出邏輯信號0；相反的，當電流IBL<參考電流IREF時，SA則輸出邏輯信號1，比較位元線電流IBL(可變電阻元件的電阻愈大則位元線電流IBL愈小；可變電阻元件電阻愈小，則位元線電流IBL愈大)及該參考電流IREF，當記憶元的可變電阻元件的可變電阻較小，例如：1K歐姆，可表示記憶元儲存的資料為「0」，則SA比較得知該記憶元所屬的BL下拉至接地信號GND的IBL>參考電流IREF，則可判斷該位址的記憶元儲存的資料為「0」；當記憶元的可變電阻元件的電阻較大，例如：2K歐姆，可表示記憶元儲存的資料為「1」，則SA比較得知該記憶元所屬的位元線下拉至接地信號GND的電流值IBL<參考電流IREF，則可判斷該位址的記憶元儲存的資料為「1」。由於在SA所提供的比較處理中會將電壓VBL提升，則須利用電壓箝制方式來控制電壓VBL，因此於圖2A~2C及圖3在讀檢測單元26中的總位元線(Global BL)至SA的路徑上加了一個NMOS電晶體，且於該NMOS電晶體的閘極端與該電壓箝制電路所提供的箝位電壓VCL連接，如此情況下，本發明將位元線的電壓VBL控制在例如0.2V或0.2V以下的電壓，才不至於在讀取過程時可變電阻元件兩端電壓超過0.2伏特，而避免可變電阻元件誤寫的情況及造成元件可靠度的問題，因此藉由該讀檢測單元26中的NMOS電晶體提供了穩定讀取的狀態。
上述實施例僅例示性說明本發明之原理及功效，而非用於限制本發明。任何熟習此項技術之人士均可在不違背本發明之精神及範疇下，對上述 實施例進行修飾與改變。因此，本發明之權利保護範圍，應如本發明申請專利範圍所列。
20‧‧‧字元線驅動電路
21‧‧‧位元線驅動電路
22‧‧‧源極線驅動電路
23‧‧‧位址解碼器
25‧‧‧記憶元陣列
26‧‧‧讀檢測單元
BL0~BLn‧‧‧位元線
BLD0~BLDn‧‧‧第一電晶體組
CS0~CSn‧‧‧行選擇信號
CS0b~CSnb‧‧‧行選擇信號
L00~L0n‧‧‧第一邏輯單元
L10~L1n‧‧‧第二邏輯單元
MC00~MCmn‧‧‧記憶元
P‧‧‧導引電晶體
SA‧‧‧電流感測比較放大器
SL0~SLn‧‧‧源極線
SLD0~SLDn‧‧‧第二電晶體組
WL0~WLm‧‧‧字元線

Claims (12)

  1. 一種電阻式記憶體的讀寫控制裝置，其包括：位址解碼器，用以輸出列選擇信號以及行選擇信號；字元線驅動電路，用以依據該位址解碼器所輸出的列選擇信號來切換及選擇一字元線，以輸出字元線信號；位元線驅動電路，用以依據該位址解碼器所輸出的行選擇信號來切換及選擇一位元線，以輸出位元線信號，其包括：至少一第一邏輯單元、至少由一個PMOS電晶體及一個NMOS電晶體串接組成的第一電晶體組以及一與該第一電晶體組之NMOS電晶體之源極連接的導引電晶體，該第一邏輯單元的輸出端與該PMOS電晶體及NMOS電晶體之閘極連接，且該第一邏輯單元的一對輸入端分別用以接收該行選擇信號以及用以決定是否執行寫入資料「0」的控制信號，而該第一電晶體組的PMOS電晶體與NMOS電晶體的汲極相連接並作為該位元線；源極線驅動電路，用以依據該位址解碼器所輸出的行選擇信號來切換及選擇一源極線以輸出源極線信號，其包括：至少一第二邏輯單元以及至少由一個PMOS電晶體及一個NMOS電晶體串接組成的第二電晶體組，該第二邏輯單元的輸出端與該第二電晶體組的PMOS電晶體及NMOS電晶體之閘極連接，該第二邏輯單元的一對輸入端分別用以接收該行選擇信號以及用以決定是否執行寫入資料「1」的控制信號，且該第二電晶體組的PMOS電晶體與NMOS電晶體的汲極相連接並作為該源極線；至少一記憶元，該記憶元由串聯的一可變電阻元件與一第三電晶體組成，該第三電晶體的源極與該源極線連接，該可變電阻元件相對於其與該第三電晶 體之汲極連接的另一端則與該位元線連接，而該第三電晶體的閘極用以接收該字元線驅動電路所輸出的字元線信號；以及讀檢測單元，具有一感測比較放大器，該感測比較放大器的一輸入端與該位元線驅動電路的所有位元線相連之一總位元線連接，於該第二邏輯單元接收到用以判斷不需執行寫入資料「1」的控制信號以及該行選擇信號的輸入時，且該第一邏輯單元接收到用以判斷不需執行寫入資料「0」的控制信號以及該行選擇信號的輸入時，則讀取電流路徑為經與該感測比較放大器的一輸入端連接的該總位元線通過相應接收該行選擇信號的第一邏輯單元所連接的第一電晶體組其中之一的電晶體，經過位址解碼器所選到的記憶元，並流至相應接收該行選擇信號的第二邏輯單元所連接的該第二電晶體組其中之一的電晶體而接地。
  2. 如申請專利範圍第1項所述之電阻式記憶體的讀寫控制裝置，其中，於該第二邏輯單元接收到用以判斷需執行寫入資料「1」的控制信號以及該行選擇信號的輸入時，該第二邏輯單元連接的第二電晶體組之PMOS電晶體因而開啟，且該第一邏輯單元接收到用以判斷不需執行寫入資料「0」的控制信號以及該行選擇信號的輸入時，該第一邏輯單元連接的第一電晶體組之NMOS電晶體因而開啟，則寫入資料「1」的寫入電流路徑為先通過該第二電晶體組之PMOS電晶體，經過該位址解碼器之列選擇信號所選到的記憶元，並流至相應接收該行選擇信號的第一邏輯單元所連接的第一電晶體組之NMOS電晶體且通過該導引電晶體而接地。
  3. 如申請專利範圍第1或2項所述之電阻式記憶體的讀寫控制裝置，其中，於該第一邏輯單元接收到用以判斷需執行寫入資料「0」的控制信號以及該行選擇信號的輸入時，該第一邏輯單元連接的第一電晶體組之PMOS電晶體因 而開啟，且該第二邏輯單元接收到用以判斷不需執行寫入資料「1」的控制信號以及該行選擇信號的輸入時，該第二邏輯單元連接的第二電晶體組之NMOS電晶體因而開啟，則寫入資料「0」的寫入電流路徑先通過該第一電晶體組之PMOS電晶體，經過該位址解碼器之列選擇信號所選到的記憶元，並流至相應接收該行選擇信號的第二邏輯單元所連接的第二電晶體組之NMOS電晶體而接地。
  4. 如申請專利範圍第1或2項所述之電阻式記憶體的讀寫控制裝置，其中，該讀取電流路徑為由該感測比較放大器的一輸入端通過相應第一電晶體組之NMOS電晶體，經過該位址解碼器之列選擇信號所選到的記憶元，並流至該第二電晶體組之NMOS電晶體而接地。
  5. 如申請專利範圍第1項所述之電阻式記憶體的讀寫控制裝置，其中，該第一邏輯單元以及第二邏輯單元為NOR閘。
  6. 如申請專利範圍第1、2或5項所述之電阻式記憶體的讀寫控制裝置，其中，該字元線驅動電路、位元線驅動電路、源極線驅動電路均受控於該位址解碼器，其中於該電阻式記憶體處於待機(standby)時，或該源極線或位元線未被該位址解碼器選取時，會將該位元線以及源極線分別預充電到與電源信號VDD相同的電位。
  7. 如申請專利範圍第1、2或5項所述之電阻式記憶體的讀寫控制裝置，其中，將該位元線的位元線電壓於讀取資料時會控制在一預定電壓，該預定電壓為0.2V或0.2V以下。
  8. 如申請專利範圍第4項所述之電阻式記憶體的讀寫控制裝置，其中，該位元線的位元線電壓於讀取資料時會控制在一預定電壓，該預定電壓為0.2V或0.2V以下。
  9. 如申請專利範圍第1項所述之電阻式記憶體的讀寫控制裝置，其中，該第一邏輯單元以及第二邏輯單元為NAND閘。
  10. 如申請專利範圍第1或9項所述之電阻式記憶體的讀寫控制裝置，其中，該字元線驅動電路、位元線驅動電路、源極線驅動電路均受控於該位址解碼器，其中於該電阻式記憶體處於待機(standby)時，或該源極線或位元線未被該位址解碼器選取時，會將該位元線以及源極線分別預放電到與接地信號GND相同的電位信號。
  11. 如申請專利範圍第9項所述之電阻式記憶體的讀寫控制裝置，其中，該位元線的位元線電壓於讀取資料時會控制在一預定電壓，該預定電壓為0.2V或0.2V以下。
  12. 如申請專利範圍第10項所述之電阻式記憶體的讀寫控制裝置，其中，該位元線的位元線電壓於讀取資料時會控制在一預定電壓，該預定電壓為0.2V或0.2V以下。
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