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TWI514374B - 磁電阻式隨機存取記憶體位元細胞及其控制方法 - Google Patents

磁電阻式隨機存取記憶體位元細胞及其控制方法 Download PDF

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TWI514374B
TWI514374B TW102140630A TW102140630A TWI514374B TW I514374 B TWI514374 B TW I514374B TW 102140630 A TW102140630 A TW 102140630A TW 102140630 A TW102140630 A TW 102140630A TW I514374 B TWI514374 B TW I514374B
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tunnel junction
transistor
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line
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TW102140630A
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TW201421471A (zh
Inventor
Sergiy Romanovskyy
Original Assignee
Taiwan Semiconductor Mfg Co Ltd
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Publication date
Application filed by Taiwan Semiconductor Mfg Co Ltd filed Critical Taiwan Semiconductor Mfg Co Ltd
Publication of TW201421471A publication Critical patent/TW201421471A/zh
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Description

磁電阻式隨機存取記憶體位元細胞及其控制方法
本發明係關於一種磁電阻式隨機存取記憶體位元細胞(Magnetoresistive Random Access Memory(MRAM)Bit Cell)及其控制方法。
磁電阻式隨機存取記憶體(Magnetoresistive Random Access Memory，MRAM)使用磁隧道結(Magnetic Tunnel Junctions，MTJs)來儲存資料。一磁隧道結包括一固定層(Pinned Layer)和一自由層(Free Layer)，其中固定層和自由層係由一介電層(Dielectric Layer)所分離。固定層和自由層之一相對方向決定磁隧道結之一電阻值。若固定層和自由層朝向同一方向，則磁隧道結具有一低電阻值。若固定層和自由層朝向相反方向，則磁隧道結具有一高電阻值。由於固定層無法改變，相對方向係由自由層所決定。藉由使磁隧道結通過一高電流將可調整自由層之方向，其中此電流之方向會決定自由層之朝向。
在現有技術中，第一種磁電阻式隨機存取記憶體位元細胞(MRAM Bit Cell)包括一磁隧道結，其連接至一位元線(Bit Line)和一通道閘電晶體(Pass Gate Transistor)。通道閘電晶體係選擇性地連接磁隧道結至一源極線(Source Line)。為 於第一種磁電阻式隨機存取記憶體位元細胞中執行一讀取操作，將產生一參考電位作為比較。產生參考電位之過程會於記憶體陣列設計中引入額外之電路及複雜度。
在現有技術中，第二種磁電阻式隨機存取記憶體 位元細胞(MRAM Bit Cell)包括二磁隧道結，其分別連接至一位元線和一反位元線(Bit Line Bar)以及二通道閘電晶體。每一通道閘電晶體係選擇性地連接一對應磁隧道結至一源極線。此二通道閘電晶體須有足夠之承載量，以處理大電流來翻轉每一磁隧道結之自由層。通道閘電晶體之尺寸成為決定第二種磁電阻式隨機存取記憶體位元細胞之整體尺寸之關鍵因素。
本發明提供一種磁電阻式隨機存取記憶體位元細胞，包括：一第一磁隧道結，連接至一第一資料線；一第二磁隧道結，連接至一第二資料線；一第一電晶體，其中該第一電晶體之一第一端係連接至該第一磁隧道結，而該第一電晶體之一第二端係連接至該第二磁隧道結；一第二電晶體，其中該第二電晶體之一第一端係連接至一驅動線，而該第二電晶體之一第二端係連接至該第一磁隧道結；以及一第三電晶體，其中該第三電晶體之一第一端係連接至該驅動線，而該第三電晶體之一第二端係連接至該第二磁隧道結。
在一些實施例中，該第一電晶體之一閘極係連接至該第二電晶體之一閘極、該第三電晶體之一閘極，以及一控制線。在一些實施例中，該第二電晶體之該第二端係連接至該第一電晶體之該第一端。在一些實施例中，該第三電晶體之該 第二端係連接至該第一電晶體之該第二端。在一些實施例中，該驅動線係選擇性地經由一第一電流路徑和一第二電流路徑連接至該第一磁隧道結，該第一電流路徑係經由該第二電晶體，而該第二電流路徑係經由該第三電晶體和該第一電晶體。 在一些實施例中，該驅動線係選擇性地經由一第三電流路徑和一第四電流路徑連接至該第二磁隧道結，該第三電流路徑係經由該第三電晶體，而該第四電流路徑係經由該第二電晶體和該第一電晶體。
另外，本發明提供一種磁電阻式隨機存取記憶體 位元細胞，包括：一第一磁隧道結，連接至一第一資料線；一第二磁隧道結，連接至一第二資料線；一通道閘集合，用於選擇性地連接該第一磁隧道結和該第二磁隧道結至一驅動線，其中該通道閘集合包括：一第一電流路徑，用於選擇性地連接該第一磁隧道結至該驅動線；一第二電流路徑，用於選擇性地連接該第一磁隧道結至該驅動線，其中該第二電流路徑與該第一電流路徑相異；一第三電流路徑，用於選擇性地連接該第二磁隧道結至該驅動線；以及一第四電流路徑，用於選擇性地連接該第二磁隧道結至該驅動線，其中該第四電流路徑與該第三電流路徑相異。
在一些實施例中，該通道閘集合包括：一第一電 晶體，其中該第一電晶體之一閘極係連接至一控制線；一第二電晶體，其中該第二電晶體之一閘極係連接至該控制線；以及一第三電晶體，其中該第三電晶體之一閘極係連接至該控制線。在一些實施例中，該第一電流路徑包括一第一電晶體，該 第二電流路徑包括一第二電晶體和一第三電晶體，該第三電流路徑包括該第二電晶體，而該第四電流路徑包括該第一電晶體和該第三電晶體。
本發明提供一種磁電阻式隨機存取記憶體位元細 胞之控制方法，包括下列步驟：將一第一磁隧道結設定為一第一電阻值狀態；將一第二磁隧道結設定為一第二電阻值狀態；提供一第一信號給該第一磁隧道結；提供一第二信號給該第二磁隧道結；藉由使用一通道閘集合，選擇性地連接該第一磁隧道結和該第二磁隧道結至一驅動線；以及執行一待機操作、一讀取操作，以及一寫入操作其中之至少一者。
在一些實施例中，該讀取操作包括：將該第一信 號和該第二信號設定為一預充電電位；將該驅動線設定為一參考電位；以及連接該第一磁隧道結和該第二磁隧道結至該驅動線。在一些實施例中，連接該第一磁隧道結和該第二磁隧道結至該驅動線之步驟包括：藉由使用設定為一供應電位之一控制線，啟動該通道閘集合。在一些實施例中，該控制方法更包括：執行一切換程序，從該待機操作切換至該讀取操作，其中該切換程序包括：將該第一信號和該第二信號維持在一預充電電位；將該驅動線上之一電位降低至一參考電位；以及連接該第一磁隧道結和該第二磁隧道結至該驅動線。在一些實施例中，選擇性地連接該第一磁隧道結和該第二磁隧道結至該驅動線之步驟包括：藉由使用一控制線，啟動該通道閘集合。在一些實施例中，該控制方法更包括：若執行該待機操作，則將該控制線設定為一第一電位；若執行該讀取操作，則將該控制線設 定為一第二電位，其中該第二電位係高於該第一電位；以及若執行該寫入操作，則將該控制線設定為一第三電位，其中該第三電位係高於或等於該第二電位。在一些實施例中，該待機操作包括：將該第一信號、該第二信號，以及該驅動線設定為一參考電位或是一預充電電位；以及使該第一磁隧道結和該第二磁隧道結不再連接至該驅動線。在一些實施例中，該寫入操作包括：於一第一寫入週期期間，使流向一第一方向之一第一電流通過該第一磁隧道結；以及於一第二寫入週期期間，使流向一第二方向之一第二電流通過該第二磁隧道結，其中該第二方向係與該第一方向相反。在一些實施例中，該寫入操作更包括：於該第一寫入週期期間，將該驅動線設定為一第一電位；以及於該第二寫入週期期間，將該驅動線設定為一第二電位，其中該第二電位係與該第一電位相異。在一些實施例中，該寫入操作更包括：於該第一寫入週期與該第二寫入週期期間，維持該第一信號之一電位；以及於該第一寫入週期與該第二寫入週期期間，維持該第二信號之一電位。在一些實施例中，選擇性地連接該第一磁隧道結至該驅動線之步驟包括：選擇性地經由一第一電流路徑連接該第一磁隧道結至該驅動線；以及選擇性地經由一第二電流路徑連接該第一磁隧道結至該驅動線，其中該第二電流路徑與該第一電流路徑相異；其中選擇性地連接該第二磁隧道結至該驅動線之步驟包括：選擇性地經由一第三電流路徑連接該第二磁隧道結至該驅動線；以及選擇性地經由一第四電流路徑連接該第二磁隧道結至該驅動線，其中該第四電流路徑與該第三電流路徑相異。
100、600‧‧‧磁電阻式隨機存取記憶體位元細胞
102、602‧‧‧第一磁隧道結
104、604‧‧‧第二磁隧道結
105、605‧‧‧通道閘集合
106、606‧‧‧第一通道閘電晶體
108、608‧‧‧第二通道閘電晶體
110、610‧‧‧第三通道閘電晶體
200‧‧‧控制方法
202、204、206、208、210、212‧‧‧步驟
500‧‧‧記憶體電路
502‧‧‧控制單元
504a‧‧‧讀寫驅動器
504b‧‧‧終端讀寫驅動器
506‧‧‧列解碼器和字元線驅動器
508‧‧‧寫入驅動器控制單元
510‧‧‧欄解碼器
512‧‧‧讀取多工器
514‧‧‧感測放大器
A、B‧‧‧節點
AD‧‧‧位址信號
AY‧‧‧欄位址信號
AX‧‧‧列位址信號
BL‧‧‧位元線
BLB‧‧‧反位元線
CLK‧‧‧時脈信號
CE‧‧‧晶片致能信號
REN‧‧‧讀取致能信號
RDOUT‧‧‧輸出信號
SAEN‧‧‧感測放大器致能信號
SL‧‧‧源極線
VDD‧‧‧供應電位
VSS‧‧‧參考電位
WL‧‧‧字元線
WR‧‧‧寫入信號
WEN‧‧‧寫入致能信號
WRDIN‧‧‧輸入資料信號
第1圖係顯示根據本發明一實施例所述之磁電阻式隨機存取記憶體位元細胞之示意圖；第2圖係顯示根據本發明一實施例所述之磁電阻式隨機存取記憶體位元細胞之控制方法之流程圖；第3圖係顯示根據本發明一實施例所述之磁電阻式隨機存取記憶體位元細胞於不同操作模式下之各節點電位之說明表格；第4圖係顯示根據本發明另一實施例所述之磁電阻式隨機存取記憶體位元細胞於不同操作模式下之各節點電位之說明表格；第5圖係顯示根據本發明一實施例所述之包括磁電阻式隨機存取記憶體位元細胞之記憶體電路之示意圖；以及第6圖係顯示根據本發明另一實施例所述之磁電阻式隨機存取記憶體位元細胞之電路圖。
為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出本發明之具體實施例，並配合所附圖式，作詳細說明如下。
第1圖係顯示根據本發明一實施例所述之磁電阻式隨機存取記憶體位元細胞(Magnetoresistive Random Access Memory Bit Cell，MRAM Bit Cell)100之示意圖。磁電阻式隨機存取記憶體位元細胞100包括一第一磁隧道結(Magnetic Tunnel Junction，MTJ)102和一第二磁隧道結104。第一磁隧道結102係連接至一位元線(Bit Line)BL和一通道閘集合(Pass Gate Assembly)105。第二磁隧道結104係連接至一反位元線(Bit Line Bar)BLB和通道閘集合105。在一些實施例中，位元線BL和反位元線BLB可稱為「資料線(Data Lines)」，這是由於位元線和反位元線係用於承載資料進出磁電阻式隨機存取記憶體位元細胞100。通道閘集合105係用於電性連接或不連接一源極線(Source Line)SL至第一磁隧道結102和第二磁隧道結104。在一些實施例中，源極線SL可稱為「驅動線(Driving Line)」，這是由於源極線SL提供來自位元線BL和反位元線BLB之一差動電壓，以驅動一電流通過第一磁隧道結102和第二磁隧道結104。通道閘集合105包括一第一通道閘電晶體(Pass Gate Transistor)106。第一通道閘電晶體106具有一源極、一汲極和一閘極，其中該源極係經由一節點A連接至第一磁隧道結102，該汲極係經由一節點B連接至第二磁隧道結104，而該閘極係連接至一字元線(Word Line)WL。在一些實施例中，字元線WL可稱為「控制線」，這是由於字元線WL係用於控制通道閘集合105。通道閘集合105更包括一第二通道閘電晶體108。第二通道閘電晶體108具有一源極、一汲極和一閘極，其中該源極係連接至源極線SL，該汲極係經由節點A和第一通道閘電晶體106之源極連接至第一磁隧道結102，而該閘極係連接至字元線WL和第一通道閘電晶體106之閘極。通道閘集合105更包括一第三通道閘電晶體110。第三通道閘電晶體110具有一源極、一汲極和一閘極，其中該源極係連接至源極線SL，該汲極係經由 節點B和第一通道閘電晶體106之汲極連接至第二磁隧道結104，而該閘極係連接至字元線WL、第一通道閘電晶體106之閘極以及第二通道閘電晶體108之閘極。第二通道閘電晶體108之汲極係連接至第一通道閘電晶體106之源極。第三通道閘電晶體110之汲極係連接至第一通道閘電晶體106之汲極。第二通道閘電晶體108之源極係連接至第三通道閘電晶體110之源極。磁電阻式隨機存取記憶體位元細胞100亦被稱為「三電晶體二結磁電阻式隨機存取記憶體差動位元細胞(Three Transistor Two Junction(3T2J)MRAM Differential Bit Cell)」，這是由於位元細胞包括三個電晶體和二個磁隧道結。 在第1圖所示之實施例中，通道閘集合105係連接至第一磁隧道結102和第二磁隧道結104之一固定層(Pinned Layer)。連接至第一磁隧道結102和第二磁隧道結104之固定層之通道閘集合105可稱為「標準連接(Standard Connection)」。在一些實施例中，通道閘集合105係連接至第一磁隧道結102和第二磁隧道結104之一自由層(Free Layer)。連接至第一磁隧道結102和第二磁隧道結104之自由層之通道閘集合105可稱為「反向連接(Reverse Connection)」。
第一磁隧道結102和第二磁隧道結104係用於儲存 互補資料(Complementary Data)。儲存於一磁隧道結之資料係基於該磁隧道結之一電阻值等級而決定。該電阻值等級可於一低電阻值狀態(RL)和一高電阻值狀態(RH)之間擺盪。在低電阻值狀態中，該磁隧道結之一固定層和一自由層係朝向同一方向。在高電阻值狀態中，該磁隧道結之該固定層和該自由層係 朝向相反方向。在第1圖所示之實施例中，第一磁隧道結102係處於一高電阻值狀態，其以第一磁隧道結102中之相反箭號來表示，而第二磁隧道結104係處於一低電阻值狀態，其以第二磁隧道結104中之同向箭號來表示。為簡化說明，這些磁隧道結之詳細結構不會在本說明書中作討論。關於磁隧道結之詳細討論可參考美國專利申請案第12/828,593號，其於2010年7月1日提送，係作為本案之參考文獻。
通道閘集合105係根據字元線WL上之一邏輯狀 態，選擇性地連接或不連接第一磁隧道結102和第二磁隧道結104至/從源極線SL。若磁電阻式隨機存取記憶體位元細胞100啟動時，則字元線WL係處於一高邏輯狀態，且通道閘集合105電性連接源極線SL至第一磁隧道結102和第二磁隧道結104。
通道閘集合105包括第一通道閘電晶體106、第二 通道閘電晶體108，以及第三通道閘電晶體110，其每一者皆具有連接至字元線WL之一閘極。第一通道閘電晶體106、第二通道閘電晶體108，以及第三通道閘電晶體110為NMOS電晶體(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor)。在一些實施例中，第一通道閘電晶體106、第二通道閘電晶體108，以及第三通道閘電晶體110亦可為其他種類之切換元件，例如：PMOS電晶體(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor)、雙載子接面電晶體(Bipolar Junction Transistor，BJT)、晶體閘流管(Thyristor)，或是其他適合之切換元件。
第一通道閘電晶體106、第二通道閘電晶體108， 以及第三通道閘電晶體110係足以承載用於轉變第一磁隧道結102和第二磁隧道結104之一電阻值狀態之一電流。第一通道閘電晶體106、第二通道閘電晶體108，以及第三通道閘電晶體110可以大致設計為相同尺寸。在一些實施例中，第一通道閘電晶體106、第二通道閘電晶體108，以及第三通道閘電晶體110之至少一者將較其至少另一者具有不同尺寸。
通道閘集合105係根據字元線WL來啟動。第一通道 閘電晶體106、第二通道閘電晶體108，以及第三通道閘電晶體110皆具有電性連接至字元線WL之閘極。若字元線WL啟動，則第一通道閘電晶體106、第二通道閘電晶體108，以及第三通道閘電晶體110皆被啟動。啟動之通道閘集合105提供二條電流路徑，其從源極線SL分別至第一磁隧道結102和第二磁隧道結104。通過第二通道閘電晶體108之一第一電流路徑係從源極線SL至第一磁隧道結102。通過第三通道閘電晶體110和第一通道閘電晶體106之一第二電流路徑係從源極線SL至第一磁隧道結102。通過第三通道閘電晶體110之一第一電流路徑係從源極線SL至第二磁隧道結104。通過第二通道閘電晶體108和第一通道閘電晶體106之一第二電流路徑係從源極線SL至第二磁隧道結104。
藉由分別提供二條電流路徑給第一磁隧道結102 和第二磁隧道結104之每一者，第一通道閘電晶體106、第二通道閘電晶體108，以及第三通道閘電晶體110之尺寸將相較於其他僅具有一條電流路徑至第一、第二磁隧道結之磁電阻式隨機存取記憶體位元細胞之設計方式來得更小。縮小設計之原理在 於，分攤一寫入電流(Write Current)給一個以上的電晶體，其中該寫入電流大小係足以改變第一磁隧道結102和第二磁隧道結104之電阻值狀態。因此，在通道閘集合105中每一電晶體皆無須承載完整之寫入電流。由於通過第一通道閘電晶體106、第二通道閘電晶體108，以及第三通道閘電晶體110之電流大小降低，本發明可縮小通道閘集合105之尺寸，進而縮小磁電阻式隨機存取記憶體位元細胞100之尺寸。在一些實施例中，第一通道閘電晶體106、第二通道閘電晶體108，以及第三通道閘電晶體110之每一者之尺寸皆相較於可承載完整寫入電流之單一電晶體之尺寸縮小一半。即便是通道閘集合105包括三個電晶體而非二個，本發明之通道閘集合105仍因其電晶體尺寸較小，能比習知技術之設計縮小約25%之尺寸。
第6圖係顯示根據本發明另一實施例所述之磁電 阻式隨機存取記憶體位元細胞600之電路圖。磁電阻式隨機存取記憶體位元細胞600係與磁電阻式隨機存取記憶體位元細胞100相似。第6圖中磁電阻式隨機存取記憶體位元細胞600之標號皆與磁電阻式隨機存取記憶體位元細胞100相同，僅加上500之數值差，舉例來說，通道閘集合605即與通道閘集合105相似。在本實施例中，磁電阻式隨機存取記憶體位元細胞600之通道閘集合605係連接至第一磁隧道結602和第二磁隧道結604之一自由層，與第1圖之連接方式相反。
第2圖係顯示根據本發明一實施例所述之磁電阻 式隨機存取記憶體位元細胞100之控制方法200之流程圖。首先，在步驟202，將一第一磁隧道結設定為一第一電阻值狀態。 例如，在磁電阻式隨機存取記憶體位元細胞100中，第一磁隧道結102係設定為一高電阻值狀態。接著，在步驟204，將一第二磁隧道結設定為一第二電阻值狀態。例如，在磁電阻式隨機存取記憶體位元細胞100中，第二磁隧道結104係設定為一低電阻值狀態。在一些實施例中，該第一電阻值狀態和該第二電阻值狀態可以為相同狀態。舉例來說，在製造過程中，所有磁隧道結皆設定為初始電阻值狀態。又舉例來說，在一雙相寫入程序中(Two Phase Writing Process)，該第一磁隧道結和該第二磁隧道結在二個寫入程序之間皆具有相同電阻值狀態。
接著，控制方法200進行至步驟206，提供一第一信號給該第一磁隧道結。例如，在磁電阻式隨機存取記憶體位元細胞100中，位元線BL提供一第一信號給第一磁隧道結102。在一些實施例中，該第一信號等於一參考電位，例如：VSS。在一些實施例中，該第一信號等於一供應電位，例如：VDD。在一些實施例中，該第一信號等於一預充電電位(Pre-charge Voltage)，其介於該參考電位和該供應電位之間。在一些實施例中，該第一信號具有一不同電位值。
接著，控制方法200進行至步驟208，提供一第二信號給該第二磁隧道結。例如，在磁電阻式隨機存取記憶體位元細胞100中，反位元線BLB提供一第二信號給第二磁隧道結104。在一些實施例中，該第二信號等於一參考電位，例如：VSS。在一些實施例中，該第二信號等於一供應電位，例如：VDD。在一些實施例中，該第二信號等於一預充電電位，其介於該參考電位和該供應電位之間。在一些實施例中，該第二信 號具有一不同電位值。
接著，控制方法200進行至步驟210，藉由使用一 通道閘集合，選擇性地連接該第一磁隧道結和該第二磁隧道結至一源極線。例如，在磁電阻式隨機存取記憶體位元細胞100中，藉由使用通道閘集合105，第一磁隧道結102和第二磁隧道結104係選擇性地連接至源極線SL。通道閘集合105係根據字元線WL之狀態來決定是否啟動，因此，若字元線WL啟動，則第一磁隧道結102和第二磁隧道結104係電性連接至源極線SL。
接著，控制方法200進行至步驟212，執行一待機 操作(Stand-by Operation)、一讀取操作(Read Operation)，以及一寫入操作(Write Operation)其中之至少一者。前述這些操作之細節將於之後進行詳細討論。第3圖係顯示根據本發明一實施例所述之磁電阻式隨機存取記憶體位元細胞100於不同操作模式下之各節點電位之說明表格。第4圖係顯示根據本發明另一實施例所述之磁電阻式隨機存取記憶體位元細胞100於不同操作模式下之各節點電位之說明表格。第3、4圖之表格僅為舉例，說明字元線WL、位元線BL、節點A、節點B、反位元線BLB，以及源極線SL上可能的電位值。前述操作包括一待機操作、一讀取操作，以及一寫入操作。該寫入操作可以寫入一低電阻值狀態至第一磁隧道結102、寫入一高電阻值狀態至第二磁隧道結104、寫入一高電阻值狀態至第一磁隧道結102，或(且)寫入一低電阻值狀態至第二磁隧道結104。0V之電位值可視為參考電位VSS。1V之電位值可視為供應電位VDD。在一些實施例中，參考電位VSS和供應電位VDD可具有不同電位值。參考電 位VSS和供應電位VDD之電位值可根據磁電阻式隨機存取記憶體位元細胞100之不同設計而有所有不同。
當磁電阻式隨機存取記憶體位元細胞100僅儲存 資料，而不接收新資料或輸出所儲存之資料時，即可視為一待機操作。在一些實施例中，磁電阻式隨機存取記憶體位元細胞100於該待機操作期間可切斷其電源供應。在一些實施例中，磁電阻式隨機存取記憶體位元細胞100仍連接至電源供應，而位元線BL、反位元線BLB和源極線SL維持於一預充電電位。於一待機操作期間，字元線WL係處於參考電位VSS，此時通道閘集合105未啟動(Inactive)，而源極線SL亦未電性連接至第一磁隧道結102和第二磁隧道結104。同時，第一磁隧道結102和第二磁隧道結104彼此間亦未有電性連接。在一些實施例中，如第3圖所示，位元線BL、反位元線BLB、源極線SL、節點A,以及節點B皆處於參考電位VSS。在一些實施例中，如第4圖所示，位元線BL、反位元線BLB、源極線SL、節點A，以及節點B皆處於一預充電電位，其係介於參考電位VSS和供應電位VDD之間。在一些實施例中，該預充電電位為0.2V。在其他實施例中，該預充電電位係大於或小於0.2V。在第3、4圖中，位元線BL、反位元線BLB，以及源極線SL皆具有相同電位，因此，不會產生任何電位差驅動一電流通過第一磁隧道結102和第二磁隧道結104。
第一通道閘電晶體106、第二通道閘電晶體108， 以及第三通道閘電晶體110之尺寸縮小，可提供在該待機操作期間額外之好處：減少漏電流(Leakage)。即使第二通道閘電晶 體108和第三通道閘電晶體110處於未啟動狀態時，儲存於第一磁隧道結102或第二磁隧道結104之電荷仍可能經由第二通道閘電晶體108或第三通道閘電晶體110漏電至源極線SL。然而，由於第二通道閘電晶體108和第三通道閘電晶體110之尺寸縮小，本發明將可較其他磁電阻式隨機存取記憶體位元細胞之設計方式更加地降低漏電流，這是由於第二通道閘電晶體108和第三通道閘電晶體110之電流通道縮小，而致使更少漏電流能通過。降低漏電流可幫助減少功率消耗量，且相較其他磁電阻式隨機存取記憶體位元細胞之設計方式，本發明更加能維持資料從磁電阻式隨機存取記憶體位元細胞100中讀取和寫入時之準確度。
當儲存於磁電阻式隨機存取記憶體位元細胞100中之資料被偵測且輸出至外部電路時，即可視為一讀取操作。在讀取操作期間，字元線WL係處於供應電位VDD，以啟動通道閘集合105，並電性連接第一磁隧道結102和第二磁隧道結104至源極線SL。在第3圖所示之實施例中，位元線BL和反位元線BLB係處於該預充電電位，而源極線SL係處於參考電位VSS。位元線BL和源極線SL之間之一電位差驅動一電流從位元線BL流至源極線SL，並降低節點A之電位至低於該預充電電位之一電位。相似地，反位元線BLB和源極線SL之間之一電位差驅動一電流從反位元線BLB流至源極線SL，並降低節點B之電位至低於該預充電電位之一電位。第一磁隧道節102和第二磁隧道結104之電阻值決定其各自電流之大小。一感測放大器(Sense Amplifier)(如第5圖所示)可用於量測位元線BL和反位 元線BLB之間之一電流差值。因此，該感測放大器可判斷磁電阻式隨機存取記憶體位元細胞100是否儲存「邏輯1」或是「邏輯0」。
在第4圖所示之實施例中，位元線BL和反位元線BLB係處於該預充電電位，而源極線SL係處於參考電位VSS。藉由維持位元線BL和反位元線BLB於一常數電位，可減少或避免寄生電流之影響。這是由於節點A、節點B之電位係大致等於位元線BL和反位元線BLB之電位。該寄生電流係從位元線BL流至節點A，並從反位元線BLB流至節點B，其成因來自包含磁電阻式隨機存取記憶體位元細胞100之一記憶體陣列中同一欄內未被選擇之細胞之電位變化。減少寄生電流將可降低讀取波動(Read Disturb)，並降低未被選擇之細胞之磁隧道結之電阻值狀態被不小心翻轉的可能性。除此之外，該讀取操作還能變得更加快速，這是由於源極線SL具有較低之總電容值，使得將源極線SL從該預充電電位拉回至參考電位VSS所花費的時間必然小於將位元線BL和反位元線BLB從參考電位VSS拉高至該預充電電位所花費的時間。由於時間縮短，位元線BL和反位元線BLB之間之電流差值將能更快被該感測放大器所偵測到。
相較於其他僅包括單一磁隧道結之磁電阻式隨機 存取記憶體位元細胞設計方式，本發明之磁電阻式隨機存取記憶體位元細胞100消除掉產生一參考電流之必要，該參考電流係用於和位元線BL上產生之電流來作比較。因此，相較於其他磁電阻式隨機存取記憶體位元細胞，本發明所需之外部電路將 可減少，這是由於不須要另外設計用於產生該參考電流之電路。除此之外，該參考電流之錯誤可能會引起錯誤的讀取操作，在本發明無參考電流的情況下，這些潛在的錯誤可能性亦被消除。
磁電阻式隨機存取記憶體位元細胞100另外一個 好處在於它是差動細胞，和單一終端之磁電阻式隨機存取記憶體位元細胞之設計作比較，本發明之磁電阻式隨機存取記憶體位元細胞100具有產生較大幅度電流差值之能力。磁電阻式隨機存取記憶體位元細胞100之電流差值幅度約為單一終端磁電阻式隨機存取記憶體位元細胞設計之電流差值幅度之二倍以上。此較大電流幅度差值可縮小感測放大器之尺寸，並縮短執行讀取操作之時間。
當新資料傳送入磁電阻式隨機存取記憶體位元細 胞100中並儲存時，即可視為一寫入操作。於第3、4圖所示之實施例中，該寫入操作是相似的。該寫入操作可為二段式。在一些實施例中，該寫入操作係於磁電阻式隨機存取記憶體位元細胞100之不同二個時脈週期中發生。在一第一寫入操作中，第一磁隧道結102係設定為一第一電阻值狀態。在一第二寫入操作中，第二磁隧道結104係設定為一第二互補電阻值狀態。
在該寫入操作期間，字元線WL係設定為供應電位 VDD之二倍。字元線WL設定為供應電位VDD之二倍係用於提供更高之電流流過第一通道閘電晶體106、第二通道閘電晶體108，以及第三通道閘電晶體110，此時其電流將比將字元線WL僅設定為一倍供應電位VDD時更大。較高的電流將使得寫 入操作之速度更快。
若要將「邏輯0」寫入磁電阻式隨機存取記憶體位 元細胞100中，則第一磁隧道結102係於一第一寫入週期期間被設定為一低電阻值狀態(RL)，然後第二磁隧道結104係於一第二寫入週期期間被設定為一高電阻值狀態(RH)。若要將「邏輯1」寫入磁電阻式隨機存取記憶體位元細胞100中，則第一磁隧道結102係於一第一寫入週期期間被設定為一高電阻值狀態(RH)，然後第二磁隧道結104係於一第二寫入週期期間被設定為一低電阻值狀態(RL)。在一些實施例中，關於第一磁隧道結102和第二磁隧道結104之邏輯準位和電阻值狀態之間關係可剛好與前述相反。
在將「邏輯0」寫入磁電阻式隨機存取記憶體位元 細胞100期間，位元線BL係設定為供應電位VDD，而反位元線BLB係設定為參考電位VSS。位元線BL和反位元線BLB之電位於該第一寫入週期和該第二寫入週期之間不會改變。
為了將第一磁隧道結102設定為一低電阻值狀 態，源極線SL係設定為參考電位VSS。處於參考電位VSS之源極線SL將引起一電流，其從位元線BL跨經第一磁隧道結102至源極線SL。源極線SL係經由一第一電流路徑和一第二電流路徑連接至第一磁隧道結102，其中該第一電流路徑係通過第二通道閘電晶體108，而該第二電流路徑係通過第三通道閘電晶體110和第一通道閘電晶體106。電流之方向可設定第一磁隧道結102之自由層之方向，使之與第一磁隧道結102之固定層之方向相同。處於參考電位VSS之源極線SL不會使反位元線BLB和源 極線SL之間產生電位差，故第二磁隧道結104之電阻值狀態將可以維持不變。更詳細地說，流經該第二電流路徑之電流引起節點B產生一電位，然而，考慮到一磁隧道結之電阻值係遠大於該第二電流路徑之總電阻值，節點B之電位將趨近於參考電位VSS，如第3、4圖之實施例所示。換言之，節點B之電位並不足以改變第二磁隧道結104之電阻值狀態。
為了將第二磁隧道結104設定為一高電阻值狀 態，源極線SL係設定為供應電位VDD。處於供應電位VDD之源極線引起一電流，其從源極線SL跨經第二磁隧道結104流至位元線BL。源極線SL係經由一第一電流路徑和一第二電流路徑連接至第二磁隧道結104，其中該第一電流路徑係通過第三通道閘電晶體110，而該第二電流路徑係通過第二通道閘電晶體108和第一通道閘電晶體106。節點B之電位係高於節點A之電位，這是由於跨經第三通道閘電晶體110所產生之電位降(Voltage Drop)應小於跨經第二通道閘電晶體108和第一通道閘電晶體106之組合之電位降。電流之方向可設定第二磁隧道結104之自由層之方向，使之與第二磁隧道結104之固定層之方向相反。處於供應電位VDD之源極線SL不會使位元線BL和源極線SL之間產生電位差，故第一磁隧道結102之電阻值狀態將可以維持不變。使用前述二寫入步驟，即可將「邏輯0」存入磁電阻式隨機存取記憶體位元細胞100中。
在將「邏輯1」寫入磁電阻式隨機存取記憶體位元 細胞100期間，位元線BL係設定為參考電位VSS，而反位元線BLB係設定為供應電位VDD。位元線BL和反位元線BLB之電位 於該第一寫入週期和該第二寫入週期之間不會改變。
獨立於寫入資料之外，當設定第一磁隧道結102之 電阻值狀態時，源極線SL可以處於參考電位VSS，而當設定第二磁隧道結104之電阻值狀態時，源極線SL可以處於供應電位VDD。
為了將第二磁隧道結104設定為一低電阻值狀 態，源極線SL係設定為參考電位VSS。處於參考電位VSS之源極線SL將引起一電流，其從位元線BL跨經第二磁隧道結104至源極線SL。源極線SL係經由一第一電流路徑和一第二電流路徑連接至第二磁隧道結104，其中該第一電流路徑係通過第三通道閘電晶體110，而該第二電流路徑係通過第二通道閘電晶體108和第一通道閘電晶體106。電流之方向可設定第二磁隧道結104之自由層之方向，使之與第二磁隧道結104之固定層之方向相同。處於參考電位VSS之源極線SL不會使位元線BL和源極線SL之間產生電位差，故第一磁隧道結102之電阻值狀態將可以維持不變。流經該第二電流路徑之電流引起節點A產生一電位，然而，考慮到一磁隧道結之電阻值係遠大於該第二電流路徑之總電阻值，節點A之電位將趨近於參考電位VSS，如第3、4圖之實施例所示。
為了將第一磁隧道結102設定為一高電阻值狀 態，源極線SL係設定為供應電位VDD。處於供應電位VDD之源極線引起一電流，其從源極線SL跨經第一磁隧道結102流至位元線BL。源極線SL係經由一第一電流路徑和一第二電流路徑連接至第一磁隧道結102，其中該第一電流路徑係通過第二通 道閘電晶體108，而該第二電流路徑係通過第三通道閘電晶體110和第一通道閘電晶體106。節點A之電位係高於節點B之電位，這是由於跨經第一通道閘電晶體106所產生之電位降(Voltage Drop)應小於跨經第二通道閘電晶體108和第三通道閘電晶體110之組合之電位降。電流之方向可設定第一磁隧道結102之自由層之方向，使之與第一磁隧道結102之固定層之方向相反。處於供應電位VDD之源極線SL不會使反位元線BLB和源極線SL之間產生電位差，故第二磁隧道結104之電阻值狀態將可以維持不變。使用前述二寫入步驟，即可將「邏輯1」存入磁電阻式隨機存取記憶體位元細胞100中。前述文字說明及第3、4圖中所示之電位值僅為說明和舉例之用，使用不同電位值來執行待機操作、讀取操作，以及寫入操作均涵蓋於本發明之範圍當中。
第5圖係顯示根據本發明一實施例所述之包括磁 電阻式隨機存取記憶體位元細胞100之記憶體電路500之示意圖。記憶體電路500包括複數個磁電阻式隨機存取記憶體位元細胞100所形成之一陣列，該等磁電阻式隨機存取記憶體位元細胞100係設置於複數個欄和列中。記憶體電路500更包括複數條位元線BL、複數條反位元線BLB、複數條源極線SL，以及複數條字元線WL，為簡化起見，圖中僅將一位元線BL、一反位元線BLB、一源極線SL，以及一字元線WL作標號。每一磁電阻式隨機存取記憶體位元細胞100係連接至一位元線BL、一反位元線BLB、一源極線SL，以及一字元線WL。位於同一欄中之所有磁電阻式隨機存取記憶體位元細胞100係共用一位元線 BL、一反位元線BLB，以及一源極線SL。位於同一列中之所有磁電阻式隨機存取記憶體位元細胞100係共用一字元線WL。
記憶體電路500包括一控制單元502，用於從關於 記憶體電路500之一外部電路接收各種信號。控制單元502係連接至複數個讀寫驅動器(Read/Write Driver)504a和複數個終端讀寫驅動器(End Read/Write Driver)504b。該等讀寫驅動器504a和該等終端讀寫驅動器504b係用於控制位元線BL、反位元線BLB，以及源極線SL之電位。控制單元502更連接至一列解碼器(Row Decoder)和一字元線驅動器(Word Line Driver)506，其係用於控制字元線WL之電位，並決定一所選擇細胞之一列位址(Row Address)。控制單元502更連接至一寫入驅動器控制單元508，其係用於控制該等讀寫驅動器504a和該等終端讀寫驅動器504b。控制單元502更連接至一欄解碼器(Column Decoder)510，其係用於決定該所選擇細胞之一欄位址(Column Address)。控制單元510更連接至一讀取多工器(Read Multiplexer)512，其係用於結合幾個欄輸出值成為單一輸出值。控制單元502更連接至一感測放大器514，其係用於增強從讀取多工器512接收之單一輸出值，並產生一輸出信號RDOUT。
在實際操作上，控制單元502接收一時脈信號 CLK、一晶片致能信號CE、一寫入信號WR，以及一位址信號AD。時脈信號CLK係用於決定記憶體電路500之時脈週期。例如，在前述實施例所述之寫入操作中，第一寫入週期係發生於根據時脈信號CLK所決定之一時脈週期中，而第二寫入週期係發生於根據時脈信號CLK所決定之另一時脈週期中。晶片致能 信號CE係用於選擇性地啟動記憶體電路500。一輸入資料信號WRDIN係載有欲寫入所選擇之一磁電阻式隨機存取記憶體位元細胞100中之一資訊。位址信號AD包括所選擇之該磁電阻式隨機存取記憶體位元細胞100之一位址。
控制單元502處理時脈信號CLK、晶片致能信號 CE，以及寫入信號WR，並提供複數個控制信號給記憶體電路500中各個元件。若寫入信號WR指示一寫入操作，則控制單元502傳送一寫入致能信號WEN至該等讀寫驅動器504a、該等終端讀寫驅動器504b，以及寫入驅動器控制單元508。根據寫入致能信號WEN，位元線BL、反位元線BLB，以及源極線可以對應地進行充電。舉例來說，該寫入操作中之各個電位值可以如第3、4圖之說明表格所示。若寫入信號WR指示一讀取操作，亦即，寫入信號WR未載有任何欲寫入之資訊，但晶片致能信號CE指示記憶體電路500去執行一操作，則控制單元502傳送一讀取致能信號REN給該等讀寫驅動器504a、該等終端讀寫驅動器504b，以及讀取多工器512。控制單元502更傳送一感測放大器致能信號SAEN至感測放大器514，以啟動感測放大器514。 根據讀取致能信號REN，讀取多工器512亦被啟動。該等讀寫驅動器504a和該等終端讀寫驅動器504b對於位元線BL、反位元線BLB，以及源極線SL進行充電，以執行讀取操作。若晶片致能信號CE係為一低邏輯準位，則記憶體電路500執行一待機操作。舉例來說，該讀取操作中之各個電位值可以如第3、4圖之說明表格所示。
控制單元502更處理位址信號AD，並提供複數個控 制信號給記憶體電路500中各種元件。一欄位址信號AY係傳送至欄解碼器510，以辨識出所選擇之磁電阻式隨機存取記憶體位元細胞100之欄。根據欄位址信號AY，欄解碼器510係選擇性地啟動所辨識之欄之該等讀寫驅動器504a和該等終端讀寫驅動器504b。其餘之該等讀寫驅動器504a和該等終端讀寫驅動器504b係保持在未啟動狀態，以避免意外寫入未選擇之磁電阻式隨機存取記憶體位元細胞100。一列位址信號AX係傳送至一列解碼器和字元線驅動器506，以辨識出所選擇之磁電阻式隨機存取記憶體位元細胞100之列。根據列位址信號AX，該列解碼器和字元線驅動器506係選擇性地啟動其連接至所選擇之磁電阻式隨機存取記憶體位元細胞100之字元線WL。
將該等讀寫驅動器504a和該等終端讀寫驅動器 504b納入，可保證提供足夠電流給複數個磁電阻式隨機存取記憶體位元細胞100，以加速改變該等磁電阻式隨機存取記憶體位元細胞100之複數個磁隧道結之電阻值狀態。藉由加入該等讀寫驅動器504a和該等終端讀寫驅動器504b，通過位元線BL、反位元線BLB，以及源極線SL之電位降將減少，且無論一欄中磁電阻式隨機存取記憶體位元細胞100之位置在何處，均可保持其讀取操作和寫入操作於相似之速度。在一些情況下，若由於位元線BL、反位元線BLB，或是源極線SL之電阻值所導致之電位降過大，則一讀取操作或一寫入操作將無法於時脈週期內完成，致使錯誤資料寫入，或是錯誤資料由磁電阻式隨機存取記憶體位元細胞100中讀出。
在一些實施例中，本說明書係關於一磁電阻式隨 機存取記憶體位元細胞。該磁電阻式隨機存取記憶體位元細胞包括一第一磁隧道結和一第二磁隧道結，其中該第一磁隧道結係連接至一第一資料線，而該第二磁隧道結係連接至一第二資料線。該磁電阻式隨機存取記憶體位元細胞更包括一第一電晶體，其中該第一電晶體之一第一端係連接至該第一磁隧道結，而該第一電晶體之一第二端係連接至該第二磁隧道結。該磁電阻式隨機存取記憶體位元細胞更包括一第二電晶體，其中該第二電晶體之一第一端係連接至一驅動線，而該第二電晶體之一第二端係連接至該第一磁隧道結。該磁電阻式隨機存取記憶體位元細胞更包括一第三電晶體，其中該第三電晶體之一第一端係連接至該驅動線，而該第三電晶體之一第二端係連接至該第二磁隧道結。
在一些實施例中，本說明書係關於一磁電阻式隨 機存取記憶體位元細胞。該磁電阻式隨機存取記憶體位元細胞包括一第一磁隧道結和一第二磁隧道結，其中該第一磁隧道結係連接至一第一資料線，而該第二磁隧道結係連接至一第二資料線。該磁電阻式隨機存取記憶體位元細胞更包括一通道閘集合，其中該通道閘集合係用於選擇性地連接該第一磁隧道結和該第二磁隧道結至一驅動線。該通道閘集合包括一第一電流路徑和一第二電流路徑，其中該第二電流路徑係與該第一電流路徑相異，該第一電流路徑係選擇性地連接該第一磁隧道結至該驅動線，而該第二電流路徑係選擇性地連接該第一磁隧道結至該驅動線。該通道閘集合更包括一第三電流路徑和一第四電流路徑，其中該第四電流路徑係與該第三電流路徑相異，該第三 電流路徑係選擇性地連接該第二磁隧道結至該驅動線，而該第四電流路徑係選擇性地連接該第二磁隧道結至該驅動線。
在一些實施例中，本說明書係關於一磁電阻式隨 機存取記憶體位元細胞之控制方法。該控制方法包括下列步驟：將一第一磁隧道結設定為一第一電阻值狀態，並將一第二磁隧道結設定為一第二電阻值狀態；提供一第一信號給該第一磁隧道結，並提供一第二信號給該第二磁隧道結；藉由使用一通道閘集合，選擇性地連接該第一磁隧道結和該第二磁隧道結至一驅動線；以及執行一待機操作、一讀取操作，以及一寫入操作其中之至少一者。
在本說明書以及申請專利範圍中的序數，例如「第一」、「第二」、「第三」等等，彼此之間並沒有順序上的先後關係，其僅用於標示區分兩個具有相同名字之不同元件。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧磁電阻式隨機存取記憶體位元細胞
102‧‧‧第一磁隧道結
104‧‧‧第二磁隧道結
105‧‧‧通道閘集合
106‧‧‧第一通道閘電晶體
108‧‧‧第二通道閘電晶體
110‧‧‧第三通道閘電晶體
A、B‧‧‧節點
BL‧‧‧位元線
BLB‧‧‧反位元線
SL‧‧‧源極線
WL‧‧‧字元線

Claims (9)

  1. 一種磁電阻式隨機存取記憶體位元細胞，包括：一第一磁隧道結，連接至一第一資料線；一第二磁隧道結，連接至一第二資料線；一第一電晶體，其中該第一電晶體之一第一端係連接至該第一磁隧道結，而該第一電晶體之一第二端係連接至該第二磁隧道結；一第二電晶體，其中該第二電晶體之一第一端係連接至一驅動線，而該第二電晶體之一第二端係連接至該第一磁隧道結；以及一第三電晶體，其中該第三電晶體之一第一端係連接至該驅動線，而該第三電晶體之一第二端係連接至該第二磁隧道結。
  2. 如申請專利範圍第1項所述之磁電阻式隨機存取記憶體位元細胞，其中該第一電晶體之一閘極係連接至該第二電晶體之一閘極、該第三電晶體之一閘極，以及一控制線；其中該第二電晶體之該第二端係連接至該第一電晶體之該第一端；其中該第三電晶體之該第二端係連接至該第一電晶體之該第二端。
  3. 如申請專利範圍第1項所述之磁電阻式隨機存取記憶體位元細胞，其中該驅動線係選擇性地經由一第一電流路徑和一第二電流路徑連接至該第一磁隧道結，該第一電流路徑係經由該第二電晶體，而該第二電流路徑係經由該第三電晶體和該第一電晶體； 其中該驅動線係選擇性地經由一第三電流路徑和一第四電流路徑連接至該第二磁隧道結，該第三電流路徑係經由該第三電晶體，而該第四電流路徑係經由該第二電晶體和該第一電晶體。
  4. 一種磁電阻式隨機存取記憶體位元細胞，包括：一第一磁隧道結，連接至一第一資料線；一第二磁隧道結，連接至一第二資料線；以及一通道閘集合，用於選擇性地連接該第一磁隧道結和該第二磁隧道結至一驅動線，其中該通道閘集合包括：一第一電流路徑，用於選擇性地連接該第一磁隧道結至該驅動線；一第二電流路徑，用於選擇性地連接該第一磁隧道結至該驅動線，其中該第二電流路徑與該第一電流路徑相異；一第三電流路徑，用於選擇性地連接該第二磁隧道結至該驅動線；以及一第四電流路徑，用於選擇性地連接該第二磁隧道結至該驅動線，其中該第四電流路徑與該第三電流路徑相異。
  5. 如申請專利範圍第4項所述之磁電阻式隨機存取記憶體位元細胞，其中該通道閘集合包括：一第一電晶體，其中該第一電晶體之一閘極係連接至一控制線；一第二電晶體，其中該第二電晶體之一閘極係連接至該控制線；以及一第三電晶體，其中該第三電晶體之一閘極係連接至該控 制線；其中該第一電流路徑包括該第一電晶體，該第二電流路徑包括該第二電晶體和該第三電晶體，該第三電流路徑包括該第二電晶體，而該第四電流路徑包括該第一電晶體和該第三電晶體。
  6. 一種磁電阻式隨機存取記憶體位元細胞之控制方法，包括下列步驟：將一第一磁隧道結設定為一第一電阻值狀態；將一第二磁隧道結設定為一第二電阻值狀態；提供一第一信號給該第一磁隧道結；提供一第二信號給該第二磁隧道結；藉由使用一通道閘集合，選擇性地連接該第一磁隧道結和該第二磁隧道結至一驅動線；以及執行一待機操作、一讀取操作，以及一寫入操作其中之至少一者，其中選擇性地連接該第一磁隧道結至該驅動線之步驟包括：選擇性地經由一第一電流路徑連接該第一磁隧道結至該驅動線；以及選擇性地經由一第二電流路徑連接該第一磁隧道結至該驅動線，其中該第二電流路徑與該第一電流路徑相異；其中選擇性地連接該第二磁隧道結至該驅動線之步驟包括：選擇性地經由一第三電流路徑連接該第二磁隧道結至該驅 動線；以及選擇性地經由一第四電流路徑連接該第二磁隧道結至該驅動線，其中該第四電流路徑與該第三電流路徑相異。
  7. 如申請專利範圍第6項所述之控制方法，其中該讀取操作包括：將該第一信號和該第二信號設定為一預充電電位；將該驅動線設定為一參考電位；以及連接該第一磁隧道結和該第二磁隧道結至該驅動線；其中連接該第一磁隧道結和該第二磁隧道結至該驅動線之步驟包括：藉由使用設定為一供應電位之一控制線，啟動該通道閘集合。
  8. 如申請專利範圍第6項所述之控制方法，更包括：執行一切換程序，從該待機操作切換至該讀取操作，其中該切換程序包括：將該第一信號和該第二信號維持在一預充電電位；將該驅動線上之一電位降低至一參考電位；以及連接該第一磁隧道結和該第二磁隧道結至該驅動線；其中選擇性地連接該第一磁隧道結和該第二磁隧道結至該驅動線之步驟包括：藉由使用一控制線，啟動該通道閘集合；其中該控制方法更包括：若執行該待機操作，則將該控制線設定為一第一電位；若執行該讀取操作，則將該控制線設定為一第二電位，其 中該第二電位係高於該第一電位；以及若執行該寫入操作，則將該控制線設定為一第三電位，其中該第三電位係高於或等於該第二電位；其中該待機操作包括：將該第一信號、該第二信號，以及該驅動線設定為該參考電位或是該預充電電位；以及使該第一磁隧道結和該第二磁隧道結不再連接至該驅動線。
  9. 如申請專利範圍第6項所述之控制方法，其中該寫入操作包括：於一第一寫入週期期間，使流向一第一方向之一第一電流通過該第一磁隧道結；以及於一第二寫入週期期間，使流向一第二方向之一第二電流通過該第二磁隧道結，其中該第二方向係與該第一方向相反；其中該寫入操作更包括：於該第一寫入週期期間，將該驅動線設定為一第一電位；於該第二寫入週期期間，將該驅動線設定為一第二電位，其中該第二電位係與該第一電位相異；於該第一寫入週期與該第二寫入週期期間，維持該第一信號之一電位；以及於該第一寫入週期與該第二寫入週期期間，維持該第二信號之一電位。
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