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TWI832268B - 記憶體裝置及記憶體裝置之位元線的預充電方法 - Google Patents

記憶體裝置及記憶體裝置之位元線的預充電方法 Download PDF

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TWI832268B
TWI832268B TW111120187A TW111120187A TWI832268B TW I832268 B TWI832268 B TW I832268B TW 111120187 A TW111120187 A TW 111120187A TW 111120187 A TW111120187 A TW 111120187A TW I832268 B TWI832268 B TW I832268B
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precharge
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transistor
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包家豪
建隆 林
楊智銓
張瑞文
張朝淵
張峰銘
洪連嶸
王屏薇
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台灣積體電路製造股份有限公司
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Abstract

一種記憶體裝置，包含記憶體單元矩陣、預充電電路，以及預充電輔助電路。記憶體單元矩陣具有多個記憶體單元，多個記憶體單元排列在具有多個行及多個列的矩陣中。多個行中的每一行包含連接至第一位元線及第二位元線的第一複數個記憶體單元。預充電電路連接記憶體單元矩陣。預充電電路從第一端預充電第一位元線及第二位元線。預充電輔助電路連接記憶體單元矩陣。預充電輔助電路從第二端預充電第一位元線及第二位元線。

Description

記憶體裝置及記憶體裝置之位元線的預充電方法
本發明實施例是關於記憶體裝置，特別是關於包含預充電輔助電路的記憶體裝置。
積體電路記憶體(integrated circuit memory)的一種常見的類型為靜態隨機存取記憶體(static random access memory(SRAM))裝置。典型的SRAM記憶體裝置包含記憶體單元(memory cell)的矩陣，每個記憶體單元具有兩個交叉耦接的反向器(inverter)，如一個閂鎖(latch)儲存元件一般運作，以及兩個開關(switch)，將上述兩個反向器連接到互補的位元線(complementary bit lines)，以將資料傳入或傳出上述記憶體單元。上述開關由字元線(word line)控制。當上述開關關閉時，上述記憶體單元維持在上述記憶體單元的兩個穩定狀態中的一個。當要將資料寫入上述記憶體單元時，要寫入的值及其補數(complement)值被放到上述位元線上，並且同時致能(raise)上述字元線。當要將值讀出上述記憶體單元時，兩條位元線都預先充電到高電位，並且致能上述字元線。與上述記憶體單元包含零的值的節點相對的上述字元線開始放電，提供可以被偵測並從記憶體輸出的差異訊號(differing signal)。
本發明的實施例有關於記憶體裝置，包含：記憶體單元矩陣(memory cell array)、預充電電路(pre-charge circuit)，以及預充電輔助電路(pre-charge assist circuit)。記憶體單元矩陣包含排列在矩陣中的多個記憶體單元(memory cell)，矩陣具有多個行及多個列，其中多個行中的每一行包含連接至第一位元線(bit line)及第二位元線的第一複數個記憶體單元；預充電電路連接記憶體單元矩陣，其中預充電電路從第一端預充電第一位元線及第二位元線；預充電輔助電路連接記憶體單元矩陣，其中預充電輔助電路從第二端預充電第一位元線及第二位元線，第二端與第一端相對。
在本發明其他實施例中，記憶體裝置包含：第一複數個記憶體單元、第一位元線、第一互補位元線、預充電電路，以及預充電輔助電路。第一複數個記憶體單元排列在記憶體單元矩陣的第一行中；第一位元線連接第一複數個記憶體單元中的每一者；第一互補位元線連接第一複數個記憶體單元中的每一者；預充電電路連接第一位元線及第一互補位元線，其中預充電電路連接第一位元線及第一互補位元線的接近端(near end)；預充電輔助電路連接第一位元線及第一互補位元線，其中預充電輔助電路連接第一位元線及第一互補位元線的遠離端(far end)。
本發明的實施例有關於記憶體裝置之位元線的預充電方法，包含：提供第一複數個記憶體單元，上述多個記憶體單元排列在記憶體單元矩陣的第一行中；提供第一位元線，上述第一位元線連接第一複數個記憶體單元中的每一者；提供第一互補位元線，上述第一互補位元線連接第一複數個記憶體單元中的每一者；經由預充電電路從接近端預充電第一位元線及第一互補位元線，其中預充電電路連接第一位元線及第一互補位元線的接近端； 以及經由預充電輔助電路從遠離端預充電第一位元線及第一互補位元線，其中預充電輔助電路連接第一位元線及第一互補位元線的遠離端。
以下提供多個不同的實施例或範例，以執行所提供的標的的不同特徵。以下描述元件及排列(arrangement)的特定範例以簡化本發明的實施例。這些範例當然僅是範例而不應該是限制。舉例來說，在以下實施方式中的一第一特徵形成在一第二特徵之上可以包含上述第一特徵及上述第二特徵直接接觸(contact)方式形成的實施例，也可以包含額外特徵形成在上述第一特徵及上述第二特徵之間的實施例，在這種情況下上述第一特徵及上述第二特徵並不會直接接觸。此外，本揭露會在多個範例中重複參考編號及/或字母。這樣的重複是為了簡潔及清楚，本身並不用以決定多個實施例及/或配置之間的關係。
此外，為了方便描述，空間相對關係用語(例如「以下」、「之下」、「低於」、「以上」、「高於」等)在此被用以描述如圖所示的一個元件或特徵與另一個元件或特徵之間的關係。 空間相對關係用語旨在包含使用中或操作中的裝置除了圖中所描述的方向以外的不同方向。裝置可以在別的方向(旋轉90度或在其他方向)且在此使用的空間相對關係用語可以做出相應的解讀。
如上所述，讀取操作在開始時會將連接記憶體單元的兩條字元線預充電到預定的電壓位準。當記憶體單元的字元線被啟動(activate)時，記憶體單元將位元線中特定的一條拉低(pull low)。感測放大器(sense amplifier)感測兩條位元線之間的差異，並對應地輸出相應的資料值。之後將位元線預充電，使下一次的讀取操作更順利。為了便於快速操作，本揭露提供字元線更快速的預充電。更精確地來說，本揭露提供一種預充電輔助電路，能夠幫助位元線從兩端進行預充電。
第1圖示意說明本發明實施例之圖式，用以示意說明範例的記憶體裝置100。如第1圖所示，記憶體裝置100包含記憶體單元矩陣102、列解碼器(row decoder)104(也稱為字元線驅動電路(word line driver circuit))、讀取/寫入(read/write)電路106，以及預充電輔助電路108。對於本領域的通常知識者而言，在閱讀完本揭露後將十分清楚記憶體裝置100可以包含第1圖未示出的額外元件。
記憶體單元矩陣102包含多個記憶體單元(標註為 110[1][1]到110[m-1][1]、110[m][1] 到110[1][n] 到110[m-1][n]，以及110[m][n])。上述多個記憶體單元中的每一者可以儲存一個位元(bit)的訊息(即，位元值0或位元值1)，因此也被稱為位元單元。在一些範例中，記憶體單元可以為SRAM、動態隨機存取記憶體(dynamic random access memory(DRAM))、磁阻式隨機存取記憶體(magnetoresistance random access memory(MRAM))、電阻式隨機存取記憶體(resistance random access memory(RRAM))等。範例的記憶體單元參照本揭露的第2圖有更詳細的描述。記憶體單元矩陣102更包含多個字元線(標註為WL[1]到WL[m-1]，以及WL[m])及多個位元線對(pair)(即，位元線、互補位元線(bit line bar)或互補的位元線對(complementary bit line pairs))(標註為(BL[1], BLB[1])到 (BL[n], BLB[n]))。
記憶體單元矩陣102的多個記憶體單元排列在具有多個行及多個列的矩陣(例如m個列及n個行)中。多個行中的每一行包含第一複數個記憶體單元。舉例來說，如第1圖所示，第[1]行112[1]包含標註為110[1][1]到110[m-1][1]，以及110[m][1]的第一複數個記憶體單元，以此類推到第[n]行112[n]包含標註為110[1][n]到110[m-1][n]，以及110[m][n]的第一複數個記憶體單元。
記憶體單元矩陣102的每一行與一位元線對有關，該行中的第一複數個記憶體單元中的每一者與相關的位元線對連接。舉例來說，第[1]行112[1]與位元線BL[1]及互補位元線BLB[1]有關，第[1]行112[1]的第一複數個記憶體單元中的每一者(標註為110[1][1]到110[m-1][1]，以及110[m][1])連接位元線BL[1]及互補位元線BLB[1]。同樣地，第[n]行112[n]與位元線BL[n]及互補位元線BLB[n]有關，第[n]行112[n]的第一複數個記憶體單元中的每一者(標註為110[1][n]到110[m-1][n]，以及110[m][n])連接位元線BL[n]及互補位元線BLB[n]。
記憶體單元矩陣102的每一列包含第二複數個記憶體單元。舉例來說，第[1]列包含標註為110[1][1]到110[1][n]的第二複數個記憶體單元，以此類推到第[m-1]列包含標註為110[m-1][1]到110[m-1][n]的第二複數個記憶體單元，以及第[m]列包含標註為110[m][1]到110[m][n]的第二複數個記憶體單元。此外，每一列與一條字元線有關，該列中的第二複數個記憶體單元中的每一者連接相關的字元線。舉例來說，第[1]列與字元線WL[1]有關，第[1]列的第二複數個記憶體單元中的每一者(標註為110[1][1]到110[1][n])連接字元線WL[1]。同樣地，第[m-1]列與字元線WL[m-1]有關，第[m-1]列的第二複數個記憶體單元中的每一者(標註為110[m-1][1]到110[m-1][n])連接字元線WL[m-1]。此外，第[m]列與字元線WL[m]有關，第[m]列的第二複數個記憶體單元中的每一者(標註為110[m][1]到110[m][n])連接字元線WL[m]。
第2圖為本發明實施例之電路圖，用以示意說明記憶體單元矩陣102之一範例的記憶體單元110。第2圖的記憶體單元110為SRAM裝置。然而，其他類型的記憶裝置例如DRAM、MRAM、RRAM等也在本發明的考慮範圍內。如第2圖所示，記憶體單元110包含一對交叉耦接的反向器202。交叉耦接的反向器202包含第一反向器202a及第二反向器202b。第一反向器202a連接在供應電壓(supply voltage)VDD及地之間。同樣地，第二反向器202b也連接在供應電壓VDD及地之間。舉例來說，第一反向器202a與第二反向器202b在節點Q及節點QB上交叉耦接。交叉耦接的反向器202將第一位元值儲存在節點Q，並將第二位元值儲存在節點QB。因此，節點Q也可以被稱為第一資料節點，節點QB也可以被稱為第二資料節點。在範例中，節點QB與節點Q互補。
第一反向器202a包含第一反向器之第一電晶體(transistor)202a1(也標註為M 1)，以及第一反向器之第二電晶體202a2(也標註為M 2)。第一反向器之第一電晶體202a1的源極(source)連接至節點QB，第一反向器之第一電晶體202a1的汲極(drain)連接至地。第一反向器之第二電晶體202a2的源極連接至供應電壓VDD，第一反向器之第二電晶體202a2的汲極連接至節點QB。第一反向器之第一電晶體202a1及第一反向器之第二電晶體202a2兩者的閘極(gate)連接至節點Q，因此將第一反向器202a與第二反向器202b交叉耦接。
在範例中，第一反向器之第一電晶體202a1是n通道金屬氧化物半導體(n-channel metal oxide semiconductor(NMOS))電晶體，第一反向器之第二電晶體202a2是p通道金屬氧化物半導體(PMOS)電晶體。然而，對本領域的通常知識者而言，在閱讀完本揭露後將會了解其他類型的電晶體，例如，金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor(MOSFET))、NMOS電晶體、PMOS電晶體，或是互補性金屬氧化半導體(complementary metal oxide semiconductor(CMOS))電晶體也可以被用以作為第一反向器之第一電晶體202a1及第一反向器之第二電晶體202a2。此外，第一反向器之第一電晶體202a1及第一反向器之第二電晶體202a2是對稱的(symmetrical)。也就是說，第一反向器之第一電晶體202a1及第一反向器之第二電晶體202a2的源極可以為汲極，汲極可以為源極。
第二反向器202b包含第二反向器之第一電晶體202b1(也標註為M 3)，以及第二反向器之第二電晶體202b2(也標註為M 4)。第二反向器之第一電晶體202b1的源極連接至節點Q，第二反向器之第一電晶體202b1的汲極連接至地。第二反向器之第二電晶體202b2的源極連接至供應電壓VDD，第二反向器之第二電晶體202b2的汲極連接至節點Q。第二反向器之第一電晶體202b1及第二反向器之第二電晶體202b2兩者的閘極連接至節點QB，因此將第二反向器202b與第一反向器202a交叉耦接。
在範例中，第二反向器之第一電晶體202b1是nMOS電晶體，第二反向器之第二電晶體202b2是pMOS電晶體。然而，對本領域的通常知識者而言，在閱讀完本揭露後將會了解其他類型的電晶體，例如，MOSFET、nMOS電晶體、pMOS電晶體，或是CMOS電晶體也可以被用以作為第二反向器之第一電晶體202b1及第二反向器之第二電晶體202b2。此外，第二反向器之第一電晶體202b1及第二反向器之第二電晶體202b2是對稱的。也就是說，第二反向器之第一電晶體202b1及第二反向器之第二電晶體202b2的源極可以為汲極，汲極可以為源極。
記憶體單元110更包含第一傳輸閘電晶體(pass gate transistor)204a(也標註為M 5)及第二傳輸閘電晶體204b(也標註為M 6)。第一傳輸閘電晶體204a的源極連接至互補位元線BLB，第一傳輸閘電晶體204a的汲極連接節點QB。第一傳輸閘電晶體204a的閘極連接字元線WL。此外，第二傳輸閘電晶體204b的源極連接位元線BL，第二傳輸閘電晶體204b的汲極連接節點Q。第二傳輸閘電晶體204b的閘極連接字元線WL。
第一傳輸閘電晶體204a及第二傳輸閘電晶體204b為NMOS電晶體。然而，對本領域的通常知識者而言，在閱讀完本揭露後將會了解其他類型的電晶體，例如，MOSFET、NMOS電晶體、PMOS電晶體，或是CMOS電晶體也可以被用以作為第一傳輸閘電晶體204a及第二傳輸閘電晶體204b。此外，第一傳輸閘電晶體204a及第二傳輸閘電晶體204b是對稱的。也就是說，第一傳輸閘電晶體204a及第二傳輸閘電晶體204b的源極可以為汲極，汲極可以為源極。
當被致能(enable)時，第一傳輸閘電晶體204a將節點QB連接到互補位元線BLB。同樣地，當被致能時，第二傳輸閘電晶體204b將節點Q連接到位元線BL。當字元線WL為了在記憶體單元110中執行讀取或寫入操作而被選擇及充電時，第一傳輸閘電晶體204a及第二傳輸閘電晶體204b被致能。
參考回第1圖，列解碼器104連接至記憶體單元矩陣102。列解碼器104選擇記憶體單元矩陣102多個字元線中的一個字元線，並將被選擇的字元線充電到預定的邏輯值(例如邏輯「高(high)」)，以執行讀取操作或寫入操作。在範例中，列解碼器104包含多個邏輯算子(logic operator)，用以解碼位址輸入以選擇要充電的字元線。
讀取/寫入電路106連接至記憶體單元矩陣102，並在記憶體單元矩陣102中執行讀取及寫入操作。在一些範例中，讀取/寫入電路106包含預充電電路114、寫入電路116，以及感測放大器118。在一些範例中，感測放大器118也被稱為讀取電路118。雖然預充電電路114在圖上作為讀取/寫入電路106的一部份示出，在一些範例中，預充電電路114可以與讀取/寫入電路106分離。在一些範例中，讀取/寫入電路106可以包含沒有在第1圖中展示的額外元件。
預充電電路114會將記憶體單元矩陣102的位元線對預充電到預定的電壓位準。在一些範例中，預充電電路114將位元線對預充電到大致等於電源電壓(即，VDD)的電壓位準。在一些其他範例中，預充電電路114將位元線對預充電到大致等於電源電壓的一半(即，VDD/2)的電壓位準。舉例來說，預充電電路114將記憶體單元矩陣102的位元線對預充電到VDD以預備讀取操作的進行。在範例的實施例中，預充電電路114從第一端或接近端預充電位元線對。在範例中，上述接近端是指上述位元線對在距離上最靠近預充電電路114的多個端。在範例中，上述距離可以指物理距離或連接器的長度。
寫入電路116提供將要儲存在記憶體單元矩陣102中的資料。舉例來說，寫入電路116提供將要儲存在記憶體單元矩陣102的一或多個記憶體單元的節點Q及節點QB中的位元值，以進行寫入操作。為了進行寫入操作，當對應的字元線WL被充電到邏輯「高」時，寫入電路116經由位元線對連接一或多個記憶體單元的節點Q及節點QB，並將位元值儲存在節點Q及節點QB。
感測放大器118將位元線上的電壓位準與互補位元線上的電壓位準做比較，並提供讀取操作之輸出，上述輸出代表儲存在記憶體單元矩陣102的記憶體單元中的資料。舉例來說，當相關的字元線WL因為讀取操作被充電到邏輯「高」時，位元線及互補位元線分別連接節點Q及節點QB。當位元線及互補位元線連接至節點Q及節點QB時，位元線及互補位元線上的電壓位準從預充電的電壓位準改變。感測放大器118將位元線上的電壓位準與互補位元線上的電壓位準做比較，並基於比較結果為讀取操作提供輸出，上述輸出指示儲存在節點Q及節點QB上的值。
預充電輔助電路108輔助位元線對進行預充電。在一些範例中，預充電輔助電路108從第二端將位元線對預充電，上述第二端與上述第一端相對，預充電電路114從上述第一端將位元線對預充電。上述第二端也被稱為遠離端(far end)/遠端。在一些範例中，預充電輔助電路108及預充電電路114大致上同時將位元線對預充電，因此增加預充電的速度及位元線對預充電的均勻性 (uniformity)。預充電輔助電路108因應於預充電輔助訊號或致能訊號，將位元線對的第二端連接到供應電壓VDD(或是其他預定的電壓，例如VDD/2)，以此輔助位元線對預充電。舉例來說，預充電輔助電路108因應於預充電輔助訊號掉到邏輯「低(low)」，將位元線對的第二端連接到供應電壓VDD。在一些範例中，預充電輔助訊號從預充電電路114所接收。在一些範例中，預充電電路114在讀取操作或寫入操作結束後傳送預充電輔助訊號。在一些其他範例中，預充電電路114在讀取操作或寫入操作之前傳送預充電輔助訊號。
第3圖是本發明實施例之圖表300，用以指示記憶體裝置100的電壓位準。更精確來說，第3圖是本發明實施例之圖表300，用以指示在讀取操作期間記憶體裝置100的一或多個記憶體單元在位元線對上的電壓位準。舉例來說，圖表300的第一曲線302指示在被選擇的字元線WL上的電壓位準、圖表300的第二曲線304指示在位元線對的接近端上的電壓位準(標註為SN BL/BLB)，以及圖表300的第三曲線306指示在位元線對的遠離端上的電壓位準(標註為SF BL/BLB)。
如第3圖所示，在預充電階段308中，字元線WL上的電壓位準是邏輯「低」，位元線對的接近端上的電壓位準(SN BL/BLB)是邏輯「高」，位元線對的遠離端上的電壓位準(SF BL/BLB) 也是邏輯「高」。從預充電階段308開始，讀取操作轉變為讀取階段310。舉例來說，讀取階段310在時間T0經由讀取致能訊號(read enable signal)致能。在讀取階段310中，如第一曲線302所示，被選擇的字元線WL被充電至邏輯「高」。此外，位元線對在讀取階段310中斷開與預充電電路114的連接，並且連接至記憶體單元110的節點Q及節點QB。因此，如第二曲線304所示，位元線對的接近端上的電壓位準(SN BL/BLB)從預充電電壓位準下降。此外，如第三曲線306所示，位元線對的遠離端的電壓位準(SF BL/BLB)也從預充電電壓位準下降。
讀取操作在讀取階段310之後轉換回預充電階段308，在預充電階段308中字元線WL被設為無效(de-asserted)，位元線對為下一次讀取或寫入操作進行預充電。舉例來說，如圖表300所示，讀取操作在時間T1從讀取階段310轉換為預充電階段308。在預充電階段中，位元線對被預充電到預充電電壓位準。舉例來說，如第一曲線302所示，字元線WL被設為無效，並且字元線WL的電壓位準下降到邏輯「低」。此外，如第二曲線304所示，在位元線對的接近端上的電壓位準在時間T2上升到預充電電壓位準。同樣地，如第三曲線306所示，在位元線對的遠離端上的電壓位準在時間T2也上升到預充電電壓位準。因此，根據範例的實施例，位元線對的兩端大致上同時到達預充電電壓位準。
參考回第1圖，預充電輔助電路108包含預充電輔助電路電晶體120。在一些範例中，預充電輔助電路電晶體120是PMOS電晶體。預充電輔助電路電晶體120的源極連接供應電壓VDD。預充電輔助電路電晶體120的汲極連接記憶體單元矩陣102的位元線對。預充電輔助電路電晶體120的閘極接收預充電輔助訊號，例如從預充電電路114接收。當接收到預充電輔助訊號 (或是預充電輔助訊號降到邏輯「低」) 時，預充電輔助電路電晶體120被致能，以將位元線對的第二端與供應電壓VDD連接。在一些範例中，預充電輔助電路電晶體120可以將位元線對的第二端與其他電壓連接，例如VDD/2。
雖然預充電輔助電路電晶體120在圖中為PMOS電晶體，其他類型的電晶體(例如MOSFET、nMOS 電晶體，或是CMOS電晶體)也在預充電輔助電路電晶體120的範圍內。此外，預充電輔助電路電晶體120是對稱的。也就是說，預充電輔助電路電晶體120的源極可以為汲極，預充電輔助電路電晶體120的汲極可以為源極。
在範例中，預充電輔助電路108可以包含多於一個電晶體。第4圖示意說明本發明實施例之範例的記憶體裝置100，具有包含多於一個電晶體的預充電輔助電路108。舉例來說，如第4圖所示，預充電輔助電路108包含多個電晶體(標註為122[1]到 122[n])，上述多個電晶體以並聯的方式彼此連接。舉例來說，多個電晶體中的每一個的源極連接供應電壓VDD，多個電晶體中的每一個的汲極連接記憶體單元矩陣102的位元線對。多個電晶體中的每一個的閘極接收預充電輔助訊號，並且當接收到預充電輔助訊號時，將位元線對的第二端與供應電壓連接。在一些範例中，多個電晶體中的每一個的源極可以連接其他電壓位準，例如VDD/2。
此外，雖然多個電晶體中的每一個在圖中為PMOS電晶體，其他類型的電晶體(例如MOSFET、NMOS 電晶體，或是CMOS電晶體)也在本揭露的範圍內。此外，多個電晶體中的每一個是對稱的。也就是說，多個電晶體中的每一個的源極可以為汲極，多個電晶體中的每一個的汲極可以為源極。
在一些範例中，預充電輔助電路108中的多個電晶體的數量，是基於記憶體單元矩陣102的一行中的記憶體單元的數量決定的。舉例來說，當一行中的記憶體單元數量小於等於128時，前述多個電晶體包含一個電晶體。在其他範例中，當一行中的記憶體單元數量大於128並小於等於256時，前述多個電晶體包含兩個電晶體。也就是說，多個電晶體可以對應於記憶體單元矩陣102的一行中的每128記憶體單元而包含一個電晶體。然而，不同數量的記憶體單元(例如32、64、256等)也在本揭露的範圍內。
在一些範例中，預充電輔助電路108可以對應於每個位元線對包含一對電晶體。第5圖示意說明本發明實施例之範例的記憶體裝置100中之預充電輔助電路108，具有對應於每個位元線對的電晶體對。舉例來說，如第5圖所示，預充電輔助電路108包含多個電晶體對(標註為120[1]到120[n])。多個電晶體對中的每一者有關於多個位元線對中的一者。舉例來說，第[1]電晶體對120[1]有關於第[1]位元線對BL[1]/BLB[1]，以此類推，第[n]電晶體對120[n]有關於第[n]位元線對BL[n]/BLB[n]。
多個電晶體對中的每一個包含兩個電晶體。舉例來說，第[1]電晶體對120[1]包含第一電晶體120[1][1]及第二電晶體120[1][2]。第一電晶體120[1][1]有關於位元線BL[1]，第二電晶體120[1][2]有關於互補位元線BLB[1]。舉例來說，第一電晶體120[1][1]的源極連接供應電壓VDD，第一電晶體120[1][1]的汲極連接位元線BL[1]的第二端。同樣地，第二電晶體120[1][2]的源極連接供應電壓VDD，第二電晶體120[1][2]的汲極連接互補位元線BLB[1]的第二端。第一電晶體120[1][1]及第二電晶體120[1][2]的閘極接收預充電輔助訊號，當接收到預充電輔助訊號時，將位元線BL[1]及互補位元線BLB[1]的第二端連接供應電壓，因此從第二端預充電位元線BL[1]及互補位元線BLB[1]。
同樣地，第[n]電晶體對120[n]包含第一電晶體120[n][1]及第二電晶體120[n][2]。第一電晶體120[n][1]有關於位元線BL[n]，第二電晶體120[n][2]有關於互補位元線BLB[n]。舉例來說，第一電晶體120[n][1]的源極連接供應電壓VDD，第一電晶體120[n][1]的汲極連接位元線BL[n]的第二端。同樣地，第二電晶體120[n][2]的源極連接供應電壓VDD，第二電晶體120[n][2]的汲極連接互補位元線BLB[n]的第二端。第一電晶體120[n][1]及第二電晶體120[n][2]的閘極接收預充電輔助訊號，當接收到預充電輔助訊號時，將位元線BL[n]及互補位元線BLB[n]的第二端連接供應電壓，因此從第二端預充電位元線BL[n]及互補位元線BLB[n]。
雖然在圖式中多個電晶體對中的每一個只包含兩個電晶體，對本領域的通常知識者而言，在閱讀完本揭露後將會了解多個電晶體對中的每一個可以包含超過兩個電晶體。此外，雖然在圖式中多個電晶體對中的每一個為PMOS電晶體，其他電晶體類型(例如MOSFET、NMOS電晶體，或是CMOS電晶體)也在本揭露的範圍內。此外，多個電晶體對中的每一個是對稱的(symmetrical)。也就是說，多個電晶體對中的每一個的源極可以為汲極，多個電晶體對中的每一個的汲極可以為源極。
第6圖是本發明實施例之流程圖，示意說明用以將記憶體裝置的字元線預充電的方法600。舉例來說，方法600可以用以對本揭露第1-5圖說明的記憶體裝置100的位元線對進行預充電。
在方法600的方塊610中，提供第一複數個記憶體單元，上述第一複數個記憶體單元排列在記憶體單元矩陣的第一行中。舉例來說，提供第一複數個記憶體單元(標註為110[1][1]到110[m-1][1]，以及110[m][1])，排列在記憶體單元矩陣102的第[1]行112[1]中。在其他範例中，提供第一複數個記憶體單元(標註為110[1][n]到110[m-1][n]，以及110[m][n])，排列在記憶體單元矩陣102的第[n]行112[n]中。
在方法600的方塊620中，提供第一位元線，上述第一位元線連接第一複數個記憶體單元中的每一者。舉例來說，提供位元線BL[1]，位元線BL[1]連接第一複數個記憶體單元(標註為110[1][1]到110[m-1][1]，以及110[m][1])，上述多個記憶體單元排列在記憶體單元矩陣102的第[1]行112[1]中。在其他範例中，提供位元線BL[n]，位元線BL[n]連接第一複數個記憶體單元(標註為110[1][n]到110[m-1][n]，以及110[m][n])，上述多個記憶體單元排列在記憶體單元矩陣102的第[n]行112[n]中。
在方法600的方塊630中，提供第一互補位元線，上述第一互補位元線連接第一複數個記憶體單元中的每一者。舉例來說，提供互補位元線BLB[1]，互補位元線BLB[1]連接第一複數個記憶體單元(標註為110[1][1]到110[m-1][1]，以及110[m][1])，上述多個記憶體單元排列在記憶體單元矩陣102的第[1]行112[1]中。在其他範例中，提供互補位元線BLB[n]，互補位元線BLB[n]連接第一複數個記憶體單元(標註為110[1][n]到110[m-1][n]，以及110[m][n])，上述多個記憶體單元排列在記憶體單元矩陣102的第[n]行112[n]中。
在方法600的方塊640中，第一位元線及第一互補位元線經由預充電電路從接近端預充電。舉例來說，位元線BL[1]及互補位元線BLB[1]經由預充電電路114從接近端預充電。預充電電路114連接位元線BL[1]及互補位元線BLB[1]的接近端。
在方法600的方塊650中，經由預充電輔助電路從遠離端預充電第一位元線及第一互補位元線。舉例來說，經由預充電輔助電路108從遠離端預充電位元線BL[1]及互補位元線BLB[1]。預充電輔助電路108連接至位元線BL[1]及互補位元線BLB[1]的遠離端。在範例中，位元線BL[1]及互補位元線BLB[1]因此大致上同時從接近端及遠離端充電。這增加了預充電的速度，並因此增加記憶體裝置100中讀取及寫入操作的速度。
根據範例的實施例，記憶體裝置包含：記憶體單元矩陣、預充電電路，以及預充電輔助電路。記憶體單元矩陣包含排列在矩陣中的多個記憶體單元，矩陣具有多個行及多個列，其中多個行中的每一行包含連接至第一位元線及第二位元線的第一複數個記憶體單元；預充電電路連接記憶體單元矩陣，其中預充電電路從第一端預充電第一位元線及第二位元線；預充電輔助電路連接記憶體單元矩陣，其中預充電輔助電路從第二端預充電第一位元線及第二位元線，第二端與第一端相對。
在一些實施例中，預充電輔助電路包含電晶體，其中電晶體的源極/汲極連接供應電壓，電晶體的汲極/源極在第二端連接第一位元線及第二位元線，其中電晶體的閘極被配置以接收預充電輔助訊號。
在一些實施例中，當預充電輔助訊號上升到預定值時，電晶體開啟，並將第一位元線及第二位元線連接到供應電壓。
在一些實施例中，上述電晶體包含以下之一者： PMOS電晶體、NMOS電晶體、CMOS電晶體，以及MOSFET。
在一些實施例中，預充電輔助電路包含多個以並聯的方式彼此連接的電晶體，其中每個電晶體的源極/汲極連接供應電壓，每個電晶體的汲極/源極連接第一位元線及第二位元線，每個電晶體的閘極被配置以接收預充電輔助訊號。
在一些實施例中，基於第一複數個電晶體的數量決定多個電晶體的數量。
在一些實施例中，預充電輔助訊號與讀取致能訊號有關。
在一些實施例中，預充電輔助訊號與寫入致能訊號有關。
在一些實施例中，多個列中的每一列包含連接至字元線的第二複數個記憶體單元。
在一些實施例中，第二位元線與第一位元線互補。
在範例的實施例中，記憶體裝置包含：第一複數個記憶體單元、第一位元線、第一互補位元線、預充電電路，以及預充電輔助電路。第一複數個記憶體單元排列在記憶體單元矩陣的第一行中；第一位元線連接第一複數個記憶體單元中的每一者；第一互補位元線連接第一複數個記憶體單元中的每一者；預充電電路連接第一位元線及第一互補位元線，其中預充電電路連接第一位元線及第一互補位元線的接近端；預充電輔助電路連接第一位元線及第一互補位元線，其中預充電輔助電路連接第一位元線及第一互補位元線的遠離端。
在一些實施例中，預充電輔助電路包含一或多個電晶體，其中每個電晶體的源極/汲極連接供應電壓，每個電晶體的汲極/源極連接第一位元線及第一互補位元線，每個電晶體的閘極被配置以接收預充電訊號。
在一些實施例中，當預充電訊號到達預定邏輯值時，一或多個電晶體被配置以將第一位元線及第一互補位元線連接到供應電壓。
在一些實施例中，一或多個電晶體的數量取決於第一複數個記憶體單元的數量。
在一些實施例中，一或多個電晶體以並聯的方式彼此連接。
在一些實施例中，一或多個電晶體包含以下之一者：PMOS電晶體、NMOS電晶體、CMOS電晶體，以及MOSFET。
根據範例的實施例，記憶體裝置之位元線的預充電方法包含：提供第一複數個記憶體單元，上述多個記憶體單元排列在記憶體單元矩陣的第一行中；提供第一位元線，上述第一位元線連接第一複數個記憶體單元中的每一者；提供第一互補位元線，上述第一互補位元線連接第一複數個記憶體單元中的每一者；經由預充電電路從接近端預充電第一位元線及第一互補位元線，其中預充電電路連接第一位元線及第一互補位元線的接近端； 以及經由預充電輔助電路從遠離端預充電第一位元線及第一互補位元線，其中預充電輔助電路連接第一位元線及第一互補位元線的遠離端。
在一些實施例中，經由預充電輔助電路從遠離端預充電第一位元線及第一互補位元線的操作包含：經由預充電輔助電路從遠離端與經由預充電電路從接近端大致上同時地預充電第一位元線及第一互補位元線。
在一些實施例中，經由預充電輔助電路從遠離端預充電第一位元線及第一互補位元線的操作包含：當接收到預充電輔助訊號時，經由預充電輔助電路從遠離端預充電第一位元線及第一互補位元線。
在一些實施例中，接收預充電輔助訊號的操作包含：從預充電電路接收預充電輔助訊號。
以上內容概要地說明一些實施例的特徵，使得本領域的通常知識者可以更好的理解本發明的內容。本領域的通常知識者應該了解他們可以容易地使用本發明作為基礎，以設計或修改其他用以執行相同目的及/或達成以上提到的實施例的相同好處的製程及結構。本領域的通常知識者也應該了解這樣的相等結構並沒有離開本發明的精神及範圍，且本領域的通常知識者應該了解可以在此做出多個改變、取代，以及修改而不離開本發明的精神及範圍。
100:記憶體裝置 102:記憶體單元矩陣 104:列解碼器 106:讀取/寫入電路 108:預充電輔助電路 110[1][1]~110[m-1][1], 110[m][1]~ 110[1][n]~110[m-1][n], 110[m][n]、110:記憶體單元 112[1]:第[1]行 112[n]:第[n]行 114:預充電電路 116:寫入電路 118:感測放大器 120:預充電輔助電路電晶體 120[1]:第[1]電晶體 120[n]:第[n]電晶體 120[1][1], 120[n][1]:第一電晶體 120[1][2], 120[n][2]:第二電晶體 122[1]~122[n]:電晶體 BL, BL[1]~ BL[n]:位元線 BLB, BLB[1]~ BLB[n]:互補位元線 WL, WL[1]~WL[m-1], WL[m]:字元線 VDD:供應電壓 202:交叉耦接的反向器 202a:第一反向器 202a1, M 1:第一反向器之第一電晶體 202a2, M 2:第一反向器之第二電晶體 202b:第二反向器 202b1, M 3:第二反向器之第一電晶體 202b2, M 4:第二反向器之第二電晶體 204a, M 5:第一傳輸閘電晶體 204b, M 6:第二傳輸閘電晶體 Q,QB:節點 300:圖表 302:第一曲線 304:第二曲線 306:第三曲線 308:預充電階段 310:讀取階段 T0, T1, T2:時間 SN BL/BLB:位元線對的接近端上的電壓位準 SF BL/BLB:位元線對的遠離端上的電壓位準 600:方法 610, 620, 630, 640, 650:方塊
本發明實施例閱讀以下實施方式配合附帶的圖式能夠最好的理解。應該注意的是，根據業界的標準做法，多個特徵並未依照比例繪製。事實上，為了清楚的討論，多個特徵的尺寸(dimension)可以隨意地增加或減少。 第1圖示意說明本發明實施例範例的記憶體裝置。 第2圖示意說明本發明實施例範例的記憶體裝置的記憶元件。 第3圖是本發明實施例之圖表，用以示意說明在讀取操作期間記憶體裝置的電壓位準(voltage level)。 第4圖示意說明本發明實施例的記憶體裝置的其他範例。 第5圖示意說明本發明實施例的記憶體裝置的其他範例。 第6圖是本發明實施例之流程圖，示意說明用以將記憶體裝置的位元線對(bit line pair)預充電的方法。
100:記憶體裝置
102:記憶體單元矩陣
104:列解碼器
106:讀取/寫入電路
108:預充電輔助電路
110[1][1]~110[m-1][1],110[m][1]~110[1][n]~110[m-1][n],110[m][n]:記憶體單元
112[1]:第[1]行
112[n]:第[n]行
114:預充電電路
116:寫入電路
118:感測放大器
120:預充電輔助電路電晶體
BL[1]~BL[n]:位元線
BLB[1]~BLB[n]:互補位元線
WL[1]~WL[m-1],WL[m]:字元線
VDD:供應電壓

Claims (10)

  1. 一種記憶體裝置，包含：一記憶體單元矩陣，包含排列在一矩陣中的多個記憶體單元，上述矩陣具有多個行及多個列，其中上述多個行中的每一行包含連接至一第一位元線及一第二位元線的第一複數個記憶體單元；一預充電電路，連接上述記憶體單元矩陣，其中上述預充電電路從一第一端預充電上述第一位元線及上述第二位元線；以及一預充電輔助電路，連接上述記憶體單元矩陣，其中上述預充電輔助電路從一第二端預充電上述第一位元線及上述第二位元線，上述第二端與上述第一端相對；上述預充電電路傳送與一讀取操作或一寫入操作有關的一預充電輔助訊號至上述預充電輔助電路，上述預充電輔助電路因應於上述預充電輔助訊號而從上述第二端預充電上述第一位元線及上述第二位元線。
  2. 如請求項1之記憶體裝置，其中上述預充電輔助電路包含一電晶體，其中上述電晶體的一源極/汲極連接一供應電壓，上述電晶體的一汲極/源極在上述第二端連接上述第一位元線及上述第二位元線，其中上述電晶體的一閘極被配置以接收上述預充電輔助訊號，其中當上述預充電輔助訊號上升到一預定值時，上述電晶體開啟，並將上述第一位元線及上述第二位元線連接到上述供應電壓。
  3. 如請求項1之記憶體裝置，其中上述預充電輔助電路包含多個電晶體，上述多個電晶體以並聯的方式彼此連接，每個上述多個電晶體的一源極/汲極連接一供應電壓，每個上述多個電晶體的一汲極/源極連接上述第一位元線 及上述第二位元線，每個上述多個電晶體的一閘極被配置以接收預充電輔助訊號。
  4. 如請求項3之記憶體裝置，其中上述預充電輔助訊號與一讀取致能訊號或一寫入致能訊號有關。
  5. 一種記憶體裝置，包含：第一複數個記憶體單元，排列在一記憶體單元矩陣的一第一行中；一第一位元線，連接上述第一複數個記憶體單元中的每一者；一第一互補位元線，連接上述第一複數個記憶體單元中的每一者；一預充電電路，連接上述第一位元線及上述第一互補位元線，其中上述預充電電路連接上述第一位元線及上述第一互補位元線的一接近端；以及一預充電輔助電路，連接上述第一位元線及上述第一互補位元線，其中上述預充電輔助電路連接上述第一位元線及上述第一互補位元線的一遠離端；其中上述預充電電路傳送與一讀取操作或一寫入操作有關的一預充電訊號至上述預充電輔助電路，上述預充電輔助電路因應於上述預充電訊號而從上述遠離端預充電上述第一位元線及上述第一互補位元線。
  6. 如請求項5之記憶體裝置，其中上述預充電輔助電路包含一或多個電晶體，其中每個上述一或多個電晶體的一源極/汲極連接一供應電壓，每個上述一或多個電晶體的一汲極/源極連接上述第一位元線及上述第一互補位元線，每個上述一或多個電晶體的閘極被配置以接收上述預充電訊號。
  7. 如請求項6之記憶體裝置，其中當上述預充電訊號到達一預定邏輯值時，上述一或多個電晶體被配置以將上述第一位元線及上述第一互補位元線連接到上述供應電壓。
  8. 一種記憶體裝置之位元線的預充電方法，包含：提供第一複數個記憶體單元，上述第一複數個記憶體單元排列在一記憶體單元矩陣的一第一行中；提供一第一位元線，上述第一位元線連接上述第一複數個記憶體單元中的每一者；提供一第一互補位元線，上述第一互補位元線連接上述第一複數個記憶體單元中的每一者；經由一預充電電路從一接近端預充電上述第一位元線及上述第一互補位元線，其中上述預充電電路連接上述第一位元線及上述第一互補位元線的上述接近端；以及當上述預充電電路傳送與一讀取操作或一寫入操作有關的一預充電輔助訊號至一預充電輔助電路時，經由上述預充電輔助電路從一遠離端預充電上述第一位元線及上述第一互補位元線，其中上述預充電輔助電路連接上述第一位元線及上述第一互補位元線的上述遠離端。
  9. 如請求項8之方法，其中經由上述預充電輔助電路從上述遠離端預充電上述第一位元線及上述第一互補位元線的操作包含：經由上述預充電輔助電路從上述遠離端與經由上述預充電電路從上述接近端大致上同時地預充電上述第一位元線及上述第一互補位元線。
  10. 如請求項8之方法，其中上述預充電輔助電路包含一或多個電晶體，上述一或多個電晶體的數量取決於上述第一複數個記憶體單元的數量。
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