TWI602277B - 封裝基板及其製作方法 - Google Patents

Description

封裝基板及其製作方法

本發明係關於一種晶圓級封裝基板以及其製作方法。

新一代電子產品不僅追求輕薄短小的高密度，更有朝向高功率發展的趨勢；因此，積體電路(Integrated Circuit，簡稱IC)技術及其後端的晶片封裝技術亦隨之進展，以符合此新一代電子產品的效能規格。

目前晶圓級封裝(Wafer-Level Package，簡稱WLP)的製作方式可參考第1圖來說明，先在承載板11形成黏接層18，如第1(a)圖所示；接著將半導體晶片13或電子元件15的接腳16朝下並藉由該黏接層18而黏貼於該承載板11，再以鑄模技術使鑄模化合物12包覆及封裝該半導體晶片13或電子元件15，如第1(b)圖所示；在去除該承載板11及該黏接層18之後，將該半導體晶片13、該電子元件15、及該鑄模化合物12的組合結構20上下翻轉，使得重佈線層(ReDistribution Layer，簡稱RDL)17可製作於該組合結構20的上表面21之上，如第1(c)圖所示。

倘若欲以一般習知的微影蝕刻技術製作該重佈線層17於該組合結構20的上表面21上，則該上表面21必須能提供很高的平坦度。然而，為了達成上述對該上表面21平坦度的要求，該承載板11及該黏接層18必須採用較為昂貴者，且該半導體晶片13及該電子元件15必須以精準而慢速的方式黏貼於該黏接層18；這都將會提高封裝元件的製造成本。因此，有必要發展新的封裝基板技術，以對治及改善上述的問題。

為達成此目的，本發明提供一種封裝基板，其包含：一介電材料主體；一第一電路元件，設置於該介電材料主體內，並具有位於該第一電路元件上側面的一第一連接端及一第二連接端；一第二電路元件，設置於該介電材料主體內，並具有位於該第二電路元件上側面的一第三連接端；一第一導電柱，形成於該介電材料主體內並連接至該第一連接端；一第一打線接合導線，連接該第二連接端及該第三連接端；以及一重佈線層，形成於該介電材料主體上，並包含一第一重佈線導線，其連接至該第一導電柱；其中，該第一連接端及該第二連接端位於該介電材料主體內的一第一深度，該第三連接端位於該介電材料主體內的一第二深度，且該第一深度不同於該第二深度。

根據本發明另一實施例提供一種封裝基板之製作方法，其步驟包含：提供一承載板、一第一電路元件、及一第二電路元件，其中，該第一電路元件具有彼此相對的一第一表面及一第二表面，且該第一電路元件具有位於該第一表面的一第一連接端及一第二連接端，該第二電路元件具有彼此相對的一第三表面及一第四表面，且該第二電路元件具有位於該第三表面的一第三連接端；將該第一電路元件的該第二表面以及該第二電路元件的該第四表面黏貼於該承載板上，且該第一電路元件與該第二電路元件在垂直方向上不重疊，其中，該等第一連接端位於該承載板上的一第一高度，該等第三連接端位於該承載板上的一第二高度，且該第一高度不同於該第二高度；藉由打線接合方式，形成連接該第二連接端與該第三連接端的一打線接合導線；形成一介電材料，使其包覆該第一電路元件、該第二電路元件及該打線接合導線；對該介電材料進行開口，使得一貫孔形成於該第一連接端上；填充一導電材料於該貴孔而形成一導電柱；以及形成一重佈線層於該介電材料上。

100、200‧‧‧封裝基板

120‧‧‧介電材料主體

121‧‧‧頂面

130‧‧‧第一電路元件

131、132、133‧‧‧連接端

135‧‧‧第一表面

136‧‧‧第二表面

140、141‧‧‧打線接合導線

150‧‧‧第二電路元件

151、152‧‧‧連接端

155‧‧‧第三表面

156‧‧‧第四表面

161、162‧‧‧導電柱

170‧‧‧重佈線層

171、172‧‧‧導電線路

180‧‧‧黏接層

190‧‧‧導電柱層

191‧‧‧金屬柱狀物

173、193‧‧‧空間

210‧‧‧第三電路元件

211、212‧‧‧連接端

D1、D2‧‧‧深度

第1圖為習知晶圓級封裝基板的製程步驟之對應剖面圖。

第2圖為根據本發明第一實施例的封裝基板之剖面示意圖。

第3圖為根據本發明第二實施例的封裝基板之剖面示意圖。

第4圖為本發明封裝基板製程步驟之一的封裝基板剖面圖。

第5圖為本發明封裝基板製程步驟之一的封裝基板剖面圖。

第6圖為本發明封裝基板製程步驟之一的封裝基板剖面圖。

第7圖為本發明封裝基板製程步驟之一的封裝基板剖面圖。

第8圖為本發明封裝基板製程步驟之一的封裝基板剖面圖。

為使對本發明之特徵、目的及功能有更進一步的認知與瞭解，茲配合圖式詳細說明本發明的實施例如後。在所有的說明書及圖示中，將採用相同的元件編號以指定相同或類似的元件。

在各個實施例的說明中，當一元素被描述是在另一元素之「上方/上」或「下方/下」，係指直接地或間接地在該另一元素之上或之下的情況，其可能包含設置於其間的其他元素；所謂的「直接地」係指其間並未設置其他中介元素。「上方/上」或「下方/下」等的描述係以圖式為基準進行說明，但亦包含其他可能的方向轉變。所謂的「第一」、「第二」、及「第三」係用以描述不同的元素，這些元素並不因為此類謂辭而受到限制。為了說明上的便利和明確，圖式中各元素的厚度或尺寸，係以誇張或省略或概略的方式表示，且各元素的尺寸並未完全為其實際的尺寸。

第2圖為根據本發明第一實施例的封裝基板100之剖面示意圖。該封裝基板100包含：介電材料主體120、第一電路元件130、打線接合導線140、第二電路元件150、導電柱161、162以及重佈線層170；其中，該介電材料主體120作為該封裝基板100的主要架構，其包覆並封裝該第一電路元件130、該第二電路元件150及該打線接合導線140，並用以承載或支持該重佈線層170。如第2圖所示，該第一電路元件130具有連接端131、132及133，其位於該第一電路元件130的上側面，該第二電路元件150則具有連接端151及152，其位於該第二電路元件150的上側面。在該封 裝基板100的製作過程中，當該第一電路元件130與該第二電路元件150設置於該介電材料主體120之內時，該第一電路元件130與該第二電路元件150的接腳(pin)或連接墊(pad)(也就是連接端131~133、151~152)是朝上置放的。

以第2圖為例，該第一電路元件130與該第二電路元件150係藉由一黏接層180而黏貼於該介電材料主體120的底面，且該第一電路元件130與該第二電路元件150在垂直方向上並不重疊。在本實施例中，該第一電路元件130與該第二電路元件150可以是半導體晶片或晶粒，其係以積體電路製程技術施加於半導體晶圓，並加以切割成晶粒及接上作為連接端131~133、151~152的外接腳墊(或稱為接腳或連接墊)，例如，特殊應用積體電路(Application-Specific Integrated Circuit，簡稱ASIC)或記憶體。該第一電路元件130與該第二電路元件150亦可以是被動式電子元件，例如，積層陶瓷電容器。倘若該第一電路元件130與該第二電路元件150具有不同的厚度，則該等連接端131~133與該介電材料主體120頂面之間的距離(也就是如圖所標示的深度D1)，將不同於該等連接端151~152與該介電材料主體120頂面之間的距離(也就是如圖所標示的深度D2)。

該打線接合導線140可藉由打線接合(wire bonding)方式形成，用以連接該第一電路元件130與該第二電路元件150；也就是說，該打線接合導線140連接該第一電路元件130的連接端133與該第二電路元件150的連接端151。藉此，不同厚度的電路元件之間，可藉由低成本的打線接合技術來實現其電性連接，並同時具有導線線徑加大及製程簡單的優點。該打線接合導線140的組成材料可以是金、銀、銅、鈀及其組合或合金。

此外，關於該導電柱161、162的製作，我們可採用雷射鑽孔(laser ablation)或光微影(Photolithography)及電漿蝕刻等其他開口技術，在該連接端131及132上方形成深度為D1的貫孔，而在該連接端152上方形成深度為D2的貫孔，並藉由電鍍或印刷填充技術於該等貫孔中填充導電材料，即可形成該導電柱161及162。藉 此，雖然連接端131~132與連接端152有水平高度上的差異，但可利用該等導電柱161、162的深度差異來補償，而使將欲於其上製作該重佈線層170的基底為平坦表面，則該重佈線層170只需利用一般習知的微影蝕刻技術即可於同一水平高度的平面上製作導電佈線。

該重佈線層(RDL)170又稱為增線層，係形成於該介電材料主體120上的導電佈線，用以將該等連接端131、132及152連接到其他的位置。也就是說，當電路元件(例如，該第一電路元件130及該第二電路元件150)設置於該介電材料主體120內，其接腳或連接墊(例如，該連接端131、132與該連接端152)的位置在介電材料硬化後亦同時被固定，必須藉由該重佈線層170的導電佈線而將這些接腳或連接墊重新連接到其他合適的位置。該重佈線層170包含多個重佈線導線171及172，其連接至該等導電柱161及162。如第2圖所示，該導電柱161用以將該第一電路元件130的連接端131、132連接至該重佈線導線171，而該導電柱162則用以將該第二電路元件150的連接端152連接至該重佈線導線172。

為了將重佈線導線171及172向外連接至其他電路，一導電柱層190可形成於該重佈線層170上；其中，該導電柱層190包含多個金屬柱狀物191，其分別對應該重佈線導線171及172。關於該重佈線層170在該重佈線導線171及172之外的空間173以及該導電柱層190在該金屬柱狀物191之外的空間193，可填充合適的介電材料使得該封裝基板100形成一完整的封裝元件。在本實施例中，該黏接層180為形成於該介電材料主體120下方的絕緣層，用以保護該封裝基板100在受到外部撞擊時不致碎裂損傷。

第3圖為根據本發明第二實施例的封裝基板200之剖面示意圖。該封裝基板200的結構基本上類似於第2圖的封裝基板100，其差異處在於本實施例可延伸應用於三個以上的電路元件。如第3圖所示，該封裝基板200進一步包含一位於該第一電路元件130與該第二電路元件150之間的第三電路元件210，其連接端211及212亦位於該第三電路元件210的上側面。該打線接合導線140 用以連接該第一電路元件130的連接端133與該第三電路元件210的連接端211，而該打線接合導線141用以連接該第二電路元件150的連接端151與該第三電路元件210的連接端212。該導電柱161仍然用以連接該第一電路元件130的連接端131~132與該重佈線導線171，而該導電柱162則用以連接該第二電路元件150的連接端152與該重佈線導線172。藉此，本發明可應用於多個電路元件的封裝基板結構。

以下說明本發明之封裝基板的製程。請參照第4~8圖及第2圖(以第一實施例的封裝基板100為例)，其分別對應上述第一實施例封裝基板100各個製程步驟的封裝基板之剖面圖。本發明係採用面板等級(panel-level)的製作方式，而不同於晶圓等級(wafer-level)的製作方式。

首先，提供一承載板110，其為一導電材質的基板，例如，金屬基板或是表面鍍有金屬層的介電材質基板，用以承載或支持該封裝基板100的後續製程，例如，製作該封裝基板100的導電線路。上述基板的金屬成分包含鐵(Fe)、銅(Cu)、鎳(Ni)、錫(Sn)、鋁(Al)、鎳/金(Ni/Au)及其組合或合金，但本發明不以此為限。

接著，如第4圖所示，將第一電路元件130與第二電路元件150黏貼於該承載板110上。該第一電路元件130具有彼此相對的第一表面135及第二表面136，且該第一電路元件130包含連接端131~133，其位於該第一表面135；同樣地，該第二電路元件150具有彼此相對的第三表面155及第四表面156，且該第二電路元件150包含連接端151、152，其位於該第三表面155。在本實施例中，我們可藉由一黏接層180，將該第一電路元件130的該第二表面136以及該第二電路元件150的該第四表面156黏貼於該承載板110上，且該第一電路元件130與該第二電路元件150在垂直方向上並不重疊。倘若該第一電路元件130與該第二電路元件150選用具有不同厚度的半導體晶片或電子元件，則該等連接端131~133與該等連接端151~152將會位於不同的水平高度(如圖所示，該等連接端131~133位於該承載板110上的高度為H1，該等連 接端151~152位於該承載板110上的高度為H2，且H1≠H2)。

接著，如第5圖所示，藉由打線接合方式形成一打線接合導線140，用以連接該第一電路元件130與該第二電路元件150；也就是該打線接合導線140連接該第一電路元件130的連接端133與該第二電路元件150的連接端151。藉此，不同厚度的電路元件之間，可藉由低成本的打線接合技術來實現其電性連接，並同時具有製程簡單的優點。該打線接合導線140的組成材料可以是金、銀、銅及其組合或合金。

接著，如第6圖所示，藉由封裝膠體的鑄模技術，例如，壓縮鑄模法(Compression molding)，形成包覆該第一電路元件130、該第二電路元件150及該打線接合導線140的介電材料主體120，其組成材質可以是酚醛基樹脂(Novolac-based resin)、環氧基樹脂(Epoxy-based resin)、或矽基樹脂(Silicone-based resin)等鑄模化合物材料。在該介電材料主體120硬化並與該第一電路元件130、該第二電路元件150及該打線接合導線140形成穩固的封裝結構之後，我們可採用例如研磨的方式，自上而下移除該介電材料主體120的上半部，而使該介電材料主體120的頂面121形成一平坦表面，以便於後續製程可利用一般習知的增層技術來製作重佈線層的導電佈線。如圖所示，該等連接端131~133與該介電材料主體120頂面121之間的距離(也就是如圖所標示的深度D1)，將不同於該等第二連接端151~152與該介電材料主體120頂面121之間的距離(也就是如圖所標示的深度D2)。

接著，如第7圖所示，對該介電材料主體120進行開口，使得柱161、162形成於該等連接端131、132、152上。由於該等第一連接端131、132位於該介電材料主體120內的深度D1不同於該等第二連接端152位於該介電材料主體120的深度D2，因此可採用雷射鑽孔或其他開口技術，使得該等柱161、162的深度分別為D1及D2。倘若使用脈衝式雷射來進行開口，則貫孔深度將視該介電材料主體120的光學性質、雷射光波長及脈衝長度而定。在本實施例中，形成該等貫孔161所需的雷射能量會小於形成該 貫孔162所需的雷射能量。該等貫孔161及162在被填充以導電材料之後，將會分別形成如第2圖之該等導電柱161及162。在本實施例中，該導電材料可以是銅、鎳、錫等金屬，或是銅膏、銀膏或焊錫等膏類導電物。

接著，如第8圖所示，形成一重佈線層170於該等導電柱161及162上。該重佈線層170係形成於該介電材料主體120上的導電佈線，用以將該第一電路元件130的連接端131、132與該第二電路元件150的連接端152連接到其他合適的接線位置。由於該等導電柱161及162的深度差異之補償效果，該重佈線層170只需利用一般習知的電鍍及微影蝕刻等增層技術即可於同一水平高度的平面(該介電材料主體120的頂面121)上製作導電線路171及172，其分別透過該等導電柱161及162而連接該等連接端131、132及該連接端152。

接著，如第2圖所示，形成一包含多個金屬柱狀物191的導電柱層190於該重佈線層170上，並在該重佈線層170的該等導電線路171及172以及該導電柱層190的該金屬柱狀物191之外的空間173及193填充合適的介電材料，使得整個封裝結構是完整的。由於該承載板110為金屬基板，且該黏接層180可以是導熱材質的組成，因此可用以幫助該第一電路元件130及該第二電路元件150的散熱。

在另一實施例中，該黏接層180亦可以是絕緣材質的組成，則該承載板110可被進一步移除，如第2圖所示，使得該黏接層180為形成於該介電材料主體120下方的保護層，用以保護該封裝基板100在受到外部撞擊時不致碎裂損傷。

唯以上所述者，僅為本發明之較佳實施例，當不能以之限制本發明的範圍。即大凡依本發明申請專利範圍所做之均等變化及修飾，仍將不失本發明之要義所在，亦不脫離本發明之精神和範圍，故都應視為本發明的進一步實施狀況。

100‧‧‧封裝基板

120‧‧‧介電材料主體

130‧‧‧第一電路元件

140‧‧‧打線接合導線

131、132、133‧‧‧連接端

150‧‧‧第二電路元件

151、152‧‧‧連接端

161、162‧‧‧導電柱

170‧‧‧重佈線層

171、172‧‧‧導電線路

180‧‧‧黏接層

190‧‧‧導電柱層

191‧‧‧金屬柱狀物

173、193‧‧‧空間

D1、D2‧‧‧深度

Claims (6)

1. 一種封裝基板，其包含：一鑄模化合物主體；一第一電路元件，設置於該鑄模化合物主體內，並具有位於該第一電路元件上側面的一第一連接端及一第二連接端；一第二電路元件，設置於該鑄模化合物主體內，在垂直方向上與該第一電路元件不重疊，並具有位於該第二電路元件上側面的一第三連接端；一第一導電柱，形成於該鑄模化合物主體內並連接至該第一連接端；一第一打線接合導線，連接該第二連接端及該第三連接端；以及一重佈線層，形成於該鑄模化合物主體上，並包含一第一重佈線導線，其連接至該第一導電柱；其中，該第一連接端及該第二連接端位於該鑄模化合物主體內的一第一深度，該第三連接端位於該鑄模化合物主體內的一第二深度，且該第一深度不同於該第二深度。
2. 如申請專利範圍第1項所述之封裝基板，其中，該第一打線接合導線的組成材料包含金、銀、銅及其組合或合金。
3. 如申請專利範圍第1項所述之封裝基板，其中，該第一電路元件為半導體晶片或電子元件，且該第二電路元件為半導體晶片或電子元件。
4. 如申請專利範圍第1項所述之封裝基板，其中，該第二電路元件進一步包含位於該第二電路元件上側面的一第四連接端，該重佈線層進一步包含一第二重佈線導線，且該封裝基板進一步包含一第二導電柱，其形成於該鑄模化合物主體內，並連接該第四連接端與該第二重佈線導線。
5. 如申請專利範圍第1項所述之封裝基板，其中，該第二電路元件進一步包含位於該第二電路元件上側面的一第四連接端，且該封裝基板進一步包含： 一第三電路元件，設置於該鑄模化合物主體內，在垂直方向上與該第一電路元件及該第二電路元件不重疊，並具有位於該第三電路元件上側面的一第五連接端；以及一第二打線接合導線，連接該第四連接端及該第五連接端。
6. 如申請專利範圍第1項所述之封裝基板，進一步包含一絕緣保護層，其形成於該鑄模化合物主體下方。