[go: up one dir, main page]

TWI697961B - 達成在單一晶粒上的複數電晶體鰭部尺度的技術 - Google Patents

達成在單一晶粒上的複數電晶體鰭部尺度的技術 Download PDF

Info

Publication number
TWI697961B
TWI697961B TW107122648A TW107122648A TWI697961B TW I697961 B TWI697961 B TW I697961B TW 107122648 A TW107122648 A TW 107122648A TW 107122648 A TW107122648 A TW 107122648A TW I697961 B TWI697961 B TW I697961B
Authority
TW
Taiwan
Prior art keywords
fin
width
fins
integrated circuit
gate
Prior art date
Application number
TW107122648A
Other languages
English (en)
Other versions
TW201843742A (zh
Inventor
葛蘭 葛雷斯
安拿 莫希
Original Assignee
美商英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾股份有限公司 filed Critical 美商英特爾股份有限公司
Publication of TW201843742A publication Critical patent/TW201843742A/zh
Application granted granted Critical
Publication of TWI697961B publication Critical patent/TWI697961B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H10D30/0245—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET] by further thinning the channel after patterning the channel, e.g. using sacrificial oxidation on fins
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H10P50/242—
    • H10P50/692—
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Plasma & Fusion (AREA)
  • Bipolar Transistors (AREA)

Abstract

本發明揭露一種用於達成在單一晶粒或半導體基板上的複數鰭部尺度的技術。在某些情況中，複數鰭部尺度係使用修整蝕刻製程藉由微影蝕刻界定(例如，硬遮罩及圖案化)待修整區域、留下未受影響之剩餘晶粒來達成。在這些情況中，修整蝕刻僅在鰭部之通道區上執行，亦即當此通道區在置換閘極製程期間重覆曝露時。修整蝕刻可將被修整鰭部之寬度(或諸鰭部之通道區)窄縮例如2至6nm。或者、或是除此之外，修整可以減低鰭部之高度。本技術可包括任意數量之圖案化及修整製程，以便在一既定晶粒上達成許多鰭部尺度及/或鰭部通道尺度，其可使用在積體電路及系統晶片(SOC)應用上。

Description

達成在單一晶粒上的複數電晶體鰭部尺度的技術
本發明係一種用於達成在單一晶粒上的複數電晶體鰭部尺度的技術。
積體電路(IC)設計，特別是高度整合之系統晶片(SOC)裝置而言，其牽涉到很多重大問題，且電晶體結構面對特殊的複雜性，像是有關於達成兼具低功率耗損之裝置與高性能裝置。鰭式電晶體構型包括一建構在一薄條半導體材料周圍之電晶體(通常稱之為鰭部)。電晶體包括標準型場效電晶體(FET)節點，包括閘極、閘極介電質、源極區、及汲極區。裝置之導電性通道實際設在鰭部外側上、閘極介電質下方。較明確說，電流沿著鰭部之兩側壁(該側大致垂直於基板表面)流動或流動於其內，以及沿著鰭部之頂部(該側大致平行於基板表面)流動。因為這些構型之導電性通道基本上是沿著鰭部之三個不同外平面區域而設，此構型稱為鰭式場效電晶體(finFET)及三閘極電晶體。其他類型之鰭式構型也可以使用，像是俗稱之雙閘極 鰭式場效電晶體，其中導電性通道原則上僅沿著鰭部之兩側壁(例如，並不沿著鰭部之頂部)而設。
101‧‧‧方法
102‧‧‧渠溝蝕刻
103‧‧‧沈積
104‧‧‧形成
105‧‧‧沈積
106‧‧‧微影蝕刻界定
107‧‧‧移除
108‧‧‧修整蝕刻
109‧‧‧重覆
110‧‧‧形成
200‧‧‧基板
202‧‧‧隔離區
206‧‧‧通道區
208‧‧‧源極/汲極區
209‧‧‧源極/汲極區
210‧‧‧鰭部
212‧‧‧修整鰭部
215‧‧‧渠溝
220‧‧‧鰭部
222‧‧‧修整鰭部
230‧‧‧虛擬閘極
232‧‧‧虛擬閘極電極
240‧‧‧間隔材料
250‧‧‧絕緣層
260‧‧‧閘極
262‧‧‧閘極電極
270‧‧‧硬遮罩層
280‧‧‧硬遮罩
306‧‧‧通道區
308‧‧‧源極/汲極區
309‧‧‧源極/汲極區
310‧‧‧鰭部
320‧‧‧鰭部
330‧‧‧虛擬閘極
332‧‧‧虛擬閘極電極
340‧‧‧間隔材料
360‧‧‧閘極
362‧‧‧閘極電極
380‧‧‧硬遮罩
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通信晶片
圖1揭示根據本發明之一或多個實施例形成一包括複數鰭部通道尺度之積體電路結構的方法。
圖2揭示根據一實施例在執行渠溝蝕刻以在基板中形成鰭部後，一包括鰭部在內之半導體基板之透視圖。
圖3揭示根據一實施例在沈積氧化物材料於渠溝中及蝕除渠溝氧化物材料凹陷至鰭部高度以下之後的圖2之結構之透視圖。
圖4揭示圖3之結構之透視圖，其包括根據一實施例在形成虛擬閘極於鰭部上之後的虛擬閘極。
圖5揭示圖4之結構之透視圖，其包括根據一實施例在沈積絕緣層並研磨至虛擬閘極之頂部上後的絕緣層。
圖6揭示根據一實施例在微影蝕刻界定一待開孔區域後的圖5之結構(包括在基板上被處理之另一區域，包括來自另一區域之鰭部)之透視圖。
圖7A揭示根據一實施例在從開孔區域移除虛擬閘極以再次曝露出鰭部之通道區後的圖6之結構(不含另一區域)之透視圖。
圖7B揭示圖7A中所示結構之俯視平面圖。
圖7C揭示沿著垂直於鰭部及通過圖7A中所示結構之通道區的前視截面圖。
圖8接續圖7C及揭示根據一實施例在執行修整蝕刻，以達成通道區中之修整鰭部後的生成結構；圖7C及8亦可視為根據一實施例在修整蝕刻後相同兩鰭部之不同位置所取之截面圖。
圖9揭示根據一或多個實施例在額外處理以形成半導體裝置後的圖8之結構(包括圖6中所示另一區域)之透視圖。
圖10揭示一藉由根據本發明之一或多個實施例建構之一或多個積體電路執行的計算系統。
【發明內容及實施方式】
本案在此揭露用於達成在單一晶粒或半導體基板上之複數鰭部尺度的技術，或甚至是在單一連續鰭部結構上。在某些情況中，複數鰭部尺度係使用修整蝕刻製程藉由微影蝕刻界定(例如，硬遮罩及圖案化)待修整區域、留下未受影響之晶粒剩餘部分(及既定鰭部結構之其他部分)來達成。在這些情況中，修整蝕刻僅在一組既定鰭部(一或多個鰭部)之通道區上執行，亦即當此通道區在置換閘極製程期間重覆曝露時。修整蝕刻例如包括低離子能量電漿處理或熱處理，及其可將被修整鰭部之寬度(或諸鰭部之通道區)窄縮例如2至6nm。或者、或是除此之外，修整可以減低鰭部之高度。本技術可包括任意數量之圖案化及修整製程，以便在一既定晶粒上達成許多鰭部尺度及/或鰭部通道尺度，其可使用在積體電路及系統晶片(SOC)應用 上。許多構型及變換型式皆可從本案中獲得瞭解。
概要
如上所述，關於製造積體電路及特別是系統晶片(SOC)裝置之重大問題有很多。針對高度整合之系統晶片裝置而言，電晶體性能之要求通常視晶片之不同部分而變。邏輯區要求極低漏損，以便有較長的電池壽命，而電力管理區則要求高電流以作動封裝中之其他系統。這些分歧性的要求很難由單一類型電晶體達成。在平面形電晶體裝置架構之內容中，這些問題一般利用不同閘極及通道尺度解決。在鰭式電晶體裝置架構(例如，三閘極或鰭式場效電晶體(finFET)架構)之內容中，通道尺度通常由間隔物圖案化技術決定，但是其侷限於既定晶粒上之單一鰭部高度/寬度尺度(以及鰭部通道區中之單一高度/寬度)。
因此，根據本發明之一或多個實施例，本技術提供用於達成在單一晶粒上的複數鰭部尺度，甚至是在單一連續鰭部上。在某些實施例中，複數鰭部尺度係藉由微影蝕刻界定(例如，硬遮罩及圖案化)待修整區域及隨後僅在那些區域上執行修整蝕刻，留下鰭部及未受影響之晶粒剩餘部分(例如，未圖案化之區域)來達成。在某些實施例中，修整蝕刻僅在微影蝕刻界定區域之通道區上執行，例如當此通道區在置換閘極製程期間重覆曝露時。修整蝕刻例如包括低離子能量電漿處理(例如，使用氯基化學)或熱處理(例如，使用氯化氫或氯)。本技術可包括任意數量之圖案化 及修整製程，以便在一既定晶粒上達成不同鰭部尺度及/或鰭部通道尺度，其可使用在積體電路及系統晶片(SOC)應用上。
從本案中可以瞭解的是，修整蝕刻前，在既定晶粒上之修整鰭部(例如，一或多個鰭部之第一組)有大於10nm(例如，15、20、或30nm)之初始/第一寬度(W1)。修整蝕刻後，修整鰭部可以有15nm或更小(例如，15、10、或7nm)之第二寬度(W2)。在某些實施例中，只有鰭部之通道區修整(例如，在置換閘極製程期間)，其造成修整鰭部各具有一相對於相同鰭部之源極/汲極區較窄之通道區。在某些情況下，修整蝕刻使鰭部窄縮2至6mm。在某些實施例中，最好盡可能將鰭部之高度減到最小，同時執行修整蝕刻以窄縮鰭部之寬度。例如，最好可以確保修整鰭部在渠溝氧化物平面以上有20nm或更大之修整高度。因此，在某些實施例中，最好從高的初始鰭部高度開始(例如，大於25、30、50、或75nm)。在某些實施例中，修整鰭部之寬度及/或高度可以在所想要的應用基礎上減低一較佳百分比，例如10、15、20、或25%，或是其他適當百分比。減低通道區中之鰭部寬度可使其容易藉由施加閘極偏壓將通道做電子反相及在閘極未偏壓時可減少載流漏損。在剩餘未修整/未受影響之鰭部中(例如，第二組鰭部)，鰭部有第三寬度(W3)，其等於或大致等於W1。
請注意在某些狀況下的高度變化可能是無意或無可避 免的，並應依此訂定計畫。例如，在諸此情況中，鰭部高度的變化實際上為寬度修整過程之副產物。惟，在另外其他實施例中，鰭部高度可能故意改變，以產生一特定鰭部高度。在此實施例中，複數鰭部高度例如可在單一晶粒上達成及/或達成複數電晶體鰭式通道高度。例如，在互補型金屬氧化物半導體(CMOS)應用中，其有助於沿著同一鰭部產生複數鰭部高度值，例如用於p型電晶體之30nm第一鰭部高度及用於n型電晶體之20nm第二鰭部高度。
所以，依據應用及所想要的電路性能而定，單一晶粒可以有複數電晶體幾何形狀。諸電晶體某些可以在通道區內有第一鰭部寬度而其他電晶體可以在通道區內有第二鰭部寬度，或是第三鰭部寬度，等等。同樣地，諸電晶體某些可以在通道區內有第一鰭部高度而其他電晶體可以在通道區內有第二鰭部高度，或是第三鰭部高度，等等。就此而言，該晶粒上之各電晶體裝置可依既定應用之需要而建構，及其可有任意適當幾何形狀(寬度/高度組合)。在某些示範性實施例中，多樣化電晶體幾何形狀是在同一鰭部上，而在其他實施例中，一第一電晶體幾何形狀設於晶粒之一第一位置上及一第二電晶體幾何形狀設於晶粒之一第二位置上，等等。在另外其他實施例中，單一晶粒可以建構有不同電晶體幾何形狀之不同鰭部組，以及一或多個有多樣化電晶體幾何形狀之單一鰭部。
吾人應知可以執行任意數量之圖案化及修整製程，以達成在既定晶粒上之複數鰭部尺度或鰭部通道尺度。例 如，若執行第二順序之圖案化及修整時，可以產生不同於第一及第二組者之第三組鰭部，等等。應該注意的是本文內所述之一組鰭部包括一或多個鰭部。在形成複數組具有不同尺度(或至少在鰭部組之通道區之中有不同尺度)的鰭部後，不同的半導體裝置(例如，電晶體)即形成於鰭部上，包括鰭式金屬氧化物半導體(MOS)電晶體裝置(例如，三閘極或鰭式場效電晶體裝置)。諸金屬氧化物半導體電晶體裝置可包括n型金屬氧化物半導體裝置(n-MOS)、p型金屬氧化物半導體裝置(p-MOS)、及互補型金屬氧化物半導體裝置(CMOS)。
分析時(例如，掃描電子顯微鏡及/或複合映射)，根據一實施例建構之結構將實際顯示在一既定晶粒上之複數鰭部尺度及/或複數鰭部通道尺度，或甚至是在一既定單一連續鰭部上者。在某些實施例中，只有一組鰭部之通道區修整，故其具有一相對於既定晶粒上之鰭部組之源極/汲極區以及相對於另一鰭部組之通道區較窄之寬度。例如，本文內所述之技術可產生在一既定基板晶粒上並從此處形成之第一組鰭部，其中第一組鰭部各在源極/汲極區中有第一寬度(W1)及在通道區中有第二寬度(W2)，以致使W2小於W1。再者，既定基板晶粒可具有第二組鰭部，其中第二組鰭部各在源極/汲極區及通道區中有第三寬度(W3)(例如，在鰭部之所有三個區中有一致的寬度)。在此示範性情況中，W3可以等於或大致相似於W1，因為這些區域不受執行之任何修整蝕刻影響，容後詳述。因此，寬 度W1、W2、及W3可做檢查及比較。
再者，在某些情況下，至少在有關於以既定基板/晶粒上之電晶體位置為基礎提供不同電晶體性能區段這方面，使用本文內所述技術製成之積體電路(例如，從單一基板/晶粒)提供了超越習知結構之改良效果。例如，積體電路之一區域可包括第一組鰭部，其形成於晶粒上之某一位置並具有適用於低漏損/較長電池壽命應用之通道尺度(例如，邏輯區)，及第二組鰭部，其形成於晶粒上之另一位置並具有適用於高電流應用之通道尺度(例如，電力管理區)。從本文中可以進一步瞭解的是，晶粒的這些形狀多樣化電晶體區域也可以形成於同一連續鰭部上。因此，包括上述複數鰭部尺度或複數鰭部通道尺度之積體電路可用於系統晶片應用，特別是高度整合之系統晶片應用。許多構型及變換型式皆可從本案中獲得瞭解。
方法及架構
圖1揭示一種根據本發明之一或多個實施例形成一包括複數鰭部通道尺度之積體電路結構的方法101。從本案中可以瞭解，修整/雕刻(例如，使用上述修整蝕刻)以達成不同鰭部通道尺度在本文內係揭述於置換閘極製程之內容中，像是置換金屬閘極(RMG)製程。惟，在某些實施例中，修整/雕刻可以在閘極(或虛擬閘極)沈積之前執行，以修整源極/汲極區及通道區兩者中之各鰭部，容後詳述。圖2至9揭示依圖1之製程或方法101形成的示範結構係 根據某些實施例實施。儘管圖1之方法101及圖2至9揭示之結構在此係揭述於形成具有變化通道尺度之鰭式電晶體構型(例如，三閘極或鰭式場效電晶體)的內容中，本文內多方揭述之類似原理及技術可以用在其他電晶體構型，例如包括平面形、雙閘極、環繞式閘極(例如，奈米線/奈米帶)、及其他適合之半導體裝置，從本案中即可獲得瞭解。
圖2揭示根據一實施例在執行渠溝蝕刻102以在基板200中形成鰭部210、220後，包括鰭部210、220在內之半導體基板200之透視圖。在某些情況下，方法101可包括初始提供基板200，使渠溝蝕刻102得以在提供之基板200上執行。基板200例如包括由矽、多晶矽、或單晶矽形成、沈積、或生長。基板200可以使用用來形成一矽基部或基板(像是單晶矽晶圓)之許多其他適當技術形成。基板200例如可用矽塊、絕緣層覆矽構型(SOI)、或多層式結構執行，包括在後續閘極圖案化製程之前已有鰭部形成於其上之基板。在其他實施方式中，基板200可以使用與矽組合或不組合之替代材料形成，例如鍺。在一般含義上，可以使用做為供半導體裝置建立於其上之基底的任意形狀皆可根據本發明之實施例使用。基板200也可以視為一用於本發明目的之晶粒。
進一步參考圖2及如上所述，鰭部210、220已在執行渠溝蝕刻102後形成於基板200中。因此，在此實施例中，鰭部210、220係從基板200形成並形成於基板上。 在其他實施例中，鰭部210、220可以藉由其他適當製程形成、生長、或產生。例如，在某些情況下，鰭部210、220可從形成於基板200中之渠溝生長(例如，磊晶生長)。圖2亦揭示形成於鰭部210、220之間的渠溝215。鰭部210、220可以使用任意適當技術形成，從本案中可獲得瞭解。例如，在某些情況下，渠溝蝕刻102可包括使用光阻劑或硬遮罩圖案化及蝕刻基板200之一厚度，以形成鰭部210、220。在諸此情況下，複數光阻劑或硬遮罩層可用於圖案化材料。在某些情況下，渠溝蝕刻102例如可包括在10至100毫托壓力範圍內及室溫中使用氧氣或氧氣/氬電漿蝕刻。
從圖2可以看出，為了說明方便，鰭部210、220揭示成長方形。惟，在本文內多方揭述之鰭部並不需要有此限制。例如，在其他實施例中，於渠溝蝕刻102期間形成之鰭部可具有圓頂、三角形、或某些其他適合之鰭部形狀，從本案中可獲得瞭解。同樣從本案中可獲得瞭解的是，鰭部210、220例如可用於n型互補型金屬氧化物半導體裝置(n-CMOS)、p型互補型金屬氧化物半導體裝置(p-CMOS)、或互補型金屬氧化物半導體裝置(CMOS)(例如，鰭部210為n型互補型金屬氧化物半導體裝置及鰭部220為p型互補型金屬氧化物半導體裝置)。同時請注意儘管為了說明方便，而僅揭示兩鰭部210、220(及形成於其間之渠溝215)，但是可以想見任意數量之類似鰭部與渠溝皆可形成於基板200上(例如，數百鰭部、數千鰭部、數 百萬鰭部、數十億鰭部、等等)及受助於本文內揭述之技術。
圖3揭示圖2之結構之透視圖，其包括根據一實施例在沈積103隔離材料於渠溝中及蝕除絕緣材料凹陷至鰭部210、220高度以下之後，由隔離區202產生之淺渠溝隔離(STI)。沈積103以形成隔離區202可包括原子層沈積(ALD)、化學汽相沈積(CVD)、旋塗式沈積(SOD)、高密度電漿(HDP)、電漿增強型化學汽相沈積(PECVD)、及/或某些其他適合之技術。在圖案化硬遮罩用於形成鰭部210、220之情況中，硬遮罩可以在沈積渠溝氧化物材料前先行去除。在某些情況中，隔離物或氧化物材料可以在蝕除材料凹陷至鰭部210、220高度以下之前先研磨至鰭部210、220之頂部高度。隔離區202例如包含介電質，像是二氧化矽(SiO2)。惟，隔離區202可以是任意隔離物、氧化物、或層間介電質(ILD)材料，其提供一既定目標物應用或終端使用上有所想要的電氣隔離量，從本案中可獲得瞭解。
圖4揭示圖3之結構之透視圖，其包括根據一實施例在形成104虛擬閘極230於鰭部210、220上之後的虛擬閘極。如上所述，本文內揭露用於達成複數鰭部通道尺虔之技術可以在置換閘極製程期間執行，其亦稱為置換金屬閘極製程(RMG)。在此實施例中，虛擬閘極230可以先藉由沈積一虛擬閘極介電質/氧化物及虛擬閘極電極232(例如，虛擬多晶矽)而沈積。生成之結構可以圖案化及間隔 材料240可以沈積並蝕刻形成圖4中揭示之結構。諸此沈積、圖案化、及蝕刻可以使用任意適當技術達成，從本案中可獲得瞭解。請注意圖中未示虛擬閘極氧化物，因其在此示範性實施例中位於虛擬電極/多晶矽層232下方。同時請注意為了參考方便，說明時虛擬閘極230標示在間隔材料240頂部上及本文內所指之虛擬閘極230(包括虛擬閘極氧化物及虛擬電極/多晶矽層232)可以包括或不包括間隔材料240。
圖5揭示圖4之結構之透視圖，其包括根據一實施例在沈積105絕緣層250並研磨至虛擬閘極230之頂部上後的絕緣層。絕緣層250可包含藉由原子層沈積、化學汽相沈積、旋塗式沈積、高密度電漿、電漿增強型化學汽相沈積、及/或某些其他適合技術沈積之任意適當填料，包括介電材料，像是二氧化矽，從本案中可獲得瞭解。
圖6揭示根據一實施例在微影蝕刻界定106一待開孔區域後的圖5之結構(包括在晶粒/基板200上被處理之另一區域，包括鰭部310、320)之透視圖。在此示範性實施例中，微影蝕刻界定106待開孔區域包括一硬遮罩及圖案化製程，產生圖中所示之硬遮罩270圖案。硬遮罩層270可以有任意想要的構型及厚度，同時在某些情況中其可提供做為一大致共形層。硬遮罩層270例如也可以使用化學汽相沈積(CVD)、旋塗製程及/或任意其他適用於提供一層硬遮罩材料之製程形成，從本案中可獲得瞭解。再者，在某些實施例中，硬遮罩層270例如可包含氮化物，像是氮 化矽(Si3O4)。惟，硬遮罩層270在材料成分上並不受限，一般而言，硬遮罩層270可以是對於既定目標物應用或終端使用而有足夠彈性之任意硬遮罩材料，從本案中可獲得瞭解。
硬遮罩層270形成後，任意適當及/或慣用之圖案化製程可用於依需要將硬遮罩層270圖案化。在某些實施例中，硬遮罩層270可經圖案化將包括虛設閘極在內之區域開孔，虛設閘極覆蓋了待雕刻之鰭部(容後詳述)。如圖6之示範性實施例中所述，硬遮罩層270已圖案化將包括虛設閘極230(包括虛擬閘極氧化物232)在內之區域開孔。惟，請注意覆蓋鰭部310、320之通道區的虛設閘極330(包括虛擬閘極氧化物332)則在微影蝕刻界定106待開孔區域之圖案化製程期間並未開孔，容後詳述。任意適當區域皆可依需要透過硬遮罩層之圖案化而開孔，以取得通達一或多個虛擬閘極(各虛擬閘極覆蓋一或多個鰭部之通道區)，達成在單一基板/晶粒200上之複數鰭部通道尺虔，從本案中可獲得瞭解。
圖7A揭示根據一實施例在移除107虛擬閘極230以再次曝露出鰭部210、220之通道區206(或是當裝置完全製成時即成為通道區者)後的圖6之結構(不含包括鰭部310、320在內之圖6中所示另一區域)之透視圖。移除107虛擬閘極230可包括移除虛擬閘極頂部上之任何帽蓋層(例如，由間隔材料240形成者)，及隨後移除虛擬閘極電極/多晶矽層232與虛擬閘極氧化物。諸此移除可以使 用任意適當之蝕刻、研磨、及/或清洗製程完成，從本案中可獲得瞭解。請注意在此示範性實施例中移除107虛擬閘極係僅對虛擬閘極230進行(例如，不針對圖6中所示之虛擬閘極330)，這是因執行硬遮罩及圖案化製程106將含有虛擬閘極230之區域開孔所致。圖7B揭示圖7A中所示結構之俯視平面圖。從此俯視平面圖中可以看出，鰭部210、220之通道區206已重覆曝露。同時可以看出及文後將詳述者，鰭部210、220各具有第一寬度W1。
圖7C揭示圖7A中所示結構之僅通道區206的前視平面圖。從圖7C中可以看出，鰭部210、220各具有第一寬度W1及第一高度H1。儘管鰭部210、220不需要有相同的初始寬度W1及高度H1，但是為了說明方便，在此實施例中其仍為相同。請注意本文內所用之第一高度H1係從隔離區202之頂部至鰭部210、220之頂部的距離。同時請注意鰭部210、220之源極與汲極區(或是當裝置完全製成時即成為源極與汲極區者)是從和鰭部210、220之通道區206相同之初始/第一寬度W1及高度H1開始。例如，從圖7A至B可以看出，在源極與汲極區中之初始鰭部寬度W1及高度H1係與其在通道區206中者相同。在某些實施例中，及從本案中可獲得瞭解的是，第一寬度W1可由渠溝蝕刻102決定，其係執行用於在基板200中形成鰭部210、220。
圖8接續圖7C及揭示根據一實施例在執行鰭部210、220之通道區206之修整蝕刻108，以分別達成雕刻 /修整鰭部212、222後的生成結構。在某些實施例中，修整蝕刻108可以使用及/或在磊晶生長沈積工具或磊晶生長反應器中執行。在某些實施例中，修整蝕刻例如包括：1)使用以氯(Cl)或氟(F)為基礎之低離子能量電漿處理或2)熱處理。在某些實施例中，使用以氯或氟為基礎之化學可包括使用小於5kW(或小於1kW)射頻能量，像是在10與40秒之間。在某些實施例中，低離子能量電漿處理可使用磊晶生長沈積工具及以氯為基礎之化學，以達成修整蝕刻108。其中一範例包括在下列條件中使用低能量含氯之電漿：壓力200mT、氯氣10sccm、氫氣100sccm、氬氣300sccm、50kW、離子能量2eV、20秒。在某些實施例中，熱處理可使用磊晶生長反應器或晶圓室處理以達成修整蝕刻108。在某些實施例中，熱處理可使用500至700度C溫度範圍內之氯氣、或700至900度C溫度範圍內之氯化氫的磊晶生長反應器，像是用於20與120秒之間。其中一範例包括在下列條件中之熱處理：750度C、氯化氫100sccm、氫氣1000sccm、20 T、60秒。任意數量之適當蝕刻製程皆可用於修整蝕刻108，從本案中可獲得瞭解。
從圖8中可以看出，在此示範性實施例中，修整鰭部212、222已雕刻/修整至第二寬度W2及第二高度H2。請注意僅鰭部210、220之通道區206雕刻/修整，其產生修整鰭部212、222。鰭部210、220之源極/汲極區在此示範性實施例中並不受修整蝕刻108影響，因為其係由至少絕 緣層250覆蓋(如圖7A至B中所示)。請注意未開孔區域(例如，在先前硬遮罩及圖案化106期間受到硬遮罩層270覆蓋之區域)中之源極/汲極區以及鰭部(例如，圖6中所示之鰭部310、320)之通道區亦不受修整蝕刻108影響。在某些實施例中，W2等於或小於W1。在某些實施例中，H2等於或小於H1。在某些實施例中，W1大於15nm及W2為15nm或更小。在某些實施例中，W1可以比W2大1nm至15nm之間。在某些實施例中，W1可以比W2大2nm至6nm之間。在某些實施例中，W1可以大10nm(例如，15、20、或30nm寬)。在某些實施例中，W2可以是15nm或更小(例如，15、10、或7nm寬)。在某些實施例中，W2可以是至少5nm。在某些實施例中，H2可以是至少20nm。在某些實施例中，H1可以比H2大不超過5nm。在某些實施例中，最好能確定H2在執行修整蝕刻108後至少為20nm。因此，在某些實施例中，最好從具有高初始高度H1(例如，至少25、30、50、或75nm)之鰭部開始，以確保在修整蝕刻108之後仍有足夠的修整鰭部高度H2。請注意，在此示範性實施例中，鰭部210、220之修整部分212、222是在隔離區202上方，及鰭部維持其在隔離區202旁或內之部分中的原有寬度W1，如圖8中所示。
請注意儘管鰭部210、220以及修整鰭部部分212、222揭示成長方形，本發明並不需要受限於此。在某些實施例中，鰭部雖然從頂部至底部有不規則之寬度，但是僅 一部分鰭部在修整蝕刻108期間雕刻。例如，在初始形成之鰭部呈漸縮形(例如，頂部比基部薄)的情況中，在修整蝕刻108期間最好是主要雕刻或僅雕刻鰭部之底部。在此情況中，雕刻可執行以達成鰭部之通道區整體有較為一致寬度。例如，修整蝕刻108在諸此情況中可將鰭部成變為筆直形(而非漸縮形)。在另一實施例中，鰭部呈鞍形，以致在通道之緣部有最大之高度及寬度，即鰭部接合間隔件側壁之處。在諸此實施例中，位於通道中央之鰭部較短且窄。用於執行修整蝕刻108之其他適當構型或變換型式將視既定應用而定及從本案中可獲得瞭解。
在又一實施例中，請注意圖7C及8也可以視為在修整蝕刻完成後，相同兩鰭部之兩不同位置處的各別截面圖。例如，在鰭部之210/220位置處所取的圖7C之截面圖揭示第一鰭部高度H1及寬度W1，而在諸鰭部之212/222位置處所取的圖8之截面圖揭示第二鰭部高度H2及寬度W2。任意數量之其他混合鰭部幾何形狀從本案中可獲得瞭解，無論是不同鰭部組、同一鰭部、或其組合型態。
圖1之方法101根據本發明之一或多個實施例接續為依需要重覆109製程106(微影蝕刻界定待開孔之區域)、107(從開孔區域移除虛擬閘極，以重覆曝露開孔區域中之鰭部之通道區)、及108(在開孔區域中之鰭部之通道區上執行修整蝕刻)。製程106、107、及108例如可以每回執行一次，以達成兩組具有不同通道寬度之鰭部(例如，參 考圖9說明於後)。惟，製程106、107、及108可依需要重覆109多次，以達成在既定基板上的不同鰭部通道尺度及/或若有需要時甚至是在沿著同一鰭部之不同位置(例如，互補型金屬氧化物半導體裝置)，從本案中可獲得瞭解。請注意當重覆微影蝕刻界定106待開孔之區域時，可以選擇基板/晶粒200上之任意適當區域。同時請注意當重覆修整蝕刻108時，可依需要使用不同條件雕刻重覆曝露之鰭部通道區，像是列示於上或任意其他適當方式。
圖1之方法101可以根據某些實施例選項性地接續為形成110一或多個半導體裝置，如同一般情況。例如，圖9揭示根據本發明之一或多個實施例在額外處理以形成半導體裝置後(例如，完成置換閘極製程及執行源極與汲極接觸部分之渠溝蝕刻後)，圖8之結構(包括來自圖6中所示晶粒/基板200上之另一區域的鰭部310)之透視圖。在此示範性實施例中形成兩鰭式電晶體(例如，三閘極或鰭式場效電晶體)。從圖9中可以看出，鰭部210、310揭示用於說明，及鰭部210是在通道區206中修整212。同時從圖中可以看出，鰭部210在源極/汲極區208、209中維持第一寬度W1，及鰭部310在其整個源極/汲極區308、309與其通道區306中有一致之寬度(W3)。易言之，鰭部210之源極/汲極區208、209及鰭部310之整體不受修整蝕刻108影響，因為修整蝕刻108僅在鰭部210、220之通道區206曝露時執行。結果，通過鰭部210之源極/汲極區208、209(以及任意相關之末端區與接觸件)的相鄰電 阻路徑也會因為源極/汲極區中之鰭部實質較寬尺度而比鰭部210在通道區206中的修整部分212低(例如，相較於通過源極/汲極區308、309之電阻路徑)。
在某些實施例中，鰭部310之寬度W3可等於或大致等於W1(例如，在1或2nm內)。在一般情況下，W1及W2分別表示第一組鰭部中各鰭部之源極/汲極區及通道區中之寬度，第一組鰭部係根據方法101選擇性修整。W3表示所有其餘鰭部之所有區域(源極/汲極及通道)中的寬度，其餘鰭部構成第二組鰭部。如上所述，鰭部之一區域之選擇性雕刻/修整可依需要重覆109多次。因此，任意數量之鰭部組(例如，3、4、5、...n組)可以使用本文內所述之技術形成於一既定基板/晶粒上，以達成鰭部通道尺度之多樣化。在某些實施例中，所有鰭部組之通道區可雕刻/修整至某程度(相對於鰭部之源極/汲極區而言)。因此，在某些實施例中，在一既定基板/晶粒上之所有鰭部之鰭部通道寬度較小於相對應源極/汲極區中之鰭部寬度。請注意，在此示範性實施例中，源極/汲極區208/209及308/309揭示成各別形成於基板200上及由其形成之原始鰭部210、310之一部分。惟，本發明不需要受限於此。例如，在某些實施例中，任意及/或所有源極/汲極區皆可移除及由另一材料置換，因此，某些或所有源極/汲極區內可以無原始鰭部。在其他實施例中，鰭部之任意及/或所有源極/汲極區亦經過薄化、雕刻、再成型、覆層、及/或其他許多適當製程。因此，在某些實施例中，源極/ 汲極區中之鰭部部分之寬度並不等於原始鰭部之寬度(例如，圖7C及8中所示之寬度W1)。
進一步參考圖9，在此實施例中，閘極電極262、362係經沈積/形成以各別置換虛擬閘極電極232、332，及選項性之閘極介電質(圖中未示)可以直接形成於閘極電極262、362下方，如同一般情況。同時從圖中可以看出，間隔物240、340各別形成於閘極260、360周圍，及閘極260、360亦有硬遮罩280、380形成於其上(可移除而形成金屬閘極接觸件)。閘極電極262、362及閘極介電質可以使用任意適當技術及由任意適當材料形成。例如，置換閘極260、360可以使用廣泛製程之任一者形成，包括化學汽相沈積、物理汽相沈積(PVD)、金屬沈積製程、及/或其任意組合。在某些實施例中，閘極電極262、362可包含廣範圍材料，像是多晶矽或許多適當金屬(例如，鋁(Al)、鎢(W)、鈦(Ti)、銅(Cu)、或任意其他適當金屬或合金)。用於形成置換閘極或置換金屬閘極之其他適當構型、材料、及製程將取決於既定應用及從本案中可獲得瞭解。
請進一步參考圖9，執行蝕刻製程(例如，任意適當之濕式或乾式蝕刻製程)以各別曝露出鰭部210、310之源極/汲極區208、209及308、309，如圖中所示。用於形成積體電路裝置之方法101可包括增添或替代之製程，從本案中可獲得瞭解。例如，本方法可接續為源極/汲極處理及可包括源極/汲極金屬接觸件或接觸層之沈積。源極/汲極接觸件之此金屬化可使用矽化製程實施(通常為接觸件金 屬沈積及隨後退火)。例如，使用鎳、鋁、鎳-鉑或鎳-鋁或鎳與鋁之其他合金、或含鍺或不含鍺預先非晶化植入劑之鈦的矽化可用於形成低電阻之鍺化物。
在某些實施例中，本文內多方揭述之原理及技術可以在沈積閘極(或虛擬電極)之前用於雕刻/修整一開孔區域中之整個鰭部。例如，此可包括在沈積閘極之前，微影蝕刻界定(例如，硬遮罩及圖案化)一待雕刻/修整之區域及隨後執行修整蝕刻，以雕刻/修整該區域中之鰭部。在諸此實施例中，來自雕刻/修整區域之各鰭部之尺度係在源極/汲極區與通道區兩者中皆相同。用於選擇性雕刻/修整鰭部之一區域的製程可依需要而重覆多次，以達成一既定基板/晶粒上之不同鰭部尺度。
如上所述，為了說明方便，圖2至9中所示之方法101及結構係在此揭述於例如具有變化通道尺度之鰭式電晶體構型(例如，三閘極或鰭式場效電晶體)的內容中。惟，本文內多方揭述之原理及技術可以用在一具有複數鰭部尺度之單一晶粒上形成其他半導體裝置及電晶體構型，例如包括平面形、雙閘極、環繞式閘極(例如，奈米線/奈米帶)、及其他適合之裝置及構型。同時請注意本文內所述之結構可用於p型互補型金屬氧化物半導體裝置、n型互補型金屬氧化物半導體裝置、或互補型金屬氧化物半導體裝置之形成，其視特殊構型而定。許多變換型式及構型從本案中即可獲得瞭解。
示範性系統
圖10揭示一藉由根據本發明之一或多個實施例建構之一或多個積體電路執行的計算系統1000。從圖中可以看出，計算系統1000內裝一主機板1002。主機板1002可包括複數組件，其包括但是不限定的有一處理器1004及至少一通信晶片1006，各可實質且電氣耦合於主機板1002，或者在主機板內形成一體。可以瞭解的是，主機板1002例如可以是任意印刷電路板，無論為安裝於計算系統1000之一主板或一子板或計算系統1000之唯一電路板。
依據其應用，計算系統1000可包括一或多個可實質且電氣耦合於主機板1002之其他組件。這些其他組件可包括但是不限定的有揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控面板顯示器、觸控面板控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、喇叭、照相機、及大量資料儲存裝置(例如，硬碟機、光碟(CD)、數位多功能光碟(DVD)、等等)。包括在計算系統1000中之任意組件可包括一或多個如本文內多方揭述之積體電路(例如，包括複數鰭部尺度，特別是在鰭部之通道區中)。這些積體電路結構例如可用於執行系統晶片裝置，其例如包括微處理器、微控制器、記憶體、及電源管理極路之至少一者。在某些實施例 中，複數功能可整合在一或多個晶片內(例如，請注意通信晶片1006可以是處理器1004之一部分或整合於其內)。
通信晶片1006使無線通信達成資料轉移往來於計算系統1000。「無線」一詞及其衍生詞可用於說明電路、裝置、系統、方法、技術、通信頻道、等等，其可透過使用調變式電磁輻射通過一非固態媒體以通信資料。該詞並非意味著相關聯裝置不含任何線路，儘管其在某些實施例中有可能不含線路。通信晶片1006可執行許多無線標準或協定之任一者，其包括但是不限定的有Wi-Fi(IEEE 802.11系統)、WiMAX(IEEE 802.16系統)、IEEE 802.20、長程演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙技術、其衍生物、以及任意其他指定為3G、4G、5G、及除此以外者之無線協定。計算系統1000可包括複數通信晶片1006。例如，第一通信晶片1006專用於較短距無線通信，像是NFC、Wi-Fi、及藍牙，及第二通信晶片1006專用於較長距無線通信，像是GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其它。
計算系統1000之處理器1004包括一封裝在處理器1004內之積體電路晶粒。在某些實施例中，處理器之積體電路晶粒包括機上記憶體電路，其使用一或多個如本文內多方揭述之半導體或電晶體結構執行(例如，複數鰭部 尺度使用在單一晶粒上，以達成具有變化通道尺度之鰭式電晶體結構)。「處理器」一詞可視為例如處理來自暫存器及/或記憶體之電子資料，以便將該電子資料轉變成可儲存在暫存器及/或記憶體內之其他電子資料的任意裝置或裝置之一部分。
通信晶片1006也可包括一封裝在通信晶片1006內之積體電路晶粒。根據諸此示範性實施例，通信晶片之積體電路晶粒包括一或多個裝置，其使用一或多個如本文內多方揭述之電晶體結構執行(例如，晶片上處理器或記憶體)。從本案中可獲得瞭解，請注意多標準無線性能可以直接整合於處理器1004內(例如，任意晶片1006之功能性整合於處理器1004內，而非具有各別通信晶片1006)。進一步應該注意處理器1004可以是具有此無線性能之晶片組。簡而言之，吾人可以使用任意數量之處理器1004及/或通信晶片1006。同樣地，任一晶片或晶片組可以有整合於其內之複數功能。
在不同實施方式中，計算系統1000可為膝上型電腦、連網小筆電、筆記型電腦、智慧型手機、平板電腦、個人數位式助理(PDA)、超行動個人電腦、行動電話、桌上型電腦、伺服器、列印機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位式錄影機。在其他實施方式中，系統1000可為任意其他處理資料或使用一或多個如本文內多方揭述之積體電路結構的電子裝置。
其他示範性實施例
以下範例關於其他實施例，由此可瞭解許多置換及構型。
範例1係一積體電路，包含：第一組的一或多個鰭部，其形成於基板上及由該基板形成，該第一組鰭部各具有複數源極/汲極區及通道區，其中該第一組鰭部各具有在該源極/汲極區中之第一寬度(W1)及在該通道區中之第二寬度(W2)，及其中W2小於W1；及第二組的一或多個鰭部，其形成於該基板上及由該基板形成，該第二組鰭部各具有複數源極/汲極區及通道區，其中該第二組鰭部各具有在該源極/汲極區中及在該通道區中之第三寬度(W3)。
範例2包括範例1之標的，其中：在該第一或該第二組中之至少一鰭部具有在該鰭部上之第一位置處的第一通道高度及在該鰭部上之第二位置處的第二通道高度；及/或在該第一組中之至少一鰭部具有第一通道高度及在該第二組中之其中一鰭部具有第二通道高度，其中該第一及該第二通道高度包含刻意不同之通道高度。
範例3包括範例1至2任一項之標的，其中：W1大於15奈米及W2係15奈米或更小。
範例4包括範例1至3任一項之標的，其中：W1比W2大2奈米與6奈米之間。
範例5包括範例1至4任一項之標的，其中：W2係 至少5奈米。
範例6包括範例1至5任一項之標的，其中W3大致相似於W1。
範例7包括範例6之標的，其中大致相似意指在1奈米以內。
範例8包括範例1至7任一項之標的，其中該第二組鰭部具有在源極/汲極區中比通道區中大致相異之寬度。
範例9包括範例1至8任一項之標的，其中該第一組鰭部及該第二組鰭部各具有至少一半導體裝置建構於其上。
範例10包括範例9之標的，其中該半導體裝置係p型金屬氧化物半導體、n型金屬氧化物半導體、或互補型金屬氧化物半導體電晶體裝置。
範例11包括範例1至10任一項之標的，進一步包含形成於該基板上及由該基板形成之第三組鰭部，該第三組鰭部各具有複數源極/汲極區及通道區，其中該第三組鰭部各具有在該源極/汲極區中之第四寬度(W4)及在該通道區中之第五寬度(W5)。
範例12包括範例11之標的，其中W5不等於W2。
範例13包括範例1至12任一項之標的，其中該積體電路係系統晶片裝置。
範例14包括一行動計算系統，其包含範例1至13任一項之主要標的。
範例15係一形成積體電路之方法，該方法包含：執 行渠溝蝕刻，以便在基板中形成鰭部及渠溝，其中各該鰭部具有第一寬度(W1)；沈積絕緣材料於該渠溝中；形成虛擬閘極於該鰭部之該通道區上；沈積另一絕緣層於該鰭部及該虛擬閘極之拓樸上；微影蝕刻界定待開孔之第一區域；移除該第一區域中之該虛擬閘極，以便重覆曝露該第一區域中之該鰭部之該通道區；及執行第一修整蝕刻於該第一區域中之該鰭部之該通道區上，其中該第一區域中之各該鰭部之該修整通道區具有第二寬度(W2)，及其中W2小於W1。
範例16包括範例15之標的，進一步包含重覆微影蝕刻界定待開孔區域之製程，移除該區域中之該虛擬閘極，以便重覆曝露該區域中之該鰭部之該通道區，及執行修整蝕刻於該區域中之該鰭部之該通道區上，以達成具有變化尺度之通道區的鰭部。
範例17包括範例15至16任一項之標的，進一步包含：移除該第二區域中之該虛擬閘極，以便重覆曝露該第二區域中之該鰭部之該通道區；及執行第二修整蝕刻於該第二區域中之該鰭部之該通道區上，其中該第二區域中之各該鰭部之該修整通道區具有第三寬度(W3)，及其中W3小於W1。
範例18包括範例15至17任一項之標的，其中該微影蝕刻界定包含形成硬遮罩層及圖案化該待開孔區域。
範例19包括範例15至18任一項之標的，其中該執行修整蝕刻包含使用氯基化學之低離子能量電漿處理及熱 處理的至少一者。
範例20包括範例15至19任一項之標的，其中該執行修整蝕刻包含使用氯基化學及使用小於5仟瓦射頻能量於10與40秒之間。
範例21包括範例15至20任一項之標的，其中該執行修整蝕刻包含使用氯基化學及使用小於1仟瓦射頻能量於10與40秒之間。
範例22包括範例15至19任一項之標的，其中該執行修整蝕刻包含使用熱處理及在有氯化氫的狀況下，在磊晶生長反應器中使用低於900℃之熱於20與120秒之間。
範例23包括範例15至19任一項之標的，其中該執行修整蝕刻包含使用熱處理及在有氯氣的狀況下，在磊晶生長反應器中使用低於700℃之熱於20與120秒之間。
範例24包括範例15至23任一項之標的，其中該基板材料包含矽(Si)。
範例25包括範例15至24任一項之標的，其中W1大於15奈米及W2係15奈米或更小。
範例26包括範例15至25任一項之標的，其中W1比W2大2奈米與6奈米之間。
範例27包括範例15至26任一項之標的，其中W1大於10奈米。
範例28包括範例15至27任一項之標的，其中W2係至少5奈米。
範例29包括範例15至28任一項之標的，其中W3不等於W2。
範例30包括範例15至29任一項之標的，進一步包含形成至少一半導體裝置於該第一區域中之該鰭部、該第二區域中之該鰭部、及/或不在該第一或該第二區域中之該鰭部上。
範例31包括範例30之標的，其中該一或多個半導體裝置係p型金屬氧化物半導體、n型金屬氧化物半導體、或互補型金屬氧化物半導體電晶體裝置。
範例32包括一設備，包含用於執行範例15至29任一項之主要標的的裝置。
範例33包括一積體電路，包含：第一組的一或多個電晶體，其包括形成於基板上及由該基板形成之鰭式通道區；及第二組的一或多個電晶體，其包括形成於該基板上及由該基板形成之鰭式通道區；其中，在該隔離區上方，該第一組通道區之高度及寬度尺度至少一者係不同於該第二組通道區之對應尺度。
範例34包括範例33之標的，其中該第一組通道區具有在該隔離區內之第一寬度(W1)及在該隔離區上方之第二寬度(W2)，且W2小於W1。
範例35包括範例34之標的，其中W1大於15奈米及W2係15奈米或更小。
範例36包括範例34至35任一項之標的，其中W1比W2大2奈米與6奈米之間。
範例37包括範例33至36任一項之標的，其中，在該隔離區上方，該第一組通道區之寬度係小於該第二組通道區之寬度。
範例38包括範例33至36任一項之標的，其中，在該隔離區上方，該第一組通道區之高度係小於該第二組通道區之寬度。
範例39包括範例33至36任一項之標的，其中，在該隔離區上方，該第一組通道區之寬度及高度係各別小於該第二組通道區之寬度及高度。
範例40包括範例33至39任一項之標的，其中該電晶體係p型金屬氧化物半導體、n型金屬氧化物半導體、及/或互補型金屬氧化物半導體電晶體。
範例41包括系統晶片(SOC)裝置，其包含範例33至40任一項之主要標的。
範例42包括範例41之主要標的，進一步包含微處理器、微控制器、記憶體、及電力管理電路之至少一者。
示範性實施例之上述說明已提供用於揭示及說明。吾人無意於排他或拘限本發明於所揭露之形式。從本案中可以瞭解到尚有許多修改及變換型式可行。本發明之範疇不應僅限於此詳細說明，而應是限於文後之申請專利範圍。對本申請案主張優先權之未來申請案可依不同方式主張揭露標的，及大致包括本文內多方揭露或證明之一或多項限制之任一者。
200‧‧‧基板
202‧‧‧隔離區
210‧‧‧鰭部
220‧‧‧鰭部
230‧‧‧虛擬閘極
232‧‧‧虛擬閘極電極
240‧‧‧間隔材料
250‧‧‧絕緣層
270‧‧‧硬遮罩層
310‧‧‧鰭部
320‧‧‧鰭部
330‧‧‧虛擬閘極
332‧‧‧虛擬閘極電極
340‧‧‧間隔材料

Claims (20)

  1. 一種包含至少一電晶體裝置的積體電路，該積體電路包含：包含半導體材料的第一鰭部，該第一鰭部具有上部及下部，該第一鰭部的該下部在絕緣材料之間；在該第一鰭部上方的第一閘極結構，該第一鰭部的該上部在該第一閘極結構的二部分之間；包含半導體材料的第二鰭部，該第二鰭部具有上部及下部，該第二鰭部的該下部在絕緣材料之間；及在該第二鰭部上方的第二閘極結構，該第二鰭部的該上部在該第二閘極結構的二部分之間，其中，該第一鰭部的該下部的寬度與該第二鰭部的該下部的寬度相同，及其中，該第一鰭部的該上部的寬度比該第二鰭部的該上部的寬度大2奈米(nm)至6nm。
  2. 如申請專利範圍第1項之積體電路，其中該第一鰭部從基板延伸且該第二鰭部從該基板延伸。
  3. 如申請專利範圍第2項之積體電路，其中該基板、該第一鰭部及該第二鰭部都包含矽。
  4. 如申請專利範圍第1項之積體電路，其中該第一鰭部的該下部的該寬度及該第二鰭部的該下部的該寬度為在離各別的該第一鰭部及該第二鰭部的底部相同距離處量測。
  5. 如申請專利範圍第1項之積體電路，其中該第一 鰭部的該上部的該寬度及該第二鰭部的該上部的該寬度為在離各別的該第一鰭部及該第二鰭部的底部相同距離處量測。
  6. 如申請專利範圍第1項之積體電路，其中該第一鰭部及該第二鰭部為漸縮形，使得該第一鰭部的該上部比該第一鰭部的該下部瘦且該第二鰭部的該上部比該第二鰭部的該下部瘦。
  7. 如申請專利範圍第1至6項中之任一項之積體電路，其中該第一鰭部的該下部的該寬度及該第二鰭部的該下部的該寬度大於15nm。
  8. 如申請專利範圍第1至6項中之任一項之積體電路，其中該第一鰭部的該上部的該寬度及該第二鰭部的該上部的該寬度為15nm或更小。
  9. 如申請專利範圍第1至6項中之任一項之積體電路，其中該第一鰭部的高度比該第二鰭部的高度大，但大不超過5nm。
  10. 如申請專利範圍第1至6項中之任一項之積體電路，其中該第一閘極結構包含第一閘極電極及第一閘極介電質，該第一閘極介電質在該第一閘極電極與該第一鰭部之間，且該第二閘極結構包含第二閘極電極及第二閘極介電質，該第二閘極介電質在該第二閘極電極與該第二鰭部之間。
  11. 如申請專利範圍第10項之積體電路，其中該第一閘極電極包含一或更多金屬，且該第二閘極電極包含一 或更多金屬。
  12. 如申請專利範圍第1至6項中之任一項之積體電路，更包含：包含該第一閘極結構及該第一鰭部的該上部的第一電晶體；及包含該第二閘極結構及該第二鰭部的該上部的第二電晶體。
  13. 如申請專利範圍第12項之積體電路，其中該第一電晶體更包含第一源極區及第一汲極區，該第一鰭部的該上部在該第一源極區與該第一汲極區之間，且該第二電晶體更包含第二源極區及第二汲極區，該第二鰭部的該上部在該第二源極區與該第二汲極區之間。
  14. 一種計算系統，包含如申請專利範圍第1至6項中之任一項之積體電路。
  15. 一種包含至少一電晶體裝置的積體電路，該積體電路包含：包含半導體材料的第一鰭部，該第一鰭部具有上部及下部，該第一鰭部的該下部在絕緣材料之間；在該第一鰭部上方的第一閘極結構，該第一鰭部的該上部在該第一閘極結構的二部分之間；包含半導體材料的第二鰭部，該第二鰭部具有上部及下部，該第二鰭部的該下部在絕緣材料之間；及在該第二鰭部上方的第二閘極結構，該第二鰭部的該上部在該第二閘極結構的二部分之間， 其中，該第一鰭部的該下部的寬度大於15奈米(nm)且該第二鰭部的該下部的寬度大於15nm，其中，該第一鰭部的該下部的該寬度比該第一鰭部的該上部的寬度大至少1nm，及其中，該第一鰭部的該上部的該寬度與該第二鰭部的該上部的寬度不同。
  16. 如申請專利範圍第15項之積體電路，其中該第一鰭部及該第二鰭部為漸縮形，使得該第一鰭部的該上部比該第一鰭部的該下部瘦且該第二鰭部的該上部比該第二鰭部的該下部瘦。
  17. 如申請專利範圍第15或16項之積體電路，其中該第一鰭部的高度比該第二鰭部的高度大，但大不超過5nm。
  18. 一種包含至少一電晶體裝置的積體電路，該積體電路包含：包含矽的基板；從該基板延伸的第一鰭部，該第一鰭部包含半導體材料，該第一鰭部具有上部及下部，該第一鰭部的該下部在絕緣材料之間；在該第一鰭部上方的第一閘極結構，該第一鰭部的該上部在該第一閘極結構的二部分之間；從該基板延伸的第二鰭部，該第二鰭部包含半導體材料，該第二鰭部具有上部及下部，該第二鰭部的該下部在絕緣材料之間；及 在該第二鰭部上方的第二閘極結構，該第二鰭部的該上部在該第二閘極結構的二部分之間，其中，該第一鰭部及該第二鰭部為漸縮形，使得該第一鰭部的該上部比該第一鰭部的該下部瘦且該第二鰭部的該上部比該第二鰭部的該下部瘦，及其中，該第一鰭部的高度比該第二鰭部的高度大，但大不超過5奈米(nm)。
  19. 如申請專利範圍第18項之積體電路，其中該第一鰭部的該上部的寬度與該第二鰭部的該上部的寬度不同。
  20. 如申請專利範圍第18或19項之積體電路，其中該第一鰭部的該下部的寬度及該第二鰭部的該下部的寬度大於15nm，且該第一鰭部的該上部的寬度及該第二鰭部的該上部的寬度為15nm或更小。
TW107122648A 2014-03-24 2015-02-04 達成在單一晶粒上的複數電晶體鰭部尺度的技術 TWI697961B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
WOPCT/US14/31599 2014-03-24
PCT/US2014/031599 WO2015147783A1 (en) 2014-03-24 2014-03-24 Techniques for achieving multiple transistor fin dimensions on a single die
??PCT/US14/31599 2014-03-24

Publications (2)

Publication Number Publication Date
TW201843742A TW201843742A (zh) 2018-12-16
TWI697961B true TWI697961B (zh) 2020-07-01

Family

ID=54196109

Family Applications (8)

Application Number Title Priority Date Filing Date
TW106117038A TWI635541B (zh) 2014-03-24 2015-02-04 達成在單一晶粒上的複數電晶體鰭部尺度的技術
TW112123209A TWI837027B (zh) 2014-03-24 2015-02-04 達成在單一晶粒上的複數電晶體鰭部尺度的技術
TW113106087A TWI878027B (zh) 2014-03-24 2015-02-04 達成在單一晶粒上的複數電晶體鰭部尺度的技術
TW104103726A TWI556314B (zh) 2014-03-24 2015-02-04 達成在單一晶粒上的複數電晶體鰭部尺度的技術
TW107122648A TWI697961B (zh) 2014-03-24 2015-02-04 達成在單一晶粒上的複數電晶體鰭部尺度的技術
TW111120650A TWI808776B (zh) 2014-03-24 2015-02-04 達成在單一晶粒上的複數電晶體鰭部尺度的技術
TW109121328A TWI767262B (zh) 2014-03-24 2015-02-04 達成在單一晶粒上的複數電晶體鰭部尺度的技術
TW105124616A TWI620248B (zh) 2014-03-24 2015-02-04 達成在單一晶粒上的複數電晶體鰭部尺度的技術

Family Applications Before (4)

Application Number Title Priority Date Filing Date
TW106117038A TWI635541B (zh) 2014-03-24 2015-02-04 達成在單一晶粒上的複數電晶體鰭部尺度的技術
TW112123209A TWI837027B (zh) 2014-03-24 2015-02-04 達成在單一晶粒上的複數電晶體鰭部尺度的技術
TW113106087A TWI878027B (zh) 2014-03-24 2015-02-04 達成在單一晶粒上的複數電晶體鰭部尺度的技術
TW104103726A TWI556314B (zh) 2014-03-24 2015-02-04 達成在單一晶粒上的複數電晶體鰭部尺度的技術

Family Applications After (3)

Application Number Title Priority Date Filing Date
TW111120650A TWI808776B (zh) 2014-03-24 2015-02-04 達成在單一晶粒上的複數電晶體鰭部尺度的技術
TW109121328A TWI767262B (zh) 2014-03-24 2015-02-04 達成在單一晶粒上的複數電晶體鰭部尺度的技術
TW105124616A TWI620248B (zh) 2014-03-24 2015-02-04 達成在單一晶粒上的複數電晶體鰭部尺度的技術

Country Status (7)

Country Link
US (5) US10141311B2 (zh)
EP (2) EP3123517A4 (zh)
KR (5) KR102397178B1 (zh)
CN (1) CN106030814B (zh)
MY (1) MY175810A (zh)
TW (8) TWI635541B (zh)
WO (1) WO2015147783A1 (zh)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015147783A1 (en) 2014-03-24 2015-10-01 Intel Corporation Techniques for achieving multiple transistor fin dimensions on a single die
US9627378B2 (en) * 2015-06-30 2017-04-18 International Business Machines Corporation Methods of forming FINFETs with locally thinned channels from fins having in-situ doped epitaxial cladding
DE102015118315B4 (de) 2015-10-27 2025-10-23 Infineon Technologies Ag Halbleitervorrichtung mit Tiefdiffusionsregion
US20170250268A1 (en) * 2016-02-25 2017-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9917154B2 (en) 2016-06-29 2018-03-13 International Business Machines Corporation Strained and unstrained semiconductor device features formed on the same substrate
US11056391B2 (en) * 2016-06-30 2021-07-06 International Business Machines Corporation Subtractive vFET process flow with replacement metal gate and metallic source/drain
KR102551589B1 (ko) 2016-09-29 2023-07-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10276691B2 (en) 2016-12-15 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Conformal transfer doping method for fin-like field effect transistor
TWI746673B (zh) 2016-12-15 2021-11-21 台灣積體電路製造股份有限公司 鰭式場效電晶體裝置及其共形傳遞摻雜方法
US10784325B2 (en) * 2016-12-23 2020-09-22 Intel Corporation Saddle channel thin film transistor for driving micro LEDs or OLEDs in ultrahigh resolution displays
US9953977B1 (en) * 2017-04-13 2018-04-24 International Business Machines Corporation FinFET semiconductor device
WO2019012839A1 (ja) * 2017-07-12 2019-01-17 ソニーセミコンダクタソリューションズ株式会社 トランジスタ及び電子機器
US10679988B2 (en) * 2017-09-18 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including FinFETS having different channel heights and manufacturing method thereof
US11069795B2 (en) * 2017-09-28 2021-07-20 Intel Corporation Transistors with channel and sub-channel regions with distinct compositions and dimensions
US11404413B2 (en) * 2017-11-08 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US11114549B2 (en) 2017-11-29 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US11495672B2 (en) * 2018-06-29 2022-11-08 Intel Corporation Increased transistor source/drain contact area using sacrificial source/drain layer
CN110783193B (zh) * 2018-07-31 2023-06-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11211479B2 (en) * 2018-08-14 2021-12-28 Taiwan Semiconductor Manufaciuring Co., Ltd. Method of fabricating trimmed fin and fin structure
US11367783B2 (en) * 2018-08-17 2022-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
US11094802B2 (en) 2018-08-17 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and semiconductor device
US10930768B2 (en) * 2018-10-18 2021-02-23 Samsung Electronics Co., Ltd. Low current leakage finFET and methods of making the same
US10957786B2 (en) * 2018-10-18 2021-03-23 Samsung Electronics Co., Ltd. FinFET with reduced extension resistance and methods of manufacturing the same
CN111199917B (zh) * 2018-11-16 2022-10-04 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
DE102019111297B4 (de) 2018-11-30 2023-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Bauelement und Verfahren
US11362199B2 (en) * 2018-11-30 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11232989B2 (en) 2018-11-30 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Devices with adjusted fin profile and methods for manufacturing devices with adjusted fin profile
US10879125B2 (en) * 2018-12-27 2020-12-29 Nanya Technology Corporation FinFET structure and method of manufacturing the same
US11569231B2 (en) 2019-03-15 2023-01-31 Intel Corporation Non-planar transistors with channel regions having varying widths
US11158726B2 (en) * 2019-07-31 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling fin-thinning through feedback
US11563015B2 (en) * 2020-02-11 2023-01-24 Taiwan Semiconductor Manufacturing Company Limited Memory devices and methods of manufacturing thereof
US12136651B2 (en) * 2020-02-19 2024-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon-germanium Fins and methods of processing the same in field-effect transistors
US10867101B1 (en) 2020-02-24 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage reduction between two transistor devices on a same continuous fin
US11164952B2 (en) 2020-03-07 2021-11-02 Qualcomm Incorporated Transistor with insulator
US11424347B2 (en) * 2020-06-11 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11335683B2 (en) * 2020-06-30 2022-05-17 Qualcomm Incorporated Device channel profile structure
US12308072B2 (en) * 2021-03-10 2025-05-20 Invention And Collaboration Laboratory Pte. Ltd. Integrated scaling and stretching platform for optimizing monolithic integration and/or heterogeneous integration in a single semiconductor die
CN115050818A (zh) * 2022-04-12 2022-09-13 中国科学院微电子研究所 一种鳍式场效应晶体管及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201340186A (zh) * 2012-03-19 2013-10-01 三星電子股份有限公司 積體電路裝置的製造方法及場效電晶體的形成方法
TW201342485A (zh) * 2012-04-13 2013-10-16 United Microelectronics Corp 一種非平面電晶體以及其形成方法
TW201344886A (zh) * 2012-04-25 2013-11-01 三星電子股份有限公司 含有應力鄰近效應的積體電路元件及其製造方法
TW201407786A (zh) * 2012-08-09 2014-02-16 台灣積體電路製造股份有限公司 半導體裝置之接觸結構、ｐ型金氧半導體場效電晶體及半導體裝置之製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
KR100596508B1 (ko) * 2003-12-26 2006-07-05 한국전자통신연구원 ＦｉｎＦＥＴ 및 Fin 채널 제조방법
US7348642B2 (en) * 2005-08-03 2008-03-25 International Business Machines Corporation Fin-type field effect transistor
US7709303B2 (en) * 2006-01-10 2010-05-04 Freescale Semiconductor, Inc. Process for forming an electronic device including a fin-type structure
JP4461154B2 (ja) * 2007-05-15 2010-05-12 株式会社東芝 半導体装置
US8048723B2 (en) 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US20090321834A1 (en) 2008-06-30 2009-12-31 Willy Rachmady Substrate fins with different heights
JP4724231B2 (ja) * 2009-01-29 2011-07-13 株式会社東芝 半導体装置およびその製造方法
US8293616B2 (en) * 2009-02-24 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of fabrication of semiconductor devices with low capacitance
JP2011029503A (ja) * 2009-07-28 2011-02-10 Toshiba Corp 半導体装置
US8609495B2 (en) * 2010-04-08 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid gate process for fabricating finfet device
US8610176B2 (en) * 2011-01-11 2013-12-17 Qualcomm Incorporated Standard cell architecture using double poly patterning for multi VT devices
KR101850703B1 (ko) * 2011-05-17 2018-04-23 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9184100B2 (en) * 2011-08-10 2015-11-10 United Microelectronics Corp. Semiconductor device having strained fin structure and method of making the same
US8759904B2 (en) * 2011-08-24 2014-06-24 GlobalFoundries, Inc. Electronic device having plural FIN-FETs with different FIN heights and planar FETs on the same substrate
US8946829B2 (en) 2011-10-14 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Selective fin-shaping process using plasma doping and etching for 3-dimensional transistor applications
US8871575B2 (en) * 2011-10-31 2014-10-28 United Microelectronics Corp. Method of fabricating field effect transistor with fin structure
US8963257B2 (en) * 2011-11-10 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors and methods for fabricating the same
CN113345952B (zh) * 2011-12-22 2025-05-13 英特尔公司 具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法
US8669186B2 (en) * 2012-01-26 2014-03-11 Globalfoundries Inc. Methods of forming SRAM devices using sidewall image transfer techniques
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8541274B1 (en) * 2012-09-11 2013-09-24 Globalfoundries Inc. Methods of forming 3-D semiconductor devices with a nanowire gate structure wherein the nanowire gate structure is formed after source/drain formation
EP2709156A3 (en) * 2012-09-14 2014-04-23 Imec Band engineered semiconductor device and method for manufacturing thereof
US9082853B2 (en) * 2012-10-31 2015-07-14 International Business Machines Corporation Bulk finFET with punchthrough stopper region and method of fabrication
KR20140106270A (ko) 2013-02-26 2014-09-03 삼성전자주식회사 집적 회로 장치 및 그 제조 방법
US9159794B2 (en) * 2014-01-16 2015-10-13 Globalfoundries Inc. Method to form wrap-around contact for finFET
US9548213B2 (en) * 2014-02-25 2017-01-17 International Business Machines Corporation Dielectric isolated fin with improved fin profile
WO2015147783A1 (en) 2014-03-24 2015-10-01 Intel Corporation Techniques for achieving multiple transistor fin dimensions on a single die

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201340186A (zh) * 2012-03-19 2013-10-01 三星電子股份有限公司 積體電路裝置的製造方法及場效電晶體的形成方法
TW201342485A (zh) * 2012-04-13 2013-10-16 United Microelectronics Corp 一種非平面電晶體以及其形成方法
TW201344886A (zh) * 2012-04-25 2013-11-01 三星電子股份有限公司 含有應力鄰近效應的積體電路元件及其製造方法
TW201407786A (zh) * 2012-08-09 2014-02-16 台灣積體電路製造股份有限公司 半導體裝置之接觸結構、ｐ型金氧半導體場效電晶體及半導體裝置之製造方法

Also Published As

Publication number Publication date
KR20230003606A (ko) 2023-01-06
TW201732936A (zh) 2017-09-16
TWI808776B (zh) 2023-07-11
KR20210109651A (ko) 2021-09-06
KR102397178B1 (ko) 2022-05-12
TWI620248B (zh) 2018-04-01
EP4187619A1 (en) 2023-05-31
TW201640585A (zh) 2016-11-16
WO2015147783A1 (en) 2015-10-01
US20180337183A1 (en) 2018-11-22
US10141311B2 (en) 2018-11-27
US20210398979A1 (en) 2021-12-23
US20230127985A1 (en) 2023-04-27
TW201543577A (zh) 2015-11-16
CN106030814B (zh) 2020-03-10
US11152361B2 (en) 2021-10-19
MY175810A (en) 2020-07-09
TWI556314B (zh) 2016-11-01
US12046600B2 (en) 2024-07-23
TW202107569A (zh) 2021-02-16
TW202306109A (zh) 2023-02-01
KR20200135559A (ko) 2020-12-02
US12021081B2 (en) 2024-06-25
US20240290789A1 (en) 2024-08-29
TW201843742A (zh) 2018-12-16
EP3123517A4 (en) 2017-11-29
TWI767262B (zh) 2022-06-11
TWI635541B (zh) 2018-09-11
KR102784978B1 (ko) 2025-03-25
EP3123517A1 (en) 2017-02-01
CN106030814A (zh) 2016-10-12
TW202439601A (zh) 2024-10-01
TWI837027B (zh) 2024-03-21
US20170133377A1 (en) 2017-05-11
KR20160134655A (ko) 2016-11-23
TWI878027B (zh) 2025-03-21
TW202343745A (zh) 2023-11-01
KR20230144659A (ko) 2023-10-16

Similar Documents

Publication Publication Date Title
TWI697961B (zh) 達成在單一晶粒上的複數電晶體鰭部尺度的技術
CN106030813B (zh) 在用于晶体管沟道应用的置换栅极工艺期间的鳍状物雕刻和包覆
TWI715924B (zh) 半導體結構及系統晶片（ＳｏＣ）積體電路及其製造方法