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TW201340186A - 積體電路裝置的製造方法及場效電晶體的形成方法 - Google Patents

積體電路裝置的製造方法及場效電晶體的形成方法 Download PDF

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TW201340186A
TW201340186A TW102101636A TW102101636A TW201340186A TW 201340186 A TW201340186 A TW 201340186A TW 102101636 A TW102101636 A TW 102101636A TW 102101636 A TW102101636 A TW 102101636A TW 201340186 A TW201340186 A TW 201340186A
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閔信喆
李鍾昱
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三星電子股份有限公司
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Abstract

場效電晶體的形成方法包括以下步驟。製備有第一區域及第二區域的基板。在第一區域及第二區域上形成鰭片部分，鰭片部分中之每一者自基板突出且具有第一寬度。形成第一罩幕圖案，以暴露出第一區域上的鰭片部分，並覆蓋第二區域上的鰭片部分。改變設置在第一區域上的鰭片部分的寬度。

Description

具有不同鰭片寬度之鰭片場效電晶體(FINFETS)的製造方法 【相關申請案之交叉參考】
本案主張2012年3月19日向韓國智財局申請之韓國專利申請案第10-2012-0027735號之優先權，所述韓國專利申請案之全部內容以引用方式併入本文。
本發明概念的實施例是有關於場效電晶體，且特別是有關於鰭狀場效電晶體(fin field effect transistors，finFETs)的製造方法。
由於半導體裝置具有小尺寸、多功能及/或低成本的特性，因此半導體裝置被視為是電子工業中的重要元件。一般半導體裝置可被分類成用於儲存資料的記憶體裝置、用於處理資料的邏輯裝置以及包括記憶體元件與邏輯元件兩者的混合式裝置(hybrid device)。對於具更快速度及/或更低耗電量的電子裝置的 需求日益增加，上述需求可能需要具有更快操作速度及/或更低操作電壓的半導體裝置。為了滿足這些需求，半導體裝置可包括具有更複雜結構及/或積集度增加的組件。
本發明概念的實施例提供場效電晶體的製造方法。根據這些方法，所形成的一些場效電晶體包括具有彼此不同寬度的鰭片部分(fin portion)。
根據本發明概念的一些例示性實施例，一種積體電路裝置的製造方法包括以下步驟。形成鰭狀電晶體通道區域(fin-shaped transistor channel regions)，其自基板的第一區域及第二區域突出。選擇性地改變自第一區域突出的鰭狀電晶體通道區域部分的個別寬度(respective widths of ones of the fin-shaped transistor channel regions protruding from the first region)，同時維持自第二區域突出的鰭狀電晶體通道區域部分的個別寬度。
在一些實施例中，選擇性地改變可包括在自第一區域突出的鰭狀電晶體通道區域部分的側壁上進行蝕刻或成長半導體層中之一者。
在一些實施例中，在對自第一區域突出的鰭狀電晶體通道區域部分的個別寬度進行選擇性地改變之前，自第一區域及第二區域突出的鰭狀電晶體通道區域部分的個別寬度實質上相似。
在一些實施例中，在選擇性地改變自第一區域突出的鰭 狀電晶體通道區域部分的個別寬度之後，自基板的第一區域及第二區域突出的鰭狀電晶體通道區域部分的個別高度可實質上相似。
在一些實施例中，在選擇性地改變自第一區域突出的鰭狀電晶體通道區域部分的個別寬度之後，第一區域的表面與第二區域的表面可為非共平面(non-coplanar)。
在一些實施例中，在選擇性地改變第一鰭狀電晶體通道區域部分的個別寬度之前，可摻雜基板。在選擇性地改變自第一區域突出的鰭狀電晶體通道區域部分的個別寬度之後，自第一區域突出的鰭狀電晶體通道區域部分與自第二區域突出的鰭狀電晶體通道區域部分可具有不同的摻雜濃度或摻雜量。
根據本發明概念的其他例示性實施例，一種場效電晶體的形成方法可包括以下步驟。製備具有第一區域及第二區域的基板。在第一區域及第二區域上形成鰭片部分，鰭片部分中之每一者自基板突出且具有第一寬度。形成第一罩幕圖案，以暴露出第一區域上的鰭片部分，並覆蓋第二區域上的鰭片部分。改變設置在第一區域上的鰭片部分的寬度。
在例示性實施例中，改變鰭片部分的寬度可包括在鰭片部分上成長半導體層。
在例示性實施例中，所述方法可更包括在鰭片部分的下側壁上形成裝置隔離層。在形成裝置隔離層之前，可形成半導體層。
在例示性實施例中，鰭片部分的形成方法可包括在基板上形成第二罩幕圖案，以及使用第二罩幕圖案作為蝕刻罩幕來蝕刻基板。半導體層可形成在鰭片部分的側壁上以及在藉由第一罩幕圖案與第二罩幕圖案所暴露出的基板的頂表面上。
在例示性實施例中，所述方法可更包括在鰭片部分的下側壁上形成裝置隔離層。在形成裝置隔離層之後，可形成第一罩幕圖案與半導體層。
在例示性實施例中，半導體層可形成在藉由裝置隔離層與第一罩幕圖案所暴露出的鰭片部分的上側壁與頂表面上。
在例示性實施例中，半導體層可由與鰭片部分具有不同晶格常數(lattice constan)及/或能隙(bandgap)的材料形成。
在例示性實施例中，改變鰭片部分的寬度可包括蝕刻設置在第一區域上的鰭片部分。
在例示性實施例中，所述方法可更包括在鰭片部分的下側壁上形成裝置隔離層。可在蝕刻鰭片部分之後形成裝置隔離層。
在例示性實施例中，鰭片部分的形成方法可包括在基板上形成第二罩幕圖案，以及使用第二罩幕圖案作為蝕刻罩幕來蝕刻基板。鰭片部分的蝕刻方法可包括蝕刻鰭片部分的側壁以及藉由第一罩幕圖案與第二罩幕圖案所暴露出的基板的頂表面。
在例示性實施例中，所述方法可更包括在鰭片部分的下側壁上形成裝置隔離層。可在蝕刻鰭片部分之前形成裝置隔離層，且鰭片部分的蝕刻方法可包括蝕刻藉由第一罩幕圖案與裝置 隔離層所暴露出的鰭片部分的頂表面與上側壁。
在例示性實施例中，鰭片部分的形成方法可包括在基板上形成第二罩幕圖案，以及使用第二罩幕圖案作為蝕刻罩幕來蝕刻基板。第二罩幕圖案的形成方法可包括在基板上形成第三罩幕圖案，進行間隙壁形成製程，以在第三罩幕圖案的側壁上形成第二罩幕圖案，以及移除第三罩幕圖案。
在例示性實施例中，第二罩幕圖案的寬度可實質上彼此相同。
根據本發明概念的其他例示性實施例，一種場效電晶體的形成方法可包括以下步驟。製備具有第一區域及第二區域的基板。在基板上形成第一罩幕圖案，第一罩幕圖案藉由第二寬度使彼此分離，且第一罩幕圖案具有與第二寬度不同的第一寬度。形成第二罩幕圖案，以填入(fill)第一罩幕圖案之間的間隙區域，且第二罩幕圖案具有第二寬度。從第二區域中移除第一罩幕圖案。從第一區域中移除第二罩幕圖案。使用第一區域上的第一罩幕圖案與第二區域上的第二罩幕圖案作為蝕刻罩幕來蝕刻基板，以分別定義自第一區域及第二區域突出且具有不同寬度的第一鰭狀電晶體通道區域與第二鰭狀電晶體通道區域。
在例示性實施例中，第一罩幕圖案的形成方法可包括：在基板上形成第三罩幕圖案；進行間隙壁形成製程，以在第三罩幕圖案的側壁上形成第一罩幕圖案；以及移除第三罩幕圖案。
100‧‧‧基板
101‧‧‧第一溝渠
102‧‧‧第二溝渠
104‧‧‧第三溝渠
107‧‧‧第四溝渠
108‧‧‧第五溝渠
110‧‧‧裝置隔離層
141‧‧‧閘介電圖案
143‧‧‧閘極電極圖案
201‧‧‧第一罩幕圖案
205‧‧‧第二罩幕層
206‧‧‧第二罩幕圖案
211‧‧‧防磊晶生長罩幕圖案
213‧‧‧第三罩幕圖案
214‧‧‧蝕刻罩幕圖案
216‧‧‧第四罩幕圖案
217‧‧‧第六罩幕圖案
219‧‧‧第七罩幕圖案
221‧‧‧第五罩幕圖案
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出單元
1130‧‧‧記憶體裝置
1140‧‧‧介面單元
1150‧‧‧資料匯流排
A-A'‧‧‧線
F1‧‧‧第一鰭片部分
F2‧‧‧第二鰭片部分
F3‧‧‧第三鰭片部分
H1、H2‧‧‧高度
H3‧‧‧高度差
H4‧‧‧第四高度
RG1‧‧‧第一區域
RG2‧‧‧第二區域
SP1‧‧‧第一半導體層
SP2‧‧‧第二半導體層
T1‧‧‧第一寬度
T2‧‧‧第二寬度
T3‧‧‧第三寬度
T4‧‧‧第四寬度
T5‧‧‧第五寬度
X、Y、Z‧‧‧方向
根據圖式簡單說明，並配合所附圖式，將更清楚瞭解例示性實施例。圖1至圖43代表本文所述的非限制性的、例示性的實施例。
圖1、圖3、圖5、圖7、圖9以及圖11為透視圖，其繪示根據本發明概念的例示性實施例之場效電晶體的形成方法。
圖2、圖4、圖6、圖8、圖10以及圖12分別為沿著圖1、圖3、圖5、圖7、圖9以及圖11的線A-A'所截取的剖視圖。
圖13、圖15、圖17以及圖19為透視圖，其繪示根據本發明概念的其他例示性實施例之場效電晶體的形成方法。
圖14、圖16、圖18以及圖20分別為沿著圖13、圖15、圖17以及圖19的線A-A'所截取的剖視圖。
圖21與圖23為透視圖，其繪示根據本發明概念的其他例示性實施例之場效電晶體的形成方法。
圖22與圖24分別為沿著圖21與圖23的線A-A'所截取的剖視圖。
圖25與圖27為透視圖，其繪示根據本發明概念的其他例示性實施例之場效電晶體的形成方法。
圖26與圖28分別為沿著圖25與圖27的線A-A'所截取的剖視圖。
圖29、圖31、圖33、圖35、圖37、圖39以及圖41為透視 圖，其繪示根據本發明概念的其他例示性實施例之場效電晶體的形成方法。
圖30、圖32、圖34、圖36、圖38、圖40以及圖42分別為沿著圖29、圖31、圖33、圖35、圖37、圖39以及圖41的線A-A'所截取的剖視圖。
圖43為方塊圖，其繪示包括根據本發明概念的例示性實施例之場效電晶體的電子系統。
應注意，這些圖式意欲說明在特定例示性實施例中所用的方法、結構及/或材料的一般特性，以及對以下提出的書面描述進行補充。然而，這些圖式並未按比例來繪示，並不能準確地反映任何給定的實施例的精確結構或性能特性，且不應理解為是對例示性實施例所含的數值或屬性的範圍的界定或限定。舉例來說，為了清楚起見，分子、層、區域及/或結構元件的相對厚度與定位可能會縮小或放大。在不同的圖式中使用相似或相同的參考數字是意欲表示存在著相似或相同的元件或特徵。
現將參看附圖所示的例示性實施例來更充分地描述本發明概念的例示性實施例。然而，本發明概念的例示性實施例可以多種不同形式體現且不應理解為僅限於本文中所述之實施例；提供這些實施例是為了使本揭示透徹且完整，且將充分地對所屬領域具有通常知識者傳達例示性實施例的概念。在圖式中，為了清 楚起見，可能誇示了層及區域的厚度。在圖式中的相同參考數字用以表示相同元件，因而省略其描述。
應瞭解，當一元件被稱作「連接」或「耦接」至另一元件時，其可直接連接或耦合至另一元件或可存在介入元件(intervening element)。反之，當一元件被稱作「直接連接」或「直接耦接」至另一元件時，並不存在介入元件。在全文中相同參考數字表示相同元件。如本文所使用，術語「及/或」包括相關聯之所列出項目中之一或多者的任何以及所有組合。用以描述元件或層之間的關係的其他詞語應以相同方式來解釋(例如，「在...之間」對「直接在...之間」、「鄰近於」對「直接鄰近於」、「在...上」對「直接在...上」)。
應瞭解，儘管本文使用術語「第一」、「第二」等來描述各種元件、組件、區域、層及/或區段(section)，但此等元件、組件、區域、層及/或區段不應受此等術語限制。此等術語僅用以使一元件、組件、區域、層或區段與另一元件、組件、區域、層或區段區別。因此，在不脫離例示性實施例之教示的情況下，可將以下論述的第一元件、組件、區域、層或區段稱為第二元件、組件、區域、層或區段。
空間相對術語(諸如「在...之下」、「下方」、「下部」、「上方」、「上部」及其類似術語)在本文中可用以描述一元件或特徵與另一元件或特徵的關係，如諸圖中所說明。應理解，除諸圖中所描繪之定向之外，空間相對術語亦意欲涵蓋處於使用中或操作 中之裝置之不同定向。舉例來說，若將諸圖中的裝置翻轉，則描述為在其他元件或特徵「下方」或「在...之下」之元件將定向於所述其他元件或特徵「上方」。因此，例示性術語「下方」可涵蓋上方與下方兩種定向。裝置可以其他方式來定向(旋轉90°或在其他定向)且相應地解譯本文中所使用之空間相對的描述語。
本文所使用之術語僅出於描述特定實施例之目的並不意欲限制例示性實施例。如本文所使用，除非上下文另有清楚指示，否則單數形式「一」及「所述」意欲亦包括複數形式。應更瞭解，當在本文中使用術語「包括」時，其指定所陳述之特徵、整數、步驟、操作、元件及/或組件的存在，但並不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組之存在或添加。
本文中參照例示性實施例之理想化實施例(與中間結構)的剖面示意圖來描述本發明概念的例示性實施例。因而，可預期由於(例如)製造技術及/或容限(tolerances)而產生的圖解之形狀的變化。因此，不應將本發明概念的例示性實施例解釋為限於本文中所說明之區域的特定形狀，而應包括由於(例如)製造而產生的形狀之誤差。舉例來說，圖解為矩形之植入區域通常在其邊緣處可具有圓形或彎曲特徵及/或植入濃度梯度，而不是自植入區域至非植入區域突然改變。同樣地，藉由植入而形成之內埋區域(buried region)可在介於內埋區域與藉以進行植入之表面之間的區域中產生一些植入。因此，諸圖中所說明之區域本質上為示意性的且所述區域之形狀不意欲說明裝置之區域的實際形狀，以 及不意欲限制例示性實施例之範疇。
除非另有定義，否則本文使用的所有術語(包括技術與科學術語)的意義，皆與本發明概念的例示性實施例所屬領域中具通常技術者一般理解的意義相同。應進一步理解，術語意義的解釋，諸如通用字典中所定義的術語，應與其相關領域的脈絡中的意義一致，且除非本文明確定義，否則不會以理想化或過度正式的意義加以解釋。
將參照圖1至圖12來描述根據本發明概念的例示性實施例之場效電晶體的形成方法。圖1、圖3、圖5、圖7、圖9以及圖11為透視圖，其繪示根據本發明概念的例示性實施例之場效電晶體的形成方法，且圖2、圖4、圖6、圖8、圖10以及圖12分別為沿著圖1、圖3、圖5、圖7、圖9以及圖11的線A-A'所截取的剖視圖。
請參照圖1與圖2，可提供包括第一區域RG1與第二區域RG2的基板100。基板100可包括以半導體為主的結構(semiconductor based structure)。在例示性實施例中，基板100可為矽基板或絕緣層上有矽(silicon-on-insulator，SOI)的基板。第一區域RG1與第二區域RG2可為設置有元件的兩個不同區域，其臨界電壓(threshold voltage)彼此不同。舉例來說，第一區域RG1與第二區域RG2可分別為NMOS電晶體區域與PMOS電晶體區域。
可在基板100上形成第一罩幕圖案201。可在設置有第一 罩幕圖案201的基板100上形成第二罩幕層205。可形成第二罩幕層205，以共形地(conformally)覆蓋設置有第一罩幕圖案201的基板100。第一罩幕圖案201與第二罩幕層205可由互相具有蝕刻選擇性地的材料形成。舉例來說，第二罩幕層205與第一罩幕圖案201可包括由以下所組成的族群中選出的不同材料：氧化矽、氮化矽、氮氧化矽、光阻材料、旋塗式玻璃(spin-on-glass，SOG)材料及/或旋塗式硬罩幕(spin-on-hardmask，SOH)材料。第一罩幕圖案201與第二罩幕層205可藉由以下至少一種方法形成：物理氣相沈積法(physical vapor deposition，PVD)、化學氣相沈積法(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition)或旋塗(spin coating)製程。
請參照圖3與圖4，可對第二罩幕層205進行間隙壁形成製程，以形成第二罩幕圖案206。可形成第二罩幕圖案206，以暴露出第一罩幕圖案201，從而具有間隙壁的形狀。舉例來說，間隙壁形成製程可包括以非等向性方式進行電漿蝕刻製程。第二罩幕圖案206可具有實質上彼此相同的寬度。在下文中，鰭片部分或罩幕圖案的寬度可以是沿x方向上量測的尺寸。可移除藉由第二罩幕圖案206所暴露出的第一罩幕圖案201，以於第二罩幕圖案206之間形成第一溝渠101。第一罩幕圖案201的移除方法可包括選擇性地蝕刻製程，所述選擇性地蝕刻製程可以避免第二罩幕圖案206被蝕刻的方式來進行。
請參照圖5與圖6，可使用第二罩幕圖案206作為蝕刻罩 幕來蝕刻基板100，以形成具有第一寬度T1的第一鰭片部分F1(在本文中亦稱為鰭狀電晶體主動區域(active region)或通道區域)。在下文中，鰭片部分F1的寬度可為鰭片部分的上寬度。由於進行蝕刻製程，因此可在第一鰭片部分F1之間形成第二溝渠102。另外，在蝕刻製程期間可蝕刻第二罩幕圖案206的上部分，以使得第二罩幕圖案206可具有圓形輪廓(rounded profile)。第一鰭片部分F1可為沿y方向延伸的線型或形狀像線的圖案。在其他例示性實施例中，當基板100為包括第一半導體層、第二半導體層以及介入此兩者之間的介電層的SOI基板，可藉由圖案化介電層上的第二半導體層來形成第一鰭片部分F1。第一鰭片部分F1可摻雜有不純物，以控制將設置於此的電晶體的臨界電壓。舉例來說，在參照圖1與圖2所進行的形成第一罩幕圖案201步驟之前，可對基板100的上部分進行摻雜製程。雖然圖式中展示了多個鰭片部分設置在第一區域RG1與第二區域RG2中之每一者上，但亦可在第一區域RG1與第二區域RG2中之每一者上設置單一個(solely peovided)鰭片部分。在第二區域RG2上的多個第一鰭片部分F1可用以定義多個不同的電晶體或一個電晶體。設置在第一區域RG1上的多個第二鰭片部分F2可用以定義多個不同的電晶體或一個電晶體。
請參照圖7與圖8，可形成防磊晶生長罩幕圖案(epitaxial-growth preventing mask pattern)211，以覆蓋第二區域RG2並暴露出第一區域RG1。防磊晶生長罩幕圖案211的形成方 法可包括依序形成防磊晶生長層與第三罩幕圖案213以覆蓋第一區域RG1與第二區域RG2，並接著使用第三罩幕圖案213作為蝕刻罩幕從第一區域RG1中移除防磊晶生長層。在例示性實施例中，防磊晶生長罩幕圖案211可由對第二罩幕圖案206具有蝕刻選擇性地的材料形成。舉例來說，第二罩幕圖案206可包括由以下所組成的族群中選出的至少一種材料：氧化矽、氮化矽、氮氧化矽、光阻材料、旋塗式玻璃(SOG)材料及/或旋塗式硬罩幕(SOH)材料，且防磊晶生長罩幕圖案211可包括選自上述材料且不同於第二罩幕圖案206的材料。第三罩幕圖案213可包括氧化矽、氮化矽、氮氧化矽或光阻材料中至少一種材料。
可增加或減少設置在第一區域RG1上的第一鰭片部分F1的寬度。在本實施例中，可進行磊晶製程以形成第一半導體層SP1，其中在第一區域RG1上的第一鰭片部分F1作為晶種層(seed layer)。舉例來說，可藉由以下方法形成第一半導體層SP1：分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶(liquid phase epitaxy，LPE)、氣相磊晶(vapor phase epitaxy，VPE)或金屬有機化學氣相沈積(metal-organic chemical vapor deposition，MOCVD)。可形成第一半導體層SP1，以共形地覆蓋第二溝渠102的表面。舉例來說，第一半導體層SP1可覆蓋第一鰭片部分F1的側壁以及第一鰭片部分F1之間的基板100的頂表面，其中可藉由防磊晶生長罩幕圖案211與第二罩幕圖案206暴露出第一鰭片部分F1的側壁。在下文中，除非另有說明，否則第一鰭片部分F1 之間的第二溝渠102的底表面可稱為基板100的頂表面，且第一半導體層SP1與藉此被覆蓋的第一鰭片部分F1可統稱為第二鰭片部分F2。如此一來，第二鰭片部分F2中之每一者可具有第二寬度T2，第二寬度T2大於第一寬度T1。此處，第二寬度T2可定義為第一寬度T1與半導體層的厚度的總和。在例示性實施例中，由於第一鰭片部分F1的頂表面被第二罩幕圖案206覆蓋，因此可防止第一半導體層SP1成長在第一鰭片部分F1的頂表面處。如此一來，以基板100的頂表面為基準，第一鰭片部分F1與第二鰭片部分F2的頂表面可被定位在實質上相同的垂直高度H1處。
鰭狀場效電晶體(以下稱為「fin-FET」或「finFET」)可將自基板突出的鰭片部分用作主體或其通道區域，且因而相較於平面式電晶體(planar-type transistor)，其具有經改良的短通道效應(short channel effect)。然而，由於fin-FET的通道區域比平面式電晶體的通道區域窄，因此在離子植入製程中較難以控制fin-FET的臨界電壓。在多個fin-FET的鰭片部分具有不同寬度的情況中，這些fin-FET可具有體積不同的通道區域。根據鰭片寬度的差異，離子植入製程可用於使這些fin-FET具有不同的臨界電壓。根據本發明概念的例示性實施例，可形成寬度彼此不同的鰭片部分，如此能夠製造具有臨界電壓彼此不同的電晶體。
第一半導體層SP1可由與第一鰭片部分F1相同或相似的材料形成，或者可由與第一鰭片部分F1具有不同晶格常數及/或能隙的材料形成。舉例來說，第一鰭片部分F1可為部分單晶矽晶 圓(single crystalline silicon wafer)，同時第一半導體層SP1可包括InSb、InAs、GaSb、InP、GaAs、Ge、SiGe或SiC中至少一種材料。第一半導體層SP1可包括能隙與第一鰭片部分F1不同的半導體材料。舉例來說，第一鰭片部分F1可包括GaAs，且第一半導體層SP1可包括AlGaAs。第一半導體層SP1的導電型可與第一鰭片部分F1相同。舉例來說，可在磊晶製程期間以原位(in-situ)方式摻雜第一半導體層SP1，且第一半導體層SP1的摻雜濃度可與第一鰭片部分F1的摻雜濃度不同。在例示性實施例中，第一半導體層SP1的摻雜濃度可小於第一鰭片部分F1的摻雜濃度。
請參照圖9與圖10，可移除第二罩幕圖案206、防磊晶生長罩幕圖案211以及第三罩幕圖案213。第二罩幕圖案206、防磊晶生長罩幕圖案211以及第三罩幕圖案213的移除方法可包括多個選擇性地蝕刻製程。在移除製程之後，可形成裝置隔離層110，以填入第一鰭片部分F1與第二鰭片部分F2之間的第二溝渠102。在例示性實施例中，裝置隔離層110的形成方法可包括形成介電層以覆蓋第一區域RG1與第二區域RG2，且接著蝕刻介電層以暴露出第一鰭片部分F1與第二鰭片部分F2的上部分。裝置隔離層110可由高密度電漿氧化層(high-density plasma oxide layer)、旋塗式玻璃(SOG)層及/或CVD氧化層形成。
請參照圖11與圖12，可在第一鰭片部分F1與第二鰭片部分F2上依序形成閘介電圖案141與閘極電極圖案143。閘介電圖案141與閘極電極圖案143的形成方法可包括在設置有裝置隔 離層110的結構上依序形成閘介電層與閘極電極層，且接著使用蝕刻罩幕蝕刻閘介電層與閘極電極層。閘介電圖案141可包括氧化層或氮氧化層。舉例來說，閘介電圖案141可為氧化矽層。閘介電圖案141可包括高k電介質(high-k dielectric)，其介電常數(dielectric constant)大於氧化矽層的介電常數。閘極電極圖案143可包括經摻雜的半導體、金屬、導電金屬氮化物或金屬-半導體化合物中至少一種材料。在例示性實施例中，閘介電圖案141與閘極電極圖案143中之每一者可藉由化學氣相沈積、濺鍍製程及/或原子層沉積形成。此後，在藉由閘極電極圖案143所暴露出的第一鰭片部分F1與第二鰭片部分F2的上部分中，可形成源極/汲極區域。
根據本發明概念的例示性實施例，可能形成具有彼此不同寬度的鰭片部分。此能夠形成有彼此不同臨界電壓的多個fin-FET。
將參照圖13至圖20來描述根據本發明概念的其他例示性實施例之場效電晶體的形成方法。圖13、圖15、圖17以及圖19為透視圖，其繪示根據本發明概念的其他例示性實施例之場效電晶體的形成方法，且圖14、圖16、圖18以及圖20分別為沿著圖13、圖15、圖17以及圖19的線A-A'所截取的剖視圖。為了簡明起見，先前已描述過的元件用相似或相同的參考數字標示，將不再重複其描述。
請參照圖13與圖14，可形成突出於基板100的第一鰭片 部分F1。可藉由使用設置在基板100上的罩幕圖案作為蝕刻罩幕進行蝕刻製程，以形成第一鰭片部分F1。舉例來說，可藉由參照圖1至圖6所述的方法形成第一鰭片部分F1，因此彼此具有相同的寬度。可形成覆蓋第一鰭片部分F1的下側壁的裝置隔離層110。裝置隔離層110的形成方法可包括形成介電層以覆蓋第一區域RG1與第二區域RG2，且接著蝕刻介電層以暴露出第一鰭片部分F1的上部分。在例示性實施例中，裝置隔離層110可由高密度電漿氧化層、旋塗式玻璃(SOG)層及/或CVD氧化層形成。在其他例示性實施例中，第一鰭片部分F1的形成方法可包括磊晶製程，所述磊晶製程可在基板100上形成罩幕圖案之後進行。在磊晶製程中，可將經由罩幕圖案暴露出的基板100的頂表面作為晶種層。在此情況中，第一鰭片部分F1可由與基板100相同或相似的材料形成，或者可由與基板100具有不同晶格常數及/或能隙的材料形成。舉例來說，基板100可為單晶矽晶圓，此時第一鰭片部分F1可包括Ge、SiGe或SiC中至少一種材料。
請參照圖15與圖16，可在設置有裝置隔離層110的結構上形成防磊晶生長罩幕圖案211，以覆蓋第二區域RG2並暴露出第一區域RG1。防磊晶生長罩幕圖案211的形成方法可包括形成防磊晶生長層與第三罩幕圖案213，以覆蓋第一區域RG1與第二區域RG2，且接著使用第三罩幕圖案213作為蝕刻罩幕，從第一區域RG1中移除防磊晶生長層。在例示性實施例中，防磊晶生長罩幕圖案211可由相對於裝置隔離層110具有蝕刻選擇性地的材 料形成。舉例來說，裝置隔離層110可包括由以下所組成的族群中選出的至少一種材料：氧化矽、氮化矽、氮氧化矽、光阻材料、旋塗式玻璃(SOG)材料及/或旋塗式硬罩幕(SOH)材料，且防磊晶生長罩幕圖案211可包括由上述材料中選出但與裝置隔離層110的材料不同的材料。第三罩幕圖案213可包括氧化矽、氮化矽、氮氧化矽或光阻材料中至少一種材料。
請參照圖17與圖18，可進行一製程，以增加或減少設置在第一區域RG1上的鰭片部分的上寬度。在本實施例中，可進行磊晶製程，以形成第二半導體層SP2，其中第一區域RG1上的第一鰭片部分F1的暴露上部分作為晶種層。舉例來說，可藉由以下方法形成第二半導體層SP2：分子束磊晶(MBE)、液相磊晶(LPE)、氣相磊晶(VPE)或金屬有機化學氣相沈積(MOCVD)。包括第二半導體層SP2與第一鰭片部分F1的結構可分別統稱為第二鰭片部分F2。此處，第二鰭片部分F2的上部分可具有第二寬度T2，其中第二寬度T2大於設置在第二區域RG2上的第一鰭片部分F1的第一寬度T1。當以基板100的頂表面作為基準進行量測時，由於存在有第二半導體層SP2，因此第二鰭片部分F2的高度H2可高於第一鰭片部分F1的高度H1。
第二半導體層SP2可由與第一鰭片部分F1相同或相似的材料形成，或者可由晶格常數及/或能隙與第一鰭片部分F1不同的材料形成。舉例來說，第一鰭片部分F1可為單晶矽晶圓，而第二半導體層SP2可包括InSb、InAs、GaSb、InP、GaAs、Ge、SiGe 或SiC中至少一種材料。第二半導體層SP2可包括具有能隙與第一鰭片部分F1不同的半導體材料。舉例來說，第一鰭片部分F1可包括GaAs，而第二半導體層SP2可包括AlGaAs。第二半導體層SP2可具有與第一鰭片部分F1相同的導電型。舉例來說，在磊晶製程期間，可以原位方式摻雜第二半導體層SP2，且第二半導體層SP2的摻雜濃度可與第一鰭片部分F1的摻雜濃度不同。在例示性實施例中，第二半導體層SP2的摻雜濃度可小於第一鰭片部分F1的摻雜濃度。
請參照圖19與圖20，可移除防磊晶生長罩幕圖案211與第三罩幕圖案213。而後，可在第一鰭片部分F1與第二鰭片部分F2上依序形成閘介電圖案141與閘極電極圖案143。可使用與參照圖11與圖12所述相同或相似的製程，形成閘介電圖案141與閘極電極圖案143。
將參照圖21至圖24來描述根據本發明概念的其他例示性實施例之場效電晶體的形成方法。圖21與圖23為透視圖，其繪示根據本發明概念的其他例示性實施例之場效電晶體的形成方法，且圖22與圖24分別為沿著圖21與圖23的線A-A'所截取的剖視圖。為了簡明起見，先前已描述過的元件用相似或相同的參考數字標示，將不再重複其描述。
請參照圖21與圖22，可在參照圖5與圖6所述的結構上形成蝕刻罩幕圖案214。可形成蝕刻罩幕圖案214，以覆蓋第二區域RG2並暴露出第一區域RG1。蝕刻罩幕圖案214的形成方法可 包括在設置有第一鰭片部分F1的結構上依序形成蝕刻罩幕層與第四罩幕圖案216，並接著使用第四罩幕圖案216作為蝕刻罩幕從第一區域RG1中移除蝕刻罩幕層。蝕刻罩幕圖案214可由相對於第二罩幕圖案206具有蝕刻選擇性地的材料形成。在例示性實施例中，第二罩幕圖案206可包括由以下所組成的族群中選出的至少一種材料：氧化矽、氮化矽、氮氧化矽、光阻材料、旋塗式玻璃(SOG)材料及/或旋塗式硬罩幕(SOH)材料，且蝕刻罩幕圖案214可包括由上述材料中選出但不同於第二罩幕圖案206的材料。第四罩幕圖案216可包括氧化矽、氮化矽、氮氧化矽或光阻材料中至少一種材料。
可增加或減少設置在第一區域RG1上的第一鰭片部分F1的寬度。在本實施例中，可側向蝕刻具有第一寬度T1的第一鰭片部分F1，以形成具有第三寬度T3的第三鰭片部分F3。可以乾式及/或濕式蝕刻方式進行蝕刻製程。舉例來說，蝕刻製程可包括等向性蝕刻製程。第三寬度T3可小於第一寬度T1。在形成鰭片部分F1之前對基板100進行摻雜之實施例中，蝕刻製程可產生具有不同摻雜量的鰭片部分F1、F3，使得依序形成在鰭片部分F1、F3上的電晶體可具有不同臨界電壓。在一些實施例中，當所述基板100的頂表面可作為第二溝渠102的底表面，則在形成第三鰭片部分F3的期間亦可蝕刻基板100的頂表面。如此一來，就基板100的頂表面的垂直高度來說，第一區域RG1可與第二區域RG2不同，使得第一區域RG1與第二區域RG2的表面(也就是鰭片部分 F3、F1突出的區域)不會共平面(coplanar)。舉例來說，第一區域RG1與第二區域RG2的頂表面之間可存在高度差H3。
請參照圖23與圖24，可移除第二罩幕圖案206、蝕刻罩幕圖案214以及第四罩幕圖案216。在移除製程之後，可形成裝置隔離層110，以覆蓋第一鰭片部分F1與第三鰭片部分F3的下側壁。可在第一鰭片部分F1與第三鰭片部分F3上依序形成閘介電圖案141與閘極電極圖案143。可使用與參照圖11與圖12所述的相同或相似製程，以形成閘介電圖案141與閘極電極圖案143。
將參照圖25至圖28來描述根據本發明概念的其他例示性實施例之場效電晶體的形成方法。圖25與圖27為透視圖，其繪示根據本發明概念的其他例示性實施例之場效電晶體的形成方法，且圖26與圖28分別為沿著圖25與圖27的線A-A'所截取的剖視圖。為了簡明起見，先前已描述過的元件用相似或相同的參考數字標示，將不再重複其描述。
請參照圖25與圖26，可在參照圖13與圖14所述的結構上形成蝕刻罩幕圖案214。可形成蝕刻罩幕圖案214，以覆蓋第二區域RG2並暴露出第一區域RG1。蝕刻罩幕圖案214的形成方法可包括在設置有第一鰭片部分F1的結構上依序形成蝕刻罩幕層與第四罩幕圖案216，並接著使用第四罩幕圖案216作為蝕刻罩幕從第一區域RG1中移除蝕刻罩幕層。
可增加或減少設置在第一區域RG1上的第一鰭片部分F1的上寬度。在本實施例中，可蝕刻具有第一寬度T1的第一鰭片部 分F1的上側壁，以形成第三鰭片部分F3，其中第三鰭片部分F3的上部分具有第三寬度T3。可以乾式及/或濕式蝕刻方式進行蝕刻製程。舉例來說，蝕刻製程可包括等向性蝕刻製程。第三寬度T3可小於第一寬度T1。由於進行上述蝕刻製程，因此第三鰭片部分F3可具有第四高度H4，第四高度H4小於第一鰭片部分F1的第一高度H1。
請參照圖27與圖28，可移除蝕刻罩幕圖案214與第四罩幕圖案216。在移除製程之後，可在第一鰭片部分F1與第三鰭片部分F3上依序形成閘介電圖案141與閘極電極圖案143。可使用與參照圖11與圖12所述的相同或相似製程，以形成閘介電圖案141與閘極電極圖案143。
將參照圖29至圖42來描述根據本發明概念的其他例示性實施例之場效電晶體的形成方法。圖29、圖31、圖33、圖35、圖37、圖39以及圖41為透視圖，其繪示根據本發明概念的其他例示性實施例之場效電晶體的形成方法，且圖30、圖32、圖34、圖36、圖38、圖40以及圖42分別為沿著圖29、圖31、圖33、圖35、圖37、圖39以及圖41的線A-A'所截取的剖視圖。為了簡明起見，先前已描述過的元件用相似或相同的參考數字標示，將不再重複其描述。
請參照圖29與圖30，可在基板100上形成第二罩幕圖案206。第二罩幕圖案206可藉由參照圖1至圖4所描述的製程形成，以具有間隙壁形狀。可藉由第一溝渠101使第二罩幕圖案206彼 此分離。第二罩幕圖案206的第四寬度T4可與第一溝渠101的下寬度T5不同。在下文中，溝渠的寬度可指溝渠的下寬度，且罩幕圖案的寬度可指罩幕圖案的下寬度。在例示性實施例中，第一溝渠101的寬度T5可大於第二罩幕圖案206的第四寬度T4。
請參照圖31與圖32，可形成第五罩幕圖案221，以填入第一溝渠101。第五罩幕圖案221的形成方法可包括形成介電層以覆蓋第二罩幕圖案206，並進行平坦化製程以暴露出第二罩幕圖案206。平坦化製程可蝕刻第二罩幕圖案206的上部分。
請參照圖33與圖34，可形成第六罩幕圖案217，以覆蓋第一區域RG1並暴露出第二區域RG2。第六罩幕圖案217可由相對於第五罩幕圖案221具有蝕刻選擇性地的材料形成。可從第二區域RG2中選擇性地移除藉由第六罩幕圖案217所暴露出的一些第二罩幕圖案206。如此一來，可在第二區域RG2上留下藉由第三溝渠104彼此分離的第五罩幕圖案221。第五罩幕圖案221的第五寬度T5可以是實質上等於第一溝渠101的寬度。第二罩幕圖案206的第四寬度T4可以實質上等於第三溝渠104的寬度。
請參照圖35與圖36，可形成第七罩幕圖案219，以覆蓋第二區域RG2並暴露出第一區域RG1。第七罩幕圖案219可填入第三溝渠104。可從藉由第七罩幕圖案219所暴露出的第一區域RG1中選擇性地移除第六罩幕圖案217與一些第五罩幕圖案221，並可在第一區域RG1上留下第二罩幕圖案206。由於進行移除製程，可藉由暴露出基板100的第一溝渠101使第二罩幕圖案206 彼此分離。
請參照圖37與圖38，可從第二區域RG2中移除第七罩幕圖案219，以暴露出第五罩幕圖案221。可藉由第三溝渠104暴露出在第五罩幕圖案221之間的基板100。第七罩幕圖案219的移除方法可包括選擇性地蝕刻製程。由於第七罩幕圖案219的移除，因此可在第二區域RG2上留下第五罩幕圖案221，並可在第一區域RG1上留下第二罩幕圖案206。第二罩幕圖案206的第四寬度T4可與第五罩幕圖案221的第五寬度T5不同。第二罩幕圖案206的第四寬度T4可以是實質上等於第三溝渠104的寬度，而第五罩幕圖案221的第五寬度T5可以是實質上等於第一溝渠101的寬度。
請參照圖39與圖40，可使用第二罩幕圖案206與第五罩幕圖案221作為蝕刻罩幕來蝕刻基板100。由於進行蝕刻製程，因此可在第一區域RG1上形成第一鰭片部分F1且使其具有第四寬度T4，且可在第二區域RG2上形成第二鰭片部分F2且使其具有第五寬度T5。可藉由第四溝渠107使第一鰭片部分F1彼此分離，且可藉由第五溝渠108使第二鰭片部分F2彼此分離。可藉由蝕刻製程蝕刻第二罩幕圖案206與第五罩幕圖案221的上部分，使其具有圓形輪廓。
請參照圖41與圖42，可移除第二罩幕圖案206與第五罩幕圖案221。在移除製程之後，可形成裝置隔離層110，以填入第四溝渠107與第五溝渠108，並暴露出第一鰭片部分F1與第二鰭 片部分F2的上部分。可在第一鰭片部分F1與第二鰭片部分F2上依序形成閘介電圖案141與閘極電極圖案143。可使用與參照圖11與圖12所述的相同或相似製程來形成閘介電圖案141與閘極電極圖案143。
圖43為方塊圖，其繪示包括根據本發明概念的例示性實施例之場效電晶體的電子系統。
請參照圖43，根據本發明概念的例示性實施例的電子系統1100可包括控制器1110、輸入/輸出(input/output，I/O)單元1120、記憶體裝置1130、介面單元1140以及資料匯流排(data bus)1150。控制器1110、I/O單元1120、記憶體裝置1130以及介面單元1140中之至少兩者可經由資料匯流排1150彼此溝通。資料匯流排1150可相當於傳送電子訊號的路徑。
控制器1110可包括微處理器、數位訊號處理器、微控制器或另一邏輯裝置中至少一者，其中另一邏輯裝置可具有與微處理器、數位訊號處理器及微控制器中之任一者相似的功能。I/O單元1120可包括按鍵、鍵盤或顯示單元。記憶體裝置1130可儲存資料及/或指令。記憶體裝置1130可更包括與上述資料儲存裝置不同的另一種資料儲存裝置。介面單元1140可將電子資料傳送至通訊網路或可從通訊網路接收電子資料。可無線(wireless)或有線(by wire/cable)操作介面單元1140。舉例來說，介面單元1140可包括用於無線通訊的天線(antenna)或用於有線通訊的收發器(transceiver)。雖然在圖式中未繪示，但是電子系統1100可更包 括作為快取記憶體(cache memory)的快速DRAM裝置及/或快速SRAM裝置，以改善控制器1110的操作。根據本發明概念的例示性實施例的場效電晶體可設置在記憶體裝置1130、控制器1110及/或I/O單元1120中。電子系統1100可應用於個人數位助理器(personal digital assistant，PDA)、可攜式電腦(portable computer)、網路平板電腦(web tablet)、無線電話(wireless phone)、行動電話(mobile phone)、數位隨身聽(digital music player)、記憶卡(memory card)或電子產品。所述電子產品可以無線方式接收或傳送資訊/資料。
根據本發明概念的例示性實施例，提供用以使場效電晶體的鰭片部分彼此能具有不同寬度之方法。
儘管已詳細地繪示與描述本發明概念的例示性實施例，但是在不脫離隨附的申請專利範圍的精神和範疇下，所屬領域具有通常知識者將理解的是可對本文的形式與細節進行各種改變。
100‧‧‧基板
102‧‧‧第二溝渠
110‧‧‧裝置隔離層
141‧‧‧閘介電圖案
143‧‧‧閘極電極圖案
A-A'‧‧‧線
F1‧‧‧第一鰭片部分
F2‧‧‧第二鰭片部分
RG1‧‧‧第一區域
RG2‧‧‧第二區域
SP1‧‧‧第一半導體層
X、Y、Z‧‧‧方向

Claims (10)

  1. 一種積體電路裝置的製造方法，包括：形成自基板的第一區域突出的鰭狀電晶體通道區域與自所述基板的第二區域突出的鰭狀電晶體通道區域；以及選擇性地改變自所述第一區域突出的所述鰭狀電晶體通道區域部分的個別寬度，同時維持自所述第二區域突出的所述鰭狀電晶體通道區域部分的個別寬度。
  2. 如申請專利範圍第1項所述的積體電路裝置的製造方法，其中選擇性地改變包括對自所述第一區域突出的所述鰭狀電晶體通道區域部分的側壁上進行蝕刻或在自所述第一區域突出的所述鰭狀電晶體通道區域部分的側壁上成長半導體層中之一者，且其中自所述第一區域及所述第二區域突出的所述鰭狀電晶體通道區域部分的個別寬度實質上相似於進行選擇性地改變之前的自所述第一區域突出的所述鰭狀電晶體通道區域部分的個別寬度。
  3. 如申請專利範圍第2項所述的積體電路裝置的製造方法，其中，在選擇性地改變自所述第一區域突出的所述鰭狀電晶體通道區域部分的個別寬度之後，自所述第一區域及所述第二區域突出的所述鰭狀電晶體通道區域部分的個別高度可為實質上相似。
  4. 如申請專利範圍第2項所述的積體電路裝置的製造方法，其中，在選擇性地改變自所述第一區域突出的所述鰭狀電晶體通道區域部分的個別寬度之後，所述第一區域的表面與所述第二區域的表面為非共平面。
  5. 如申請專利範圍第2項所述的積體電路裝置的製造方法，更包括：在選擇性地改變所述第一鰭狀電晶體通道區域部分的個別寬度之前，摻雜所述基板，其中在選擇性地改變自所述第一區域突出的所述鰭狀電晶體通道區域部分的個別寬度之後，自所述第一區域突出的所述鰭狀電晶體通道區域部分與自所述第二區域突出的所述鰭狀電晶體通道區域部分具有不同的摻雜濃度或摻雜量。
  6. 一種場效電晶體的形成方法，包括：在基板的第一區域與第二區域上形成鰭片部分，所述鰭片部分中之每一者自所述基板突出；形成第一罩幕圖案，以暴露出所述第一區域上的所述鰭片部分，並覆蓋所述第二區域上的所述鰭片部分；以及改變設置在所述第一區域上的所述鰭片部分的寬度。
  7. 如申請專利範圍第6項所述的場效電晶體的形成方法，其中改變所述鰭片部分的寬度包括在所述鰭片部分上成長半導體層。
  8. 如申請專利範圍第6項所述的場效電晶體的形成方法，更包括在所述鰭片部分的下側壁上形成裝置隔離層，其中在形成所述裝置隔離層之前，形成所述半導體層。
  9. 如申請專利範圍第8項所述的場效電晶體的形成方法，其中所述鰭片部分的形成方法包括： 在所述基板上形成第二罩幕圖案；以及使用所述第二罩幕圖案作為蝕刻罩幕，蝕刻所述基板，其中所述半導體層形成在所述鰭片部分的側壁上，以及形成在藉由所述第一罩幕圖案與所述第二罩幕圖案所暴露出的所述基板的頂表面上。
  10. 如申請專利範圍第7項所述的場效電晶體的形成方法，更包括在所述鰭片部分的下側壁上形成裝置隔離層，其中在形成所述裝置隔離層之後，形成所述第一罩幕圖案與所述半導體層。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI697961B (zh) * 2014-03-24 2020-07-01 美商英特爾股份有限公司 達成在單一晶粒上的複數電晶體鰭部尺度的技術

Families Citing this family (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100843244B1 (ko) * 2007-04-19 2008-07-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9564367B2 (en) * 2012-09-13 2017-02-07 Globalfoundries Inc. Methods of forming different FinFET devices with different threshold voltages and integrated circuit products containing such devices
US9159832B2 (en) 2013-03-08 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor fin structures and methods for forming the same
US8841178B1 (en) * 2013-03-13 2014-09-23 International Business Machines Corporation Strained silicon nFET and silicon germanium pFET on same wafer
CN204138341U (zh) * 2013-04-18 2015-02-04 崔波 硅衬底上的硅柱阵列
US9263282B2 (en) * 2013-06-13 2016-02-16 United Microelectronics Corporation Method of fabricating semiconductor patterns
US9385048B2 (en) * 2013-09-05 2016-07-05 United Microelectronics Corp. Method of forming Fin-FET
US10090304B2 (en) * 2013-09-25 2018-10-02 Intel Corporation Isolation well doping with solid-state diffusion sources for FinFET architectures
US9105478B2 (en) * 2013-10-28 2015-08-11 Globalfoundries Inc. Devices and methods of forming fins at tight fin pitches
US9121890B2 (en) * 2013-10-30 2015-09-01 Globalfoundries Inc. Planar metrology pad adjacent a set of fins of a fin field effect transistor device
US9337258B2 (en) * 2013-12-20 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
KR20220025939A (ko) 2013-12-23 2022-03-03 인텔 코포레이션 다수의 핀 피치 구조에 걸쳐 곧고, 높고, 균일한 핀을 위한 진보된 에칭 기법
US9391077B2 (en) * 2014-02-10 2016-07-12 International Business Machines Corporation SiGe and Si FinFET structures and methods for making the same
US9431537B2 (en) 2014-03-26 2016-08-30 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
JP6344094B2 (ja) * 2014-07-02 2018-06-20 富士通セミコンダクター株式会社 半導体装置の製造方法
US9659827B2 (en) 2014-07-21 2017-05-23 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices by forming source/drain regions before gate electrode separation
KR102219678B1 (ko) * 2014-08-12 2021-02-25 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR101628197B1 (ko) * 2014-08-22 2016-06-09 삼성전자주식회사 반도체 소자의 제조 방법
US9324619B2 (en) * 2014-08-25 2016-04-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR102227128B1 (ko) 2014-09-03 2021-03-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9412838B2 (en) 2014-09-30 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Ion implantation methods and structures thereof
KR102245133B1 (ko) 2014-10-13 2021-04-28 삼성전자 주식회사 이종 게이트 구조의 finFET를 구비한 반도체 소자 및 그 제조방법
KR102217246B1 (ko) * 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102168302B1 (ko) * 2014-11-21 2020-10-22 삼성전자주식회사 3차원 채널을 이용하는 반도체 장치
US9343370B1 (en) * 2014-11-28 2016-05-17 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device
US9666716B2 (en) 2014-12-15 2017-05-30 Sang U. Kim FinFET transistor
KR102312346B1 (ko) * 2015-02-23 2021-10-14 삼성전자주식회사 반도체 소자 형성 방법
KR102320820B1 (ko) * 2015-02-24 2021-11-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102352154B1 (ko) * 2015-03-03 2022-01-17 삼성전자주식회사 집적회로 소자
KR102307467B1 (ko) * 2015-03-20 2021-09-29 삼성전자주식회사 액티브 핀을 포함하는 반도체 장치
KR102352155B1 (ko) * 2015-04-02 2022-01-17 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102270916B1 (ko) * 2015-04-06 2021-06-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102342847B1 (ko) * 2015-04-17 2021-12-23 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN104779169B (zh) * 2015-04-22 2017-12-08 上海华力微电子有限公司 一种双工作电压FinFET结构器件的制造方法
KR102372167B1 (ko) * 2015-04-24 2022-03-07 삼성전자주식회사 반도체 장치
US9478661B1 (en) * 2015-04-27 2016-10-25 Globalfoundries Inc. Semiconductor device structures with self-aligned fin structure(s) and fabrication methods thereof
KR102380818B1 (ko) * 2015-04-30 2022-03-31 삼성전자주식회사 반도체 소자
KR102398862B1 (ko) * 2015-05-13 2022-05-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102392695B1 (ko) * 2015-05-26 2022-05-02 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9601378B2 (en) * 2015-06-15 2017-03-21 International Business Machines Corporation Semiconductor fins for FinFET devices and sidewall image transfer (SIT) processes for manufacturing the same
KR102449901B1 (ko) * 2015-06-23 2022-09-30 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102393321B1 (ko) * 2015-06-25 2022-04-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
TWI671819B (zh) 2015-07-01 2019-09-11 United Microelectronics Corp. 半導體裝置及其製作方法
US9397005B1 (en) 2015-07-20 2016-07-19 International Business Machines Corporation Dual-material mandrel for epitaxial crystal growth on silicon
US9865597B2 (en) * 2015-09-08 2018-01-09 Samsung Electronics Co., Ltd. Semiconductor device having fin and dual liner
US9466484B1 (en) * 2015-09-21 2016-10-11 United Microelectronics Corp. Manufacturing method of semiconductor device
DE112015006974T5 (de) 2015-09-25 2019-01-24 Intel Corporation Verfahren zum Dotieren von Finnenstrukturen nicht planarer Transsistorenvorrichtungen
KR102323943B1 (ko) 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
KR20170050056A (ko) * 2015-10-29 2017-05-11 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US9786563B2 (en) 2015-11-23 2017-10-10 International Business Machines Corporation Fin pitch scaling for high voltage devices and low voltage devices on the same wafer
US9425108B1 (en) 2015-12-05 2016-08-23 International Business Machines Corporation Method to prevent lateral epitaxial growth in semiconductor devices
US9590074B1 (en) * 2015-12-05 2017-03-07 International Business Machines Corporation Method to prevent lateral epitaxial growth in semiconductor devices
WO2017096780A1 (zh) 2015-12-07 2017-06-15 中国科学院微电子研究所 具有高质量外延层的半导体器件及其制造方法
CN106098623B (zh) * 2016-06-17 2019-10-01 中国科学院微电子研究所 具有高质量外延层的半导体器件及其制造方法
WO2017111954A1 (en) * 2015-12-22 2017-06-29 Intel Corporation FIN-BASED III-V/SI or GE CMOS SAGE INTEGRATION
JP6591291B2 (ja) * 2016-01-07 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6620034B2 (ja) * 2016-02-24 2019-12-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11018254B2 (en) * 2016-03-31 2021-05-25 International Business Machines Corporation Fabrication of vertical fin transistor with multiple threshold voltages
US9679897B1 (en) * 2016-04-04 2017-06-13 International Business Machines Corporation High density nanofluidic structure with precisely controlled nano-channel dimensions
US9704859B1 (en) * 2016-05-06 2017-07-11 International Business Machines Corporation Forming semiconductor fins with self-aligned patterning
TWI686850B (zh) * 2016-05-19 2020-03-01 聯華電子股份有限公司 半導體裝置及其製作方法
US9773870B1 (en) * 2016-06-28 2017-09-26 International Business Machines Corporation Strained semiconductor device
US10014391B2 (en) * 2016-06-28 2018-07-03 International Business Machines Corporation Vertical transport field effect transistor with precise gate length definition
US9882052B2 (en) * 2016-06-30 2018-01-30 Globalfoundries Inc. Forming defect-free relaxed SiGe fins
US10269938B2 (en) * 2016-07-15 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure having a doped passivation layer
DE102017117454B4 (de) 2016-08-02 2022-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur und Verfahren zu ihrer Herstellung
US10032877B2 (en) 2016-08-02 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of forming same
CN107706111B (zh) 2016-08-09 2020-07-10 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US10032869B2 (en) * 2016-08-17 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device having position-dependent heat generation and method of making the same
US10559501B2 (en) * 2016-09-20 2020-02-11 Qualcomm Incorporated Self-aligned quadruple patterning process for Fin pitch below 20nm
CN107919287A (zh) * 2016-10-11 2018-04-17 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
TWI746673B (zh) 2016-12-15 2021-11-21 台灣積體電路製造股份有限公司 鰭式場效電晶體裝置及其共形傳遞摻雜方法
US10276691B2 (en) * 2016-12-15 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Conformal transfer doping method for fin-like field effect transistor
CN207396531U (zh) 2017-01-31 2018-05-22 杭州探真纳米科技有限公司 一种悬臂末端纳米探针
CN109390397B (zh) 2017-08-03 2023-03-10 联华电子股份有限公司 半导体元件及其制作方法
KR102360410B1 (ko) * 2017-08-30 2022-02-08 삼성전자주식회사 반도체 장치
CN109671778B (zh) * 2017-10-16 2022-01-11 中芯国际集成电路制造(上海)有限公司 鳍式半导体器件及其形成方法
US10790380B2 (en) 2017-10-20 2020-09-29 Mediatek Inc. Semiconductor chip and manufacturing method thereof
US10790196B2 (en) 2017-11-09 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Threshold voltage tuning for fin-based integrated circuit device
US10680084B2 (en) 2017-11-10 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial structures for fin-like field effect transistors
EP3738150B1 (en) * 2018-01-08 2025-08-06 Tahoe Research, Ltd. Stacked transistor architecture having diverse fin geometry
TWI750316B (zh) * 2018-02-09 2021-12-21 聯華電子股份有限公司 1-1強制性鰭狀堆疊反向器及形成強制性鰭狀堆疊反向器的方法
US10515954B2 (en) * 2018-03-18 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having fin structures of varying dimensions
US10734478B2 (en) 2018-03-19 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102592872B1 (ko) 2018-04-10 2023-10-20 삼성전자주식회사 반도체 장치
US10546770B2 (en) * 2018-05-02 2020-01-28 Varian Semiconductor Equipment Associates, Inc. Method and device isolation structure in finFET
US10665514B2 (en) * 2018-06-19 2020-05-26 International Business Machines Corporation Controlling active fin height of FinFET device using etch protection layer to prevent recess of isolation layer during gate oxide removal
US10964684B2 (en) * 2018-06-29 2021-03-30 Taiwan Semiconductor Manufacturing Company Ltd. Multiple fin height integrated circuit
US10930569B2 (en) * 2018-07-31 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Dual crystal orientation for semiconductor devices
CN110858565B (zh) * 2018-08-24 2022-06-28 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11569231B2 (en) 2019-03-15 2023-01-31 Intel Corporation Non-planar transistors with channel regions having varying widths
US11158726B2 (en) 2019-07-31 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling fin-thinning through feedback
US11296210B2 (en) * 2019-10-10 2022-04-05 Samsung Electronics Co., Ltd. Symmetrical two-dimensional fin structure for vertical field effect transistor and method for manufacturing the same
CN112786452B (zh) * 2019-11-08 2023-12-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US12119265B2 (en) * 2019-12-30 2024-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage devices
CN113113360B (zh) * 2020-01-13 2022-11-18 中芯国际集成电路制造（天津）有限公司 半导体器件及其形成方法
US12136651B2 (en) * 2020-02-19 2024-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon-germanium Fins and methods of processing the same in field-effect transistors
CN114156233B (zh) * 2020-09-07 2025-12-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20230079586A1 (en) * 2021-09-13 2023-03-16 Intel Corporation Selectively thinned gate-all-around (gaa) structures
US20230209797A1 (en) * 2021-12-23 2023-06-29 Intel Corporation Sram with nanoribbon width modulation for greater read stability
US12342564B2 (en) * 2022-03-17 2025-06-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and forming method thereof
US12520571B2 (en) * 2023-01-31 2026-01-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure including 3D capacitor and method for forming the same

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3543946B2 (ja) * 2000-04-14 2004-07-21 日本電気株式会社 電界効果型トランジスタ及びその製造方法
JP4265882B2 (ja) * 2001-12-13 2009-05-20 忠弘 大見 相補型ｍｉｓ装置
US6995412B2 (en) * 2002-04-12 2006-02-07 International Business Machines Corporation Integrated circuit with capacitors having a fin structure
US7378710B2 (en) * 2002-12-19 2008-05-27 International Business Machines Corporation FinFET SRAM cell using inverted FinFET thin film transistors
US6909147B2 (en) 2003-05-05 2005-06-21 International Business Machines Corporation Multi-height FinFETS
JP2005006227A (ja) * 2003-06-13 2005-01-06 Toyota Industries Corp 低雑音増幅器
WO2005020325A1 (ja) * 2003-08-26 2005-03-03 Nec Corporation 半導体装置及びその製造方法
US7224029B2 (en) 2004-01-28 2007-05-29 International Business Machines Corporation Method and structure to create multiple device widths in FinFET technology in both bulk and SOI
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7709303B2 (en) * 2006-01-10 2010-05-04 Freescale Semiconductor, Inc. Process for forming an electronic device including a fin-type structure
US7754560B2 (en) * 2006-01-10 2010-07-13 Freescale Semiconductor, Inc. Integrated circuit using FinFETs and having a static random access memory (SRAM)
JP2007258485A (ja) * 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
US7678648B2 (en) * 2006-07-14 2010-03-16 Micron Technology, Inc. Subresolution silicon features and methods for forming the same
US7612405B2 (en) 2007-03-06 2009-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication of FinFETs with multiple fin heights
US20080258206A1 (en) * 2007-04-17 2008-10-23 Qimonda Ag Self-Aligned Gate Structure, Memory Cell Array, and Methods of Making the Same
JP4461154B2 (ja) 2007-05-15 2010-05-12 株式会社東芝 半導体装置
US20090057846A1 (en) * 2007-08-30 2009-03-05 Doyle Brian S Method to fabricate adjacent silicon fins of differing heights
JP4966153B2 (ja) * 2007-10-05 2012-07-04 株式会社東芝 電界効果トランジスタおよびその製造方法
US7927938B2 (en) * 2007-11-19 2011-04-19 Micron Technology, Inc. Fin-JFET
US7915659B2 (en) * 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
JP4518180B2 (ja) * 2008-04-16 2010-08-04 ソニー株式会社 半導体装置、および、その製造方法
JP5301912B2 (ja) * 2008-07-31 2013-09-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7906802B2 (en) * 2009-01-28 2011-03-15 Infineon Technologies Ag Semiconductor element and a method for producing the same
US7829466B2 (en) 2009-02-04 2010-11-09 GlobalFoundries, Inc. Methods for fabricating FinFET structures having different channel lengths
CN101853882B (zh) * 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
JP5166458B2 (ja) * 2010-01-22 2013-03-21 株式会社東芝 半導体装置及びその製造方法
US8618556B2 (en) * 2011-06-30 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design and method of fabricating same
JP5646416B2 (ja) * 2011-09-01 2014-12-24 株式会社東芝 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI697961B (zh) * 2014-03-24 2020-07-01 美商英特爾股份有限公司 達成在單一晶粒上的複數電晶體鰭部尺度的技術
US11152361B2 (en) 2014-03-24 2021-10-19 Intel Corporation Techniques for achieving multiple transistor fin dimensions on a single die
US12021081B2 (en) 2014-03-24 2024-06-25 Intel Corporation Techniques for achieving multiple transistor fin dimensions on a single die
US12046600B2 (en) 2014-03-24 2024-07-23 Intel Corporation Techniques for achieving multiple transistor fin dimensions on a single die

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