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CN111199917B - 半导体结构及其形成方法 - Google Patents

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CN111199917B CN201811368089.1A CN201811368089A CN111199917B CN 111199917 B CN111199917 B CN 111199917B CN 201811368089 A CN201811368089 A CN 201811368089A CN 111199917 B CN111199917 B CN 111199917B
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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底；图形化所述基底，形成衬底以及凸出于所述衬底的鳍部，所述鳍部包括底部鳍部以及位于所述底部鳍部上的顶部鳍部，与所述鳍部延伸方向相垂直的方向上，所述顶部鳍部的宽度小于所述底部鳍部的宽度；在所述鳍部露出的衬底上形成隔离结构，所述隔离结构至少覆盖所述底部鳍部的侧壁，且所述隔离结构顶部低于所述鳍部顶部。本发明通过形成宽度更大的底部鳍部，增大了所述底部鳍部的体积、以及所述鳍部和所述衬底的接触面面积，相应增强器件工作时产生的热量向衬底内的散发效果，从而提高了器件的散热性能，相应改善了器件的自发热效应，进而使器件性能得到改善。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应 (short-channel effects，SCE)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面 MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管 (FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，改善器件性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；图形化所述基底，形成衬底以及凸出于所述衬底的鳍部，所述鳍部包括底部鳍部以及位于所述底部鳍部上的顶部鳍部，与所述鳍部延伸方向相垂直的方向上，所述顶部鳍部的宽度小于所述底部鳍部的宽度；在所述鳍部露出的衬底上形成隔离结构，所述隔离结构至少覆盖所述底部鳍部的侧壁，且所述隔离结构顶部低于所述鳍部顶部。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；凸出于所述衬底的鳍部，所述鳍部包括底部鳍部以及位于所述底部鳍部上的顶部鳍部，与所述鳍部延伸方向相垂直的方向上，所述顶部鳍部的宽度小于所述底部鳍部的宽度；隔离结构，位于所述鳍部露出的衬底上，所述隔离结构至少覆盖所述底部鳍部的侧壁，且所述隔离结构顶部低于所述鳍部顶部。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例图形化基底后，所形成的鳍部包括底部鳍部以及位于所述底部鳍部上的顶部鳍部，与所述鳍部延伸方向相垂直的方向上，所述顶部鳍部的宽度小于所述底部鳍部的宽度；通过形成宽度更大的底部鳍部，增大了所述底部鳍部的体积、以及所述鳍部和衬底的接触面面积，相应增强器件工作时产生的热量向衬底内的散发效果，从而提高了器件的散热性能，相应改善了器件的自发热效应(self-heating effect)，进而使器件性能得到改善。
可选方案中，形成顶部鳍部后，在所述顶部鳍部的侧壁上形成侧壁层，且以所述侧壁层为掩膜，对所述顶部鳍部露出的剩余基底进行第二图形化处理，以形成所述底部鳍部；通过在所述顶部鳍部的侧壁上形成侧壁层，易于通过控制所述侧壁层厚度的方式，控制所述底部鳍部的宽度，有利于降低形成所述底部鳍部的工艺难度、提高所述底部鳍部的宽度精准度。
可选方案中，所述基底包括器件单元区，所述器件单元区包括中心区域以及位于所述中心区域两侧的边缘区域，在第二图形化处理后，所述中心区域的底部鳍部为一体结构，以进一步增加所述中心区域的底部鳍部体积、以及中心区域的鳍部和衬底的接触面面积，从而进一步改善器件的自发热效应。
附图说明
图1至图8是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图9至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前，在半导体结构中引入鳍部结构后，容易导致器件性能下降。其性能下降的原因在于：
与平面晶体管相比，鳍式场效应晶体管中的隔离结构所占空间增大，且鳍部和衬底的接触面面积较小，从而导致器件的散热效果变差；而且，隔离结构的材料通常为氧化硅，与衬底材料相比，氧化硅的导热系数更小，从而导致器件的散热效果进一步变差，导致器件的自发热效应更为严重，器件性能退化相应更为严重。
为了解决所述技术问题，本发明实施例所形成的鳍部包括底部鳍部和位于所述底部鳍部上的顶部鳍部，所述底部鳍部的宽度大于所述顶部鳍部的宽度；通过形成宽度更大的底部鳍部，增大了底部鳍部的体积、以及鳍部和衬底的接触面面积，相应增强器件工作时产生的热量向衬底内的散发效果，从而提高了器件的散热性能，相应改善了器件的自发热效应，进而使器件性能得到改善。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图8是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1，提供基底100a。
所述基底100a用于为后续形成衬底和鳍部提供工艺基础。
本实施例中，所述基底100a为一体结构。
具体地，所述基底100a的材料为硅。在另一些实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。
在其他实施例中，所述基底也可以为叠层结构，包括第一半导体层以及外延生长于所述第一半导体层上的第二半导体层，所述第一半导体层用于作为衬底，所述第二半导体层用于形成鳍部，从而提高后续所形成鳍部的高度精准度。相应的，当所述基底为叠层结构时，所述第一半导体层和第二半导体层的材料还可以不相同，以满足实际需求。
本实施例中，所述基底100a包括器件单元区100C，所述器件单元区100C 包括中心区域100a以及位于所述中心区域100a两侧的边缘区域100b。其中，后续形成衬底以及凸出于所述衬底的鳍部后，所述器件单元区100C的衬底上形成有多个鳍部(例如：所述多个鳍部呈矩阵排列，或者，所述多个鳍部沿垂直于延伸方向的方向排列)，相应的，在形成隔离结构后，相邻器件单元区100C 通过所述隔离结构相互分离，且相邻器件单元区100C的间距通常大于相邻鳍部的间距。
本实施例中，所述边缘区域100b用于形成至少一个鳍部，所述中心区域 100a用于形成多个鳍部。具体地，根据形成于所述器件单元区100C衬底上的鳍部数量，合理设定所述边缘区域100b和中心区域100a的位置、以及后续分别形成于所述边缘区域100b和中心区域100a的鳍部数量。
本实施例中，所述基底100a上形成有图形化的鳍部掩膜层200。
所述鳍部掩膜层200的尺寸和形貌根据后续有效鳍部(effective Fin)的尺寸和形貌而定。其中，所述有效鳍部指的是：鳍部中用于作为沟道的部分，即露出于隔离结构且被栅极结构所覆盖的部分。
所述鳍部掩膜层200的材料为硬掩膜(hard mask，HM)材料。所述鳍部掩膜层200的材料可以为氮化硅(SiN)、氧化硅(SiO2)、氮氧化硅(SiON)、碳氧化硅(SiOC)、无定形碳(a-C)、碳氮氧化硅(SiOCN)或者它们的叠层。本实施例中，所述鳍部掩膜层200的材料为氮化硅。
本实施例中，为了适应图形特征尺寸(critical dimension，CD)的不断缩小，采用自对准双重图形化(self-aligned double patterning，SADP)工艺形成所述掩膜层200。在其他实施例中，还可以采用其他图形化方式形成所述掩膜层，例如：自对准四重图形化(Self-Aligned Double Double Patterned，SADDP)工艺或二次光刻和刻蚀工艺(Litho-Eth-Litho-Etch，LELE)等。
结合参考图2至图7，图形化所述基底100a(如图1所示)，形成衬底100 (如图7所示)以及凸出于所述衬底100的鳍部110(如图7所示)，所述鳍部 110包括底部鳍部112(如图7所示)以及位于所述底部鳍部112上的顶部鳍部 111(如图7所示)，与所述鳍部110延伸方向相垂直的方向上，所述顶部鳍部 111的宽度W1(如图2所示)小于所述底部鳍部112的宽度W2(如图6所示)。
通过形成宽度更大的底部鳍部112，从而增大所述底部鳍部112的体积、以及所述鳍部110和衬底100的接触面面积，相应增强器件工作时产生的热量向衬底100内的散发效果，从而改善器件的自发热效应，使器件性能得到改善。
本实施例中，所述鳍部110为阶梯状，即所述底部鳍部112和顶部鳍部111 均具有平滑侧壁，且与所述鳍部110延伸方向相垂直的方向上，所述顶部鳍部 111两侧露出所述底部鳍部112的部分顶部表面。
通过形成阶梯状的所述鳍部110，有利于降低图形化工艺的工艺难度、提高工艺可操作性，且易于控制所述顶部鳍部111的宽度W1和所述底部鳍部112 的宽度W2，从而提高尺寸精准度。而且，阶梯状的所述鳍部110沿衬底100 法线方向呈轴对称，在后续形成隔离结构的过程中，能够避免出现应力不平衡的问题，从而有效降低所述顶部鳍部111发生弯曲变形的概率。
需要说明的是，为了避免对器件性能产生影响，后续形成隔离结构后，所述隔离结构至少覆盖所述底部鳍部112的侧壁，且露出于所述隔离结构的顶部鳍部111用于作为有效鳍部。
因此，所述顶部鳍部111的高度H1(如图2所示)和所述鳍部110的高度 H2(如图6所示)的比值不宜过小，也不宜过大。如果所述比值过小，则容易导致有效鳍部的高度过小，或者，容易增加后续所述底部鳍部112露出于隔离结构的概率，从而对器件性能产生不良影响；如果所述比值过大，所述底部112 的高度H3(如图6所示)则相应过小，容易降低对自发热效应的改善效果。为此，本实施例中，所述顶部鳍部111的高度H1和所述鳍部110的高度H2的比值为0.3至0.6，例如为0.35、0.4或0.5。
相应的，所述鳍部110的高度H2不宜过小，也不宜过大。如果所述鳍部 110的高度H2过小，基于上述比值设定，并保证有效鳍部的高度能够满足工艺需求的情况下，容易导致后续隔离结构的厚度过小，从而容易降低所述隔离结构的隔离效果，进而容易出现器件漏电流变大的问题；如果所述鳍部110的高度H2过大，则容易导致所述衬底100的厚度过小，反而容易增加工艺风险。为此，本实施例中，所述鳍部110的高度H2为
Figure BDA0001869119810000051
至
Figure BDA0001869119810000052
还需要说明的是，在所述底部鳍部112和顶部鳍部111一一对应的情况下，所述底部鳍部112的宽度W2和所述顶部鳍部111的宽度W1的差值不宜过小，也不宜过大。如果所述宽度差值过小，则容易导致所述底部鳍部112的宽度 W2过小，从而容易降低对自发热效应的改善效果；如果所述宽度差值过大，则相邻底部鳍部112的间距容易过小，从而降低后续隔离结构材料在相邻底部鳍部112之间的填充效果，进而容易降低所述隔离结构的隔离效果，容易引起器件漏电流变大的问题。为此，本实施例中，在所述底部鳍部112和顶部鳍部111一一对应的情况下，所述底部鳍部112和顶部鳍部111的宽度差值为
Figure BDA0001869119810000061
至
Figure BDA0001869119810000062
例如为
Figure BDA0001869119810000063
或
Figure BDA0001869119810000064
本实施例中，图形化所述基底100a的步骤包括：
参考图2，对所述基底100a进行第一图形化处理，在剩余基底100a上形成凸出的顶部鳍部111。
通过所述第一图形化处理，刻蚀部分厚度的所述基底100a，以形成所述顶部鳍部111，从而为后续形成底部鳍部提供工艺基础。
所述顶部鳍部111的高度H1根据后续所形成鳍部110(如图6所示)的高度H2(如图6所示)、以及所述顶部鳍部111和所述鳍部110的高度比值而定。
本实施例中，根据实际情况，所述顶部鳍部111的高度H1为
Figure BDA0001869119810000065
至
Figure BDA0001869119810000066
其中，后续露出于隔离结构的顶部鳍部111用于作为有效鳍部，因此与所述顶部鳍部111延伸方向相垂直的方向上，所述顶部鳍部111的宽度W1根据实际工艺需求而定。
具体地，所述第一图形化处理的步骤包括：以所述鳍部掩膜层200为掩膜，对所述基底100a进行第一刻蚀处理。
本实施例中，所述第一刻蚀处理的工艺为干法刻蚀工艺。干法刻蚀工艺具有各向异性的刻蚀特性且能够获得较好的刻蚀剖面，因此通过选用干法刻蚀工艺，有利于提高所述顶部鳍部111的侧壁形貌质量和尺寸精度。
本实施例中，所述基底100a的材料为硅，所述干法刻蚀工艺的刻蚀气体相应为Cl2、O2和HBr的混合气体。
需要说明的是，为了提高刻蚀效率、所述顶部鳍部111的形貌质量，且根据所述顶部鳍部111的高度H1设定，需选择合适的工艺参数。本实施例中，在所述第一图形化处理的步骤中，所述干法刻蚀工艺的参数包括：工艺压强为 5mTorr至150mTorr，电源功率为200W至500W，刻蚀时间为50秒至600秒。
还需要说明的是，形成所述顶部鳍部111后，保留所述鳍部掩膜层200。所述鳍部掩膜层200用于在后续工艺中对顶部鳍部111的顶部起到保护作用。
结合参考图3和图4，在所述顶部鳍部111的侧壁上形成侧壁层300(如图 4所示)。
所述侧壁层300覆盖顶部鳍部111两侧部分区域的剩余基底100a表面，用于在后续图形化剩余基底100a以形成底部鳍部的过程中起到掩膜的作用，从而使得所形成底部鳍部的宽度大于所述顶部鳍部111的宽度W1(如图2所示)。
而且，通过形成所述侧壁层300的方式，易于通过控制所述侧壁层300厚度T1(如图4所示)的方式，控制后续底部鳍部的宽度，有利于降低后续形成所述底部鳍部的工艺难度，易于控制所述底部鳍部的宽度。
此外，所述侧壁层300形成于所述顶部鳍部111的两个侧壁上，从而使得所形成鳍部沿所述衬底100法线方向呈轴对称，而且还有利于简化形成所述侧壁层300的工艺步骤、减少工艺时间。
所述侧壁层300的材料可以为氧化硅、氮化硅或氮氧化硅。上述材料是半导体工艺中常用的介质材料，形成工艺较为简单、工艺兼容性较高，且后续去除所述侧壁层300的工艺对所述剩余基底100a、顶部鳍部111以及后续所形成底部鳍部的损伤较小。
需要说明的是，后续去除所述侧壁层300的工艺对所述侧壁层300的刻蚀速率大于对所述鳍部掩膜层200的刻蚀速率，从而减小所述鳍部掩膜层200在去除所述侧壁层300的工艺中受到的损耗，使所述鳍部掩膜层200仍能在后续工艺中起到应有的作用。
本实施例中，所述鳍部掩膜层200的材料为氮化硅，所述侧壁层300的材料相应为氧化硅。氧化硅和氮化硅之间的刻蚀选择比较高，能够显著降低后续所述掩膜层200受损的概率。
其中，所述侧壁层300的厚度T1(如图4所示)根据后续底部鳍部和所述顶部鳍部111的宽度差值而定。本实施例中，所述宽度差值为
Figure BDA0001869119810000071
至
Figure BDA0001869119810000072
所述侧壁层300的厚度T1相应为
Figure BDA0001869119810000073
至
Figure BDA0001869119810000074
例如为
Figure BDA0001869119810000075
或
Figure BDA0001869119810000076
具体地，形成所述侧壁层300的步骤包括：形成保形覆盖所述剩余基底100a 和所述顶部鳍部111的侧壁膜305(如图3所示)；采用无掩膜干法刻蚀工艺，去除所述剩余基底100a上和所述顶部鳍部111顶部上的侧壁膜305，保留所述顶部鳍部111侧壁的剩余侧壁膜305作为所述侧壁层300。
本实施例中，采用原子层沉积工艺形成所述侧壁膜305。原子层沉积工艺具有较好的台阶覆盖能力，且所述侧壁层300的厚度T1较小，通过选用原子层沉积工艺，有利于提高所述侧壁层300的厚度精度和厚度均一性。
在其他实施例中，还可以采用化学气相沉积工艺(例如：炉管工艺)，形成所述侧壁膜。
结合参考图5至图7，以所述侧壁层300为掩膜，对所述顶部鳍部111露出的剩余基底100a进行第二图形化处理，所述第二图形化处理后的剩余基底 100a作为衬底100(如图6所示)，位于所述衬底100表面的凸起作为底部鳍部 112(如图6所示)，所述底部鳍部112和所述顶部鳍部111相连，所述底部鳍部112和所述顶部鳍部111用于构成鳍部110(如图6所示)。
在所述第二图形化处理的过程中，被所述侧壁层300所覆盖的剩余基底 100a被保留，从而使得所述底部鳍部112的宽度W2(如图6所示)大于所述顶部鳍部111的宽度W1(如图2所示)。
所述底部鳍部112的高度H3(如图6所示)根据所述鳍部110的高度H2 (如图6所示)、以及所述顶部鳍部111和鳍部110的高度比值而定，即根据所述鳍部110的高度H2和所述顶部鳍部111的高度H1(如图2所示)而定。
本实施例中，根据实际情况，所述底部鳍部112的高度H3为
Figure BDA0001869119810000081
至
Figure BDA0001869119810000082
具体地，所述第二图形化处理的步骤包括：以所述掩膜层200和侧壁层300 为掩膜，对所述剩余基底100a进行第二刻蚀处理。
本实施例中，所述第二刻蚀处理的工艺为干法刻蚀工艺。干法刻蚀工艺具有各向异性的刻蚀特性且能够获得较好的刻蚀剖面，因此通过选用干法刻蚀工艺，有利于提高所述底部鳍部112的侧壁质量和尺寸精度。
本实施例中，所述基底100a的材料为硅，所述干法刻蚀工艺的刻蚀气体相应为Cl2、O2和HBr的混合气体。
需要说明的是，为了提高刻蚀效率、底部鳍部112的形貌质量，且根据所述底部鳍部112的高度H3设定，选择合适的工艺参数。本实施例中，在所述第二图形化处理的步骤中，所述干法刻蚀工艺的参数包括：工艺压强为5mTorr 至150mTorr，电源功率为200W至500W，刻蚀时间为50秒至600秒。
其中，由前述分析可知，所述顶部鳍部111和鳍部110的高度比值为0.3 至0.6，因此在实际工艺过程中，应根据工艺需求，适当调节所述第二图形化处理的工艺参数。例如：当所述高度比值小于0.5时，相比于第一图形化处理，可适当减小所述第二图形化处理的刻蚀时间，并可适应调节其他参数，以获得较佳的刻蚀效果。
还需要说明的是，所述顶部鳍部111的顶部形成有所述鳍部掩膜层200，在所述第二图形化处理的过程中，所述鳍部掩膜层200对所述顶部鳍部111的顶部起到保护作用，从而防止所述第二图形化处理对所述顶部鳍部111造成损耗，进而避免对所述顶部鳍部111的高度H1造成影响。
此外，本实施例中，形成所述底部鳍部112后，保留所述鳍部掩膜层200。在后续平坦化工艺过程中，所述鳍部掩膜层200表面能够用于定义平坦化工艺的停止位置，且所述鳍部掩膜层200还能够起到保护所述鳍部110顶部的作用。
相应的，参考图7，形成所述鳍部110后，去除所述侧壁层300。
通过去除所述侧壁层300，露出所述鳍部110，从而为后续隔离结构和栅极结构的形成提供工艺基础。
本实施例中，采用湿法刻蚀工艺，去除所述侧壁层300。通过选取湿法刻蚀工艺，能够避免对所述衬底100和鳍部110造成等离子体损伤，有利于改善器件的性能。
具体地，所述侧壁层300的材料为氧化硅，所述湿法刻蚀工艺所采用的刻蚀溶液相应为氢氟酸溶液。氧化硅易于通过湿法刻蚀工艺去除，工艺风险较低。
在其他实施例中，为了提高刻蚀效率，还可以采用干法刻蚀工艺，或者，干法和湿法相结合的工艺，以去除所述侧壁层。
继续参考图5，本实施例中，形成所述侧壁层300后，在所述第二图形化处理之前，还包括：在所述中心区域100a的剩余基底100a上形成图形层350，所述图形层350覆盖所述中心区域100a的顶部鳍部111。
所述图形层350用于在所述第二图形化处理的过程中起到掩膜的作用。
本实施例中，所述图形层350包括覆盖所述顶部鳍部111的底部抗反射涂层351、以及位于所述底部抗反射涂层351上的光刻胶层352。
所述底部抗反射涂层351用于减小曝光时的反射效应，有利于提高曝光均匀性，从而提高所述光刻胶层352的形貌质量、位置精确度和尺寸精确度。
所述底部抗反射涂层351具有良好的填充性，能够较好的填充于相邻顶部鳍部111之间，用于为光刻胶涂覆提供平坦面，从而进一步提高所述光刻胶层 352的形貌质量、位置精确度和尺寸精确度。
而且，通过使所述底部抗反射涂层351覆盖所述顶部鳍部111，以免所述光刻胶层352填充于相邻顶部鳍部111之间，从而进一步为所述光刻胶层352 的形成提供良好的界面基础。
此外，后续去除所述底部抗反射涂层351的工艺较为简单，工艺风险较低。
在另一些实施例中，所述图形层还可以为光刻胶层。
在其他实施例中，也可以不形成所述图形层。
相应的，继续参考图6，在所述第二图形化处理的步骤中，以所述侧壁层 300和图形层350为掩膜，对所述剩余基底100a进行所述第二刻蚀处理。
通过所述图形层350，使得在所述第二图形化处理后，所述中心区域100a 的底部鳍部112为一体结构。
与形成于所述边缘区域100b的器件相比，形成于所述中心区域100a的器件散热难度更大，因此，通过使所述中心区域100a的底部鳍部112为一体结构，以进一步增加所述中心区域100a的底部鳍部112体积、以及所述中心区域100a 鳍部110和衬底110的接触面面积，从而进一步改善器件的自发热效应。
本实施例中，所述图形层350仅覆盖所述中心区域100a，因此在所述第二图形化处理后，仅所述边缘区域100b的顶部鳍部111和底部鳍部112一一对应。
相应的，本实施例中，形成所述鳍部110后，去除所述侧壁层300之前，还包括：去除所述图形层350。
通过先去除所述图形层350，以露出所述中心区域100a的侧壁层300，从而为去除所述侧壁层300的步骤提供工艺基础。
本实施例中，所述图形层350包括底部抗反射涂层351、以及位于所述底部抗反射涂层351上的光刻胶层352，因此，采用灰化工艺去除所述图形层350。
需要说明的是，所述顶部鳍部111的侧壁上形成有所述侧壁层300，在去除所述图形层350的过程中，所述侧壁层300还用于对所述顶部鳍部111的侧壁起到保护作用，从而减小去除所述图形层350的工艺对所述顶部鳍部111造成的损耗，进而降低所述顶部鳍部111的宽度W1(如图2所示)发生变化的概率，以免对器件的性能产生影响。
参考图8，去除所述侧壁层300(如图6所示)和图形层350(如图6所示) 后，在所述鳍部110露出的衬底100上形成隔离结构101，所述隔离结构101 至少覆盖所述底部鳍部112的侧壁，且所述隔离结构101顶部低于所述鳍部110 顶部。
所述隔离结构101用于对相邻鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
具体地，形成所述隔离结构101的步骤包括：在所述鳍部110露出的衬底 100上形成隔离材料层(图未示)，所述隔离材料层覆盖所述掩膜层200顶部(如图7所示)；以所述掩膜层200顶部为停止位置，对所述隔离材料层进行平坦化处理；在所述平坦化处理后，回刻蚀部分厚度的隔离材料，保留剩余隔离材料作为所述隔离结构101；形成所述隔离结构101后，去除所述掩膜层200。
本实施例中，所述底部鳍部112的宽度W2(如图6所示)大于所述顶部鳍部111的宽度W1(如图2所示)，因此为了避免所述底部鳍部112对器件的正常性能产生影响，所述隔离结构101的顶部高于所述底部鳍部112的顶部，即所述隔离结构101还覆盖所述顶部鳍部111的部分侧壁，使露出于所述隔离结构101的顶部鳍部111用于作为提供器件的沟道。
而且，所述边缘区域100b的顶部鳍部111和底部鳍部112一一对应，使得所述边缘区域100b的隔离结构101厚度较大，从而使得所述隔离结构101总体仍具有较好的隔离效果，进而有利于降低器件漏电流变大的概率。
图9至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：先形成所述底部鳍部412(如图12所示)，再形成所述顶部鳍部411(如图12所示)。
具体地，形成所述底部鳍部412和顶部鳍部411的步骤包括：
参考图9，在基底400c上形成图形化的鳍部掩膜层500。
后续所形成的鳍部包括底部鳍部以及凸出于所述底部鳍部的顶部鳍部，所述鳍部掩膜层500用于作为后续第一图形化处理的刻蚀掩膜，以定义所述顶部鳍部的宽度和位置。
通过在图形化所述基底400c之前形成所述鳍部掩膜层500的方式，降低了形成所述鳍部掩膜层500的工艺复杂度。
对所述鳍部掩膜层500的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
继续参考图9，在所述基底400c上形成图形层510，所述图形层510还覆盖所述鳍部掩膜层500。
后续所形成的鳍部包括底部鳍部以及凸出于所述底部鳍部的顶部鳍部，所述图形层510用于作为后续第二图形化处理的刻蚀掩膜，以定义所述底部鳍部的宽度和位置。
本实施例中，为了降低工艺复杂度，所述图形层510为光刻胶层。在其他实施例中，所述图形层还可以包括底部抗反射涂层、以及位于所述底部抗反射涂层上的光刻胶层。
其中，后续形成鳍部后，与所述鳍部延伸方向相垂直的方向上，顶部鳍部的宽度小于底部鳍部的宽度，为此，形成所述图形层510后，所述图形层510 覆盖所述鳍部掩膜层500的顶部和侧壁。
本实施例中，所述基底400c包括器件单元区(未标示)，所述器件单元区包括中心区域400a以及位于所述中心区域400a两侧的边缘区域400b，形成所述图形层510的步骤中，所述图形层510覆盖所述中心区域400a的基底400a。
通过使所述图形层510覆盖整个中心区域400a，使得后续形成于中心区域 400a的底部鳍部为一体结构，有利于进一步改善器件的自发热效应。在其他实施例中，所述中心区域的图形层也可以相互分立，并覆盖对应的鳍部掩膜层。
参考图10，以所述图形层510(如图9所示)为掩膜，对所述基底400c(如图9所示)进行第二图形化处理，形成衬底400(如图10所示)以及凸出于所述衬底400的初始鳍部413。
本实施例中，与所述衬底400相连的部分高度初始鳍部413用于作为底部鳍部，其余初始鳍部413用于为后续形成顶部鳍部提供工艺基础。
为此，本实施例中，所述初始鳍部413的高度H4即为最终所形成鳍部的高度。具体地，所述初始鳍部413的高度H4为
Figure BDA0001869119810000131
至
Figure BDA0001869119810000132
与所述衬底400相连的部分高度的初始鳍部413用于作为底部鳍部，因此，所述初始鳍部413的宽度W3即为最终所形成底部鳍部的宽度。
本实施例中，所述第二图形化处理的步骤包括：以所述图形层510为掩膜，对所述基底400c进行干法刻蚀工艺。通过选用干法刻蚀工艺，以提高所述初始鳍部413的侧壁形貌质量和尺寸精度。
本实施例中，所述基底100a的材料为硅，所述干法刻蚀工艺的刻蚀气体相应为Cl2、O2和HBr的混合气体。
为了提高刻蚀效率、所述初始鳍部413的形貌质量，且根据所述初始鳍部 413的高度H4设定，选择合适的工艺参数。本实施例中，在所述第二图形化处理的步骤中，所述干法刻蚀工艺的参数包括：工艺压强为5mTorr至150mTorr，电源功率为200W至500W，刻蚀时间为50秒至600秒。
需要说明的是，所述图形层510覆盖所述中心区域400a，为此，所述中心区域400a的初始鳍部413为一体结构。
本实施例中，形成所述初始鳍部413后，去除所述图形层510。通过去除所述图形层510，以露出所述初始鳍部413和鳍部掩膜层500，从而为后续进行第一图形化处理做好工艺准备。
本实施例中，所述图形层510为光刻胶层，因此采用灰化工艺去除所述图形层510。
本实施例中，去除所述图形层510后，所述鳍部掩膜层500两侧露出所述初始鳍部413的部分顶部，从而为后续形成宽度较小的顶部鳍部提供工艺基础，并使得后续所形成的鳍部沿衬底法线方向呈轴对称。
参考图11，去除所述图形层510(如图9所示)后，在所述初始鳍部413 露出的衬底400上形成保护层520，所述保护层520覆盖所述初始鳍部413的部分侧壁。
所述保护层520用于在后续第二图形化处理过程中对所述衬底400起到保护作用，减小所述衬底400受损的可能性，从而避免对后续鳍部的高度造成影响。
本实施例中，所述保护层520的材料为底部抗反射涂层材料。通过选用底部抗反射涂层材料，有利于提高所述保护层520在相邻初始鳍部413间的填充效果。且底部抗反射涂层材料为易于去除的材料，有利于减小后续去除所述保护层520的工艺对所形成鳍部以及衬底400的影响。在其他实施例中，所述保护层的材料还可以为氧化硅、氮化硅或氮氧化硅。
具体地，结合涂覆工艺和回刻工艺，使所述保护层520覆盖所述初始鳍部 413的部分侧壁。
需要说明的是，所述保护层520的厚度T2不宜过小，也不宜过大。如果所述厚度T2过小，则所述保护层520的保护效果相应变差，所述衬底400在后续第二图形化处理过程中受损的概率较高；如果所述厚度T2过大，容易增加第二图形化处理过程中对所述初始鳍部413的刻蚀难度，从而容易导致所形成顶部鳍部的高度过小，且还会增加后续去除所述保护层520的难度。为此，本实施例中，所述保护层520的厚度T2为
Figure BDA0001869119810000141
至
Figure BDA0001869119810000142
本实施例中，为了降低所述初始鳍部413中用于作为底部鳍部的部分被刻蚀的概率，所述保护层520的厚度T2等于底部鳍部的预设高度。在其他实施例中，所述保护层的厚度还可以小于底部鳍部的预设高度。
参考图12，以所述鳍部掩膜层500和保护层520为掩膜，对部分高度的所述初始鳍部413进行第一图形化处理，所述第一图形化处理后的剩余初始鳍部 413作为底部鳍部412，位于所述底部鳍部412表面的凸起作为顶部鳍部411，所述底部鳍部412和所述顶部鳍部411相连，所述底部鳍部412和所述顶部鳍部411用于构成鳍部410。
在所述第一图形化处理的步骤中，所述鳍部掩膜层500露出的部分高度初始鳍部413被刻蚀去除，所述第一图形化处理起到了减小宽度的作用，从而使所述底部鳍部412的宽度大于所述顶部鳍部411的宽度。
本实施例中，在所述底部鳍部412和顶部鳍部411一一对应的情况下，所述底部鳍部412的宽度和所述顶部鳍部411的宽度差值为
Figure BDA0001869119810000151
至
Figure BDA0001869119810000152
本实施例中，所述顶部鳍部411和鳍部110的高度比值为0.3至0.6。具体地，所述鳍部410的高度为
Figure BDA0001869119810000153
至
Figure BDA0001869119810000154
所述顶部鳍部411的高度为
Figure BDA0001869119810000155
至
Figure BDA0001869119810000156
所述底部鳍部412的高度相应为
Figure BDA0001869119810000157
至
Figure BDA0001869119810000158
本实施例中，所述第一图形化处理的工艺为干法刻蚀工艺，以提高所述顶部鳍部411的侧壁质量和尺寸精度。
本实施例中，所述干法刻蚀工艺的刻蚀气体为Cl2、O2和HBr的混合气体。
具体地，在所述第一图形化处理的步骤中，所述干法刻蚀工艺的参数包括：工艺压强为5mTorr至150mTorr，电源功率为200W至500W，刻蚀时间为50 秒至600秒。其中，所述顶部鳍部411和鳍部110的高度比值为0.3至0.6，因此在实际工艺过程中，应根据工艺需求，适当调节所述第一图形化处理的工艺参数。例如：相比于第二图形化处理，可适当减小第一图形化处理的刻蚀时间，并可适应调节其他参数，从而使所述顶部鳍部411的高度能够满足工艺需求。
需要说明的是，所述中心区域400a的初始鳍部413为一体结构，为此，所述中心区域400a的底部鳍部412也为一体结构。
参考图13，形成所述鳍部410后，去除所述保护层520(如图12所示)。
通过去除所述保护层520，从而为后续隔离结构和栅极结构的形成提供工艺基础。
本实施例中，所述保护层520的材料为底部抗反射涂层材料，因此，采用灰化工艺去除所述保护层520。
对后续步骤的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
对本实施例所述形成方法的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
相应的，本发明实施例还提供一种半导体结构。参考图8，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底100；凸出于所述衬底100的鳍部110，所述鳍部110包括底部鳍部112以及位于所述底部鳍部112上的顶部鳍部111，与所述鳍部110延伸方向相垂直的方向上，所述顶部鳍部111的宽度W1(如图2所示)小于所述底部鳍部112的宽度W2(如图6所示)；隔离结构101，位于所述鳍部110露出的衬底100上，所述隔离结构101至少覆盖所述底部鳍部112 的侧壁，且所述隔离结构101顶部低于所述鳍部110顶部。
本实施例中，所述衬底100的材料为硅。在另一些实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述鳍部110用于提供鳍式场效应晶体管的沟道，所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110和所述衬底100为一体结构，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟，所述鳍部的材料还可以与所述衬底的材料不同。
本实施例中，所述衬底100包括器件单元区100C，所述器件单元区100C 包括中心区域100a以及位于所述中心区域100a两侧的边缘区域100b。其中，所述器件单元区100C的衬底100上形成有多个顶部鳍部111(例如：所述多个顶部鳍部111呈矩阵排列、或者，所述多个顶部鳍部111沿垂直于延伸方向的方向排列)，相邻器件单元区100C通过所述隔离结构101相互分离，且相邻器件单元区100C的间距通常大于相邻顶部鳍部111的间距。
所述边缘区域100b的顶部鳍部111数量至少为一个，所述中心区域100a 的顶部鳍部111数量为多个。具体地，根据形成于所述器件单元区100C衬底 100上的顶部鳍部111数量，合理设定所述边缘区域100b和中心区域100a的位置、以及分别位于所述边缘区域100b和中心区域100a衬底100上的顶部鳍部111数量。
本实施例中，所述边缘区域100b的顶部鳍部111数量为一个。在其他实施例中，所述边缘区域的顶部鳍部数量还可以为多个。
本实施例中，与所述鳍部110延伸方向相垂直的方向上，所述顶部鳍部111 的宽度W1(如图2所示)小于所述底部鳍部112的宽度W2(如图6所示)。
通过形成宽度尺寸更大的底部鳍部112，从而增大了所述底部鳍部112的体积、以及所述鳍部110和衬底100的接触面面积，相应增强器件工作时产生的热量向衬底100内的散发效果，从而提高了器件的散热性能，相应改善了器件的自发热效应，进而使器件性能得到改善。
本实施例中，所述鳍部110为阶梯状，即所述底部鳍部112和顶部鳍部111 均具有平滑侧壁，且与所述鳍部110延伸方向相垂直的方向上，所述顶部鳍部 111两侧露出所述底部鳍部112的部分顶部表面，所述鳍部110沿衬底100法线方向呈轴对称。
通过使所述顶部鳍部111两侧露出所述底部鳍部112的部分顶部表面，在形成所述鳍部110的工艺过程中，有利于降低形成所述鳍部110的工艺难度、提高工艺可实现性，且还易于控制所述底部鳍部112的宽度W2，有利于提高所述鳍部110的尺寸精准度；而且，所述鳍部110沿衬底100法线方向呈轴对称，在形成隔离结构101的过程中，能够避免出现应力不平衡的问题，从而有效降低所述顶部鳍部111发生弯曲变形的概率。
本实施例中，露出于所述隔离结构101的顶部鳍部111用于作为有效鳍部。其中，所述有效鳍部指的是：所述鳍部110中用于作为沟道的部分，即露出于所述隔离结构101且被栅极结构所覆盖的部分。
因此，与所述鳍部110延伸方向相垂直的方向上，所述顶部鳍部111的宽度W1(如图2所示)根据实际工艺需求而定。
需要说明的是，所述顶部鳍部111的高度H1(如图2所示)和所述鳍部 110的高度H2(如图6所示)的比值不宜过小，也不宜过大。如果所述比值过小，则容易导致有效鳍部的高度过小，或者，容易增加所述底部鳍部112露出于所述隔离结构101的概率，从而对器件性能产生不良影响；如果所述比值过大，所述底部鳍部112的高度H3(如图6所示)则相应过小，容易降低对自发热效应的改善效果。为此，本实施例中，所述顶部鳍部111的高度H1和所述鳍部110的高度H2的比值为0.3至0.6，例如为0.35、0.4或0.5。
相应的，所述鳍部110的高度H2不宜过小，也不宜过大。如果所述鳍部 110的高度H2过小，在所述顶部鳍部111的高度H1和所述鳍部110的高度H2 的比值以及有效鳍部的高度能够满足工艺需求的情况下，容易导致所述隔离结构101的厚度过小，从而容易降低所述隔离结构101的隔离效果，进而容易出现器件漏电流变大的问题；如果所述鳍部110的高度H2过大，则容易导致所述衬底100的厚度过小，反而容易增加工艺风险。为此，本实施例中，所述鳍部110的高度H2为
Figure BDA0001869119810000181
至
Figure BDA0001869119810000182
本实施例中，根据实际工艺需求，所述顶部鳍部111的高度H1为
Figure BDA0001869119810000183
至
Figure BDA0001869119810000184
所述底部鳍部112的高度H3为
Figure BDA0001869119810000185
至
Figure BDA0001869119810000186
还需要说明的是，在所述底部鳍部112和顶部鳍部111一一对应的情况下，所述底部鳍部112的宽度W2和所述顶部鳍部111的宽度W1差值不宜过下，也不宜过大。如果所述差值过小，则容易导致所述底部鳍部112的宽度W2过小，从而容易降低对自发热效应的改善效果；如果差值过大，相邻底部鳍部1121 的间距则容易过小，从而容易降低所述隔离结构101材料在相邻底部鳍部112 之间的填充效果，进而容易降低所述隔离结构101的隔离效果，容易引起器件漏电流变大的问题。为此，本实施例中，所述底部鳍部112的宽度W2和所述顶部鳍部111的宽度W1差值为
Figure BDA0001869119810000187
至
Figure BDA0001869119810000188
例如为
Figure BDA0001869119810000189
或
Figure BDA00018691198100001810
具体地，所述顶部鳍部111两侧露出所述底部鳍部112的部分顶部表面，因此，在所述底部鳍部112和顶部鳍部111一一对应的情况下，所述顶部鳍部 111所露出底部鳍部112的宽度为
Figure BDA00018691198100001811
至
Figure BDA00018691198100001812
本实施例中，所述边缘区域100b的顶部鳍部111数量至少为一个，所述中心区域100a的顶部鳍部111数量为多个，且所述中心区域100a的底部鳍部112 为一体结构。
形成于所述边缘区域100b的器件相比，形成于所述中心区域100a的器件散热难度更大，因此，通过使所述中心区域100a的底部鳍部112为一体结构，以进一步增加所述中心区域100a底部鳍部112的体积、以及所述中心区域100a 鳍部110和衬底110的接触面面积，从而进一步改善器件的自发热效应。
本实施例中，沿所述鳍部110的排列方向，所述边缘区域100b的衬底100 上形成有一个顶部鳍部111，且所述顶部鳍部111和所述底部鳍部112一一对应。在其他实施例中，根据所述单元器件区的顶部鳍部的数量，所述边缘区域的衬底上还可以形成有多个顶部鳍部。
所述隔离结构101用于对相邻鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
本实施例中，所述隔离结构101的顶部高于所述底部鳍部112的顶部，即所述隔离结构101还覆盖所述顶部鳍部111的部分侧壁，从而防止所述底部鳍部112用于形成器件，进而避免所述底部鳍部112对器件的电学性能产生不良影响。
本实施例中，所述边缘区域100b的顶部鳍部111和底部鳍部112一一对应，使得所述边缘区域100b的隔离结构101厚度较大，从而使得所述隔离结构101 总体仍具有较好的隔离效果，进而有利于降低器件漏电流变大的概率。
本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括器件单元区，所述器件单元区包括中心区域以及位于所述中心区域两侧的边缘区域，所述边缘区域用于形成至少一个鳍部，所述中心区域用于形成多个鳍部；
图形化所述基底，形成衬底以及凸出于所述衬底的鳍部，所述鳍部包括底部鳍部以及位于所述底部鳍部上的顶部鳍部，与所述鳍部延伸方向相垂直的方向上，所述顶部鳍部的宽度小于所述底部鳍部的宽度，所述中心区域的底部鳍部为一体结构；
在所述鳍部露出的衬底上形成隔离结构，所述隔离结构至少覆盖所述底部鳍部的侧壁，且所述隔离结构顶部低于所述鳍部顶部。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，图形化所述基底的步骤包括：在所述基底上形成图形化的鳍部掩膜层；
以所述鳍部掩膜层为掩膜，对所述基底进行第一图形化处理，在剩余基底上形成凸出的顶部鳍部；
在所述顶部鳍部的侧壁上形成侧壁层；
以所述鳍部掩膜层和侧壁层为掩膜，对所述顶部鳍部露出的剩余基底进行第二图形化处理，所述第二图形化处理后的剩余基底作为衬底，位于所述衬底表面的凸起作为底部鳍部，所述底部鳍部和所述顶部鳍部相连，所述底部鳍部和所述顶部鳍部用于构成鳍部；
形成所述鳍部后，去除所述侧壁层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述侧壁层后，在所述第二图形化处理之前，还包括：在所述中心区域的剩余基底上形成图形层，所述图形层覆盖所述中心区域的顶部鳍部；
形成所述衬底和底部鳍部的步骤中，以所述侧壁层和图形层为掩膜，进行所述第二图形化处理；
形成所述鳍部后，还包括：去除所述图形层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，图形化所述基底的步骤包括：在所述基底上形成图形化的鳍部掩膜层；
在所述基底上形成图形层，所述图形层还覆盖所述鳍部掩膜层；
以所述图形层为掩膜，对所述基底进行第二图形化处理，形成衬底以及凸出于所述衬底的初始鳍部；
形成所述初始鳍部后，去除所述图形层；
去除所述图形层后，在所述初始鳍部露出的衬底上形成保护层，所述保护层覆盖所述初始鳍部的部分侧壁；
以所述鳍部掩膜层和保护层为掩膜，对部分高度的所述初始鳍部进行第一图形化处理，所述第一图形化处理后的剩余初始鳍部作为底部鳍部，位于所述底部鳍部表面的凸起作为顶部鳍部，所述底部鳍部和所述顶部鳍部相连，所述底部鳍部和所述顶部鳍部用于构成鳍部；
形成所述鳍部后，去除所述保护层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述图形层的步骤中，所述图形层覆盖所述中心区域的基底。
6.如权利要求3或5所述的半导体结构的形成方法，其特征在于，所述图形层为光刻胶层；
或者，所述图形层包括底部抗反射涂层、以及位于所述底部抗反射涂层上的光刻胶层。
7.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述侧壁层的步骤包括：形成保形覆盖所述剩余基底和所述顶部鳍部的侧壁膜；
采用无掩膜干法刻蚀工艺，去除所述剩余基底上和所述顶部鳍部顶部上的侧壁膜，保留所述顶部鳍部侧壁的剩余侧壁膜作为所述侧壁层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或化学气相沉积工艺，形成所述侧壁膜。
9.如权利要求2所述的半导体结构的形成方法，其特征在于，所述侧壁层的材料为氧化硅、氮化硅或氮氧化硅。
10.如权利要求4所述的半导体结构的形成方法，其特征在于，所述保护层的材料为底部抗反射涂层、氧化硅、氮化硅或氮氧化硅。
11.如权利要求4所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为
Figure FDA0003735886630000031
至
Figure FDA0003735886630000032
12.如权利要求2或4所述的半导体结构的形成方法，其特征在于，所述第一图形化处理和第二图形化处理的工艺均为干法刻蚀工艺。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述干法刻蚀工艺的刻蚀气体为Cl2、O2和HBr的混合气体，工艺压强为5mTorr至150mTorr，电源功率为200W至500W，刻蚀时间为50秒至600秒。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述底部鳍部和顶部鳍部一一对应，所述底部鳍部的宽度和所述顶部鳍部的宽度差值为
Figure FDA0003735886630000033
至
Figure FDA0003735886630000034
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述顶部鳍部高度和所述鳍部高度的比值为0.3至0.6。
16.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括器件单元区，所述器件单元区包括中心区域以及位于所述中心区域两侧的边缘区域；
凸出于所述衬底的鳍部，所述鳍部包括底部鳍部以及位于所述底部鳍部上的顶部鳍部，与所述鳍部延伸方向相垂直的方向上，所述顶部鳍部的宽度小于所述底部鳍部的宽度，所述边缘区域的顶部鳍部数量至少为一个，所述中心区域的顶部鳍部数量为多个，所述中心区域的底部鳍部为一体结构；
隔离结构，位于所述鳍部露出的衬底上，所述隔离结构至少覆盖所述底部鳍部的侧壁，且所述隔离结构顶部低于所述鳍部顶部。
17.如权利要求16所述的半导体结构，其特征在于，与所述鳍部延伸方向相垂直的方向上，所述顶部鳍部两侧露出所述底部鳍部的部分顶部表面。
18.如权利要求16所述的半导体结构，其特征在于，所述顶部鳍部高度和所述鳍部高度的比值为0.3至0.6。
19.如权利要求16所述的半导体结构，其特征在于，所述底部鳍部和顶部鳍部一一对应，所述底部鳍部的宽度和所述顶部鳍部的宽度差值为
Figure FDA0003735886630000041
至
Figure FDA0003735886630000042
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