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TWI694541B - 積體電路及單元結構 - Google Patents

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TWI694541B
TWI694541B TW107136829A TW107136829A TWI694541B TW I694541 B TWI694541 B TW I694541B TW 107136829 A TW107136829 A TW 107136829A TW 107136829 A TW107136829 A TW 107136829A TW I694541 B TWI694541 B TW I694541B
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transistor
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傅傳賢
張正佶
佘紹煌
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聯發科技股份有限公司
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Abstract

本發明公開一種積體電路，包括：基板；以及一個或複數個標準單元， 形成在該基板上，其中每個標準單元包括第一鰭片，第二鰭片和第三鰭片，該第二鰭片位於該第一鰭片與該第三鰭片之間，並且該第一鰭片與該第二鰭片之間的第一間隔不等於該第二鰭片與該第三鰭片之間的第二間隔。

Description

積體電路及單元結構
本發明涉及積體電路技術領域，尤其涉及一種積體電路及單元結構。
傳統的積體電路包括至少一個電晶體，並且每個電晶體包括複數個鰭片。然而，傳統的電晶體內的單元設計的靈活性較低。
有鑑於此，本發明提供一種積體電路及單元結構，以增加積體電路及單元結構的設計靈活性並防止電性短路。
根據本發明的第一方面，公開一種積體電路，包括：基板；以及一個或複數個標準單元，形成在該基板上，其中每個標準單元包括第一鰭片，第二鰭片和第三鰭片，該第二鰭片位於該第一鰭片與該第三鰭片之間，並且該第一鰭片與該第二鰭片之間的第一間隔不等於該第二鰭片與該第三鰭片之間的第二間隔。
根據本發明的第二方面，公開一種單元結構，包括：第一鰭片，第二鰭片和第三鰭片，設置在基板上； 其中，該第二鰭片位於該第一鰭片與該第三鰭片之間，並且該第一鰭片與該第二鰭片之間的第一間隔不等於該第一鰭片與該第三鰭片之間的第二間隔。
本發明提供的積體電路由於該第一鰭片與該第二鰭片之間的第一間隔不等於該第二鰭片與該第三鰭片之間的第二間隔，複數個鰭片之間存在複數個不同的間隔，因此可以透過調整兩個鰭片之間的間隔來增加設計靈活性達到增加電晶體效能並防止電性短路。
100、200、300:積體電路
110:基板
120、220、320:標準單元
121、221、321、321':第一鰭片
122、222、322、322':第二鰭片
123、223、323、323':第三鰭片
124、224、324、324':第四鰭片
125、225、325、325':第五鰭片
126、226:第六鰭片
227:第七鰭片
228:第八鰭片
229:第九鰭片
G11、G21、G31、G31':第一閘極線
G22:第二閘極線
G23:第三閘極線
DG11、DG21、DG31、DG31':第一虛設閘極線
DG12、DG22、DG32、DG32':第二虛設閘極線
DG23:第三虛設閘極線
DG24:第四虛設閘極線
DG25:第五虛設閘極線
DG26:第六虛設閘極線
C11、C12、C21、C22、C23、C24、C25、C26、C31、C32、C31'、C32':接觸
H11、H21:第一間隔
H12、H22:第二間隔
H13、H23:第三間隔
H14、H24:第四間隔
H25:第五間隔
H26:第六間隔
M11、M21、M31:第一電晶體
M12、M22、M32:第二電晶體
M23、M33:第三電晶體
M24、M34:第四電晶體
透過閱讀後續的詳細描述和實施例可以更全面地理解本發明，本實施例參照附圖給出，其中：第1圖示出了根據本發明實施例的積體電路的俯視圖；第2圖示出了根據本發明另一實施例的積體電路的俯視圖；以及第3圖示出了根據本發明另一實施例的積體電路的俯視圖。
以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域技術人員應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及申請專利範圍並不以名稱的差異來作為區別元件的方式，而係以元件在功能上的差異來作為區別的基準。本發明的範圍應當參考後附的申請專利範圍來確定。本發明中使用的術語“元件”、“系統”和“裝置”可以係與電腦相關的實體，其中，該電腦可以係硬體、軟體、或硬體和軟體的接合。在以下描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於...”的意思。此外， 術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接至另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。
對這些實施例進行了詳細的描述係為了使本領域的技術人員能夠實施這些實施例，並且應當理解，在不脫離本發明的精神和範圍情況下，可以利用其他實施例進行機械、化學、電氣和程式上的改變。因此，以下詳細描述並非係限制性的，並且本發明的實施例的範圍僅由所附申請專利範圍限定。
下面將參考特定實施例並且參考某些附圖來描述本發明，但係本發明不限於此，並且僅由申請專利範圍限制。所描述的附圖僅係示意性的而並非限制性的。在附圖中，為了說明的目的，一些元件的尺寸可能被誇大，而不係按比例繪製。在本發明的實踐中，尺寸和相對尺寸不對應於實際尺寸。
第1圖說明根據本發明的實施例的積體電路100的俯視圖。
如第1圖所示，積體電路100包括基板110和一個或複數個標準單元120(第1圖僅示出一個標準單元)。一個標準單元(或可稱為單元結構)指的是積體電路100或電路設計階段中的最小單元，並且它可以是電晶體，開關，被動元件，晶片等。電晶體可以是例如Fin場效應電晶體(FinFET，Fin Field-effect transistor)。
此外，標準單元是例如一組電晶體和互連結構，標準單元提供布林邏輯(boolean logic)功能(例如，AND，OR，XOR，XNOR，反相器)或存儲功能(正反器或鎖存器)。標準單元的功能行為以真值表(truth table)或布林代數方程(用於組合邏輯)或狀態轉換表(用於順序邏輯)的形式捕獲。
通常，標準單元的初始設計是以電晶體網表(netlist)或示意圖的形式在電晶體級開發的。網表是電晶體，這些電晶體彼此連接，以及這些電晶體到外部環境的端子(埠)的節點描述。可以使用許多不同的電腦輔助設計 (CAD，Computer Aided Design)或電子設計自動化(EDA，Electronic Design Automation)程式生成示意圖，這些程式為網表生成過程提供圖形化使用者界面(GUI，Graphical User Interface)。設計人員使用其他CAD程式(如SPICE(Simulation Program with Integrated Circuit Emphasis，以積體電路為重點的模擬程式)或Spectre(一種電路模擬器))，透過聲明(declaring)輸入刺激(電壓或電流波形)，然後計算電路的時域(類比(analogue))響應來模擬網表的電子行為。模擬驗證網表是否實現了所需的功能並預測其他相關參數，例如功耗或訊號傳播延遲。
每個標準單元120形成在基板110上，其中每個標準單元120包括第一鰭片121，第二鰭片122，第三鰭片123，第四鰭片124，第五鰭片125，第六鰭片126，第一閘極線G11，第一虛設閘極線DG11和第二虛設閘極線DG12。每個鰭片包括源極區域(圖未示)和漏極區域(圖未示)，相鄰地位於第一閘極線G11的兩個相對側。具體來說，源極區域或漏極區域可以是位於接觸C21或接觸C22與對應鰭片之間的摻雜區域，摻雜區域可以位於每個鰭片的對應位置的上方。
第一閘極線G11連接第一鰭片121，第二鰭片122，第三鰭片123，第四鰭片124，第五鰭片125和第六鰭片126。第一虛設閘極線DG11和第二虛設閘極線DG12也連接第一鰭片121，第二鰭片122，第三鰭片123，第四鰭片124，第五鰭片125和第六鰭片126，但第一虛設閘極線DG11和第二虛設閘極線DG12未連接第一閘極線G11。例如，在相同的製造製程中，第一虛設閘極線DG11和第二虛設閘極線DG12可以由與第一閘極線G11的材料相同的材料製成。本實施例中，第一虛設閘極線DG11和第二虛設閘極線DG12可以接地，第一虛設閘極線DG11和第二虛設閘極線DG12的設置可以平衡鰭片內的電流，使電晶體的運行更加穩定。特別是當電晶體內存在複數個閘極時，第一虛 設閘極線DG11和第二虛設閘極線DG12可以對這些不同閘極的電晶體的效能變異受到穩定的控制。
每個標準單元120還包括第一電晶體M11和第二電晶體M12。第一電晶體M11包括第一鰭片121，第二鰭片122，第三鰭片123和第一閘極線G11的一部分，第二電晶體M12包括第四鰭片124，第五鰭片125，第六鰭片126和第一閘極線G11的其餘(another)部分(或另(other)一部分)。
第二鰭片122位於第一鰭片121與第三鰭片123之間，並且第一鰭片121與第二鰭片122之間的第一間隔H11與第二鰭片122與第三鰭片123之間的第二間隔H12不相等。第五鰭片125位於第四鰭片124與第六鰭片126之間，第五鰭片125與第六鰭片126之間的第三間隔H13與第四鰭片124與第五鰭片125之間的第四間隔H14不相等。可以理解的是，在本實施例中，在一個電晶體中的複數個鰭片之間存在複數個不相等的間隔，因此透過調整兩個鰭片之間的間隔，可以增加設計靈活性，放寬設計規則並防止電性短路。例如在第1圖所示的示例中，即鰭片之間的間隔可以有不相等的(例如H11不等於H12)，這樣可以透過調整鰭片之間的間隔，更加容易的佈線，並且更加容易的調整閘極等結構的位置，而減少佈線的干涉等情況。例如本實施例中縮小了第二鰭片122與第三鰭片123之間的間隔，以及縮小了第四鰭片124與第五鰭片125之間的間隔，這樣第三鰭片123與第四鰭片124之間的間隔就增加了，這樣可以增加閘極，源極/漏極接觸位置的調整靈活性，增加了電晶體及單元設計的靈活性。以及例如可以將更多的佈線佈置在鰭片之間間隔較大(例如第三鰭片123與第四鰭片124之間)的對應位置。並且調整後鰭片123和鰭片124之間距離較遠，可以防止鰭片間的短路，在較寬闊的區域佈線也可以減少短路等情況的發生。另外在鰭片之間的間隔較大(例如第三鰭片123與第四鰭片124之間)的位置，還可以增加鰭片，以增加電晶體的電流量，獲取更高的效能。
另外，第一電晶體M11和第二電晶體M12中的一個可以是PMOS，第一電晶體M11和第二電晶體M12中的另一個可以是NMOS。或者，第一電晶體M11和第二電晶體M12中的每一個可以是PMOS或NMOS。另外，第一電晶體M11和/或第二電晶體M12可以透過接觸(contact)C11和/或C12與電路(圖未示)電連接。接觸C11和/或C12可以包括在標準單元120中或積體電路100中。接觸C11和C12與每個鰭片(包括第一鰭片121，第二鰭片122，第三鰭片123，第四鰭片124，第五鰭片125和第六鰭片126)都電連接。
在一個實施例中，如第1圖所示，每個鰭片(例如第一鰭片121，第二鰭片122，第三鰭片123，第四鰭片124，第五鰭片125和第六鰭片126)的兩個鰭片邊緣(例如兩端)，分別由第一虛設閘極線DG11和第二虛設閘極線DG12覆蓋，也就是說，每個鰭片的鰭片邊緣將不會延伸超出第一虛設閘極線DG11和第二虛設閘極線DG12。由於鰭片兩端的邊緣若超出第一虛設閘極線DG11或/和第二虛設閘極線DG12，將會容易衍生製程缺陷進而導致良率下降(例如超出第一虛設閘極線DG11或/和第二虛設閘極線DG12之後鰭片可能會與其他結構(例如虛設接觸等)連接而導致短路等問題)，因此將鰭片限定在第一虛設閘極線DG11和第二虛設閘極線DG12之間將有利於電晶體結構和運轉的穩定。
第2圖示出了根據本發明另一實施例的積體電路200的俯視圖。
如第2圖所示，積體電路200包括基板110和一個或複數個標準單元220(第2圖僅示出一個標準單元)。每個標準單元220形成在基板110上，其中每個標準單元220包括第一鰭片221，第二鰭片222，第三鰭片223，第四鰭片224，第五鰭片225，第六鰭片226，第七鰭片227，第八鰭片228，第九鰭片229，第一閘極線G21，第二閘極線G22，第三閘極線G23，第一虛設閘極線DG21，第二虛設閘極線DG22，第三虛設閘極線DG23第四虛設閘極線DG24， 第五虛設閘極線DG25和第六虛設閘極線DG26。每個鰭片包括源極區域(圖未示)和漏極區域(圖未示)，源極區域(圖未示)和漏極區域(圖未示)相鄰地位於於相應的第一閘極線G21，第二閘極線G22或第三閘極線G23的兩個相對側。具體來說，源極區域或漏極區域可以是位於相對應的接觸C21或接觸C22，接觸C23或接觸C24，接觸C25或接觸C26與對應鰭片之間的摻雜區域，摻雜區域可以位於每個鰭片的對應位置的上方。
第一閘極線G21連接第一鰭片221，第二鰭片222，第三鰭片223，第四鰭片224和第五鰭片225。第一虛設閘極線DG21和第二虛設閘極線DG22也連接第一鰭片221，第二鰭片222，第三鰭片223，第四鰭片224和第五鰭片225，但第一虛設閘極線DG21和第二虛設閘極線DG22不與第一閘極線G21連接。例如，在相同的製造製程中，第一虛設閘極線DG21和第二虛設閘極線DG22可以由與第一閘極線G21的材料相同的材料製成。
第二閘極線G22連接第六鰭片226和第七鰭片227。第三虛設閘極線DG23和第四虛設閘極線DG24也連接第六鰭片226和第七鰭片227，但不與第二閘極線G22電連接。例如，在相同的製造製程中，第三虛設閘極線DG23和第四虛設閘極線DG24可以由與第二閘極線G22的材料相同的材料製成。
第三閘極線G23連接第八鰭片228和第九鰭片229。第五虛設閘極線DG25和第六虛設閘極線DG26也連接第八鰭片228和第九鰭片229，但不與第三條閘極線G23電連接。例如，在相同的製造製程中，第五虛設閘極線DG25和第六虛設閘極線DG26可以由與第三閘極線G23的材料相同的材料製成。
此外，第二閘極線G22不與第一閘極線G21或/和第三閘極線G23直接連接，但是第二閘極線G22可以透過接觸C23/C24和接觸C21/C22(當然還可以包括其他在圖中未示出的接線或導線)電連接到第一閘極線G21，和/或第二閘極線G22可以透過接觸C23/C24和接觸C25/C26電連接到第三閘極線 G23。接觸C21，C22，C23，C24，C25和C26可以包括在標準單元220中或積體電路200中。或者，第一閘極線G21，第二閘極線G22和第三閘極線G23中的至少兩個彼此電性隔離。第一閘極線G21，第二閘極線G22和第三閘極線G23之間是否電連接可以根據需求設計，例如若需要透過同一閘極電壓對複數個不同的電晶體(例如電晶體M21，M22，M23)進行控制，則可以將第一閘極線G21和第二閘極線G22連接，否則可以不連接。此外接觸C21和C22與第一鰭片221，第二鰭片222，第三鰭片223，第四鰭片224和第五鰭片225都電連接。接觸C23和C24與第六鰭片226和第七鰭片227都電連接。接觸C25和C26與第八鰭片228和第九鰭片229都電連接。
每個標準單元220還包括第一電晶體M21，第二電晶體M22，第三電晶體M23和第四電晶體M24。此外，第三電晶體M23不直接與第一電晶體M21(或第二電晶體M22)或/和第四電晶體M24連接，但第三電晶體M23可以透過接觸C23/C24和C21/C22電連接至第一電晶體M21(或第二電晶體M22)，和/或第三電晶體M23可以透過接觸C23/C24和C25/C26電連接到第四電晶體M24。或者，第一電晶體M21(或第二電晶體M22)，第三電晶體M23和第四電晶體M24中的至少兩個彼此電性隔離。在另一實施例中，第一電晶體M21和第二電晶體M22可以整合到一個電晶體中，例如，PMOS或NMOS。
在一個實施例中，第一電晶體M21和第二電晶體M22都是例如NMOS或PMOS。第三電晶體M23和/或第四電晶體M24例如是NMOS或PMOS。
第一電晶體M21包括第一鰭片221，第二鰭片222，第三鰭片223和第一閘極線G21的一部分，第二電晶體M22包括第三鰭片223，第四鰭片224，第五鰭片225和第一閘極線G21的其餘部分。第一電晶體M21和第二電晶體M22共用同一個的鰭片，例如第三鰭片223。另外，第一電晶體M21的鰭片的數量與第二電晶體M22的鰭片的數量的總和可以是奇數或是偶數。與包 括四個鰭片的電晶體相比，包括有五個鰭片的電晶體(例如第一電晶體M21和第二電晶體M22整合後的電晶體)可以提供更大的電流量。例如，包括有五個鰭片的電晶體(例如第一電晶體M21和第二電晶體M22整合後的電晶體)的電流量是包括四個鰭片的電晶體的電流量的5/4倍。
第二鰭片222位於第一鰭片221與第三鰭片223之間，並且第一鰭片221與第二鰭片222之間的第一間隔H21不等於或等於第二鰭片222與第三鰭片223之間的第二間隔H22。第四鰭片224位於第三鰭片223與第五鰭片225之間，第四鰭片224與第五鰭片225之間的第三間隔H23不等於或等於第三鰭片223與第四鰭片224之間的第四間隔H24。在一個實施例中，第一間隔H21可以不等於或等於第三間隔H23，第二間隔H22可以不等於或等於第四間隔H24。在另一實施例中，第二間隔H22和第四間隔H24的總和可以不等於或等於第一間隔H21和第三間隔H23的總和。其中第一間隔H21可以等於或不等於第三間隔H23，第二間隔可以等於或不等於第四間隔H24。可以理解的是，在本實施例中，在一個電晶體中，複數個鰭片之間存在複數個不同的間隔。
在第六鰭片226和第七鰭片227之間存在第五間隔H25，並且第五間隔H25可以與第一間隔H21至第四間隔H24(例如第一間隔H21，第二間隔H22，第三間隔H23和第四間隔H24)中的任何一個不等或相等。在第八鰭片228和第九鰭片229之間存在第六間隔H26，並且第六間隔H26可以與第一間隔H21至第四間隔H24(例如第一間隔H21，第二間隔H22，第三間隔H23和第四間隔H24)中的任何一個不等或相等。另外，第五間隔H25和第六間隔H26可以相等或不等。
可以理解的是，在本實施例中，一個電晶體中的複數個鰭片之間存在複數個不同的間隔，因此可以透過調整兩個鰭片之間的間隔來增加設計靈活性，放寬規則並防止電性短路。
如第2圖所示，在一個標準單元220中，存在四個電晶體。然而，在另一實施例中，標準單元220可以包括更多第一電晶體M21，第二電晶體M22，第三電晶體M23和/或第四電晶體M24。另外，第一電晶體M21(或第二電晶體M22)，第三電晶體M23和第四電晶體M24中的至少兩個可以彼此電性隔離，或者透過兩個接觸彼此電連接。
第3圖示出了根據本發明另一實施例的積體電路300的俯視圖。
如第3圖所示，積體電路300包括基板110和一個或複數個標準單元320(第3圖僅示出一個標準單元)。每個標準單元320形成在基板110上，其中每個標準單元320包括第一鰭片321，第二鰭片322，第三鰭片323，第四鰭片324，第五鰭片325，第一閘極線G31，第一虛設閘極線DG31，第二虛設閘極線DG32，第一鰭片321'，第二鰭片322'，第三鰭片323'，第四鰭片324'，第五鰭片325'，第一閘極線G31'，第一虛設閘極線DG31'和第二虛設閘極線DG32'。每個鰭片包括位於相鄰於與相應的閘極線G31或G31'的兩個相對側的源極區域(圖未示)和漏極區域(圖未示)。具體來說，源極區域或漏極區域可以是位於相對應的接觸C31或接觸C32，接觸C31'或接觸C32'與對應鰭片之間的摻雜區域，摻雜區域可以位於每個鰭片的對應位置的上方。
第一閘極線G31連接第一鰭片321，第二鰭片322，第三鰭片323，第四鰭片324和第五鰭片325。第一虛設閘極線DG31和第二虛設閘極線DG32也連接第一鰭片321，第二鰭片322，第三鰭片323，第四鰭片324和第五鰭片325，但第一虛設閘極線DG31和第二虛設閘極線DG32不與第一閘極線G31連接。例如，在相同的製造製程中，第一虛設閘極線DG31和第二虛設閘極線DG32可以由與第一閘極線G31的材料相同的材料製成。
第一閘極線G31'連接第一鰭片321'，第二鰭片322'，第三鰭片323'，第四鰭片324'和第五鰭片325'。第一虛設閘極線DG31'和第二虛設閘極線 DG32'也連接第一鰭片321'，第二鰭片322'，第三鰭片323'，第四鰭片324'和第五鰭片325'，但第一虛設閘極線DG31'和第二虛設閘極線DG32'不與第一閘極線G31'連接。例如，在相同的製造製程中，第一虛設閘極線DG31'和第二虛設閘極線DG32'可以由與第一閘極線G31'的材料相同的材料製成。
第一閘極線G31不與第一閘極線G31'直接連接，但是第一閘極線G31可以透過接觸C31/C32和C31'/C32'(當然還可以包括其他在圖中未示出的接線或導線)與第一閘極線G31'電連接。第一閘極線G31和第一閘極線G31'之間是否電連接可以根據需求設計，例如若需要透過同一閘極電壓對複數個不同的電晶體(例如電晶體M31，M32，M33，M34)進行控制，則可以將第一閘極線G31和第一閘極線G31'連接，否則可以不連接。接觸C31，C32，C31'和C32'可以包括在標準單元320中或積體電路300中。
每個標準單元320還包括第一電晶體M31，第二電晶體M32，第三電晶體M33和第四電晶體M34。第一電晶體M31(或第二電晶體M32)不與第三電晶體M33(或第四電晶體M34)直接連接，但是第一電晶體M31(或第二電晶體M32)可以透過接觸C31/C32和C31'/C32'電連接到第三電晶體M33(或者第四電晶體M34)。或者，第一電晶體M31(或第二電晶體M32)和第三電晶體M33(或第四電晶體M34)可以彼此電性隔離。
在一個實施例中，第一電晶體M31和第二電晶體M32都是例如NMOS或PMOS。第三電晶體M33和第四電晶體M34都是例如NMOS或PMOS。
第一電晶體M31包括第一鰭片321，第二鰭片322，第三鰭片323和第一閘極線G31的一部分，第二電晶體M32包括第三鰭片323，第四鰭片324，第五鰭片325和第一閘極線G31的其餘部分。第一電晶體M31和第二電晶體M32共用同一個鰭片，例如第三鰭片323。第三電晶體M33包括第一鰭片321'，第二鰭片322'，第三鰭片323'和閘極線G31'的一部分，第四電晶體M34 包括第三鰭片323'，第四鰭片324'，第五鰭片325'和第一閘極線G31'的其餘部分。第三電晶體M33和第四電晶體M34共用同一個鰭片，例如第三鰭片323'。
第一電晶體M31和第二電晶體M32的鰭片之間的間隔與第2圖的第一電晶體M21和第四電晶體M22的間隔相似或相同。類似地，第三電晶體M33和第四電晶體M34的鰭片之間的間隔可以與第一電晶體M31和第二電晶體M32的相似或相同。
近些年來，半導體的發展十分迅速，對半導體晶片有著越來越多樣的設計要求，例如集成度更高，半導體晶片中更多更複雜的佈線，並因為複雜的佈線使得閘極，源極/漏極接觸等的走線需要改變等。在先前技術中，為瞭解決這些問題，一般會對佈線的位置進行調整，然而這種方式費時且成本高。沒有人想到去透過對鰭片進行調整來解決上述問題，而本發明的發明人研究發現，在先前技術中，為了方便製造，一般都會將相同一個電晶體鰭片之間的間隔設置為相等，並且先前技術中一直採用鰭片間隔相等的方式。發明人思考到可能可以透過調整鰭片來方便佈線，解決上述問題。因此發明人另闢新徑，不斷的試驗和嘗試後，提出一種可從根本上解決上述問題的方式，即鰭片之間的間隔可以有不相等的，這樣可以透過調整鰭片之間的間隔，更加容易的佈線，並且更加容易的調整閘極，源極/漏極接觸等結構的位置，而減少佈線的干涉等情況，增加了電晶體及單元設計的靈活性。例如可以將更多的佈線佈置在鰭片之間間隔較大的對應位置。此外在較寬闊的區域佈線可以減少短路等情況的發生。另外在鰭片之間的間隔較大的位置，還可以增加鰭片，以增加電晶體的電流量，獲取更高的效能。可以理解的是，在本實施例中，一個電晶體中的複數個鰭片之間存在複數個不同的間隔，因此可以透過調整兩個鰭片之間的間隔來增加設計靈活性並防止電性短路。另外，每個積體電路100，200和300的每個鰭片的相對的兩個邊緣分別由兩條虛設閘極線覆蓋。也就是說，每個積體電路 100，200和300的每個鰭片的相對的兩個邊緣將不會延伸超出兩個對應的虛設閘極線。如上所述將鰭片限定在第一虛設閘極線DG11和第二虛設閘極線DG12之間將有利於電晶體結構和運轉的穩定。
儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的係，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。
100:積體電路
110:基板
120:標準單元
121:第一鰭片
122:第二鰭片
123:第三鰭片
124:第四鰭片
125:第五鰭片
126:第六鰭片
G11:第一閘極線
DG11:第一虛設閘極線
DG12:第二虛設閘極線
C11、C12:接觸
H11:第一間隔
H12:第二間隔
H13:第三間隔
H14:第四間隔
M11:第一電晶體
M12:第二電晶體

Claims (9)

  1. 一種積體電路，包括：基板；以及一個或複數個標準單元，形成在該基板上，其中每個標準單元包括第一鰭片，第二鰭片和第三鰭片，該第二鰭片位於該第一鰭片與該第三鰭片之間，並且該第一鰭片與該第二鰭片之間的第一間隔不等於該第二鰭片與該第三鰭片之間的第二間隔；其中該每個標準單元包括連接該第一鰭片，該第二鰭片和該第三鰭片的第一閘極線；其中該每個標準單元包括連接該第一鰭片，該第二鰭片和該第三鰭片的第一虛設閘極線和第二虛設閘極線，每個鰭片的兩個邊緣分別由該第一虛設閘極線和該第二虛設閘極線覆蓋，並且每個鰭片的兩個邊緣不會延伸超出該第一虛設閘極線和該第二虛設閘極線。
  2. 如申請專利範圍第1項所述的積體電路，其中該每個標準單元還包括第四鰭片，第五鰭片和第六鰭片，該第五鰭片位於該第四鰭片與該第六鰭片之間，並且在該第五鰭片與該第六鰭片之間的第三間隔不等於該第四鰭片與該第五鰭片之間的第四間隔；其中該每個標準單元包括第一電晶體和第二電晶體，該第一電晶體包括該第一鰭片，該第二鰭片和該第三鰭片，該第二電晶體包括該第四鰭片，該第五鰭片和該第六鰭片。
  3. 如申請專利範圍第1項所述的積體電路，其中該每個標準單元還包括該第四鰭片和該第五鰭片，該第四鰭片位於該第三鰭片與該第五鰭片之間，並且該第四鰭片與該第五鰭片之間的第三間隔不等於該第三鰭片與該第四鰭片之間的第四間隔。
  4. 如申請專利範圍第3項所述的積體電路，其中該第一間隔等於該第三間隔，並且該第二間隔等於該第四間隔。
  5. 如申請專利範圍第3項所述的積體電路，其中該每個標準單元包括兩個電晶體，該兩個電晶體共用該第一鰭片，該第二鰭片，該第三鰭片，該第四鰭片和該第五鰭片中的一個。
  6. 如申請專利範圍第3項所述的積體電路，其中該每個標準單元包括第六鰭片，第七鰭片，以及連接該第六鰭片與該第七鰭片的閘極線。
  7. 如申請專利範圍第6項所述的積體電路，其中該每個標準單元包括第八鰭片，第九鰭片，以及連接該第八鰭片與該第九鰭片的另一閘極線。
  8. 如申請專利範圍第3項所述的積體電路，其中該每個標準單元包括第一電晶體，第二電晶體，第三電晶體和第四電晶體；該每個標準單元還包括第六鰭片，第七鰭片，第八鰭片，第九鰭片和第十鰭片；該第一電晶體包括該第一鰭片，該第二鰭片和該第三鰭片，該第二電晶體包括該第三鰭片，該第四鰭片和該第五鰭片，該第三電晶體包括該第六鰭片，該第七鰭片和該第八鰭片，該第四電晶體包括該第八鰭片，該第九鰭片和該第十鰭片。
  9. 一種單元結構，包括：第一鰭片，第二鰭片和第三鰭片，設置在基板上；其中，該第二鰭片位於該第一鰭片與該第三鰭片之間，並且該第一鰭片與該第二鰭片之間的第一間隔不等於該第一鰭片與該第三鰭片之間的第二間隔；其中該單元結構包括連接該第一鰭片，該第二鰭片和該第三鰭片的第一閘極線；其中包括連接該第一鰭片，該第二鰭片和該第三鰭片的第一虛設閘極線和第二虛設閘極線，每個鰭片的兩個邊緣分別由該第一虛設閘極線和該第二虛設閘極線覆蓋，並且每個鰭片的兩個邊緣不會延伸超出該第一虛設閘極線和該第二虛設閘極線。
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