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TWI674661B - 半導體裝置及其製造方法 - Google Patents

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TWI674661B
TWI674661B TW105109142A TW105109142A TWI674661B TW I674661 B TWI674661 B TW I674661B TW 105109142 A TW105109142 A TW 105109142A TW 105109142 A TW105109142 A TW 105109142A TW I674661 B TWI674661 B TW I674661B
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semiconductor device
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TW105109142A
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李昇映
Seungyoung Lee
白尙訓
Sanghoon Baek
都楨湖
Jung-Ho Do
Original Assignee
南韓商三星電子股份有限公司
Samsung Electronics Co., Ltd.
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Application filed by 南韓商三星電子股份有限公司, Samsung Electronics Co., Ltd. filed Critical 南韓商三星電子股份有限公司
Publication of TW201715698A publication Critical patent/TW201715698A/zh
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Abstract

一種半導體裝置及其製造方法，所述半導體裝置包括： 基板；閘電極，位於所述基板上；絕緣層，位於所述閘電極上；第一下通路及第二下通路，位於所述絕緣層中；第一下金屬線及第二下金屬線，設置於所述絕緣層上且分別連接至所述第一下通路及所述第二下通路；以及第一上金屬線及第二上金屬線，設置於所述第一下金屬線及所述第二下金屬線上且分別連接至所述第一下金屬線及所述第二下金屬線。當在平面圖中觀察時，所述第一下通路與所述第二上金屬線交疊，且所述第二下通路與所述第一上金屬線交疊。

Description

半導體裝置及其製造方法 〔相關申請案的交叉參考〕
本申請案主張分別於2015年4月9日及2015年10月5日在韓國智慧財產局提出申請的韓國專利申請案第10-2015-0050150號及第10-2015-0139731號的優先權，所述韓國專利申請案的全部內容併入本案供參考。
根據本發明的設備及方法是有關於一種半導體裝置及其製造方法，且具體而言，是有關於一種包括場效電晶體(field effect transistor)的半導體裝置及設計其佈局的方法，以及製造所述半導體裝置的方法。
由於半導體裝置具有小型化、多功能、及/或低成本的特性，因此其在電子工業中被視為重要元件。半導體裝置可被分類成用於儲存資料的記憶體裝置、用於處理資料的邏輯裝置、及包括記憶體元件及邏輯元件兩者的混合裝置。為滿足對具有高速度 及/或低功耗的電子裝置的增長的需求，達成具有高可靠性、高效能、及/或多功能的半導體裝置是有利的。因此，半導體裝置的複雜度及/或積體密度正不斷增加。
一或多個示例性實施例提供一種半導體裝置，所述半導體裝置中設置有將下金屬線連接至上金屬線的內連線結構。
一或多個示例性實施例亦提供一種包括將上金屬圖案中的相鄰上金屬圖案彼此交換的操作的佈局設計方法、及一種使用藉由所述佈局設計方法所製備的佈局來製造半導體裝置的方法。
根據示例性實施例的態樣，提供一種半導體裝置，所述半導體裝置包括：基板；閘電極，與所述基板的主動圖案交叉；層間絕緣層，覆蓋所述主動圖案及所述閘電極；第一下通路，設置於所述層間絕緣層中並電性連接至所述主動圖案；第二下通路，設置於所述層間絕緣層中並電性連接至所述閘電極；第一下金屬線，設置於所述層間絕緣層上，所述第一下金屬線在第一方向上延伸且直接接觸所述第一下通路；第二下金屬線，設置於所述層間絕緣層上，所述第二下金屬線在所述第一方向上延伸且直接接觸所述第二下通路；第一上金屬線，設置於所述第一下金屬線及所述第二下金屬線上，所述第一上金屬線在與所述第一方向交叉的第二方向上延伸且電性連接至所述第一下金屬線；以及第二上金屬線，設置於所述第一下金屬線及所述第二下金屬線上， 所述第二上金屬線在所述第二方向上延伸且電性連接至所述第二下金屬線，其中當在平面圖中觀察時，所述第一下通路與所述第二上金屬線交疊且所述第二下通路與所述第一上金屬線交疊。
所述第二下金屬線的寬度可大於所述第一下金屬線的寬度。
所述裝置可更包括：第一上通路，設置於所述第一下金屬線與所述第一上金屬線之間，所述第一上通路電性連接所述第一下金屬線與所述第一上金屬線；以及第二上通路，設置於所述第二下金屬線與所述第二上金屬線之間，所述第二上通路電性連接所述第二下金屬線與所述第二上金屬線，其中當在平面圖中觀察時，所述第一上通路在所述第一方向上與所述第一下通路間隔開，且所述第二上通路在與所述第一方向相反的方向上與所述第二下通路間隔開。
所述裝置可更包括：第三下通路，設置於所述層間絕緣層中，所述第三下通路電性連接至所述基板的另一主動圖案；以及第三下金屬線，設置於所述層間絕緣層上，所述第三下金屬線在所述第一方向上延伸且直接接觸所述第三下通路，其中所述第三下金屬線電性連接至所述第一上金屬線，且當在平面圖中觀察時，所述第三下通路與所述第二上金屬線交疊。
當在所述平面圖中觀察時，所述第一下金屬線與所述第二下金屬線可位於實質上相同的高度，當在所述平面圖中觀察時，所述第一上金屬線與所述第二上金屬線可位於實質上相同的 高度，所述第一下金屬線與所述第二下金屬線可在所述第二方向上彼此間隔開，且所述第一上金屬線與所述第二上金屬線可在所述第一方向上彼此間隔開。
所述主動圖案可包括設置於所述閘電極的兩側的源極區及汲極區，且所述第一下通路可電性連接至所述源極區/所述汲極區中的至少一者。
所述裝置可更包括設置於所述基板中的裝置隔離層以界定所述主動圖案，其中所述主動圖案包括自所述裝置隔離層向上突出的上部部分。
根據另一示例性實施例的態樣，提供一種半導體裝置，所述半導體裝置包括：基板；多個電晶體，安置於所述基板上；第一層間絕緣層，覆蓋所述電晶體；第一下通路及第二下通路，設置於所述第一層間絕緣層中，所述第一下通路及所述第二下通路中的每一者均電性連接至所述電晶體中的至少一者；第一下金屬線，設置於所述第一層間絕緣層上，所述第一下金屬線在第一方向上延伸且直接接觸所述第一下通路；第二下金屬線，設置於所述第一層間絕緣層上，所述第二下金屬線在所述第一方向上延伸且直接接觸所述第二下通路；第二層間絕緣層，覆蓋所述第一下金屬線及所述第二下金屬線；第一上通路，設置於所述第二層間絕緣層中，所述第一上通路直接接觸所述第一下金屬線；第二上通路，設置於所述第二層間絕緣層中，所述第二上通路直接接觸所述第二下金屬線；第一上金屬線，設置於所述第二層間絕緣 層上，所述第一上金屬線在與所述第一方向交叉的第二方向上延伸且直接接觸所述第一上通路；以及第二上金屬線，設置於所述第二層間絕緣層上，所述第二上金屬線在所述第二方向上延伸且直接接觸所述第二上通路，其中當在平面圖中觀察時，所述第一上通路在所述第一方向上與所述第一下通路間隔開，且所述第二上通路在與所述第一方向相反的方向上與所述第二下通路間隔開。
所述第二下金屬線的寬度可大於所述第一下金屬線的寬度。
當在平面圖中觀察時，所述第一下通路可與所述第二上金屬線交疊且所述第二下通路可與所述第一上金屬線交疊。
當在平面圖中觀察時，所述第一下金屬線的端部部分及所述第二下金屬線的端部部分可被安置成平行於所述第二上金屬線。
所述第一下通路、所述第一下金屬線、及所述第一上通路可被安置成容許自與所述第一下通路連接的所述電晶體輸出的訊號經由所述第一下通路、所述第一下金屬線及所述第一上通路傳送至所述第一上金屬線。
所述第二上金屬線、所述第二上通路、所述第二下金屬線、及所述第二下通路可被安置成容許自所述第二上金屬線對與所述第二下通路連接的所述電晶體的閘極施加訊號。
根據另一示例性實施例的態樣，提供一種製造半導體裝 置的方法，所述方法包括：製備佈局圖案；使用所述佈局圖案製作光罩；以及使用所述光罩在基板上形成多個金屬線及多個通路，所述通路電性連接所述金屬線，其中所述製備所述佈局圖案包括：佈局第一通路圖案、第一下金屬圖案、及第一上金屬圖案，所述第一通路圖案位於所述第一下金屬圖案與所述第一上金屬圖案之間的交叉區域；佈局第二通路圖案、第二下金屬圖案、及第二上金屬圖案，所述第二通路圖案位於所述第二下金屬圖案與所述第二上金屬圖案之間的交叉區域；將所述第一通路圖案歸類成風險通路；以及將由所述第一通路圖案及所述第一上金屬圖案形成的群組與由所述第二通路圖案及所述第二上金屬圖案形成的另一群組交換。
所述第一下金屬圖案與所述第二下金屬圖案可在第一方向上彼此平行地延伸，且所述第一上金屬圖案與所述第二上金屬圖案可在與所述第一方向交叉的第二方向上彼此平行地延伸。
所述第一下金屬圖案的端部部分及所述第二下金屬圖案的端部部分可鄰近於佈局胞元的邊界，且所述將所述第一通路圖案歸類成所述風險通路可包括：當所述第一通路圖案鄰近於所述第一下金屬圖案的所述端部部分時，將所述第一通路圖案定義為所述風險通路。
所述第二下金屬圖案的寬度可大於所述第一下金屬圖案的寬度。
所述將所述第一通路圖案歸類成所述風險通路可包括： 當所述第一通路圖案的第一側與所述第一下金屬圖案的第二側之間的距離小於臨限距離時，將所述第一通路圖案定義為所述風險通路，且所述第一側與所述第二側被定位成彼此鄰近且彼此面對。
所述製備所述佈局圖案可更包括：佈局第三下金屬圖案及第三通路圖案，所述第三通路圖案位於所述第一上金屬圖案與所述第三下金屬圖案之間的交叉區域；以及將所述第三通路圖案歸類成所述風險通路，其中將由所述第一通路圖案及所述第三通路圖案以及所述第一上金屬圖案形成的群組與由所述第二通路圖案及所述第二上金屬圖案形成的所述另一群組交換。
當在平面圖中觀察時，所述第一下金屬圖案的端部部分與所述第二下金屬圖案的端部部分可被安置成鄰近於並平行於佈局胞元的邊界。
所述佈局所述第一下金屬圖案及所述第二下金屬圖案可包括：將下金屬線佈局成與佈局胞元交叉；以及將切割圖案佈局於所述下金屬線上，其中所述切割圖案用以將所述下金屬線中的至少一者劃分成多個所述下金屬圖案。
根據另一示例性實施例的態樣，提供一種製造半導體裝置的方法，所述方法包括：佈局多個在第一方向上延伸的下金屬線、以及多個下通路，所述多個下通路電性連接至所述下金屬線的下表面；佈局多個在與所述第一方向交叉的第二方向上延伸的上金屬線、以及多個上通路，所述多個上通路將所述上金屬線電性連接至所述下金屬線；自所述上通路中辨識風險通路；以及將 由連接至所述所辨識風險通路的第一上金屬線及連接至所述第一上金屬線的所述上通路形成的群組與由不連接至所述所辨識風險通路的第二上金屬線及連接至所述第二上金屬線的所述上通路形成的群組進行交換。
可將被安置成鄰近於下金屬線的端部部分的上通路辨識為所述風險通路。
可將被安置成鄰近於胞元邊界的上通路辨識為風險通路。
可將被安置成與下金屬線的端部部分相距臨限距離以內的上通路辨識為所述風險通路。
當對所述群組進行交換時，可維持所述下金屬線及所述下通路的佈局。
10‧‧‧中央處理單元
30‧‧‧工作記憶體
32‧‧‧佈局設計工具
34‧‧‧模擬工具
50‧‧‧輸入-輸出裝置
70‧‧‧儲存裝置
90‧‧‧系統互連器
100‧‧‧基板
110、120、130、140、150、160‧‧‧層間絕緣層
AF‧‧‧通道區
CA‧‧‧中間觸點
CB‧‧‧閘極觸點
CP‧‧‧覆蓋圖案
Cut‧‧‧切割圖案
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向
EN1、EN2、EN3、EN4‧‧‧端部部分
FN‧‧‧主動圖案
GE、GE1、GE2‧‧‧閘電極
GI‧‧‧閘極絕緣圖案
GP、GP1、GP2、GP3、GP4‧‧‧閘極圖案
GS‧‧‧閘極間隔壁
I-I’、II-II’、III-III’、IV-IV’、V-V’、VI-VI’‧‧‧線
L1‧‧‧第一距離
L2‧‧‧第二距離
M1、M11、M12、M13、M14、M15‧‧‧下金屬線
M21、M22、M23、M24‧‧‧上金屬圖案
ML11、ML12、ML13、ML14、ML15‧‧‧下金屬線
ML21、ML22、ML23、ML24‧‧‧上金屬線
NR‧‧‧主動區
PL1、PL2‧‧‧電源線
PR‧‧‧主動區
RE1‧‧‧第二側
RE2‧‧‧第四側
RE3‧‧‧第六側
S110、S120、S130、S140、S150、S121、S122、S123、S124、S125‧‧‧步驟
SD‧‧‧源極區/汲極區
SE1‧‧‧第一側
SE2‧‧‧第三側
SE3‧‧‧第五側
ST‧‧‧裝置隔離層
TS‧‧‧源極觸點/汲極觸點
V1、V11、V12、V13‧‧‧下通路圖案
V21、V22、V23、V24、V25、V26‧‧‧上通路圖案
V21r、V23r‧‧‧風險通路
VC11、VC12、VC13、VC14、VC15‧‧‧下通路
VC21、VC22、VC23、VC24、VC25、VC26‧‧‧上通路
Vt1、Vt2、Vt3‧‧‧電訊號
W1‧‧‧第一寬度
W2‧‧‧第二寬度
結合附圖閱讀以下對示例性實施例的說明，以上及/或其他示例性態樣將變得顯而易見且更易於理解，在附圖中：圖1是說明根據示例性實施例的用於執行半導體設計製程的電腦系統的方塊圖。
圖2是說明根據示例性實施例的一種設計半導體裝置的佈局並製作半導體裝置的方法的流程圖。
圖3是說明根據示例性實施例的圖2所示佈局設計方法的流程圖。
圖4至圖6是根據某些示例性實施例被呈現出以闡述一 種設計金屬佈局的方法的佈局圖案的平面圖。
圖7是說明根據示例性實施例的半導體裝置的立體圖。
圖8至圖10是根據某些示例性實施例被呈現出以闡述一種設計金屬佈局的方法的佈局圖案的平面圖。
圖11至圖13是根據某些示例性實施例被呈現出以闡述一種設計金屬佈局的方法的佈局圖案的平面圖。
圖14是說明根據示例性實施例的半導體裝置的立體圖。
圖15至圖18是根據某些示例性實施例被呈現出以闡述一種設計金屬佈局的方法的邏輯胞元佈局的平面圖。
圖19A及圖19B是說明根據某些示例性實施例的半導體裝置的剖視圖。
圖20A及圖20B是說明根據某些示例性實施例的半導體裝置的剖視圖。
現在將參照其中示出某些示例性實施例的附圖來更充分地闡述示例性實施例。然而，示例性實施例可實施為諸多不同形式，而不應被視為僅限於本文中所述的示例性實施例；確切而言，提供該些示例性實施例是為了使此揭露內容將透徹及完整，並將向此項技術中具有通常知識者充分傳達示例性實施例的概念。
應注意，該些圖旨在說明在某些示例性實施例中所使用的方法、結構、及/或材料的一般特性且旨在對以下所提供的書面 說明加以補充。然而，該些圖式並非按比例繪製且可能無法精確地反映任何給定示例性實施例的精確的結構性特性或效能特性，且不應被視為對示例性實施例所涵蓋的值或性質的範圍進行界定或限制。舉例而言，為清晰起見，可減小或誇大分子、層、區、及/或結構性元件的相對厚度及位置。在各圖式中使用相似或相同的參考編號旨在指示存在相似或相同的元件或特徵。
應理解，當稱一元件「連接」至或「耦合」至另一元件時，所述元件可直接連接至或耦合至所述另一元件，抑或可存在中間元件。相反，當稱一元件「直接連接」至或「直接耦合」至另一元件時，則不存在中間元件。本文中所用的用語「及/或」包括相關列出項其中一或多個項的任意及所有組合。用於闡述元件或層之間關係的其他用詞應以相同的方式進行解釋(例如，「位於...之間」相對於「直接位於...之間」、「臨近」相對於「直接臨近」、「位於...上」相對於「直接位於...上」)。
應理解，儘管本文中可能使用用語「第一」、「第二」等來闡述各種元件、組件、區、層、及/或區段，然而該些元件、組件、區、層、及/或區段不應受限於該些用語。該些用語僅用於區分各個元件、組件、區、層、或區段。因此，下文中所論述的「第一」元件、組件、區、層、或區段可被稱為「第二」元件、組件、區、層、或區段，而此並不背離示例性實施例的教示內容。
在本文中，為易於說明，可使用空間相對性用語，例如「在...之下」、「在...下面」、「下方的」、「在...之上」、「上方的」等 來闡述圖中所例示的一個元件或特徵與另一(其他)元件或特徵的關係。應理解，該些空間相對性用語旨在除圖中所繪示定向以外亦涵蓋所述裝置在使用或操作中的不同定向。舉例而言，若圖中的裝置被翻轉，則被闡述為在其他元件或特徵「下面」或「之下」的元件此時將被定向為在其他元件或特徵「之上」。因此，示例性用語「在...下面」可既涵蓋上方亦涵蓋下方的定向。所述裝置可具有其他定向(旋轉90度或處於其他定向)，且本文中所用的空間相對性描述語相應地進行解釋。
本文所用術語僅用於闡述特定示例性實施例，而並非旨在限制示例性實施例。除非上下文中清楚地另外指明，否則本文所用的單數形式「一」及「所述」旨在亦包括複數形式。更應理解，若在本文中使用用語「包括」、「包含」，則是用於指明所陳述特徵、整數、步驟、操作、元件、及/或組件的存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組的存在或添加。
除非另外定義，否則本文所用的全部用語(包括技術及科學用語)的含義皆與示例性實施例所屬技術領域中具有通常知識者所通常理解的含義相同。更應理解，用語(例如在常用字典中所定義的用語)應被解釋為具有與其在相關技術的上下文中的含義一致的含義，且除非本文中明確如此定義，否則不應將其解釋為具有理想化或過於正式的意義。
圖1是說明根據示例性實施例的用於執行半導體設計製 程的電腦系統的方塊圖。參照圖1，電腦系統可包括中央處理單元(central processing unit，CPU)10、工作記憶體30、輸入-輸出(input-output，I/O)裝置50、及儲存裝置70。在某些示例性實施例中，電腦系統可根據某些示例性實施例而被設置成用於執行佈局設計製程的定製系統的形式。此外，電腦系統可包括用以執行各種設計並檢查模擬程式的計算系統。
中央處理單元10可用以運行各種軟體(例如，應用程式、作業系統、及裝置驅動器)。舉例而言，中央處理單元10可用以運行加載於工作記憶體30上的作業系統。此外，中央處理單元10可用以運行作業系統上的各種應用程式。舉例而言，中央處理單元10可用以運行加載於工作記憶體30上的佈局設計工具32。
作業系統或應用程式可加載於工作記憶體30上。舉例而言，當電腦系統開始啟動操作時，根據啟動順序，儲存於儲存裝置70中的作業系統(operating system，OS)影像可加載於工作記憶體30上。在電腦系統中，全部輸入/輸出操作可由作業系統管理。相似地，可由使用者選擇或為基礎服務而提供的某些應用程式可加載於工作記憶體30上。舉例而言，根據某些示例性實施例，為佈局設計製程而製備的佈局設計工具32可自儲存裝置70加載於工作記憶體30上。
佈局設計工具32可提供針對特定佈局圖案改變偏置資料(biasing data)的功能；舉例而言，佈局設計工具32可用以容許特定佈局圖案具有與由設計規則所定義的形狀及位置不同的形狀 及位置。佈局設計工具32可用以在偏置資料的經改變的狀況下執行設計規則檢查(design rule check，DRC)。工作記憶體30可為揮發性記憶體裝置(例如，靜態隨機存取記憶體(static random access memory，SRAM)裝置或動態隨機存取記憶體(dynamic random access memory，DRAM)裝置)或非揮發性記憶體裝置(例如，相變隨機存取記憶體(PRAM)裝置、磁性隨機存取記憶體(MRAM)裝置、電阻式隨機存取記憶體(ReRAM)裝置、鐵電式隨機存取記憶體(FRAM)裝置、反或型快閃記憶體(NOR FLASH memory)裝置)中的一者或其組合。
此外，模擬工具34可加載於工作記憶體30中，以對所設計佈局資料執行光學近接修正(optical proximity correction，OPC)操作。
輸入-輸出(I/O)裝置50可用以控制使用者介面裝置的使用者輸入及輸出操作。舉例而言，輸入-輸出(I/O)裝置50可包括容許設計者輸入相關資訊的鍵盤或螢幕。藉由使用輸入-輸出(I/O)裝置50，設計者可接收關於將供施加經調整的操作特性的半導體區或資料路徑上的資訊。輸入-輸出(I/O)裝置50可用以顯示模擬工具34的進展狀態或製程結果。
儲存裝置70可充當電腦系統的儲存媒體。儲存裝置70可用以儲存應用程式、作業系統影像、及各種資料。儲存裝置70可被設置成記憶卡(例如，多媒體卡(MMC)、嵌入式多媒體卡(eMMC)、SD卡、及微SD卡等等)或硬碟驅動機(hard disk drive， HDD)中的一者的形式。儲存裝置70可包括具有大的記憶體容量的反及快閃記憶體(NAND FLASH memory)裝置。作為另一選擇，儲存裝置70可包括下一代非揮發性記憶體裝置(例如，PRAM、MRAM、ReRAM、或FRAM)或反或快閃記憶體裝置中的至少一者。在某些示例性實施例中，儲存裝置70可包括多種記憶體形式。舉例而言，儲存裝置70可包括記憶卡及硬碟驅動機等。
可提供系統互連器90來充當系統匯流排以在電腦系統中達成網路。中央處理單元10、工作記憶體30、輸入-輸出裝置50、及儲存裝置70可經由系統互連器90而彼此電性連接，且因此，資料可在其間進行交換。然而，系統互連器90並非僅限於上述配置；舉例而言，系統互連器90可更包括附加元件以提高資料通訊的效率。
圖2是說明根據示例性實施例的一種設計並製作半導體裝置的方法的流程圖。
參照圖2，(在步驟S110中)可執行半導體積體電路的高階設計製程，以使用參照圖1所述的電腦系統來產生高階說明(high level description)。舉例而言，在高階設計製程中，可以高階電腦語言(例如，C語言)對欲設計的積體電路進行闡述。可藉由暫存器轉移層次(register transfer level，RTL)編碼或模擬來更具體地闡述藉由高階設計製程所設計的電路。此外，可將由暫存器轉移層次所產生的碼轉換成網表(netlist)，且可將結果彼此組合以全面地闡述半導體裝置。可以模擬工具對所組合的示意性 電路進行驗證。在某些示例性實施例中，根據驗證操作的結果，可進一步執行調整操作。
(在步驟S120中)可執行佈局設計製程以在矽晶圓上達成半導體積體電路的邏輯完全形式(logically-complete form)。舉例而言，可根據在高階設計製程中製備的示意性電路或對應的網表來執行佈局設計製程。基於預定的設計規則，佈局設計製程可包括的對自胞元庫(cell library)提供的胞元進行放置及連接的路由操作。根據某些示例性實施例，佈局設計製程可包括提取關於至少一個通路圖案(例如，風險通路)的資訊的操作，所述通路圖案很可能具有製程風險。佈局設計製程可更包括將風險通路及和其連接的上金屬圖案與相鄰的通路圖案及和其連接的另一上金屬圖案進行交換的操作。
所述胞元庫可含有關於胞元的運作、速度、及功耗的資訊。可在佈局設計工具中界定在閘極高度中代表電路的佈局的胞元庫。此處，可製備所述佈局以界定或闡述構成將實際形成於矽晶圓上的電晶體及金屬線的圖案的形狀、位置、或尺寸。舉例而言，為了在矽晶圓上實際形成反相器電路，可製備或繪製圖案(例如，P通道金屬氧化物半導體(PMOS)、N通道金屬氧化物半導體(NMOS)、N-阱、閘電極、及位於其上的金屬線)的佈局。為達成圖案的此佈局，可選擇胞元庫中的反相器中的適合的一者或多者。此後，可執行將所選擇胞元彼此連接的路由操作。可在佈局設計工具中自動地或手動地執行該些操作。
在路由操作之後，可對佈局執行驗證操作，以檢查是否存在違犯給定的設計規則的一部分。在某些示例性實施例中，驗證操作可包括評估驗證項，例如設計規則檢查(DRC)、電性規則檢查(electrical rule check，ERC)、及佈局與示意圖比對(layout vs schematic，LVS)。可執行對設計規則檢查項的評估，以評估佈局是否滿足給定的設計規則。可執行對電性規則檢查項的評估，以評估在佈局中是否存在電性斷開的問題。可執行對佈局與示意圖比對項的評估，以評估所製備的佈局是否與閘極高度網表一致。
(在步驟S130中)可執行光學近接修正(OPC)操作。可執行光學近接修正操作，以修正在使用基於佈局而製作的光罩在矽晶圓上執行光刻製程(photolithography process)時可能發生的光學近接效應。所述光學近接效應可為在使用基於佈局所製作的光罩而進行的曝光製程中可能發生的非預期光學效應(例如折射或繞射)。在光學近接修正操作中，可對佈局進行修改以使所設計圖案與實際成形圖案之間的形狀差異減小，所述形狀差異可由光學近接效應造成。由於光學近接修正操作，佈局圖案的所設計形狀及位置可略有變化。
(在步驟S140中)可基於藉由光學近接修正操作而得到修改的佈局來產生光罩。一般而言，可藉由使用佈局圖案資料而對設置於玻璃基板上的鉻層進行圖案化來產生光罩。
(在步驟S150中)可使用光罩來製作半導體裝置。在實際製作過程中，可重複執行曝光操作及蝕刻操作，且因此，可在 半導體基板上依序形成在佈局設計製程中所界定的圖案。
圖3是說明根據示例性實施例的圖2所示佈局設計方法的實例的流程圖。圖4至圖6是根據某些示例性實施例的佈局圖案的平面圖，用以闡述一種設計金屬佈局的方法，且具體而言，闡述一種將上金屬圖案的位置進行互換的方法。舉例而言，圖4至圖6可說明將在半導體基板上依序形成的下通路、第一金屬層、上通路、及第二金屬層的佈局。
參照圖3及圖4，(在步驟S121中)可使用佈局設計工具來製備原始佈局。所述製備原始佈局可包括設置下通路圖案、下金屬圖案、上通路圖案、及上金屬圖案。如上所述，此製程可包括對自胞元庫提供的胞元進行放置。圖4可說明設置於所述胞元中的一者中的下通路圖案、下金屬圖案、上通路圖案、及上金屬圖案的實例。
下金屬圖案可包括第一下金屬圖案M11及第二下金屬圖案M12，上金屬圖案可包括第一上金屬圖案M21及第二上金屬圖案M22，下通路圖案可包括第一下通路圖案V11及第二下通路圖案V12，且上通路圖案可包括第一上通路圖案V21及第二上通路圖案V22。
可將第一上金屬圖案M21及第二上金屬圖案M22中的每一者界定成在第一方向D1上延伸的線形結構。可將第一下金屬圖案M11及第二下金屬圖案M12界定成在與第一方向D1交叉的第二方向D2上延伸的線形結構。作為實例，可將第二下金屬圖案 M12界定成自第二上金屬圖案M22延伸至第一上金屬圖案M21。可將第一下金屬圖案M11及第二下金屬圖案M12界定成分別具有端部部分EN1及端部部分EN2，端部部分EN1及端部部分EN2鄰近於第一上金屬圖案M21安置且彼此平行。換言之，第一下金屬圖案M11及第二下金屬圖案M12的端部部分EN1及端部部分EN2分別可如圖4所示實例中所示在方向D2上延伸超過上金屬圖案M21。可將第二下金屬圖案M12界定成具有端部部分EN3，端部部分EN3與端部部分EN2相對且被定位成鄰近於第二上金屬圖案M22。換言之，端部部分EN3可如圖4所示實例中所示在與方向D2相反的方向上延伸超過上金屬圖案M22。
第一下金屬圖案M11可在第一方向D1上具有第一寬度W1，且第二下金屬圖案M12可在第一方向D1上具有第二寬度W2。第二寬度W2可大於第一寬度W1。
可將第一下通路圖案V11安置於第一下金屬圖案M11下方。作為實例，當在平面圖中觀察時，第一下通路圖案V11可與第一上金屬圖案M21交疊。可將第二下通路圖案V12安置於第二下金屬圖案M12下方。作為實例，當在平面圖中觀察時，第二下通路圖案V12可與第二上金屬圖案M22交疊。
當在垂直剖面中觀察時，第一上通路圖案V21可夾置於第一下金屬圖案M11與第一上金屬圖案M21之間，且當在平面圖中觀察時，可與第一下金屬圖案M11及第一上金屬圖案M21交疊。換言之，當在平面圖中觀察時，第一上通路圖案V21可位於 第一下金屬圖案M11與第一上金屬圖案M21之間的交叉區域。當在垂直剖面中觀察時，第二上通路圖案V22可夾置於第二下金屬圖案M12與第二上金屬圖案M22之間，且當在平面圖中觀察時，可與第二下金屬圖案M12及第二上金屬圖案M22交疊。換言之，當在平面圖中觀察時，第二上通路圖案V22可位於第二下金屬圖案M12與第二上金屬圖案M22之間的交叉區域。
參照圖3及圖5，(在步驟S122中)可自上通路圖案V21及上通路圖案V22提取至少一個風險通路V21r。舉例而言，可對上通路圖案V21及上通路圖案V22中的每一者進行檢測，以判斷上通路圖案V21及V22在其相對於下金屬圖案M11及下金屬圖案M12的佈置方面是否具有製程風險，且若存在製程風險，則可將上通路圖案定義為風險通路。在某些示例性實施例中，可提取第一上通路圖案V21作為風險通路V21r。
作為上通路圖案V21及上通路圖案V22上的製程風險的實例，在上通路與位於其之下的下金屬線之間可發生短路風險。所述短路風險可由在形成上通路時可能發生的上通路與下金屬線之間的未對準造成。當將佈局設計成容許上通路圖案與下金屬圖案的端部部分間隔開小於臨限距離的距離時，可更易於引起製程風險。所述臨限距離可為預定的。
舉例而言，第一下金屬圖案M11的端部部分EN1可具有第一側SE1(參見圖5)。第一上通路圖案V21可具有與第一側SE1面對的第二側RE1。此處，第一側SE1與第二側RE1可彼此間隔 開第一距離L1。第一距離L1可被選擇成小於假設會發生製程風險的臨限距離。在此種情形中，第一上通路圖案V21可在其相對於第一下金屬圖案M11的佈置方面具有製程風險，且因此，可將第一上通路圖案V21歸類成風險通路V21r。若第一距離L1大於臨限距離，則可不將第一上通路圖案V21歸類成風險通路。
相比之下，可將第二下金屬圖案M12設置成具有相對大的寬度。因此，即使當第二下金屬圖案M12的端部部分EN3的第三側SE2與第二上通路圖案V22的第四側RE2間隔開相對小的距離時，仍可阻止或抑制第二上通路圖案V22遭受製程風險。
參照圖3及圖6，(在步驟S123中)可將第一上金屬圖案M21與第二上金屬圖案M22彼此交換。第一上通路圖案V21(例如，風險通路V21r)及第一上金屬圖案M21可構成將被移動至第二上金屬圖案M22的位置的單個群組。相似地，第二上通路圖案V22及第二上金屬圖案M22可構成將被移動至第一上金屬圖案M21的位置的單個群組。亦即，在對下通路圖案V11及下通路圖案V12以及下金屬圖案M11及下金屬圖案M12進行固定的同時，可將第一上金屬圖案M21及第一上通路圖案V21與第二上金屬圖案M22及第二上通路圖案V22進行交換。
在上述兩個群組彼此交換的情形中，風險通路V21r可不再具有製程風險。此乃因風險通路V21r與第一下金屬圖案M11的第一側SE1之間的距離增大至大於臨限距離的值。第二上通路圖案V22可仍定位於具有相對大的寬度的第二下金屬圖案M12 上，且因此，其可不具有製程風險。
根據上述示例性實施例，所述佈局設計方法可包括對上通路圖案及與其連接的上金屬執行交換操作，且此可使得在保留欲設置於上通路圖案下方的下圖案的原始佈局的同時高效地降低製程風險的可能性成為可能。此外，為了降低製程風險的可能性，無需增大下金屬圖案的尺寸及胞元的大小，且因此，可達成高度積體化的半導體裝置。
接下來，(在步驟S124中)可對經改變的佈局執行設計規則檢查(DRC)。可執行設計規則檢查，以檢測在已執行位置修正製程的風險通路中是否存在額外的製程風險。若不存在製程風險，則(在步驟S125中)可輸出自原始佈局而改變的佈局資料。
圖7是說明根據示例性實施例的半導體裝置的立體圖。舉例而言，圖7可為說明基於圖6所示佈局而形成的下通路、第一金屬層、上通路、及第二金屬層的立體圖。
參照圖7，第一下金屬線ML11及第二下金屬線ML12可被設置成在第二方向D2上延伸。第一下金屬線ML11與第二下金屬線ML12可被設置於實質上相同的高度。第一下金屬線ML11及第二下金屬線ML12可被設置成分別具有彼此鄰近地安置且彼此平行的端部部分EN1及端部部分EN2。作為實例，端部部分EN1及端部部分EN2可被安置成鄰近於胞元的邊界。第二下金屬線ML12可具有與端部部分EN2相對的端部部分EN3。當在第一方向D1上量測時，第一下金屬線ML11可被設置成具有較第二下金 屬線ML12的寬度小的寬度。第一方向D1可被選擇成與第二方向D2交叉，且第一方向D1及第二方向D2兩者可被選擇成平行於基板的頂面。
第一下通路VC11可安置於第一下金屬線ML11下方並直接接觸第一下金屬線ML11，且第二下通路VC12可安置於第二下金屬線ML12下方並直接接觸第二下金屬線ML12。第一下通路VC11可鄰近於第一下金屬線ML11的端部部分EN1，且第二下通路VC12可鄰近於第二下金屬線ML12的相對的端部部分EN3。作為實例，第一下通路VC11與第一下金屬線ML11可彼此連接以形成為一體，且第二下通路VC12與第二下金屬線ML12可彼此連接以形成為一體。
第一上通路VC21可安置於第一下金屬線ML11上並直接接觸第一下金屬線ML11，且第二上通路VC22可安置於第二下金屬線ML12上並直接接觸第二下金屬線ML12。第二上通路VC22可鄰近於第二下金屬線ML12的端部部分EN2。當在平面圖中觀察時，第一上通路VC21可在與第二方向D2相反的方向上與第一下通路VC11間隔開。相比之下，第二上通路VC22可在第二方向D2上與第二下通路VC12間隔開。
第一上金屬線ML21及第二上金屬線ML22可分別設置於第一上通路VC21及第二上通路VC22上並直接接觸第一上通路VC21及第二上通路VC22。第一上金屬線ML21與第二上金屬線ML22可位於實質上相同的高度。第一上金屬線ML21與第二上金 屬線ML22可彼此平行地延伸或在第一方向D1上延伸。作為實例，第一上通路VC21與第一上金屬線ML21可彼此連接以形成為一體，且第二上通路VC22與第二上金屬線ML22可彼此連接以構成為一體。
在某些示例性實施例中，當在平面圖中觀察時，第一下通路VC11可與第二上金屬線ML22交疊，且第二下通路VC12可與第一上金屬線ML21交疊。第一下通路VC11可電性連接至基板的主動圖案FN，且第二下通路VC12可電性連接至與主動圖案FN交叉的閘電極GE。因此，第一電訊號Vt1(例如，輸出訊號)可經由第一上金屬線ML21、第一上通路VC21、第一下金屬線ML11、及第一下通路VC11而輸入至主動圖案FN或自主動圖案FN輸出。第二電訊號Vt2可經由第二上金屬線ML22、第二上通路VC22、第二下金屬線ML12、及第二下通路VC12而輸入至閘電極GE或自閘電極GE輸出。
在根據某些示例性實施例的半導體裝置中，第一電訊號Vt1或第二電訊號Vt2可經由不與垂直方向(例如，第三方向D3)平行的筆直路徑而被傳送。舉例而言，如圖7中所示，第一電訊號Vt1及第二電訊號Vt2可經由以平行但相互交叉的方式構造的各自路徑而被傳送。此乃因，如上所述，在佈局設計製程中交換操作是對上通路圖案及上金屬圖案執行。
圖8至圖10是根據某些示例性實施例的佈局圖案的平面圖，用以闡述一種設計金屬佈局的方法，且具體而言，闡述一種 將上金屬圖案的位置進行互換的方法。在以下說明中，先前參照圖4至圖6所闡述的元件可藉由相似或相同的參考編號來辨識，且不再對其予以贅述。
參照圖8，第二下金屬圖案M12可具有與第一下金屬圖案M11實質上相同的寬度。第二下金屬圖案M12可在第二方向D2上伸長。舉例而言，第二下金屬圖案M12可在第二方向D2上伸長超過第一下金屬圖案M11的端部部分EN1。
參照圖9，第一上通路圖案V21可具有製程風險且可被歸類成風險通路V21r。
參照圖10，可將第一上金屬圖案M21及第一上通路圖案V21(即，風險通路V21r)與第二上金屬圖案M22及第二上通路圖案V22進行交換。在此種情形中，由於第二下金屬圖案M12在第二方向D2上長於第一下金屬圖案M11，因此可執行所述交換以使得第二上通路圖案V22能夠不具有製程風險。
圖11至圖13是根據某些示例性實施例的佈局圖案的平面圖，用以闡述一種設計金屬佈局的方法，且具體而言，闡述一種將上金屬圖案的位置進行互換的方法。在以下說明中，先前參照圖4至圖6所闡述的元件可藉由相似或相同的參考編號來辨識，且不再對其予以贅述。
參照圖11，在圖4所示原始佈局中，下金屬圖案可更包括第三下金屬圖案M13，下通路圖案可更包括第三下通路圖案V13，且上通路圖案可更包括第三上通路圖案V23。
第三下金屬圖案M13可與第一下金屬圖案M11及第二下金屬圖案M12平行地延伸，且可在第二方向D2上延伸。第三下金屬圖案M13可具有與第一下金屬圖案M11實質上相同的寬度。第三下金屬圖案M13可包括端部部分EN4，端部部分EN4被安置成靠近並平行於第一下金屬圖案M11及第二下金屬圖案M12的端部部分EN1及端部部分EN2。
第三下通路圖案V13可安置於第三下金屬圖案M13下方。作為實例，當在平面圖中觀察時，第三下通路圖案V13可與第一上金屬圖案M21交疊。
當在垂直剖面中觀察時，第三上通路圖案V23可夾置於第三下金屬圖案M13與第一上金屬圖案M21之間，且當在平面圖中觀察時，可與第三下金屬圖案M13及第一上金屬圖案M21交疊。換言之，第三上通路圖案V23可位於第三下金屬圖案M13與第一上金屬圖案M21之間的交叉區域。
參照圖12，可將第三上通路圖案V23歸類成額外風險通路V23r。舉例而言，可將第三下金屬圖案M13設置成具有帶有第五側SE3的端部部分EN3。第三上通路圖案V23可具有與第五側SE3面對的第六側RE3。第五側SE3與第六側RE3可彼此間隔開第二距離L2。可將第二距離L2選擇成小於假設會發生製程風險的臨限距離。
參照圖13，可將第一上金屬圖案M21以及第一上通路圖案V21及第三上通路圖案V23(例如，風險通路V21r及風險通路 V23r)與第二上金屬圖案M22及第二上通路圖案V22進行交換。因此，如先前參照圖6所述，可降低風險通路V21r及風險通路V23r處的製程風險。
圖14是說明根據某些示例性實施例的半導體裝置的立體圖。舉例而言，圖14可為說明基於圖13所示佈局而形成的下通路、第一金屬層、上通路、及第二金屬層的立體圖。在以下說明中，先前參照圖7所闡述的元件可藉由相似或相同的參考編號來辨識，且不再對其予以贅述。
參照圖14，可另外設置第三下金屬線ML13以在第二方向D2上延伸。第三下金屬線ML13可位於與第一下金屬線ML11及第二下金屬線ML12實質上相同的高度。第三下金屬線ML13可包括端部部分EN4，端部部分EN4平行於第一下金屬線ML11及第二下金屬線ML12的端部部分EN1及端部部分EN2安置。
第三下通路VC13可安置於第三下金屬線ML13下方並直接接觸第三下金屬線ML13。第三下通路VC13可鄰近於第三下金屬線ML13的端部部分EN4。作為實例，第三下通路VC13與第三下金屬線ML13可彼此連接以形成為一體。
第三上通路VC23可安置於第三下金屬線ML13上並直接接觸第三下金屬線ML13。當在平面圖中觀察時，第三上通路VC23可在與第二方向D2相反的方向上與第三下通路VC13間隔開。
第一上金屬線ML21可安置於第三上通路VC23上並直接接觸第三上通路VC23。作為實例，第一上金屬線ML21可自第一 上通路VC21延伸至第三上通路VC23，藉此連接第一上通路VC21與第三上通路VC23。第三上通路VC23、第一上通路VC21、及第一上金屬線ML21可被形成以構成為一體。
在某些示例性實施例中，當在平面圖中觀察時，第三下通路VC13可與第二上金屬線ML22交疊。此外，第三下通路VC13可電性連接至基板的主動圖案中的至少一者。因此，第三電訊號Vt3(例如，輸出訊號)可經由第一上金屬線ML21、第三上通路VC23、第三下金屬線ML13、及第三下通路VC13而輸入至主動圖案FN或自主動圖案FN輸出。在第一電訊號Vt1被施加至第一上金屬線ML21的情形中，第一電訊號Vt1及第三電訊號Vt3中的每一者或兩者可輸入至主動圖案FN或自主動圖案FN輸出。
圖15至圖18是根據某些示例性實施例進行說明以闡述一種設計金屬佈局的方法的邏輯胞元佈局的平面圖。舉例而言，圖15至圖18可說明將在邏輯胞元上依序形成的下通路、第一金屬層、上通路、及第二金屬層的佈局。在以下說明中，先前參照圖4至圖6所闡述的元件可藉由相似或相同的參考編號來辨識，且不再對其予以贅述。
參照圖15，可在包括閘極圖案GP的佈局圖案以及主動區PR及主動區NR上設置第一金屬佈局，以界定第一金屬層。主動區PR及主動區NR可包括P通道金屬氧化物半導體場效電晶體(PMOSFET)區及N通道金屬氧化物半導體場效電晶體(NMOSFET)區。主動圖案FN可設置於主動區PR及主動區NR 中的每一者上且可在第二方向D2上彼此平行地延伸。閘極圖案GP可在與第二方向D2交叉的第一方向D1上延伸，且可與主動圖案FN交叉。作為實例，閘極圖案GP可包括第一閘極圖案GP1至第四閘極圖案GP4。
第一金屬佈局可包括下金屬線M1以及第一電源線PL1及第二電源線PL2。下金屬線M1與第一電源線PL1及第二電源線PL2可彼此平行地延伸且在第二方向D2上延伸。此處，位於主動區PR與主動區NR之間的下金屬線M1中的一者可具有較其餘下金屬線M1大的寬度。
下通路圖案V1可安置於下金屬線M1下方，以界定將設置於第一金屬層下方的下通路。可將所述下通路設置成容許第一金屬層電性連接至以下將闡述的閘電極及主動圖案。
參照圖16，可根據對應的邏輯胞元的性質而在第一金屬佈局上設置切割圖案Cut，以切割下金屬線M1。為便於說明，省略主動圖案FN及下通路圖案V1。
作為實例，可在邏輯胞元的邊界處設置切割圖案Cut中的某些切割圖案，以界定下金屬線M1中的每一者的形狀。可將其餘切割圖案Cut設置成將下金屬線M1中的一者劃分成多個圖案。
參照圖17，可藉由切割圖案Cut而由第一金屬佈局的下金屬線M1來形成多個下金屬圖案。作為實例，下金屬圖案可包括第一下金屬圖案M11至第五下金屬圖案M15。可將第二下金屬圖案M12、第四下金屬圖案M14、及第五下金屬圖案M15設置成具 有較其餘下金屬圖案大的寬度。然而，可將第二下金屬圖案M12、第四下金屬圖案M14、及第五下金屬圖案M15設置成在第二方向D2上較其餘下金屬圖案短。
此後，可在第一金屬佈局上設置第二金屬佈局，以界定第二金屬層。所述第二金屬佈局可包括在與第二方向D2交叉的第一方向D1上延伸並具有線形形狀的上金屬圖案。舉例而言，上金屬圖案可包括第一上金屬圖案M21至第四上金屬圖案M24。
可在第一金屬佈局與第二金屬佈局之間設置上通路圖案，以在第一金屬佈局與第二金屬佈局之間界定電連接路徑。作為實例，上通路圖案可包括第一上通路圖案V21至第六上通路圖案V26。舉例而言，可在第一下金屬圖案M11與第一上金屬圖案M21之間設置第一上通路圖案V21，可在第二下金屬圖案M12與第二上金屬圖案M22之間設置第二上通路圖案V22，可在第三下金屬圖案M13與第一上金屬圖案M21之間設置第三上通路圖案V23，可在第一下金屬圖案M11與第四上金屬圖案M24之間設置第四上通路圖案V24，可在第四下金屬圖案M14與第三上金屬圖案M23之間設置第五上通路圖案V25，且可在第三下金屬圖案M13與第四上金屬圖案M24之間設置第六上通路圖案V26。
參照圖18，可將第一上通路圖案V21及第三上通路圖案V23安置成鄰近於邏輯胞元的邊界，因而具有如先前參照圖12及圖13所闡述的製程風險。因此，如圖18中的雙箭頭所示，可將由第一上通路圖案V21及第三上通路圖案V23以及第一上金屬圖 案M21形成的群組與由第二上通路圖案V22及第二上金屬圖案M22形成的另一群組進行交換。
相比之下，在第四上通路圖案V24及第六上通路圖案V26中存在製程風險的可能性可為低的，乃因第四上通路圖案V24及第六上通路圖案V26與第一下金屬圖案M11的端部部分及第三下金屬圖案M13的端部部分充分地間隔開，且因此，第四上通路圖案V24的位置及第六上通路圖案V26的位置可為固定的。此外，由於第五上通路圖案V25安置於具有相對大的寬度的第四下金屬圖案M14上，因此在第五上通路圖案V25中存在製程風險的可能性可非常低。
圖19A及圖19B是說明根據某些示例性實施例的半導體裝置的剖視圖。舉例而言，圖19A可為沿圖18所示的線I-I’及線II-II’截取的剖視圖，且圖19B可為沿圖18所示的線III-III’截取的剖視圖。此外，圖19A及圖19B說明可基於先前參照圖18所闡述的佈局而製造的半導體裝置的實例。
圖19A及圖19B所示半導體裝置可包括若干圖案，所述若干圖案中的每一者使用佈局圖案藉由光刻製程而實際形成於半導體基板上。半導體裝置的此種圖案可不等同於所述佈局圖案，乃因佈局圖案是在設計操作中所定義的或以資料的形式定義的元件。
參照圖18、圖19A、及圖19B，裝置隔離層ST可設置於基板100中或設置於基板100上，以界定主動圖案FN。在某些示 例性實施例中，裝置隔離層ST可形成於基板100的上部部分中。作為實例，基板100可為矽晶圓、鍺晶圓、或絕緣體上覆矽(silicon-on-insulator，SOI)晶圓。裝置隔離層ST可由氧化矽層形成或可包括氧化矽層。
主動圖案FN可被形成為在與基板100的頂面平行的第二方向D2上延伸。主動圖案FN可在與第二方向D2交叉的第一方向D1上排列。在某些示例性實施例中，主動圖案FN中的每一者可包括充當鰭片式主動區的上部部分。舉例而言，鰭片式主動區可形成於裝置隔離層ST之間，以具有向上突出的形狀。
閘電極GE可設置於主動圖案FN上，以與主動圖案FN交叉並在第一方向D1上延伸。閘電極GE可包括第一閘電極GE1及第二閘電極GE2，第一閘電極GE1及第二閘電極GE2可分別對應於圖18所示的第一閘極圖案GP1及第二閘極圖案GP2。
閘極絕緣圖案GI可設置於第一閘電極GE1及第二閘電極GE2中的每一者的下方，且閘極間隔壁GS可設置於第一閘電極GE1及第二閘電極GE2中的每一者的兩側。此外，覆蓋圖案CP可被設置成覆蓋第一閘電極GE1及第二閘電極GE2中的每一者的頂面。然而，覆蓋圖案CP可被部分地移除以暴露出第一閘電極GE1的一部分，藉此使得閘極觸點CB能夠連接至第一閘電極GE1。
第一閘電極GE1及第二閘電極GE2可包含經摻雜半導體、金屬、或導電材料中的至少一者。閘極絕緣圖案GI可包括氧 化矽層、氮氧化矽層、或高k介電層(high-k dielectric layer)中的至少一者，所述高k介電層的介電常數(dielectric constant)高於氧化矽層的介電常數。覆蓋圖案CP及閘極間隔壁GS中的每一者或至少一者可包括氧化矽層、氮化矽層、或氮氧化矽層中的至少一者。
源極區/汲極區SD可設置於主動圖案FN的位於第一閘電極GE1及第二閘電極GE2中的每一者的兩側的部分上或設置於所述部分中。主動圖案可包括分別位於第一閘電極GE1及第二閘電極GE2下方且夾置於源極區/汲極區SD之間的部分(例如，鰭片部分)，且所述鰭片部分可充當電晶體的通道區AF。
源極區/汲極區SD可為藉由選擇性磊晶成長製程(selective epitaxial growth process)而生長的磊晶圖案。源極區/汲極區SD可包括與基板100的半導體元件不同的半導體元件。作為實例，源極區/汲極區SD可由晶格常數(lattice constant)不同於(例如，大於或小於)基板100的半導體材料形成或包含所述半導體材料。因此，源極區/汲極區SD可對通道區AF施以壓應力或張應力。
第一層間絕緣層110至第六層間絕緣層160可設置於基板100上以覆蓋第一閘電極GE1及第二閘電極GE2。第一層間絕緣層110至第六層間絕緣層160中的每一者可由氧化矽層或氮氧化矽層形成或包括氧化矽層或氮氧化矽層。
源極觸點/汲極觸點TS可設置於第一閘電極GE1與第二 閘電極GE2之間以穿過第一層間絕緣層110。源極觸點/汲極觸點TS可直接耦合至且電性連接至源極區/汲極區SD。中間觸點CA可設置於第二層間絕緣層120中以直接接觸源極觸點/汲極觸點TS。此外，閘極觸點CB可設置於第一閘電極GE1上並直接耦合至第一閘電極GE1。
第一下通路VC11及第二下通路VC12可設置於第二層間絕緣層120上及第三層間絕緣層130中。第一下通路VC11及第二下通路VC12可對應於先前參照圖15所闡述的下通路圖案V1。第一下通路VC11可耦合至中間觸點CA，且第二下通路VC12可耦合至閘極觸點CB。
第一金屬層可設置於第三層間絕緣層130上及第四層間絕緣層140中。第一金屬層可包括第一下金屬線ML11、第二下金屬線ML12、及第三下金屬線ML13。第一下金屬線ML11、第二下金屬線ML12、及第三下金屬線ML13可分別對應於圖18所示第一下金屬圖案M11、第二下金屬圖案M12、及第三下金屬圖案M13。
作為實例，第一下金屬線ML11可經由第一下通路VC11、中間觸點CA、及源極觸點/汲極觸點TS而電性連接至源極區/汲極區。第二下金屬線ML12可經由第二下通路VC12及閘極觸點(CB)而電性連接至第一閘電極GE1。
第一上通路VC21至第三上通路VC23可設置於第四層間絕緣層140上及第五層間絕緣層150中。第一上通路VC21至第三 上通路VC23可分別對應於圖18所示第一上通路圖案V21至第三上通路圖案V23。
第二金屬層可設置於第六層間絕緣層160中及第五層間絕緣層150上。第二金屬層可包括第一上金屬線ML21及第二上金屬線ML22。第一上金屬線ML21及第二上金屬線ML22可分別對應於參照圖18所闡述的第一上金屬圖案M21及第二上金屬圖案M22。
作為實例，第一上金屬線ML21可經由第一上通路VC21而電性連接至第一下金屬線ML11。第二上金屬線ML22可經由第二上通路VC22而電性連接至第二下金屬線ML12。
第一金屬層及第二金屬層可藉由參照圖2所闡述的設計方法及製造方法而形成。舉例而言，可藉由用於半導體積體電路的高階設計製程及佈局設計製程來製備參照圖18所闡述的第一金屬佈局及第二金屬佈局。此後，可執行光學近接修正以製備經修改的金屬佈局，且可基於所述經修改的金屬佈局來製作光罩。
所述形成第一金屬層可包括在第四層間絕緣層140上形成光阻劑圖案，所述光阻劑圖案的位置及形狀由第一金屬佈局界定。舉例而言，可在第四層間絕緣層140上形成光阻劑層。此後，可使用基於第一金屬佈局所製作的光罩而在光阻劑層上執行曝光製程，且接下來，可在光阻劑層上執行顯影製程。因此，可形成光阻劑圖案。在某些示例性實施例中，可將光阻劑圖案形成為具有用於界定金屬線孔的開口。
此後，可使用光阻劑圖案作為蝕刻遮罩來蝕刻第四層間絕緣層140，以形成金屬線孔。接下來，可藉由以導電材料填充金屬線孔來形成第一下金屬線ML11至第三下金屬線ML13。導電材料可由金屬材料(例如，銅)形成或包含金屬材料(例如，銅)。
第二金屬層可藉由與用於第一金屬層的方法相似的方法而形成。下通道及上通道亦可藉由與用於第一金屬層的方法相似的方法而形成。
圖20A及圖20B是說明根據某些示例性實施例的半導體裝置的剖視圖。舉例而言，圖20A可為沿圖18所示的線IV-IV’及線V-V’截取的剖視圖，且圖20B可為沿圖18所示的線VI-VI’截取的剖視圖。此外，圖20A及20B說明可基於先前參照圖18所闡述的佈局而製造的半導體裝置的實例。在以下說明中，先前參照圖19A及圖19B所闡述的元件可藉由相似或相同的參考編號來辨識，且不再對其予以贅述。
參照圖18、圖20A、及圖20B，第三下通路VC13、第四下通路VC14、及第五下通路VC15可設置於第三層間絕緣層130中。第三下通路VC13、第四下通路VC14、及第五下通路VC15可對應於參照圖15所闡述的下通路圖案V1。第三下通路VC13及第五下通路VC15可分別耦合至中間觸點CA，且第四下通路VC14可耦合至閘極觸點CB。
第一金屬層可設置於第四層間絕緣層140中。除第一下金屬線ML11至第三下金屬線ML13以外，第一金屬層可更包括第 四下金屬線ML14及第五下金屬線ML15。第四下金屬線ML14及第五下金屬線ML15可分別對應於圖18所示第四下金屬圖案M14及第五下金屬圖案M15。
第四上通路VC24至第六上通路VC26可設置於第五層間絕緣層150中。第四上通路VC24至第六上通路VC26可分別對應於圖18所示第四上通路圖案V24至第六上通路圖案V26。
第二金屬層可設置於第五層間絕緣層150上及第六層間絕緣層160中。除第一上金屬線ML21及第二上金屬線ML22以外，第二金屬層可更包括第三上金屬線ML23及第四上金屬線ML24。第三上金屬線ML23及第四上金屬線ML24可分別對應於圖18所示第三上金屬圖案M23及第四上金屬圖案M24。
與參照圖19A及圖19B所述者不同，第三下通路VC13、第一下金屬線ML11、第四上通路VC24、及第四上金屬線ML24可在垂直方向上直接堆疊或徑直地堆疊。第四下通路VC14、第四下金屬線ML14、第五上通路VC25、及第三上金屬線ML23可在垂直方向上直接堆疊或徑直地堆疊。第五下通路VC15、第三下金屬線ML13、第六上通路VC26、及第四上金屬線ML24可在垂直方向上直接堆疊或徑直地堆疊。在垂直方向上進行此徑直排列的原因在於：與第一上金屬圖案M21及第二上金屬圖案M22不同，第三上金屬圖案M23及第四上金屬圖案M24不彼此交換。
揭露一種包含交換操作的佈局設計方法。根據某些示例性實施例，可執行交換操作以使上金屬圖案中相鄰的上金屬圖案 彼此交換。藉由佈局設計方法而製備的佈局可用於製造半導體裝置。可執行交換操作以使下伏通路圖案彼此交換，且此交換可使得有效地降低製程風險成為可能。此外，由於無需改變胞元的大小，因此可達成高度積體化的半導體裝置。
在使用佈局設計方法來製造半導體裝置的情形中，可經由以平行但相互交叉的方式構造的相應路徑而對上金屬線中的相鄰上金屬線施加電訊號。
儘管已具體示出並闡述了某些示例性實施例，然而此項技術中具有通常知識者應理解，可對其作出形式及細節上的各種變化，而此並不背離隨附申請專利範圍的精神及範圍。

Claims (25)

  1. 一種半導體裝置，包括： 基板； 閘電極，與所述基板的主動圖案交叉； 層間絕緣層，覆蓋所述主動圖案及所述閘電極； 第一下通路，設置於所述層間絕緣層中並電性連接至所述主動圖案； 第二下通路，設置於所述層間絕緣層中並電性連接至所述閘電極； 第一下金屬線，設置於所述層間絕緣層上，所述第一下金屬線在第一方向上延伸且直接接觸所述第一下通路； 第二下金屬線，設置於所述層間絕緣層上，所述第二下金屬線在所述第一方向上延伸且直接接觸所述第二下通路； 第一上金屬線，設置於所述第一下金屬線及所述第二下金屬線上，所述第一上金屬線在與所述第一方向交叉的第二方向上延伸且電性連接至所述第一下金屬線；以及 第二上金屬線，設置於所述第一下金屬線及所述第二下金屬線上，所述第二上金屬線在所述第二方向上延伸且電性連接至所述第二下金屬線， 其中當在平面圖中觀察時，所述第一下通路與所述第二上金屬線交疊且所述第二下通路與所述第一上金屬線交疊。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第二下金屬線的寬度大於所述第一下金屬線的寬度。
  3. 如申請專利範圍第1項所述的半導體裝置，更包括： 第一上通路，設置於所述第一下金屬線與所述第一上金屬線之間，所述第一上通路電性連接所述第一下金屬線與所述第一上金屬線；以及 第二上通路，設置於所述第二下金屬線與所述第二上金屬線之間，所述第二上通路電性連接所述第二下金屬線與所述第二上金屬線， 其中當在平面圖中觀察時，所述第一上通路在所述第一方向上與所述第一下通路間隔開，且所述第二上通路在與所述第一方向相反的方向上與所述第二下通路間隔開。
  4. 如申請專利範圍第1項所述的半導體裝置，更包括： 第三下通路，設置於所述層間絕緣層中，所述第三下通路電性連接至所述基板的另一主動圖案；以及 第三下金屬線，設置於所述層間絕緣層上，所述第三下金屬線在所述第一方向上延伸且直接接觸所述第三下通路， 其中所述第三下金屬線電性連接至所述第一上金屬線，且 當在平面圖中觀察時，所述第三下通路與所述第二上金屬線交疊。
  5. 如申請專利範圍第1項所述的半導體裝置，其中當在所述平面圖中觀察時，所述第一下金屬線與所述第二下金屬線位於實質上相同的高度， 當在所述平面圖中觀察時，所述第一上金屬線與所述第二上金屬線位於實質上相同的高度， 所述第一下金屬線與所述第二下金屬線在所述第二方向上彼此間隔開，且 所述第一上金屬線與所述第二上金屬線在所述第一方向上彼此間隔開。
  6. 如申請專利範圍第1項所述的半導體裝置，其中所述主動圖案包括設置於所述閘電極的兩側的源極區及汲極區，且 所述第一下通路電性連接至所述源極區/所述汲極區中的至少一者。
  7. 如申請專利範圍第1項所述的半導體裝置，更包括設置於所述基板中的裝置隔離層以界定所述主動圖案， 其中所述主動圖案包括自所述裝置隔離層向上突出的上部部分。
  8. 一種半導體裝置，包括： 基板； 多個電晶體，安置於所述基板上； 第一層間絕緣層，覆蓋所述電晶體； 第一下通路及第二下通路，設置於所述第一層間絕緣層中，所述第一下通路及所述第二下通路中的每一者均電性連接至所述電晶體中的至少一者； 第一下金屬線，設置於所述第一層間絕緣層上，所述第一下金屬線在第一方向上延伸且直接接觸所述第一下通路； 第二下金屬線，設置於所述第一層間絕緣層上，所述第二下金屬線在所述第一方向上延伸且直接接觸所述第二下通路； 第二層間絕緣層，覆蓋所述第一下金屬線及所述第二下金屬線； 第一上通路，設置於所述第二層間絕緣層中，所述第一上通路直接接觸所述第一下金屬線； 第二上通路，設置於所述第二層間絕緣層中，所述第二上通路直接接觸所述第二下金屬線； 第一上金屬線，設置於所述第二層間絕緣層上，所述第一上金屬線在與所述第一方向交叉的第二方向上延伸且直接接觸所述第一上通路；以及 第二上金屬線，設置於所述第二層間絕緣層上，所述第二上金屬線在所述第二方向上延伸且直接接觸所述第二上通路， 其中當在平面圖中觀察時，所述第一上通路在所述第一方向上與所述第一下通路間隔開，且所述第二上通路在與所述第一方向相反的方向上與所述第二下通路間隔開。
  9. 如申請專利範圍第8項所述的半導體裝置，其中所述第二下金屬線的寬度大於所述第一下金屬線的寬度。
  10. 如申請專利範圍第8項所述的半導體裝置，其中當在平面圖中觀察時，所述第一下通路與所述第二上金屬線交疊且所述第二下通路與所述第一上金屬線交疊。
  11. 如申請專利範圍第8項所述的半導體裝置，其中當在平面圖中觀察時，所述第一下金屬線的端部部分及所述第二下金屬線的端部部分被安置成平行於所述第二上金屬線。
  12. 如申請專利範圍第8項所述的半導體裝置，其中所述第一下通路、所述第一下金屬線、及所述第一上通路被安置成容許自與所述第一下通路連接的所述電晶體輸出的訊號經由所述第一下通路、所述第一下金屬線及所述第一上通路傳送至所述第一上金屬線。
  13. 如申請專利範圍第8項所述的半導體裝置，其中所述第二上金屬線、所述第二上通路、所述第二下金屬線、及所述第二下通路被安置成容許自所述第二上金屬線對與所述第二下通路連接的所述電晶體的閘極施加訊號。
  14. 一種製造半導體裝置的方法，所述製造半導體裝置的方法包括： 製備佈局圖案； 使用所述佈局圖案製作光罩；以及 使用所述光罩在基板上形成金屬線及通路，所述通路電性連接所述金屬線， 其中所述製備所述佈局圖案包括： 佈局第一通路圖案、第一下金屬圖案、及第一上金屬圖案，所述第一通路圖案位於所述第一下金屬圖案與所述第一上金屬圖案之間的交叉區域； 佈局第二通路圖案、第二下金屬圖案、及第二上金屬圖案，所述第二通路圖案位於所述第二下金屬圖案與所述第二上金屬圖案之間的交叉區域； 將所述第一通路圖案歸類成風險通路；以及 將由所述第一通路圖案及所述第一上金屬圖案形成的群組與由所述第二通路圖案及所述第二上金屬圖案形成的另一群組交換。
  15. 如申請專利範圍第14項所述的製造半導體裝置的方法，其中所述第一下金屬圖案與所述第二下金屬圖案在第一方向上彼此平行地延伸，且 所述第一上金屬圖案與所述第二上金屬圖案在與所述第一方向交叉的第二方向上彼此平行地延伸。
  16. 如申請專利範圍第14項所述的製造半導體裝置的方法，其中所述第一下金屬圖案的端部部分及所述第二下金屬圖案的端部部分鄰近於佈局胞元的邊界，且 所述將所述第一通路圖案歸類成所述風險通路包括：當所述第一通路圖案鄰近於所述第一下金屬圖案的所述端部部分時，將所述第一通路圖案定義為所述風險通路。
  17. 如申請專利範圍第14項所述的製造半導體裝置的方法，其中所述將所述第一通路圖案歸類成所述風險通路包括：當所述第一通路圖案的第一側與所述第一下金屬圖案的第二側之間的距離小於臨限距離時，將所述第一通路圖案定義為所述風險通路，且 所述第一側與所述第二側被定位成彼此鄰近且彼此面對。
  18. 如申請專利範圍第14項所述的製造半導體裝置的方法，其中所述製備所述佈局圖案更包括： 佈局第三下金屬圖案及第三通路圖案，所述第三通路圖案位於所述第一上金屬圖案與所述第三下金屬圖案之間的交叉區域；以及 將所述第三通路圖案歸類成所述風險通路， 其中將由所述第一通路圖案及所述第三通路圖案以及所述第一上金屬圖案形成的群組與由所述第二通路圖案及所述第二上金屬圖案形成的所述另一群組交換。
  19. 如申請專利範圍第14項所述的製造半導體裝置的方法，其中當在平面圖中觀察時，所述第一下金屬圖案的端部部分與所述第二下金屬圖案的端部部分被安置成鄰近於並平行於佈局胞元的邊界。
  20. 如申請專利範圍第14項所述的製造半導體裝置的方法，其中所述佈局所述第一下金屬圖案及所述第二下金屬圖案包括： 將下金屬線佈局成與佈局胞元交叉；以及 將切割圖案佈局於所述下金屬線上， 其中所述切割圖案用以將所述下金屬線中的至少一者劃分成多個所述下金屬圖案。
  21. 一種製造半導體裝置的方法，所述製造半導體裝置的方法包括： 佈局多個在第一方向上延伸的下金屬線、以及多個下通路，所述多個下通路電性連接至所述下金屬線的下表面； 佈局多個在與所述第一方向交叉的第二方向上延伸的上金屬線、以及多個上通路，所述多個上通路將所述上金屬線電性連接至所述下金屬線； 自所述上通路中辨識風險通路；以及 將由連接至所述所辨識風險通路的第一上金屬線及連接至所述第一上金屬線的所述上通路形成的群組與由不連接至所述所辨識風險通路的第二上金屬線及連接至所述第二上金屬線的所述上通路形成的群組進行交換。
  22. 如申請專利範圍第21項所述的製造半導體裝置的方法，其中將被安置成鄰近於一下金屬線的端部部分的一上通路辨識為所述風險通路。
  23. 如申請專利範圍第21項所述的製造半導體裝置的方法，其中將被安置成鄰近於胞元邊界的一上通路辨識為風險通路。
  24. 如申請專利範圍第21項所述的製造半導體裝置的方法，其中將被安置成與一下金屬線的端部部分相距臨限距離以內的一上通路辨識為所述風險通路。
  25. 如申請專利範圍第21項所述的製造半導體裝置的方法，其中當對所述群組進行交換時，維持所述下金屬線及所述下通路的佈局。
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