[go: up one dir, main page]

CN109950239A - 集成电路及单元结构 - Google Patents

集成电路及单元结构 Download PDF

Info

Publication number
CN109950239A
CN109950239A CN201811222260.8A CN201811222260A CN109950239A CN 109950239 A CN109950239 A CN 109950239A CN 201811222260 A CN201811222260 A CN 201811222260A CN 109950239 A CN109950239 A CN 109950239A
Authority
CN
China
Prior art keywords
fin
transistor
gate line
interval
fins
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811222260.8A
Other languages
English (en)
Other versions
CN109950239B (zh
Inventor
傅传贤
张正佶
佘绍煌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN109950239A publication Critical patent/CN109950239A/zh
Application granted granted Critical
Publication of CN109950239B publication Critical patent/CN109950239B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H10D84/907—CMOS gate arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H10D84/907—CMOS gate arrays
    • H10D84/909—Microarchitecture
    • H10D84/911—Basic cell P to N transistor counts
    • H10D84/912—4-T CMOS basic cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H10D84/907—CMOS gate arrays
    • H10D84/909—Microarchitecture
    • H10D84/959—Connectability characteristics, i.e. diffusion and polysilicon geometries
    • H10D84/962—Horizontal or vertical grid line density
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H10D84/907—CMOS gate arrays
    • H10D84/909—Microarchitecture
    • H10D84/959—Connectability characteristics, i.e. diffusion and polysilicon geometries
    • H10D84/966—Gate electrode terminals or contacts

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)

Abstract

本发明公开一种集成电路，包括：基板；以及一个或多个标准单元，形成在所述基板上，其中每个标准单元包括第一鳍片，第二鳍片和第三鳍片，所述第二鳍片位于所述第一鳍片与所述第三鳍片之间，并且所述第一鳍片与所述第二鳍片之间的第一间隔不等于所述第二鳍片与所述第三鳍片之间的第二间隔。本发明多个鳍片之间存在多个不同的间隔，因此可以通过调整两个鳍片之间的间隔来增加设计灵活性达到增加晶体管效能并防止电性短路。

Description

集成电路及单元结构
技术领域
本发明涉集成电路技术领域，尤其涉及一种集成电路及单元结构。
背景技术
传统的集成电路包括至少一个晶体管，并且每个晶体管包括多个鳍片。然而，传统的晶体管内的单元设计的灵活性较低。
发明内容
有鉴于此，本发明提供一种集成电路及单元结构，以增加集成电路及单元结构的设计灵活性并防止电性短路。
根据本发明的第一方面，公开一种集成电路，包括：
基板；以及
一个或多个标准单元，形成在所述基板上，其中每个标准单元包括第一鳍片，第二鳍片和第三鳍片，所述第二鳍片位于所述第一鳍片与所述第三鳍片之间，并且所述第一鳍片与所述第二鳍片之间的第一间隔不等于所述第二鳍片与所述第三鳍片之间的第二间隔。
根据本发明的第二方面，公开一种单元结构，包括：
第一鳍片，第二鳍片和第三鳍片，设置在基板上；
其中，所述第二鳍片位于所述第一鳍片与所述第三鳍片之间，并且所述第一鳍片与所述第二鳍片之间的第一间隔不等于所述第一鳍片与所述第三鳍片之间的第二间隔。
本发明提供的集成电路由于所述第一鳍片与所述第二鳍片之间的第一间隔不等于所述第二鳍片与所述第三鳍片之间的第二间隔，多个鳍片之间存在多个不同的间隔，因此可以通过调整两个鳍片之间的间隔来增加设计灵活性达到增加晶体管效能并防止电性短路。
在阅读了随后以不同附图展示的优选实施例的详细说明之后，本发明的这些和其它目标对本领域普通技术人员来说无疑将变得明显。
附图说明
图1示出了根据本发明实施例的集成电路的俯视图；
图2示出了根据本发明另一实施例的集成电路的俯视图；以及
图3示出了根据本发明另一实施例的集成电路的俯视图。
具体实施方式
在说明书和随后的权利要求书中始终使用特定术语来指代特定组件。正如本领域技术人员所认识到的，制造商可以用不同的名称指代组件。本文件无意于区分那些名称不同但功能相同的组件。在以下的说明书和权利要求中，术语“包括”和“包括”被用于开放式类型，因此应当被解释为意味着“包括，但不限于...”。此外，术语“耦合”旨在表示间接或直接的电连接。因此，如果一个设备耦合到另一设备，则该连接可以是直接电连接，或者经由其它设备和连接的间接电连接。
以下描述是实施本发明的最佳设想方式。这一描述是为了说明本发明的一般原理而不是用来限制的本发明。本发明的范围通过所附权利要求书来确定。
下面将参考特定实施例并且参考某些附图来描述本发明，但是本发明不限于此，并且仅由权利要求限制。所描述的附图仅是示意性的而并非限制性的。在附图中，为了说明的目的，一些元件的尺寸可能被夸大，而不是按比例绘制。在本发明的实践中，尺寸和相对尺寸不对应于实际尺寸。
图1示出了根据本发明的实施例的集成电路100的俯视图。
如图1所示，集成电路100包括基板110和一个或多个标准单元120(图1仅示出一个标准单元)。一个标准单元(或可称为单元结构)指的是集成电路100或电路设计时间中的最小单元，并且它可以是晶体管，开关，无源元件，芯片等。晶体管可以是例如Fin场效应晶体管(FinFET，Fin Field-effect transistor)。
此外，标准单元是例如一组晶体管和互连结构，标准单元提供布尔逻辑(booleanlogic)功能(例如，AND，OR，XOR，XNOR，反相器)或存储功能(正反器或锁存器)。标准单元的功能行为以真值表(truth table)或布尔代数方程(用于组合逻辑)或状态转换表(用于顺序逻辑)的形式捕获。
通常，标准单元的初始设计是以晶体管网表(netlist)或示意图的形式在晶体管级开发的。网表是晶体管，这些晶体管彼此连接，以及这些晶体管到外部环境的端子(埠)的节点描述。可以使用许多不同的计算机辅助设计(CAD，Computer Aided Design)或电子设计自动化(EDA，Electronic Design Automation)程序生成示意图，这些程序为网表生成过程提供图形化用户界面(GUI，Graphical User Interface)。设计人员使用其他CAD程序(如SPICE(Simulation Program with Integrated Circuit Emphasis，以集成电路为重点的仿真程序)或Spectre(一种电路仿真器))，通过声明(declaring)输入刺激(电压或电流波形)，然后计算电路的时域(模拟(analogue))响应来仿真网表的电子行为。仿真验证网表是否实现了所需的功能并预测其他相关参数，例如功耗或信号传播延迟。
每个标准单元120形成在基板110上，其中每个标准单元120包括第一鳍片121，第二鳍片122，第三鳍片123，第四鳍片124，第五鳍片125，第六鳍片126，第一栅极线G11，第一虚设栅极线DG11和第二虚设栅极线DG12。每个鳍片包括源极区域(图未示)和漏极区域(图未示)，相邻地位于第一栅极线G11的两个相对侧。具体来说，源极区域或漏极区域可以是位于接触C21或接触C22与对应鳍片之间的掺杂区域，掺杂区域可以位于每个鳍片的对应位置的上方。
第一栅极线G11连接第一鳍片121，第二鳍片122，第三鳍片123，第四鳍片124，第五鳍片125和第六鳍片126。第一虚设栅极线DG11和第二虚设栅极线DG12也连接第一鳍片121，第二鳍片122，第三鳍片123，第四鳍片124，第五鳍片125和第六鳍片126，但第一虚设栅极线DG11和第二虚设栅极线DG12未连接第一栅极线G11。例如，在相同的制造制程中，第一虚设栅极线DG11和第二虚设栅极线DG12可以由与第一栅极线G11的材料相同的材料制成。本实施例中，第一虚设栅极线DG11和第二虚设栅极线DG12可以接地，第一虚设栅极线DG11和第二虚设栅极线DG12的设置可以平衡鳍片内的电流，使晶体管的运行更加稳定。特别是当晶体管内存在多个栅极时，第一虚设栅极线DG11和第二虚设栅极线DG12可以对这些不同栅极的晶体管的效能变异受到稳定的控制。
每个标准单元120还包括第一晶体管M11和第二晶体管M12。第一晶体管M11包括第一鳍片121，第二鳍片122，第三鳍片123和第一栅极线G11的一部分，第二晶体管M12包括第四鳍片124，第五鳍片125，第六鳍片126和第一栅极线G11的其余(another)部分(或另(other)一部分)。
第二鳍片122位于第一鳍片121与第三鳍片123之间，并且第一鳍片121与第二鳍片122之间的第一间隔H11与第二鳍片122与第三鳍片123之间的第二间隔H12不相等。第五鳍片125位于第四鳍片124与第六鳍片126之间，第五鳍片125与第六鳍片126之间的第三间隔H13与第四鳍片124与第五鳍片125之间的第四间隔H14不相等。可以理解的是，在本实施例中，在一个晶体管中的多个鳍片之间存在多个不相等的间隔，因此通过调整两个鳍片之间的间隔，可以增加设计灵活性，放宽设计规则并防止电性短路。例如在图1所示的示例中，即鳍片之间的间隔可以有不相等的(例如H11不等于H12)，这样可以通过调整鳍片之间的间隔，更加容易的布线，并且更加容易的调整栅极等结构的位置，而减少布线的干涉等情况。例如本实施例中缩小了第二鳍片122与第三鳍片123之间的间隔，以及缩小了第四鳍片124与第五鳍片125之间的间隔，这样第三鳍片123与第四鳍片124之间的间隔就增加了，这样可以增加栅极，源极/漏极接触位置的调整灵活性，增加了晶体管及单元设计的灵活性。以及例如可以将更多的布线布置在鳍片之间间隔较大(例如第三鳍片123与第四鳍片124之间)的对应位置。并且调整后鳍片123和鳍片124之间距离较远，可以防止鳍片间的短路，在较宽阔的区域布线也可以减少短路等情况的发生。另外在鳍片之间的间隔较大(例如第三鳍片123与第四鳍片124之间)的位置，还可以增加鳍片，以增加晶体管的电流量，获取更高的效能。
另外，第一晶体管M11和第二晶体管M12中的一个可以是PMOS，第一晶体管M11和第二晶体管M12中的另一个可以是NMOS。或者，第一晶体管M11和第二晶体管M12中的每一个可以是PMOS或NMOS。另外，第一晶体管M11和/或第二晶体管M12可以通过接触(contact)C11和/或C12与电路(图未示)电连接。接触C11和/或C12可以包括在标准单元120中或集成电路100中。接触C11和C12与每个鳍片(包括第一鳍片121，第二鳍片122，第三鳍片123，第四鳍片124，第五鳍片125和第六鳍片126)都电连接。
在一个实施例中，如图1所示，每个鳍片(例如第一鳍片121，第二鳍片122，第三鳍片123，第四鳍片124，第五鳍片125和第六鳍片126)的两个鳍片边缘(例如两端)，分别由第一虚设栅极线DG11和第二虚设栅极线DG12覆盖，也就是说，每个鳍片的鳍片边缘将不会延伸超出第一虚设栅极线DG11和第二虚设栅极线DG12。由于鳍片两端的边缘若超出第一虚设栅极线DG11或/和第二虚设栅极线DG12，将会容易衍生制程缺陷进而导致良率下降(例如超出第一虚设栅极线DG11或/和第二虚设栅极线DG12之后鳍片可能会与其他结构(例如虚设接触等)连接而导致短路等问题)，因此将鳍片限定在第一虚设栅极线DG11和第二虚设栅极线DG12之间将有利于晶体管结构和运转的稳定。
图2示出了根据本发明另一实施例的集成电路200的俯视图。
如图2所示，集成电路200包括基板110和一个或多个标准单元220(图2仅示出一个标准单元)。每个标准单元220形成在基板110上，其中每个标准单元220包括第一鳍片221，第二鳍片222，第三鳍片223，第四鳍片224，第五鳍片225，第六鳍片226，第七鳍片227，第八鳍片228，第九鳍片229，第一栅极线G21，第二栅极线G22，第三栅极线G23，第一虚设栅极线DG21，第二虚设栅极线DG22，第三虚设栅极线DG23第四虚设栅极线DG24，第五虚设栅极线DG25和第六虚设栅极线DG26。每个鳍片包括源极区域(图未示)和漏极区域(图未示)，源极区域(图未示)和漏极区域(图未示)相邻地位于于相应的第一栅极线G21，第二栅极线G22或第三栅极线G23的两个相对侧。具体来说，源极区域或漏极区域可以是位于相对应的接触C21或接触C22，接触C23或接触C24，接触C25或接触C26与对应鳍片之间的掺杂区域，掺杂区域可以位于每个鳍片的对应位置的上方。
第一栅极线G21连接第一鳍片221，第二鳍片222，第三鳍片223，第四鳍片224和第五鳍片225。第一虚设栅极线DG21和第二虚设栅极线DG22也连接第一鳍片221，第二鳍片222，第三鳍片223，第四鳍片224和第五鳍片225，但第一虚设栅极线DG21和第二虚设栅极线DG22不与第一栅极线G21连接。例如，在相同的制造制程中，第一虚设栅极线DG21和第二虚设栅极线DG22可以由与第一栅极线G21的材料相同的材料制成。
第二栅极线G22连接第六鳍片226和第七鳍片227。第三虚设栅极线DG23和第四虚设栅极线DG24也连接第六鳍片226和第七鳍片227，但不与第二栅极线G22电连接。例如，在相同的制造制程中，第三虚设栅极线DG23和第四虚设栅极线DG24可以由与第二栅极线G22的材料相同的材料制成。
第三栅极线G23连接第八鳍片228和第九鳍片229。第五虚设栅极线DG25和第六虚设栅极线DG26也连接第八鳍片228和第九鳍片229，但不与第三条栅极线G23电连接。例如，在相同的制造制程中，第五虚设栅极线DG25和第六虚设栅极线DG26可以由与第三栅极线G23的材料相同的材料制成。
此外，第二栅极线G22不与第一栅极线G21或/和第三栅极线G23直接连接，但是第二栅极线G22可以通过接触C23/C24和接触C21/C22(当然还可以包括其他在图中未示出的接线或导线)电连接到第一栅极线G21，和/或第二栅极线G22可以通过接触C23/C24和接触C25/C26电连接到第三栅极线G23。接触C21，C22，C23，C24，C25和C26可以包括在标准单元220中或集成电路200中。或者，第一栅极线G21，第二栅极线G22和第三栅极线G23中的至少两个彼此电性隔离。第一栅极线G21，第二栅极线G22和第三栅极线G23之间是否电连接可以根据需求设计，例如若需要通过同一栅极电压对多个不同的晶体管(例如晶体管M21，M22，M23)进行控制，则可以将第一栅极线G21和第二栅极线G22连接，否则可以不连接。此外接触C21和C22与第一鳍片221，第二鳍片222，第三鳍片223，第四鳍片224和第五鳍片225都电连接。接触C23和C24与第六鳍片226和第七鳍片227都电连接。接触C25和C26与第八鳍片228和第九鳍片229都电连接。
每个标准单元220还包括第一晶体管M21，第二晶体管M22，第三晶体管M23和第四晶体管M24。此外，第三晶体管M23不直接与第一晶体管M21(或第二晶体管M22)或/和第四晶体管M24连接，但第三晶体管M23可以通过接触C23/C24和C21/C22电连接至第一晶体管M21(或第二晶体管M22)，和/或第三晶体管M23可以通过接触C23/C24和C25/C26电连接到第四晶体管M24。或者，第一晶体管M21(或第二晶体管M22)，第三晶体管M23和第四晶体管M24中的至少两个彼此电性隔离。在另一实施例中，第一晶体管M21和第二晶体管M22可以整合到一个晶体管中，例如，PMOS或NMOS。
在一个实施例中，第一晶体管M21和第二晶体管M22都是例如NMOS或PMOS。第三晶体管M23和/或第四晶体管M24例如是NMOS或PMOS。
第一晶体管M21包括第一鳍片221，第二鳍片222，第三鳍片223和第一栅极线G21的一部分，第二晶体管M22包括第三鳍片223，第四鳍片224，第五鳍片225和第一栅极线G11的其余部分。第一晶体管M21和第二晶体管M22共享同一个的鳍片，例如第三鳍片223。另外，第一晶体管M21的鳍片的数量与第二晶体管M22的鳍片的数量的总和可以是奇数或是偶数。与包括四个鳍片的晶体管相比，包括有五个鳍片的晶体管(例如第一晶体管M21和第二晶体管M22整合后的晶体管)可以提供更大的电流量。例如，包括有五个鳍片的晶体管(例如第一晶体管M21和第二晶体管M22整合后的晶体管)的电流量是包括四个鳍片的晶体管的电流量的5/4倍。
第二鳍片222位于第一鳍片121与第三鳍片123之间，并且第一鳍片221与第二鳍片222之间的第一间隔H21不等于或等于第二鳍片222与第三鳍片223之间的第二间隔H22。第四鳍片224位于第三鳍片223与第五鳍片225之间，第四鳍片224与第五鳍片225之间的第三间隔H23不等于或等于第三鳍片223与第四鳍片224之间的第四间隔H24。在一个实施例中，第一间隔H21可以不等于或等于第三间隔H23，第二间隔H22可以不等于或等于第四间隔H24。在另一实施例中，第二间隔H22和第四间隔H24的总和可以不等于或等于第一间隔H21和第三间隔H23的总和。其中第一间隔H21可以等于或不等于第三间隔H23，第二间隔可以等于或不等于第四间隔H24。可以理解的是，在本实施例中，在一个晶体管中，多个鳍片之间存在多个不同的间隔。
在第六鳍片226和第七鳍片227之间存在第五间隔H25，并且第五间隔H25可以与第一间隔H21至第四间隔H24(例如第一间隔H21，第二间隔H22，第三间隔H23和第四间隔H24)中的任何一个不等或相等。在第八鳍片228和第九鳍片229之间存在第六间隔H26，并且第六间隔H26可以与第一间隔H21至第四间隔H24(例如第一间隔H21，第二间隔H22，第三间隔H23和第四间隔H24)中的任何一个不等或相等。另外，第五间隔H25和第六间隔H26可以相等或不等。
可以理解的是，在本实施例中，一个晶体管中的多个鳍片之间存在多个不同的间隔，因此可以通过调整两个鳍片之间的间隔来增加设计灵活性，放宽规则并防止电性短路。
如图2所示，在一个标准单元220中，存在四个晶体管。然而，在另一实施例中，标准单元220可以包括更多第一晶体管M21，第二晶体管M22，第三晶体管M23和/或第四晶体管M24。另外，第一晶体管M21(或第二晶体管M22)，第三晶体管M23和第四晶体管M24中的至少两个可以彼此电性隔离，或者通过两个接触彼此电连接。
图3示出了根据本发明另一实施例的集成电路300的俯视图。
如图3所示，集成电路300包括基板110和一个或多个标准单元320(图3仅示出一个标准单元)。每个标准单元320形成在基板110上，其中每个标准单元320包括第一鳍片321，第二鳍片322，第三鳍片323，第四鳍片324，第五鳍片325，第一栅极线G31，第一虚设栅极线DG31，第二虚设栅极线DG32，第一鳍片321'，第二鳍片322'，第三鳍片323'，第四鳍片324'，第五鳍片325'，第一栅极线G31'，第一虚设栅极线DG31'和第二虚设栅极线DG32'。每个鳍片包括位于相邻于与相应的栅极线G31或G31'的两个相对侧的源极区域(图未示)和漏极区域(图未示)。具体来说，源极区域或漏极区域可以是位于相对应的接触C31或接触C32，接触C31'或接触C32'与对应鳍片之间的掺杂区域，掺杂区域可以位于每个鳍片的对应位置的上方。
第一栅极线G31连接第一鳍片321，第二鳍片322，第三鳍片323，第四鳍片324和第五鳍片325。第一虚设栅极线DG31和第二虚设栅极线DG32也连接第一鳍片321，第二鳍片322，第三鳍片323，第四鳍片324和第五鳍片325，但第一虚设栅极线DG31和第二虚设栅极线DG32不与第一栅极线G31连接。例如，在相同的制造制程中，第一虚设栅极线DG31和第二虚设栅极线DG32可以由与第一栅极线G31的材料相同的材料制成。
第一栅极线G31'连接第一鳍片321'，第二鳍片322'，第三鳍片323'，第四鳍片324'和第五鳍片325'。第一虚设栅极线DG31'和第二虚设栅极线DG32'也连接第一鳍片321'，第二鳍片322'，第三鳍片323'，第四鳍片324'和第五鳍片325'，但第一虚设栅极线DG31'和第二虚设栅极线DG32'不与第一栅极线G31'连接。例如，在相同的制造制程中，第一虚设栅极线DG31'和第二虚设栅极线DG32'可以由与第一栅极线G31'的材料相同的材料制成。
第一栅极线G31不与第一栅极线G31'直接连接，但是第一栅极线G31可以通过接触C31/C32和C31'/C32'(当然还可以包括其他在图中未示出的接线或导线)与第一栅极线G31'电连接。第一栅极线G31和第一栅极线G31'之间是否电连接可以根据需求设计，例如若需要通过同一栅极电压对多个不同的晶体管(例如晶体管M31，M32，M33，M34)进行控制，则可以将第一栅极线G31和第一栅极线G31'连接，否则可以不连接。接触C31，C32，C31'和C32'可以包括在标准单元320中或集成电路300中。
每个标准单元320还包括第一晶体管M31，第二晶体管M32，第三晶体管M33和第四晶体管M34。第一晶体管M31(或第二晶体管M32)不与第三晶体管M33(或第四晶体管M34)直接连接，但是第一晶体管M31(或第二晶体管M32)可以通过接触C31/C32和C31'/C32'电连接到第三晶体管M33(或者第四晶体管M34)。或者，第一晶体管M31(或第二晶体管M32)和第三晶体管M33(或第四晶体管M34)可以彼此电性隔离。
在一个实施例中，第一晶体管M31和第二晶体管M32都是例如NMOS或PMOS。第三晶体管M33和第四晶体管M34都是例如NMOS或PMOS。
第一晶体管M31包括第一鳍片321，第二鳍片322，第三鳍片323和第一栅极线G31的一部分，第二晶体管M32包括第三鳍片323，第四鳍片324，第五鳍片325和第一栅极线G31的其余部分。第一晶体管M31和第二晶体管M32共享同一个鳍片，例如第三鳍片323。第三晶体管M33包括第一鳍片321'，第二鳍片322'，第三鳍片323'和栅极线G31'的一部分，第四晶体管M34包括第三鳍片323'，第四鳍片324'，第五鳍片325'和第一栅极线G31'的其余部分。第三晶体管M33和第四晶体管M34共享同一个鳍片，例如第三鳍片323'。
第一晶体管M31和第二晶体管M32的鳍片之间的间隔与图2的第一晶体管M21和第四晶体管M22的间隔相似或相同。类似地，第三晶体管M33和第四晶体管M34的鳍片之间的间隔可以与第一晶体管M31和第二晶体管M32的相似或相同。
近些年来，半导体的发展十分迅速，对半导体芯片有着越来越多样的设计要求，例如集成度更高，半导体芯片中更多更复杂的布线，并因为复杂的布线使得栅极，源极/漏极接触等的走线需要改变等。在先前技术中，为了解决这些问题，一般会对布线的位置进行调整，然而这种方式费时且成本高。没有人想到去通过对鳍片进行调整来解决上述问题，而本发明的发明人研究发现，在先前技术中，为了方便制造，一般都会将相同一个晶体管鳍片之间的间隔设置为相等，并且先前技术中一直采用鳍片间隔相等的方式。发明人思考到可能可以通过调整鳍片来方便布线，解决上述问题。因此发明人另辟新径，不断的试验和尝试后，提出一种可从根本上解决上述问题的方式，即鳍片之间的间隔可以有不相等的，这样可以通过调整鳍片之间的间隔，更加容易的布线，并且更加容易的调整栅极，源极/漏极接触等结构的位置，而减少布线的干涉等情况，增加了晶体管及单元设计的灵活性。例如可以将更多的布线布置在鳍片之间间隔较大的对应位置。此外在较宽阔的区域布线可以减少短路等情况的发生。另外在鳍片之间的间隔较大的位置，还可以增加鳍片，以增加晶体管的电流量，获取更高的效能。可以理解的是，在本实施例中，一个晶体管中的多个鳍片之间存在多个不同的间隔，因此可以通过调整两个鳍片之间的间隔来增加设计灵活性并防止电性短路。另外，每个集成电路100，200和300的每个鳍片的相对的两个边缘分别由两条虚设栅极线覆盖。也就是说，每个集成电路100，200和300的每个鳍片的相对的两个边缘将不会延伸超出两个对应的虚设栅极线。如上所述将鳍片限定在第一虚设栅极线DG11和第二虚设栅极线DG12之间将有利于晶体管结构和运转的稳定。
本领域的技术人员将容易地观察到，在保持本发明教导的同时，可以做出许多该装置和方法的修改和改变。因此，上述公开内容应被解释为仅由所附权利要求书的界限和范围所限制。

Claims (11)

1.一种集成电路，其特征在于，包括：
基板；以及
一个或多个标准单元，形成在所述基板上，其中每个标准单元包括第一鳍片，第二鳍片和第三鳍片，所述第二鳍片位于所述第一鳍片与所述第三鳍片之间，并且所述第一鳍片与所述第二鳍片之间的第一间隔不等于所述第二鳍片与所述第三鳍片之间的第二间隔。
2.如权利要求1所述的集成电路，其特征在于，所述每个标准单元包括连接所述第一鳍片，所述第二鳍片和所述第三鳍片的第一栅极线。
3.如权利要求1所述的集成电路，其特征在于，所述每个标准单元还包括第四鳍片，第五鳍片和第六鳍片，所述第五鳍片位于所述第四鳍片与所述第六鳍片之间，并且在所述第五鳍片与所述第六鳍片之间的第三间隔不等于所述第四鳍片与所述第五鳍片之间的第四间隔；其中所述每个标准单元包括第一晶体管和第二晶体管，所述第一晶体管包括所述第一鳍片，所述第二鳍片和所述第三鳍片，所述第二晶体管包括所述第四鳍片，所述第五鳍片和所述第六鳍片。
4.如权利要求1所述的集成电路，其特征在于，所述每个标准单元还包括所述第四鳍片和所述第五鳍片，所述第四鳍片位于所述第三鳍片与所述第五鳍片之间，并且所述第四鳍片与所述第五鳍片之间的第三间隔不等于所述第三鳍片与所述第四鳍片之间的第四间隔。
5.如权利要求4所述的集成电路，其特征在于，所述第一间隔等于所述第三间隔，并且所述第二间隔等于所述第四间隔。
6.如权利要求4所述的集成电路，其特征在于，所述每个标准单元包括两个晶体管，所述两个晶体管共享所述第一鳍片，所述第二鳍片，所述第三鳍片，所述第四鳍片和所述第五鳍片中的一个。
7.如权利要求4所述的集成电路，其特征在于，所述每个标准单元包括第六鳍片，第七鳍片，以及连接所述第六鳍片与所述第七鳍片的栅极线。
8.如权利要求7所述的集成电路，其特征在于，所述每个标准单元包括第八鳍片，第九鳍片，以及连接所述第八鳍片与所述第九鳍片的另一栅极线。
9.如权利要求4所述的集成电路，其特征在于，所述每个标准单元包括第一晶体管，第二晶体管，第三晶体管和第四晶体管；所述每个标准单元还包括第六鳍片，第七鳍片，第八鳍片，第九鳍片和第十鳍片；所述第一晶体管包括所述第一鳍片，所述第二鳍片和所述第三鳍片，所述第二晶体管包括所述第三鳍片，所述第四鳍片和所述第五鳍片，所述第三晶体管包括所述第六鳍片，所述第七鳍片和所述第八鳍片，所述第四晶体管包括所述第八鳍片，所述第九鳍片和所述第十鳍片。
10.如权利要求1所述的集成电路，其特征在于，所述每个标准单元包括连接所述第一鳍片，所述第二鳍片和所述第三鳍片的第一虚设栅极线和第二虚设栅极线，每个鳍片的两个边缘分别由所述第一虚设栅极线和所述第二虚设栅极线覆盖，并且每个鳍片的两个边缘不会延伸超出所述第一虚设栅极线和所述第二虚设栅极线。
11.一种单元结构，其特征在于，包括：
第一鳍片，第二鳍片和第三鳍片，设置在基板上；
其中，所述第二鳍片位于所述第一鳍片与所述第三鳍片之间，并且所述第一鳍片与所述第二鳍片之间的第一间隔不等于所述第一鳍片与所述第三鳍片之间的第二间隔。
CN201811222260.8A 2017-10-20 2018-10-19 集成电路及单元结构 Active CN109950239B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762574770P 2017-10-20 2017-10-20
US62/574,770 2017-10-20
US16/048,418 US10644030B2 (en) 2017-10-20 2018-07-30 Integrated circuit and cell structure in the integrated circuit
US16/048,418 2018-07-30

Publications (2)

Publication Number Publication Date
CN109950239A true CN109950239A (zh) 2019-06-28
CN109950239B CN109950239B (zh) 2022-01-11

Family

ID=63350332

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811222260.8A Active CN109950239B (zh) 2017-10-20 2018-10-19 集成电路及单元结构

Country Status (4)

Country Link
US (1) US10644030B2 (zh)
EP (1) EP3474326A1 (zh)
CN (1) CN109950239B (zh)
TW (1) TWI694541B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11444071B2 (en) * 2020-06-29 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-bit structure
US12283587B2 (en) * 2021-07-09 2025-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130126978A1 (en) * 2006-03-09 2013-05-23 Scott T. Becker Circuits with linear finfet structures
US20160098508A1 (en) * 2014-10-01 2016-04-07 Sang-hoon BAEK Method and system for designing semiconductor device
CN106206298A (zh) * 2014-12-01 2016-12-07 台湾积体电路制造股份有限公司 多阶鳍的形成方法及其结构
CN106340455A (zh) * 2015-07-06 2017-01-18 联华电子股份有限公司 半导体元件及其制作方法
US20170033101A1 (en) * 2015-07-29 2017-02-02 Samsung Electronics Co., Ltd. Integrated circuit and standard cell library

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101937851B1 (ko) 2012-06-27 2019-04-10 삼성전자 주식회사 반도체 집적 회로, 그 설계 방법 및 제조방법
US9773871B2 (en) * 2015-11-16 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130126978A1 (en) * 2006-03-09 2013-05-23 Scott T. Becker Circuits with linear finfet structures
US20160098508A1 (en) * 2014-10-01 2016-04-07 Sang-hoon BAEK Method and system for designing semiconductor device
CN106206298A (zh) * 2014-12-01 2016-12-07 台湾积体电路制造股份有限公司 多阶鳍的形成方法及其结构
CN106340455A (zh) * 2015-07-06 2017-01-18 联华电子股份有限公司 半导体元件及其制作方法
US20170033101A1 (en) * 2015-07-29 2017-02-02 Samsung Electronics Co., Ltd. Integrated circuit and standard cell library

Also Published As

Publication number Publication date
CN109950239B (zh) 2022-01-11
TWI694541B (zh) 2020-05-21
US20190123062A1 (en) 2019-04-25
TW201917821A (zh) 2019-05-01
EP3474326A1 (en) 2019-04-24
US10644030B2 (en) 2020-05-05

Similar Documents

Publication Publication Date Title
TWI773401B (zh) 版圖設計的方法和積體電路、運算晶片和計算設備
CN106605301B (zh) 具有用于垂直纳米线实现的紧凑串联连接的阵列
US9495506B2 (en) Methods for layout verification for polysilicon cell edge structures in FinFET standard cells using filters
CN104050306B (zh) 用于FinFET标准单元中多晶硅单元边缘结构的布局验证方法
US20140282326A1 (en) Methods for Layout Verification for Polysilicon Cell Edge Structures in FinFET Standard Cells
JPH0749903A (ja) 集積回路のシミュレーション方法およびレイアウト方法
KR101563051B1 (ko) 이동된 경계를 갖는 셀 및 경계 이동 방법
US12511463B2 (en) Backside contacts for signal routing
KR102560274B1 (ko) 집적 회로 레이아웃을 위한 시스템들 및 방법들
US20240394456A1 (en) Method for integrated circuit design
US9438242B2 (en) Systems and methods for reducing power consumption in semiconductor devices
CN112086453A (zh) 多路复用器电路及其形成方法
CN109950239B (zh) 集成电路及单元结构
KR101697343B1 (ko) 집적 회로의 레이아웃 설계 방법 및 상기 집적 회로의 제조 방법
CN109841621A (zh) 具有高迁移率的集成电路元件以及形成集成电路元件的系统
US20140068535A1 (en) System and method for configuring a transistor device using rx tuck
Meinhardt et al. Comparing high-performance cells in CMOS bulk and FinFET technologies
Jagtap A methodology for early exploration of TSV interconnects in 3D stacked ICs
TW202305946A (zh) 自動化標準胞元設計之方法
Meinhardt et al. A yield-driven regular layout synthesis

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant